JP3408712B2 - フロントエンド回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフロントエンド回路
に関しており、特に移動体通信に用いられる携帯端末機
器のフロントエンド回路に関する。

【０００２】

【従来の技術】近年、携帯電話や携帯情報端末のような
さまざまな移動体通信機器が開発され、世界各国で実用
に供されている。例えば日本では携帯電話として９００
ＭＨｚ帯および１．５ＧＨｚ帯のセルラ電話や１．９Ｇ
Ｈｚ帯のパーソナルハンディホンシステム（ＰＨＳ）
が、外国ではヨーロッパのＧＳＭおよびＤＥＣＴや、ア
メリカのＰＣＳが有名である。

【０００３】移動体通信に用いられる機器の中でも、特
に携帯端末については、小型化および軽量化が必須の流
れである。したがって携帯端末に用いられる部品につい
ても、小型化、高性能化、さらには部品点数の削減が重
要となる。

【０００４】最近の流れの一つとして、携帯端末の単一
正電源動作化を図ることが強く望まれている。従来技術
においては、送信用電力増幅器（「電力増幅器」と略
す）に用いられる電界効果トランジスタ（ＦＥＴ）のゲ
ートには、バイアス電圧として負の電圧が印加される必
要があった。しかしこの負電圧を発生するための回路、
例えばＤＣ／ＤＣコンバータは、部品点数、基板上での
占有面積および消費電流の増加を伴う。このため、正電
圧および負電圧の両方を必要とする携帯端末は、小型化
および高性能化の点で不利である。以上の背景によっ
て、例えば２〜３段の単一正電源動作が可能な電力増幅
器を含むフロントエンド回路の開発が盛んである。

【０００５】

【発明が解決しようとする課題】ところが、単一正電源
動作が可能な電力増幅器において、ディプリーション型
ＭＥＳＦＥＴが用いられる場合、高周波信号が入力され
ないとき、つまりゲート電圧がゼロであるときに流れる
ドレイン電流Ｉｄｓｓ（＞ゼロアンペア）が消費電力を
増す。このため携帯端末のように電源が電池によって供
給される場合には電池寿命が短くなるという問題があ
る。

【０００６】この問題を回避するためにドレイン電流Ｉ
ｄｓｓを遮断するための制御回路を付加すると、こんど
は部品点数が増す。このため、小型化および低コスト化
が実現できない。

【０００７】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、少ない部品点
数で、低消費電力化を可能とするフロントエンド回路を
提供することにある。

【０００８】

【課題を解決するための手段】本発明によるフロントエ
ンド回路は、入力ノードおよび出力ノードを有する増幅
器と、該増幅器に電源を供給する、電源入力ノードおよ
び電源出力ノードを有するバイアス回路と、該増幅器を
該増幅器に接続された回路に整合させる、入力ノードお
よび出力ノードを有する整合回路と、第１ノード、第２
ノードおよび第３ノードを有するスイッチ部と、を備え
ているフロントエンド回路であって、該バイアス回路
は、該第１ノードと、該増幅器の該入力ノードおよび該
出力ノードのうちの一方との間でＤＣ成分を実質的に通
し、該整合回路は、該第１ノードと、該増幅器の該入力
ノードおよび該出力ノードのうちの該一方との間でＲＦ
成分を実質的に通し、該スイッチ部は、第１状態におい
て、該第１ノードと該第２ノードとの間でＤＣ成分を実
質的に通し、該第１ノードと該第３ノードとの間でＲＦ
成分を実質的に通し、第２状態において、該第１ノード
と該第２ノードとの間でＤＣ成分を実質的に通さず、該
第１ノードと該第３ノードとの間でＲＦ成分を実質的に
通さず、そのことにより上記目的が達成される。

【０００９】ある実施形態では、前記スイッチ部は、前
記第１状態において前記第１ノードと前記第２ノードと
の間でＤＣ成分およびＲＦ成分を実質的に通し、前記第
２状態において該第１ノードと該第２ノードとの間でＤ
Ｃ成分およびＲＦ成分を実質的に通さない第１スイッチ
と、該第２ノードと該第３ノードとの間でＤＣ成分を実
質的に通さず、ＲＦ成分を実質的に通す第１キャパシタ
と、を有する。

【００１０】ある実施形態では、前記バイアス回路は、
前記第１ノードと、前記増幅器の前記入力ノードおよび
前記出力ノードのうちの前記一方との間でＤＣ成分を実
質的に通し、ＲＦ成分を実質的に通さず、前記整合回路
は、該第１ノードと、該増幅器の該入力ノードおよび該
出力ノードのうちの該一方との間でＤＣ成分を実質的に
通さず、ＲＦ成分を実質的に通す。

【００１１】ある実施形態では、前記スイッチ部は、前
記第１状態において、前記第１ノードとグラウンドとの
間でＲＦ成分を実質的に通さず、前記第２状態におい
て、該第１ノードと該グラウンドとの間でＲＦ成分を実
質的に通す。

【００１２】ある実施形態では、前記スイッチ部は、直
列に接続された第２スイッチおよび第２キャパシタを有
する短絡部をさらに有しており、該短絡部の一端は、前
記第１ノードに電気的に接続されており、該短絡部の他
端は、前記グラウンドに電気的に接続されている。

【００１３】ある実施形態では、前記第１スイッチは第
１トランジスタを含み、かつ前記第２スイッチは第２ト
ランジスタを含み、該第１トランジスタおよび該第２ト
ランジスタは、前記第２ノードから受け取られた電源電
圧を受け取る。

【００１４】ある実施形態では、前記第１トランジスタ
および前記第２トランジスタは、電界効果トランジスタ
であり、該第１トランジスタのドレインは前記第１ノー
ドに電気的に接続され、該第１トランジスタのソースは
前記第２ノードに電気的に接続され、該第２トランジス
タのドレインは前記第１ノードに前記第２キャパシタを
介して電気的に接続され、該第２トランジスタのソース
は前記グラウンドに第３キャパシタを介して電気的に接
続され、該第２トランジスタの該ソースは、該第２ノー
ドに電気的に接続されている。

【００１５】ある実施形態では、前記整合回路は、前記
増幅器からＲＦ信号を受け取り、前記スイッチ部に出力
する。

【００１６】ある実施形態では、前記整合回路は、前記
スイッチ部からＲＦ信号を受け取り、前記増幅器に出力
する。

【００１７】

【発明の実施の形態】本発明のフロントエンド回路の実
施の形態を図面を参照しながら説明する。図面におい
て、同じ参照符号は同じ構成要素を示す。なお本明細書
の参照符号において、末尾の「Ｔ」は後述する送信部を
表し、末尾の「Ｒ」は後述する受信部を表す。

【００１８】まず本発明の原理を「発明の概要」の項
で、続いて本発明の実施の形態を「実施の形態１」およ
び「実施の形態２」の項でそれぞれ説明する。

【００１９】本発明のフロントエンド回路は、特に移動
体通信に用いられる携帯端末の送信部および受信部のア
ンテナに近い部分において有効に利用できる。しかしフ
ロントエンド回路が用いられる送受信機の使用周波数帯
や用途などはこれには限られず、本発明のフロントエン
ド回路は、広く送信機、受信機および送受信機において
利用することができる。

【００２０】（発明の概要）まず本発明の原理を説明す
る。図１は、本発明によるフロントエンド回路ＦＥＣの
ブロック図であり、フロントエンド回路ＦＥＣが送信の
ために用いられるときの信号パスを示す。図１におい
て、実線は、送信時において電源から供給される直流電
力（以下、単に「ＤＣ成分」とよぶ）が通るパスを示
し、破線は、送信時においてフロントエンド回路が扱う
高周波信号（以下、単に「ＲＦ成分」とよぶ）が通るパ
スを示す。

【００２１】図２は、本発明によるフロントエンド回路
ＦＥＣのブロック図であり、フロントエンド回路ＦＥＣ
が受信のために用いられるときの信号パスを示す。図２
において、実線は、受信時においてＤＣ成分が通るパス
を示し、破線は、受信時においてＲＦ成分が通るパスを
示す。

【００２２】本明細書において、「ＤＣ成分」は、本発
明のフロントエンド回路の電力増幅器ＰＡまたは低雑音
増幅器ＬＮＡに、それぞれ電源端子Ｎ２ＴおよびＮ２Ｒ
から供給される直流電力を表し、典型的には、約０Ｈｚ
（この場合は直流になる）〜約６０Ｈｚの周波数をも
つ。本明細書において、「ＲＦ成分」は、本発明のフロ
ントエンド回路の電力増幅器ＰＡまたは低雑音増幅器Ｌ
ＮＡが受け取り、増幅する高周波電力を表し、典型的に
は、本発明のフロントエンド回路が用いられる携帯端末
の使用周波数を含む約１００ＭＨｚ〜約６０ＧＨｚの周
波数をもつ。

【００２３】フロントエンド回路ＦＥＣは、大きく分け
て送信部ＴＸ、アンテナＡＮＴおよび受信部ＲＸを備え
ている。本発明によるフロントエンド回路は、少なくと
も送信部ＴＸおよび受信部ＲＸのうちの１つを含んでい
る。したがって、例えばアンテナＡＮＴおよび受信部Ｒ
Ｘを備えず、送信部ＴＸだけを備える回路をも本明細書
においては、「フロントエンド回路」と総称する。これ
と同様に受信部ＲＸだけでも「フロントエンド回路」と
よぶことにする。

【００２４】送信時には、送信部ＴＸは、電力増幅器Ｐ
Ａから出力される増幅されたＲＦ成分をアンテナＡＮＴ
に供給する。逆に受信時には、受信部ＲＸは、アンテナ
ＡＮＴから入力されるＲＦ成分を低雑音増幅器ＬＮＡに
供給する。

【００２５】図１の左半分を参照しながら送信時におけ
る送信部ＴＸの動作を説明する。電力増幅器ＰＡは、ノ
ードＮ２Ｔにおいて受け取られた電源電圧を、スイッチ
部ＳＷＴおよびバイアス回路ＢＴを通して受け取る。電
力増幅器ＰＡは、前段から受け取ったＲＦ成分を増幅
し、整合回路ＭＴおよびスイッチ部ＳＷＴを通してアン
テナＡＮＴに出力する。

【００２６】スイッチ部ＳＷＴは、送信時において、ノ
ードＮ１ＴとノードＮ２Ｔとの間でＤＣ成分を実質的に
通し、ノードＮ１ＴとノードＮ３Ｔとの間でＲＦ成分を
実質的に通す。これにより、スイッチ部ＳＷＴは、送信
時において、電源からノードＮ２Ｔにおいて受け取られ
たＤＣ成分（例えば直流３．５Ｖ）をノードＮ１Ｔおよ
びバイアス回路ＢＴを通して電力増幅器ＰＡに供給でき
る。またスイッチ部ＳＷＴは、送信時において、電力増
幅器ＰＡから受け取られたＲＦ成分（例えば１．９ＧＨ
ｚ帯のπ／４シフトＱＰＳＫ変調された高周波信号）を
整合回路ＭＴ、ノードＮ１ＴおよびノードＮ３Ｔを通し
てアンテナＡＮＴに供給できる。

【００２７】好ましくは、スイッチ部ＳＷＴは、送信時
において、ノードＮ２ＴとノードＮ３Ｔとの間でＤＣ成
分を実質的に通さない。スイッチ部ＳＷＴがノードＮ２
ＴとノードＮ３Ｔとの間でＤＣ成分を遮断すれば、アン
テナＡＮＴに直流電圧が印加されることを防ぐことがで
きる。

【００２８】バイアス回路ＢＴは、ＤＣ成分を実質的に
通し、ＲＦ成分を実質的に通さない。逆に整合回路ＭＴ
は、ＤＣ成分を実質的に通さず、ＲＦ成分を実質的に通
す。なおバイアス回路ＢＴおよび整合回路ＭＴの機能
は、送受信の状態に依存せず、一定である。

【００２９】図２の右半分を参照しながら受信時におけ
る受信部ＲＸの動作を説明する。この動作は、上述の送
信時の送信部ＴＸの動作と類似している。低雑音増幅器
ＬＮＡは、ノードＮ２Ｒにおいて受け取られた電源電圧
を、スイッチ部ＳＷＲおよびバイアス回路ＢＲを通して
受け取る。低雑音増幅器ＬＮＡは、アンテナＡＮＴから
スイッチ部ＳＷＲおよび整合回路ＭＲを通して受け取っ
たＲＦ成分を増幅し、次段に出力する。

【００３０】スイッチ部ＳＷＲは、受信時において、ノ
ードＮ１ＲとノードＮ２Ｒとの間でＤＣ成分を実質的に
通し、ノードＮ１ＲとノードＮ３Ｒとの間でＲＦ成分を
実質的に通す。これにより、スイッチ部ＳＷＲは、受信
時において、電源からノードＮ２Ｒにおいて受け取られ
たＤＣ成分（例えば直流３．５Ｖ）をノードＮ１Ｒおよ
びバイアス回路ＢＲを通して低雑音増幅器ＬＮＡに供給
できる。またスイッチ部ＳＷＲは、受信時において、ア
ンテナＡＮＴから受け取られたＲＦ成分（例えば１．９
ＧＨｚ帯のπ／４シフトＱＰＳＫ変調された高周波信
号）をノードＮ３Ｒ、ノードＮ１Ｒおよび整合回路ＭＲ
を通して低雑音増幅器ＬＮＡに供給できる。

【００３１】好ましくは、スイッチ部ＳＷＲは、送信時
において、ノードＮ２ＲとノードＮ３Ｒとの間でＤＣ成
分を実質的に通さない。スイッチ部ＳＷＲがノードＮ２
ＲとノードＮ３Ｒとの間でＤＣ成分を遮断すれば、アン
テナＡＮＴに直流電圧が印加されることを防ぐことがで
きる。

【００３２】バイアス回路ＢＲは、ＤＣ成分を実質的に
通し、ＲＦ成分を実質的に通さない。逆に整合回路ＭＲ
は、ＤＣ成分を実質的に通さず、ＲＦ成分を実質的に通
す。なおバイアス回路ＢＲおよび整合回路ＭＲの機能
は、送受信の状態に依存せず、一定である。

【００３３】図１の右半分を参照しながら送信時におけ
る受信部ＲＸの動作を説明する。スイッチ部ＳＷＲは、
送信時において、ノードＮ１ＲとノードＮ２Ｒとの間で
ＤＣ成分を実質的に通さず、ノードＮ１ＲとノードＮ３
Ｒとの間でＲＦ成分を実質的に通さない。これにより、
送信時において、アンテナＡＮＴから受信部ＲＸを電気
的にアイソレートできる。その結果、送信時においてア
ンテナＡＮＴに供給される高い電力レベルのＲＦ成分が
受信部ＲＸに電気的なストレスを与えたり、ＲＦ成分が
受信部ＲＸにリークして損失が増えたりすることを防止
できる。また送信時において、電源が供給されるノード
Ｎ２Ｒから低雑音増幅器ＬＮＡを電気的にアイソレート
できる。その結果、送信時において受信部ＲＸが電源か
らの電力を消費することを防止でき、これは低消費電力
化に寄与する。具体的には、低雑音増幅器ＬＮＡの中の
増幅素子の制御端子（例えばゲート）以外の端子（例え
ばドレインおよびソース）を流れる電流パスを遮断する
ことができるので、増幅素子は非動作状態になる。

【００３４】好ましくは、スイッチ部ＳＷＲは、送信時
において、ノードＮ２ＲとノードＮ３Ｒとの間でＤＣ成
分を実質的に通さない。スイッチ部ＳＷＲがノードＮ２
ＲとノードＮ３Ｒとの間でＤＣ成分を遮断すれば、アン
テナＡＮＴに直流電圧が印加されることを防ぐことがで
きる。

【００３５】図２の左半分を参照しながら受信時におけ
る送信部ＴＸの動作を説明する。この動作は、上述の送
信時の受信部ＲＸの動作と類似している。スイッチ部Ｓ
ＷＴは、受信時において、ノードＮ１ＴとノードＮ２Ｔ
との間でＤＣ成分を実質的に通さず、ノードＮ１Ｔとノ
ードＮ３Ｔとの間でＲＦ成分を実質的に通さない。これ
により、受信時において、アンテナＡＮＴから送信部Ｔ
Ｘを電気的にアイソレートできる。その結果、受信時に
おいてアンテナＡＮＴにおいて受け取られた微弱な電力
レベルのＲＦ成分が送信部ＴＸに逃げることを防止でき
る。また受信時において、電源が供給されるノードＮ２
Ｔから電力増幅器ＰＡを電気的にアイソレートできる。
その結果、受信時において送信部ＴＸが電源からの電力
を消費することを防止でき、これは低消費電力化に寄与
する。具体的には、電力増幅器ＰＡの中の増幅素子の制
御端子（例えばゲート）以外の端子（例えばドレインお
よびソース）を流れる電流パスを遮断することができる
ので、増幅素子は非動作状態になる。

【００３６】好ましくは、スイッチ部ＳＷＴは、受信時
において、ノードＮ２ＴとノードＮ３Ｔとの間でＤＣ成
分を実質的に通さない。スイッチ部ＳＷＴがノードＮ２
ＴとノードＮ３Ｔとの間でＤＣ成分を遮断すれば、アン
テナＡＮＴに直流電圧が印加されることを防ぐことがで
きる。

【００３７】本発明のフロントエンド回路ＦＥＣによれ
ば、上述の構成によって、送受信の状態に応じて、ＤＣ
成分およびＲＦ成分を通すパスを設定できる。これによ
り、本発明は、少なくとも以下の効果を有する。

【００３８】（１）送受信の状態に応じて、電源からの
電力を選択的に送信部および受信部へ供給できる。その
結果、動作に不要な部分での電力消費が防止され、低消
費電力化を実現できる。

【００３９】（２）送受信の状態に応じて、アンテナ
と、送信部および受信部とを選択的に電気的にアイソレ
ートできる。その結果、アンテナへ出力されるＲＦ成分
の損失や、アンテナから入力されるＲＦ成分の損失を防
ぐことができる。

【００４０】（３）上記（１）および（２）の効果を少
ない部品点数で実現できる。部品点数の減少は、コスト
削減、基板上でのチップ面積の減少、消費電力の減少な
ど、携帯端末にとって大きな利点を生む。

【００４１】本明細書における「実質的に通す」および
「実質的に通さない」という語は、それぞれの成分に対
して以下の減衰量をもつ場合をいう。なお以下の減衰量
のデシベル表現は、電力ベースで計算されたものとす
る。

【００４２】「ＤＣ成分を実質的に通す」＝ＤＣ成分の
減衰量が約３ｄＢ以下である（より好ましくは、ＤＣ成
分の減衰量が約１．５ｄＢ以下である）、「ＲＦ成分を
実質的に通す」＝ＲＦ成分の減衰量が約３ｄＢ以下であ
る（より好ましくは、ＲＦ成分の減衰量が約１．５ｄＢ
以下である）、「ＤＣ成分を実質的に通さない」＝ＤＣ
成分の減衰量が約１５ｄＢ以上である（より好ましく
は、ＤＣ成分の減衰量が約３０ｄＢ以上である）、、お
よび「ＲＦ成分を実質的に通さない」＝ＲＦ成分の減衰
量が約１５ｄＢ以上である（より好ましくは、ＲＦ成分
の減衰量が約３０ｄＢ以上である）。

【００４３】図３は、本発明のフロントエンド回路ＦＥ
Ｃにおいて用いられるスイッチ部ＳＷＴおよびＳＷＲの
一例を示す回路図である。図３のスイッチ部ＳＷＴは、
スイッチ部ＳＷＲとしても用いることができる。このと
き、図３のノードＮ１Ｔ、Ｎ２ＴおよびＮ３Ｔは、それ
ぞれスイッチ部ＳＷＲのノードＮ１Ｒ、Ｎ２ＲおよびＮ
３Ｒに対応する。

【００４４】スイッチ部ＳＷＴは、ＦＥＴ（電界効果ト
ランジスタ）Ｑ１ＴおよびキャパシタＣ１Ｔを備えてい
る。ＦＥＴ Ｑ１Ｔのドレインおよびソース間の導通状
態は、その制御端子であるノードＧ１Ｔに加える電圧に
よって制御される。ＦＥＴＱ１Ｔは、例えばディプリー
ション型のＭＥＳ（Metal Semiconductor）ＦＥＴであ
るが、これには限られずスイッチング素子なら他のもの
でもよい。例えば、バイポーラトランジスタであっても
よい。本明細書においては、ＦＥＴなどのスイッチング
素子の制御端子以外の端子が導通状態にあるとき、「オ
ン状態」といい、ＦＥＴなどのスイッチング素子の制御
端子以外の端子が非導通状態にあるとき、「オフ状態」
という。

【００４５】図４は、送受信時のスイッチ部ＳＷＴの等
価回路図である。図４の(a)は、送信時のスイッチ部Ｓ
ＷＴの等価回路であり、図４の(b)は、受信時のスイッ
チ部ＳＷＴの等価回路である。

【００４６】ＦＥＴ Ｑ１Ｔは、送受信の状態に応じ
て、ノードＮ１ＴとノードＮ２Ｔとの間でＤＣ成分を実
質的に通したり、通さなかったりする。ＦＥＴ Ｑ１Ｔ
が、ＤＣ成分を実質的に通すときには、ＦＥＴ Ｑ１Ｔ
は、約０Ω〜約５Ωの抵抗Ｒｏｎと等価だとみなせる。
抵抗Ｒｏｎは、ＦＥＴ Ｑ１Ｔのオン抵抗に相当する。

【００４７】逆にＦＥＴ Ｑ１Ｔが、ＤＣ成分を実質的
に通さないときには、ＦＥＴ Ｑ１Ｔは、約１００ｋΩ
〜約１ＭΩの抵抗Ｒｏｆｆと、約０．１ｐＦ〜約１ｐＦ
のキャパシタＣｄｓとが並列に接続されたものと等価だ
とみなせる。抵抗Ｒｏｆｆは、ＦＥＴ Ｑ１Ｔのオフ抵
抗に相当し、キャパシタＣｄｓは、ＦＥＴ Ｑ１Ｔのド
レイン・ソース間容量に相当する。

【００４８】キャパシタＣ１Ｔは、送受信の状態に依存
せず、ＲＦ成分を実質的に通す。ＲＦ成分を実質的に通
すために、キャパシタＣ１Ｔは、約２０ｐＦ〜約１００
０ｐＦの容量をもつことが好ましい。

【００４９】上の説明では、本発明のフロントエンド回
路ＦＥＣは、送信部ＴＸおよび受信部ＲＸを備えている
としたが、これには限られない。すなわちフロントエン
ド回路ＦＥＣは、送信部ＴＸおよび受信部ＲＸのうち、
いずれか１つだけを備えていてもよい。

【００５０】（実施の形態１）図５は、本発明のフロン
トエンド回路の実施の形態１の回路図である。図５のフ
ロントエンド回路は、送信部ＴＸだけを備えている。し
かしこれには限られず、例えばアンテナＡＮＴまたは受
信部ＲＸを備えていてもよい。受信部ＲＸは、実施の形
態２において説明する。以下の実施の形態１および２に
おいては、図１〜図４を参照して説明した本発明による
フロントエンド回路の具体的な回路構成を説明する。し
たがって、上述の「発明の概要」で説明したことは、実
施の形態１および２にもあてはまる。

【００５１】スイッチ部ＳＷＴのＦＥＴ Ｑ１Ｔおよび
キャパシタＣ１Ｔの機能は、図３〜図５を用いて説明し
た通りである。ＦＥＴ Ｑ１Ｔのドレイン端子Ｄ１Ｔ
は、ノードＮ１Ｔに接続され、ＦＥＴ Ｑ１Ｔのソース
Ｓ１Ｔは、ノードＮ２Ｔに接続される。ＦＥＴ Ｑ１Ｔ
のゲートＧ１Ｔは、抵抗器Ｒ１Ｔを通して、ノードＶＣ
１Ｔにおいて制御電圧を受け取る。キャパシタＣ１Ｔ
は、ノードＮ２ＴおよびＮ３Ｔを接続する。ノードＮ２
Ｔは、抵抗器ＲＶｄｄＴを通して電源の正極Ｖｄｄから
直流電圧（実施の形態１では、直流３．５Ｖ）を受け取
る。電源の負極は、グラウンドに接続される。以下、本
明細書では、電源の正極Ｖｄｄの電圧レベルをＨレベル
とし、グラウンドの電圧レベルをＬレベルとする。

【００５２】抵抗器ＲＶｄｄＴは、電源とスイッチ部Ｓ
ＷＴとをアイソレートする。よって抵抗器ＲＶｄｄＴの
代わりにインダクタを用いてもよい。

【００５３】ＦＥＴ Ｑ１ＴのソースＳ１Ｔが接続され
るノードＮ２Ｔが受け取る電圧は、送受信の状態に依存
せずＨレベルであり、後述するようにＦＥＴ Ｑ１Ｔは
ディプリーション型である。したがって、送信時および
受信時において、ＦＥＴ Ｑ１ＴのゲートＧ１Ｔに印加
される制御電圧、およびＦＥＴ Ｑ１Ｔの導通状態は、
以下のようになる。

【００５４】送信時：ゲートＧ１Ｔ＝Ｈレベル、ＦＥＴ
Ｑ１Ｔ＝オン状態、および 受信時：ゲートＧ１Ｔ＝Ｌレベル、ＦＥＴ Ｑ１Ｔ＝オ
フ状態。

【００５５】したがってスイッチ部ＳＷＴは、送信時に
おいて、ノードＮ１ＴとノードＮ２Ｔとの間でＤＣ成分
を実質的に通し、受信時において、ノードＮ１Ｔとノー
ドＮ２Ｔとの間でＤＣ成分を実質的に通さない。またス
イッチ部ＳＷＴは、送信時において、ノードＮ１Ｔとノ
ードＮ３Ｔとの間でＲＦ成分を実質的に通し、受信時に
おいて、ノードＮ１ＴとノードＮ３Ｔとの間でＲＦ成分
を実質的に通さない。

【００５６】実施の形態１の送信部ＴＸは、スイッチ部
ＳＷＴの中に短絡部ＳＴを備えている。短絡部ＳＴは、
受信時において、ノードＮ１Ｔをグラウンドに接続する
ことによって、送信部ＴＸおよび受信部ＲＸの間のアイ
ソレーションを改善する。短絡部ＳＴは、直列に接続さ
れたキャパシタＣ２Ｔ、ＦＥＴ Ｑ２Ｔおよびキャパシ
タＣ３Ｔを有する。

【００５７】ＦＥＴ Ｑ２Ｔのドレイン端子Ｄ２Ｔは、
キャパシタＣ２Ｔを通してノードＮ１Ｔに接続され、Ｆ
ＥＴ Ｑ２ＴのソースＳ２Ｔは、キャパシタＣ３Ｔを通
してグラウンドに接続される。ＦＥＴ Ｑ２Ｔのゲート
Ｇ２Ｔは、抵抗器Ｒ２Ｔを通して、ノードＶＣ２Ｔにお
いて制御電圧を受け取る。

【００５８】ソース端子Ｓ２Ｔは、ソース端子Ｓ１Ｔに
接続されている。したがってソース端子Ｓ２Ｔは、ソー
ス端子Ｓ１Ｔと同様に、抵抗器ＲＶｄｄＴを通して電源
の正極Ｖｄｄから直流電圧を受け取る。この電源の共通
化によって、部品点数の削減および回路の簡略化が図れ
る。

【００５９】ＦＥＴ Ｑ２ＴのソースＳ２Ｔが接続され
るノードＮ２Ｔが受け取る電圧は、送受信の状態に依存
せずＨレベルであり、後述するようにＦＥＴ Ｑ２Ｔは
ディプリーション型である。したがって、送信時および
受信時において、ＦＥＴ Ｑ２ＴのゲートＧ２Ｔに印加
される制御電圧、およびＦＥＴ Ｑ２Ｔの導通状態は、
以下のようになる。

【００６０】送信時：ゲートＧ２Ｔ＝Ｌレベル、ＦＥＴ
Ｑ２Ｔ＝オフ状態、および 受信時：ゲートＧ２Ｔ＝Ｈレベル、ＦＥＴ Ｑ２Ｔ＝オ
ン状態。

【００６１】したがって短絡部ＳＴは、送信時におい
て、ノードＮ１Ｔとグラウンドとの間でＲＦ成分を実質
的に通さず、受信時において、ノードＮ１Ｔとグラウン
ドとの間でＲＦ成分を実質的に通す。

【００６２】送受信の状態に応じて、ゲートＧ１Ｔおよ
びＧ２Ｔを上述したレベルに設定するため、プログラム
可能な電圧発生器ＧＥＮは、ノードＶＣ１ＴおよびＶＣ
２Ｔに制御電圧を供給する。電圧発生器ＧＥＮは、例え
ば、マイクロプロセッサＭＰＵ、メモリＭＭＲおよびＤ
／Ａ変換器ＤＡＣを備えることによって、送受信の状態
に応じた制御電圧を供給できる。しかし制御電圧の発生
方法は、これには限られず、例えばアナログ回路だけを
用いて発生してもよい。

【００６３】バイアス回路ＢＴは、ＤＣ成分を実質的に
通し、ＲＦ成分を実質的に通さない。実施の形態１で
は、バイアス回路ＢＴは、インダクタＬＢＴおよびキャ
パシタＣＢＴを有するが、これには限られず、他の構成
によるローパスフィルタを用いてもよい。

【００６４】整合回路ＭＴは、ＲＦ成分を実質的に通
し、ＤＣ成分を実質的に通さない。また整合回路ＭＴ
は、電力増幅器ＰＡおよびスイッチ部ＳＷＴの間のイン
ピーダンス整合を実現することによって、効率よくＲＦ
成分が出力されるようにする。実施の形態１では、整合
回路ＭＴは、インダクタＬＭＴおよびキャパシタＣＭ１
ＴおよびＣＭ２Ｔを有するが、これには限られず、他の
構成による整合回路を用いてもよい。

【００６５】電力増幅器ＰＡは、ＤＣ成分（つまり電源
電圧）を、電源の正極Ｖｄｄからスイッチ部ＳＷＴおよ
びバイアス回路ＢＴを通して受け取る。また電力増幅器
ＰＡは、ＲＦ成分（増幅された高周波信号）を、整合回
路ＭＴおよびスイッチ部ＳＷＴを通して出力する。電力
増幅器ＰＡは、増幅素子としてＦＥＴ Ｑ３Ｔを備えて
いるが、バイアスを適正にかけるための回路などは省略
して図示される。ＦＥＴ Ｑ３Ｔは、電力増幅器ＰＡの
増幅素子を代表するものであって、電力増幅器ＰＡは、
複数の増幅素子を含んでもよい。

【００６６】以下に、実施の形態１の装置を実現するた
めに用いられたパラメータや特性などを説明する。

【００６７】ＦＥＴ Ｑ１ＴおよびＱ２Ｔは、総ゲート
幅Ｗｇ＝１．４ｍｍのイオン注入型ＭＥＳＦＥＴであ
り、その直流特性はしきい値電圧＝−１．５Ｖである。

【００６８】キャパシタＣ１Ｔ、Ｃ２ＴおよびＣ３Ｔ
は、ＦＥＴ Ｑ１ＴおよびＱ２Ｔと同一基板上に高誘電
体材料のＢＳＴ（Barium Strontium Titanate）を用い
て形成され、そのキャパシタンスは１００ｐＦである。

【００６９】抵抗器Ｒ１Ｔ、Ｒ２ＴおよびＲＶｄｄＴ
は、イオン注入法を用いて形成されている。抵抗器Ｒ１
ＴおよびＲ２Ｔの抵抗は２ｋΩであり、抵抗器ＲＶｄｄ
Ｔの抵抗は５kΩである。

【００７０】ＦＥＴ Ｑ３Ｔは、総ゲート幅Ｗｇ＝２．
０ｍｍのヘテロ接合型ＧａＡｓＦＥＴである。ＦＥＴ
Ｑ３Ｔの直流特性は、しきい値電圧＝−０．２０Ｖ、ｇ
ｍmax＝０．３４Ｓ／ｍｍ、Ｉmax＝６００ｍＡであり、
高周波特性は、周波数＝１．９ＧＨｚ、電源電圧＝３．
５Ｖ、ゲート電圧０Ｖ、π／４シフトＱＰＳＫデジタル
信号入力時で出力電力２１．５ｄＢｍにおいて利得１４
ｄＢ、隣接チャンネル漏洩電力特性（６００ｋＨｚ離
調）＝−５８ｄＢｃ、動作電流１１０ｍＡ、Ｐ−１ｄＢ
＝２３ｄＢｍである。これらの高周波特性は、ＦＥＴ
Ｑ３Ｔの負荷インピーダンスが、利得、隣接チャンネル
漏洩電力特性、動作電流が所望の特性範囲を満たす出力
インピーダンス（最適インピーダンス）に設定された場
合の値である。

【００７１】バイアス回路ＢＴにおいて、インダクタＬ
ＢＴとして２７ｎＨのチップインダクタを用い、キャパ
シタＣＢＴとして１００ｐＦのチップキャパシタを用い
る。

【００７２】整合回路ＭＴにおいて、インダクタＬＭＴ
として３．９ｎＨのスパイラルインダクタを用い、キャ
パシタＣＭ１ＴおよびＣＭ２Ｔとしてそれぞれ１．７１
ｐＦおよび４．０ｐＦのＭＩＭ（Metal-Insulator-Meta
l）キャパシタを用いる。これらの値は、周波数１．９
ＧＨｚにおいて、ＦＥＴ Ｑ３Ｔおよび整合回路ＭＴの
インピーダンス整合が最適化されるように決定される。

【００７３】ＦＥＴ Ｑ３Ｔは、２段または３段からな
る電力増幅器の最終段のトランジスタであり、整合回路
ＭＴおよびＦＥＴ Ｑ３Ｔの前段にある部分とともに、
マイクロ波モノリシック集積回路（ＭＭＩＣ）化され、
プラスチックパッケージに樹脂封止される。スイッチ部
ＳＷＴもＭＭＩＣ化され、プラスチックパッケージに樹
脂封止される。これら２つのＭＭＩＣのパッケージと、
外付け部品としてのバイアス回路ＢＴの構成部品とが回
路基板に実装される。

【００７４】なおフロントエンド回路の具体的な実現手
法は上述のものに限られず、以下のように実現されても
よい。

【００７５】（１）バイアス回路ＢＴおよび電力増幅器
ＰＡが同一のチップ上にＭＭＩＣ化される。

【００７６】（２）電力増幅器ＰＡのＭＭＩＣチップお
よびスイッチ部ＳＷＴのＭＭＩＣチップが単一のプラス
チックパッケージにマルチチップ実装される。

【００７７】（３）電力増幅器ＰＡおよびスイッチ部Ｓ
ＷＴが同一のチップ上にＭＭＩＣ化されている。

【００７８】（４）電力増幅器ＰＡおよびバイアス回路
ＢＴがチップ部品（例えばチップ抵抗、チップキャパシ
タ、チップインダクタ）を用いてハイブリッドＩＣ化さ
れている。

【００７９】（５）電力増幅器ＰＡのＭＭＩＣチップお
よびスイッチ部ＳＷＴのＭＭＩＣチップがベアチップで
回路基板上に実装される。あるいは、電力増幅器ＰＡお
よびスイッチ部ＳＷＴの単一のＭＭＩＣチップがベアチ
ップで回路基板上に実装される。

【００８０】本発明によるフロントエンド回路は、単一
の正電源だけで動作させることができる。また受信時に
おいて、電力増幅器中のＦＥＴのドレイン電流を遮断で
きるので低消費電力化を実現できる。よって本発明のフ
ロントエンド回路を用いれば、移動体通信機器の小型
化、低コスト化および低消費電力化が可能である。

【００８１】（実施の形態２）図６は、本発明のフロン
トエンド回路の実施の形態２の回路図である。図６のフ
ロントエンド回路は、受信部ＲＸだけを備えている。し
かしこれには限られず、例えばアンテナＡＮＴまたは送
信部ＴＸを備えていてもよい。送信部ＴＸは、実施の形
態１において説明した通りである。

【００８２】図６に示す受信部ＲＸの回路は、細部を除
けば、アンテナＡＮＴについて図５を参照して説明した
送信部ＴＸと鏡像の関係である。換言すれば、受信部Ｒ
Ｘは、回路トポロジの点で送信部ＴＸとほぼ同じであ
る。図６の受信部ＲＸの構成要素は、その参照符号の末
尾の「Ｒ」を「Ｔ」に置換した参照符号をもつ図５の送
信部ＴＸの構成要素に対応する。例えば受信部ＲＸのノ
ードＮ１Ｒは、送信部ＴＸのノードＮ１Ｔに対応する。

【００８３】受信部ＲＸは、送信時および受信時におい
て電圧発生器ＧＥＮによって受信部ＲＸに供給される制
御電圧のレベルが、送信部ＴＸに供給される制御電圧の
レベルと異なることを除いて、送信部ＴＸと同様に機能
する。したがって以下では、実施の形態２が回路トポロ
ジ的に実施の形態１と異なる部分を中心に説明する。

【００８４】低雑音増幅器ＬＮＡは、デュアルゲートＦ
ＥＴ Ｑ３Ｒ、キャパシタＣ４Ｒおよび抵抗器Ｒ３Ｒを
備えている。低雑音増幅器ＬＮＡは、ＤＣ成分（つまり
電源電圧）を、電源の正極Ｖｄｄからスイッチ部ＳＷＲ
およびバイアス回路ＢＲを通して、ドレイン端子Ｄ３Ｒ
において受け取る。また低雑音増幅器ＬＮＡは、ＲＦ成
分（増幅された高周波信号）を、スイッチ部ＳＷＲおよ
び整合回路ＭＲを通して、第１ゲート端子Ｇ３１Ｒにお
いて受け取る。デュアルゲートＦＥＴ Ｑ３Ｒの第２ゲ
ート端子Ｇ３２Ｒは、ソース端子Ｓ３Ｒに接続されてい
る。ソース端子Ｓ３Ｒは、並列に接続された自己バイア
ス用のキャパシタＣ４Ｒおよび抵抗器Ｒ３Ｒによってグ
ラウンドに接続されている。低雑音増幅器ＬＮＡは、バ
イアスを適正にかけるための回路などをさらに備えてい
てもよい。デュアルゲートＦＥＴＱ３Ｒは、低雑音増幅
器ＬＮＡの増幅素子を代表するものであって、低雑音増
幅器ＬＮＡは、複数の増幅素子を含んでもよい。

【００８５】実施の形態２では、整合回路ＭＲは、イン
ダクタＬＭ１ＲおよびＬＭ２Ｒ、キャパシタＣＭ１Ｒお
よびＣＭ２Ｒ、および抵抗器ＲＭＲを有するが、これに
は限られず、他の構成による整合回路を用いてもよい。

【００８６】電圧発生器ＧＥＮは、送受信の状態に応じ
て、ノードＶＣ１ＲおよびＶＣ２Ｒに制御電圧を供給す
ることによって、ＦＥＴ Ｑ１ＲおよびＱ２Ｒを以下の
状態に設定する。

【００８７】送信時：ゲートＧ１Ｒ＝Ｌレベル、ゲート
Ｇ２Ｔ＝Ｈレベル；ＦＥＴ Ｑ１Ｔ＝オフ状態、ＦＥＴ
Ｑ２Ｔ＝オン状態、および 受信時：ゲートＧ１Ｒ＝Ｈレベル、ゲートＧ２Ｔ＝Ｌレ
ベル；ＦＥＴ Ｑ１Ｔ＝オン状態、ＦＥＴ Ｑ２Ｔ＝オ
フ状態。

【００８８】電圧発生器ＧＥＮが上記制御電圧を供給す
るので、スイッチ部ＳＷＲは、受信時において、ノード
Ｎ１ＲとノードＮ２Ｒとの間でＤＣ成分を実質的に通
し、送信時において、ノードＮ１ＲとノードＮ２Ｒとの
間でＤＣ成分を実質的に通さない。またスイッチ部ＳＷ
Ｒは、受信時において、ノードＮ１ＲとノードＮ３Ｒと
の間でＲＦ成分を実質的に通し、送信時において、ノー
ドＮ１ＲとノードＮ３Ｒとの間でＲＦ成分を実質的に通
さない。さらに短絡部ＳＲは、受信時において、ノード
Ｎ１Ｒとグラウンドとの間でＲＦ成分を実質的に通さ
ず、送信時において、ノードＮ１Ｒとグラウンドとの間
でＲＦ成分を実質的に通す。

【００８９】電圧発生器ＧＥＮは、図５を参照して説明
したのと同様、例えば、マイクロプロセッサＭＰＵ、メ
モリＭＭＲおよびＤ／Ａ変換器ＤＡＣを備えることによ
って、送受信の状態に応じた制御電圧を供給できる。し
かし制御電圧の発生方法は、これには限られず、例えば
アナログ回路だけを用いて発生してもよい。

【００９０】以下に、実施の形態２の装置を実現するた
めに用いられたパラメータや特性などを説明する。

【００９１】ＦＥＴ Ｑ１ＲおよびＱ２Ｒは、総ゲート
幅Ｗｇ＝１．４ｍｍのイオン注入型ＭＥＳＦＥＴであ
り、その直流特性はしきい値電圧＝−１．５Ｖである。

【００９２】キャパシタＣ１Ｒ、Ｃ２ＲおよびＣ３Ｒ
は、ＦＥＴ Ｑ１ＲおよびＱ２Ｒと同一基板上に高誘電
体材料のＢＳＴ（Barium Strontium Titanate）を用い
て形成され、そのキャパシタンスは１００ｐＦである。

【００９３】抵抗器Ｒ１Ｒ、Ｒ２ＲおよびＲＶｄｄＲ
は、イオン注入法を用いて形成されている。抵抗器Ｒ１
ＲおよびＲ２Ｒの抵抗は２ｋΩであり、抵抗器ＲＶｄｄ
Ｒの抵抗は５kΩである。

【００９４】デュアルゲートＦＥＴ Ｑ３Ｒは、総ゲー
ト幅Ｗｇ＝０．２ｍｍのイオン注入型ＧａＡｓＦＥＴで
ある。ＦＥＴ Ｑ３Ｔの直流特性は、しきい値電圧＝−
１．０Ｖ、ｇｍ＝２００ｍＳ／ｍｍ、Ｉｄｓｓ＝２０ｍ
Ａであり、高周波特性は、周波数＝１．９ＧＨｚ、電源
電圧＝３．５Ｖ、入力電力−４０ｄＢｍにおいて雑音指
数ＮＦ＝１．８ｄＢ、利得１４ｄＢ、動作電流３ｍＡで
ある。これらの高周波特性は、デュアルゲートＦＥＴ
Ｑ３Ｒの負荷インピーダンスが、雑音特性が所望の特性
範囲を満たす出力インピーダンス（最適インピーダン
ス）に設定された場合の値である。キャパシタＣ４Ｒの
キャパシタンスは、１００ｐＦであり、抵抗器Ｒ３Ｒの
抵抗は、４００Ωである。

【００９５】バイアス回路ＢＲにおいて、インダクタＬ
ＢＲとして２７ｎＨのチップインダクタを用い、キャパ
シタＣＢＲとして１００ｐＦのチップキャパシタを用い
る。

【００９６】整合回路ＭＲにおいて、インダクタＬＭ１
ＲおよびＬＭ２Ｒとしてそれぞれ３．０ｎＨおよび１．
８ｎＨのスパイラルインダクタを用い、キャパシタＣＭ
１ＲおよびＣＭ２Ｒとしてそれぞれ１００ｐＦおよび５
０ｐＦの高誘電体材料のＢＳＴで形成されたキャパシタ
を用いる。これらの値は、周波数１．９ＧＨｚにおい
て、ＦＥＴ Ｑ３Ｒおよび整合回路ＭＲのインピーダン
ス整合が最適化されるように決定される。

【００９７】ＦＥＴ Ｑ３Ｒおよび整合回路ＭＲは、Ｍ
ＭＩＣ化され、プラスチックパッケージに樹脂封止され
る。スイッチ部ＳＷＴもＭＭＩＣ化され、プラスチック
パッケージに樹脂封止される。これら２つのＭＭＩＣの
パッケージと、外付け部品としてのバイアス回路ＢＲの
構成部品とが回路基板に実装される。

【００９８】なおフロントエンド回路の具体的な実現手
法は上述のものに限られず、以下のように実現されても
よい。

【００９９】（１）バイアス回路ＢＲおよび低雑音増幅
器ＬＮＡが同一のチップ上にＭＭＩＣ化される。

【０１００】（２）低雑音増幅器ＬＮＡのＭＭＩＣチッ
プおよびスイッチ部ＳＷＲのＭＭＩＣチップが単一のプ
ラスチックパッケージにマルチチップ実装される。

【０１０１】（３）低雑音増幅器ＬＮＡおよびスイッチ
部ＳＷＲが同一のチップ上にＭＭＩＣ化されている。

【０１０２】（４）低雑音増幅器ＬＮＡおよびバイアス
回路ＢＲがチップ部品（例えばチップ抵抗、チップキャ
パシタ、チップインダクタ）を用いてハイブリッドＩＣ
化されている。

【０１０３】（５）低雑音増幅器ＬＮＡのＭＭＩＣチッ
プおよびスイッチ部ＳＷＲのＭＭＩＣチップがベアチッ
プで回路基板上に実装される。あるいは、低雑音増幅器
ＬＮＡおよびスイッチ部ＳＷＲの単一のＭＭＩＣチップ
がベアチップで回路基板上に実装される。

【０１０４】本発明によるフロントエンド回路は、単一
の正電源だけで動作させることができる。また受信時に
おいて、電力増幅器中のＦＥＴのドレイン電流を遮断で
きるので低消費電力化を実現できる。よって本発明のフ
ロントエンド回路を用いれば、移動体通信機器の小型
化、低コスト化および低消費電力化が可能である。

【０１０５】本発明は、上述のＤＣ成分およびＲＦ成分
についての信号が通るパスを実質的に妨げないような構
成要素が追加された回路をも含む。すなわち例えば、送
信時において、電源からスイッチ部およびバイアス回路
を通して電力増幅器に至るＤＣ成分が通るパスを実質的
に遮断しないような、ＦＥＴ、トランジスタ、ダイオー
ド、インダクタ、抵抗器などがそのＤＣ成分のパス上に
設けられた回路も、本発明の範囲に含まれる。

【０１０６】これと同様に、バイアス回路ＢＴおよびＢ
Ｒ、および整合回路ＭＴおよびＭＲは、受動素子だけで
構成されているが、ＤＣ成分およびＲＦ成分のパスを実
質的に遮断しない限り、能動素子を含んでいてもよい。
例えばＦＥＴ、トランジスタのような能動素子や、ダイ
オードなどがそのパス上に設けられていてもよい。

【０１０７】本発明のフロントエンド回路は、ノードＮ
１ＴとノードＮ２Ｔとの間、およびノードＮ１Ｒとノー
ドＮ２Ｒとの間で実質的にＲＦ成分を通さないことが好
ましい。これは、ＲＦ成分が電源ラインに流れ込むと、
他の部分に悪影響を及ぼすおそれがあるからである。し
たがって本発明のフロントエンド回路は、好ましくは、
ＲＦ成分が電源に流れることを防止するためのインダク
タを、ノードＮ１ＴおよびＮ２Ｔの間に、またはノード
Ｎ１ＲおよびＮ２Ｒの間に備えている。また本発明のフ
ロントエンド回路は、インダクタをノードＮ２Ｔおよび
Ｎ３Ｔの間に、またはノードＮ２ＲおよびＮ３Ｒの間に
さらに備えていてもよい。

【０１０８】なおＦＥＴ Ｑ１Ｔ、Ｑ２Ｔ、Ｑ１Ｒおよ
びＱ２Ｒとしてディプリーション型を用いているが、こ
れには限られない。すなわち単一正電源によってＤＣ成
分またはＲＦ成分を通過または遮断させることができる
スイッチング素子であればよい。例えば、バイポーラト
ランジスタ、ＰＩＮダイオードなどを用いてもよい。

【０１０９】

【発明の効果】本発明によるフロントエンド回路は、少
なくとも以下の効果を有する。

【０１１０】スイッチ部は、送信時においては、電源か
ら受信部のＦＥＴに供給されるドレイン電流を遮断する
ことによって、消費電力を低減できる。またスイッチ部
は、受信部および送信部のＲＦ成分のパスを遮断し、受
信部のＦＥＴのゲート端子をグラウンドに接続すること
によって、送信部および受信部の間の高いアイソレート
を実現できる。

【０１１１】スイッチ部は、受信時においては、電源か
ら送信部のＦＥＴに供給されるドレイン電流を遮断する
ことによって、消費電力を低減できる。またスイッチ部
は、受信部および送信部のＲＦ成分のパスを遮断し、送
信部のＦＥＴのドレイン端子をグラウンドに接続するこ
とによって、送信部および受信部の間の高いアイソレー
トを実現できる。

【０１１２】本発明によれば、上述の効果を有するフロ
ントエンド回路を、従来技術によるよりも少ない部品点
数で実現できる。

【図面の簡単な説明】

【図１】本発明によるフロントエンド回路ＦＥＣのブロ
ック図であり、フロントエンド回路ＦＥＣが送信のため
に用いられるときの信号パスを示す図である。

【図２】本発明によるフロントエンド回路ＦＥＣのブロ
ック図であり、フロントエンド回路ＦＥＣが受信のため
に用いられるときの信号パスを示す図である。

【図３】本発明のフロントエンド回路ＦＥＣにおいて用
いられるスイッチ部ＳＷＴおよびＳＷＲの一例を示す回
路図である。

【図４】送受信時のスイッチ部ＳＷＴの等価回路を示す
図である。

【図５】本発明のフロントエンド回路の実施の形態１の
回路図である。

【図６】本発明のフロントエンド回路の実施の形態２の
回路図である。

【符号の説明】

ＦＥＣ フロントエンド回路 ＴＸ 送信部 ＲＸ 受信部 ＳＷＴ、ＳＷＲ スイッチ部 Ｎ１Ｔ、Ｎ２Ｔ、Ｎ３Ｔ、Ｎ１Ｒ、Ｎ２Ｒ、Ｎ３Ｒ ノ
ード ＢＴ、ＢＲ バイアス回路 ＭＴ、ＭＲ 整合回路 ＰＡ 電力増幅器 ＬＮＡ 低雑音増幅器 ＡＮＴ アンテナ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 國久 武人 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平８−307305（ＪＰ，Ａ) 実開 昭56−37536（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04B 1/38 - 1/58 H04B 1/02 - 1/04 H04B 1/18 - 1/24

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 入力ノードおよび出力ノードを有する増
   幅器と、 該増幅器に電源を供給する、電源入力ノードおよび電源
   出力ノードを有するバイアス回路と、 該増幅器を該増幅器に接続された回路に整合させる、入
   力ノードおよび出力ノードを有する整合回路と、 第１ノード、第２ノードおよび第３ノードを有するスイ
   ッチ部と、を備えているフロントエンド回路であって、 該バイアス回路は、該第１ノードと、該増幅器の該入力
   ノードおよび該出力ノードのうちの一方との間でＤＣ成
   分を実質的に通し、 該整合回路は、該第１ノードと、該増幅器の該入力ノー
   ドおよび該出力ノードのうちの該一方との間でＲＦ成分
   を実質的に通し、 該スイッチ部は、 第１状態において、該第１ノードと該第２ノードとの間
   でＤＣ成分を実質的に通し、該第１ノードと該第３ノー
   ドとの間でＲＦ成分を実質的に通し、 第２状態において、該第１ノードと該第２ノードとの間
   でＤＣ成分を実質的に通さず、該第１ノードと該第３ノ
   ードとの間でＲＦ成分を実質的に通さないフロントエン
   ド回路。
2. 【請求項２】 前記スイッチ部は、 前記第１状態において前記第１ノードと前記第２ノード
   との間でＤＣ成分およびＲＦ成分を実質的に通し、前記
   第２状態において該第１ノードと該第２ノードとの間で
   ＤＣ成分およびＲＦ成分を実質的に通さない第１スイッ
   チと、 該第２ノードと該第３ノードとの間でＤＣ成分を実質的
   に通さず、ＲＦ成分を実質的に通す第１キャパシタと、
   を有する請求項１に記載のフロントエンド回路。
3. 【請求項３】 前記バイアス回路は、前記第１ノード
   と、前記増幅器の前記入力ノードおよび前記出力ノード
   のうちの前記一方との間でＤＣ成分を実質的に通し、Ｒ
   Ｆ成分を実質的に通さず、前記整合回路は、該第１ノー
   ドと、該増幅器の該入力ノードおよび該出力ノー ドのうちの該一方との間でＤＣ成分を実質的に通さず、
   ＲＦ成分を実質的に通す請求項２に記載のフロントエン
   ド回路。
4. 【請求項４】 前記スイッチ部は、前記第１状態におい
   て、前記第１ノードとグラウンドとの間でＲＦ成分を実
   質的に通さず、 前記第２状態において、該第１ノードと該グラウンドと
   の間でＲＦ成分を実質的に通す請求項２に記載のフロン
   トエンド回路。
5. 【請求項５】 前記スイッチ部は、直列に接続された第
   ２スイッチおよび第２キャパシタを有する短絡部をさら
   に有しており、 該短絡部の一端は、前記第１ノードに電気的に接続され
   ており、該短絡部の他端は、前記グラウンドに電気的に
   接続されている請求項４に記載のフロントエンド回路。
6. 【請求項６】 前記第１スイッチは第１トランジスタを
   含み、かつ前記第２スイッチは第２トランジスタを含
   み、該第１トランジスタおよび該第２トランジスタは、
   前記第２ノードから受け取られた電源電圧を受け取る請
   求項５に記載のフロントエンド回路。
7. 【請求項７】 前記第１トランジスタおよび前記第２ト
   ランジスタは、電界効果トランジスタであり、 該第１トランジスタのドレインは前記第１ノードに電気
   的に接続され、該第１トランジスタのソースは前記第２
   ノードに電気的に接続され、 該第２トランジスタのドレインは前記第１ノードに前記
   第２キャパシタを介して電気的に接続され、該第２トラ
   ンジスタのソースは前記グラウンドに第３キャパシタを
   介して電気的に接続され、 該第２トランジスタの該ソースは、該第２ノードに電気
   的に接続されている請求項６に記載のフロントエンド回
   路。
8. 【請求項８】 前記整合回路は、前記増幅器からＲＦ信
   号を受け取り、前記スイッチ部に出力する請求項３に記
   載のフロントエンド回路。
9. 【請求項９】 前記整合回路は、前記スイッチ部からＲ
   Ｆ信号を受け取り、前記増幅器に出力する請求項３に記
   載のフロントエンド回路。
10. 【請求項１０】 前記整合回路は、前記増幅器からＲＦ
    信号を受け取り、前記スイッチ部に出力する請求項７に
    記載のフロントエンド回路。
11. 【請求項１１】 前記整合回路は、前記スイッチ部から
    ＲＦ信号を受け取り、前記増幅器に出力する請求項７に
    記載のフロントエンド回路。