WO2023286798A1 - 電力増幅回路及び電力増幅方法 - Google Patents

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WO2023286798A1
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健二 田原
佳依 山本
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株式会社村田製作所
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    • H03F2203/7209Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal the gated amplifier being switched from a first band to a second band

Definitions

  • the present invention relates to a power amplification circuit and a power amplification method.
  • Analog ET envelope Tracking
  • Patent Document 1 that supplies power supply voltages with continuously changing voltage levels
  • APT Average Power Tracking
  • the gain of the power amplifier circuit fluctuates by changing the power supply voltage supplied to the power amplifier circuit, the quality of the high-frequency signal output from the power amplifier circuit may deteriorate.
  • an object of the present invention is to provide a power amplifier circuit and a power amplification method that can suppress deterioration in quality of a high-frequency output signal when the power supply voltage supplied to the power amplifier circuit is changed.
  • a power amplifier circuit includes an external input terminal, an external output terminal, a power amplifier, and one or more external power supply terminals that receive a power supply voltage supplied to the power amplifier from a power supply circuit.
  • the power amplifier includes a first amplifying element having a first input terminal, a first output terminal and a first power supply terminal; a second amplifying element having a second input terminal, a second output terminal and a second power supply terminal; within a predetermined range, and a first RC series circuit connected in parallel to the first circuit.
  • the first input terminal is connected to the external input terminal.
  • the first output terminal is connected to the second input terminal.
  • the second output terminal is connected to the external output terminal.
  • the first power terminal is connected to one or more external power terminals via the first circuit.
  • the second power terminal is connected to one or more external power terminals.
  • a power amplifier circuit includes an external input terminal, an external output terminal, a power amplifier, and one or more external power supply terminals that receive a power supply voltage supplied to the power amplifier from a power supply circuit.
  • the power amplifier includes a first amplifying element having a first input terminal, a first output terminal and a first power supply terminal; a second amplifying element having a second input terminal, a second output terminal and a second power terminal; and a first RC series circuit connected in parallel with the first circuit.
  • the first input terminal is connected to the external input terminal.
  • the first output terminal is connected to the second input terminal.
  • the second output terminal is connected to the external output terminal.
  • the first power terminal is connected to one or more external power terminals via the first circuit.
  • the second power terminal is connected to one or more external power terminals.
  • the first circuit has a third amplifying element having a third input terminal and a third output terminal, a control terminal connected to the third output terminal, and between one or more external power supply terminals and the first power supply terminal. and a feedback circuit connected between the first power terminal and the third input terminal.
  • a first circuit in which RC series circuits are connected in parallel limits a power supply voltage received from a power supply circuit to a predetermined range and supplies the power supply voltage to a first amplification element, and performs first amplification.
  • the element amplifies the high frequency signal with the power supply voltage supplied from the first circuit
  • the second amplification element amplifies the high frequency signal amplified by the first amplification element with the power supply voltage received from the power supply circuit.
  • the present invention it is possible to suppress quality deterioration of the high-frequency output signal when the power supply voltage supplied to the power amplifier circuit is changed.
  • FIG. 1 is a circuit configuration diagram of a high-frequency module and a communication device according to Embodiment 1.
  • FIG. FIG. 2 is a circuit configuration diagram of the power amplifier circuit according to the first embodiment.
  • FIG. 3A is a graph showing an example of transition of power supply voltage in analog ET mode.
  • FIG. 3B is a graph showing an example of changes in power supply voltage in the APT mode.
  • 4 is a sequence diagram showing the operation of the communication device according to Embodiment 1.
  • FIG. FIG. 5A is a graph showing gain characteristics when the voltage limiting circuit is not operating.
  • FIG. 5B is a graph showing gain characteristics when the voltage limiting circuit is operating.
  • FIG. 6 is a graph showing an example of power supply voltage variation depending on the presence or absence of an RC series circuit.
  • FIG. 7 is a circuit configuration diagram of a power amplifier circuit and a power supply circuit according to the second embodiment.
  • FIG. 8 is a diagram showing the operation of the power amplifier circuit according to the second embodiment.
  • FIG. 9A is a circuit configuration diagram of the power amplifier circuit operating in APT mode.
  • FIG. 9B is a circuit configuration diagram of the power amplifier circuit operating in analog ET mode.
  • FIG. 10 is a graph showing gain characteristics during operation in analog ET mode.
  • FIG. 11 is a circuit configuration diagram of a power amplifier circuit according to the third embodiment.
  • FIG. 12 is a diagram showing the operation of the power amplifier circuit according to the third embodiment.
  • 13 is a circuit configuration diagram of a power amplifier circuit according to a modification of Embodiment 3.
  • FIG. 14 is a diagram showing operation of the power amplifier circuit according to the modification of the third embodiment.
  • 15A is a plan view of the high-frequency module according to the first embodiment;
  • FIG. 15B is a plan view of the high-frequency module according to the first embodiment;
  • FIG. 16 is a cross-sectional view of a high-frequency module according to Example 1.
  • FIG. 17 is a plan view showing a part of the high frequency module according to the second embodiment.
  • each figure is a schematic diagram and is not necessarily strictly illustrated. Therefore, for example, scales and the like do not necessarily match in each drawing. Moreover, in each figure, the same code
  • connection includes not only direct connection via connection terminals and/or wiring conductors, but also electrical connection via other circuit elements.
  • connected between A and B means connected to both A and B between A and B, and connected in series to a path connecting A and B In addition, it also includes connection (shunt connection) between the path and the ground.
  • the x-axis, y-axis and z-axis indicate three axes of a three-dimensional orthogonal coordinate system.
  • plan view of the module board is synonymous with “plan view of the main surface of the module board”, and an object is orthographically projected onto the xy plane from the positive side of the z axis. means that In this specification, unless otherwise specified, “plan view” means “plan view of the main surface of the module substrate”.
  • a overlaps B in plan view means that the area of A orthogonally projected onto the xy plane overlaps the area of B orthogonally projected onto the xy plane.
  • a is arranged between B and C means that at least one of a plurality of line segments connecting an arbitrary point in B and an arbitrary point in C passes through A. means.
  • ordinal numbers such as “first” and “second” do not mean the number or order of constituent elements unless otherwise specified, so as to avoid confusion between constituent elements of the same kind and to distinguish between them. It is used for the purpose of
  • transmission path refers to a transmission line composed of a wire that transmits a high-frequency transmission signal, an electrode that is directly connected to the wire, and a terminal that is directly connected to the wire or the electrode.
  • receiving path means a transmission line composed of a wiring for transmitting a high-frequency received signal, an electrode directly connected to the wiring, and a terminal directly connected to the wiring or the electrode. do.
  • transmitting and receiving path means a wire that transmits both a high-frequency transmission signal and a high-frequency reception signal, an electrode that is directly connected to the wire, and a terminal that is directly connected to the wire or the electrode. It means a line.
  • FIG. 1 is a circuit configuration diagram of a high frequency module 6 and a communication device 7 according to this embodiment.
  • FIG. 2 is a circuit configuration diagram of the power amplifier circuit 1 according to this embodiment.
  • the communication device 7 includes an antenna 2 , an RFIC (Radio Frequency Integrated Circuit) 3 , a BBIC (Baseband Integrated Circuit) 4 , a power supply circuit 5 and a high frequency module 6 .
  • RFIC Radio Frequency Integrated Circuit
  • BBIC Baseband Integrated Circuit
  • the antenna 2 is connected to the antenna connection terminal 100 of the high frequency module 6 and transmits high frequency signals output from the high frequency module 6 .
  • the antenna 2 also receives a high frequency signal from the outside and outputs it to the high frequency module 6 .
  • the RFIC 3 is an example of a signal processing circuit that processes high frequency signals. Specifically, the RFIC 3 performs signal processing such as down-conversion on the high-frequency received signal input via the receiving path of the high-frequency module 6 and outputs the received signal generated by the signal processing to the BBIC 4 . Further, the RFIC 3 performs signal processing such as up-conversion on the transmission signal input from the BBIC 4 , and outputs the high-frequency transmission signal generated by the signal processing to the transmission path of the high-frequency module 6 .
  • the BBIC 4 is a baseband signal processing circuit that performs signal processing using an intermediate frequency band that is lower in frequency than the high frequency signal transmitted by the high frequency module 6 .
  • Signals processed by the BBIC 4 include, for example, an image signal for image display and/or an audio signal for calling through a speaker.
  • the power supply circuit 5 supplies power supply voltage to the power amplifier circuit 1 .
  • a specific configuration of the power supply circuit 5 will be described later.
  • the high frequency module 6 transmits high frequency signals between the antenna 2 and the RFIC 3 .
  • a specific configuration of the high frequency module 6 will be described later.
  • circuit configuration of the communication device 7 shown in FIG. 1 is an example, and is not limited to this.
  • communication device 7 may not include antenna 2 and/or BBIC 4 .
  • the communication device 7 may include a plurality of antennas.
  • the high frequency module 6 includes a power amplifier circuit 1, a low noise amplifier (LNA) 30, matching circuits 41 and 42, a diplexer 60, duplexers 61 and 62, and a switch 71. , 72 and 73 .
  • the high frequency module 6 also includes an antenna connection terminal 100 , an external input terminal 101 , an external output terminal 102 , a control terminal 103 and an external power supply terminal 104 .
  • the antenna connection terminal 100 is connected to the switch 71 through the diplexer 60 inside the high frequency module 6 and to the antenna 2 outside the high frequency module 6 .
  • the transmission signals of bands A and B amplified by the power amplifier circuit 1 are output to the antenna 2 via the antenna connection terminal 100 .
  • Received signals of bands A and B received by the antenna 2 are input to the high-frequency module 6 via the antenna connection terminal 100 .
  • Bands A and B are described later.
  • the external input terminal 101 is a terminal for receiving transmission signals of bands A and B from the outside of the high frequency module 6 .
  • the external input terminal 101 is connected to the RFIC 3 outside the high frequency module 6 and to the power amplifier circuit 1 inside the high frequency module 6 .
  • the transmission signals of bands A and B received from the RFIC 3 via the external input terminal 101 are supplied to the power amplifier circuit 1 .
  • the external output terminal 102 is a terminal for outputting received signals of bands A and B to the outside of the high frequency module 6 .
  • the external output terminal 102 is connected to the RFIC 3 outside the high frequency module 6 and connected to the low noise amplifier 30 inside the high frequency module 6 .
  • the received signals of bands A and B amplified by the low noise amplifier 30 are output to the RFIC 3 via the external output terminal 102 .
  • the control terminal 103 is a terminal for transmitting control signals. That is, the control terminal 103 is a terminal for receiving a control signal from the outside of the high frequency module 6 and/or a terminal for supplying a control signal to the outside of the high frequency module 6 .
  • a control signal is a signal relating to control of an electronic circuit included in the high-frequency module 6 .
  • the control signal is a digital signal for controlling the power amplifier 10, for example.
  • the external power supply terminal 104 is a terminal for receiving power supply voltage from the power supply circuit 5 .
  • the external power supply terminal 104 is connected to the power supply circuit 5 outside the high frequency module 6 and to the power amplifier circuit 1 inside the high frequency module 6 . Thereby, the power supply voltage received from the power supply circuit 5 via the external power supply terminal 104 is supplied to the power amplifier circuit 1 .
  • the power amplifier circuit 1 can amplify transmission signals of bands A and B. A specific configuration of the power amplifier circuit 1 will be described later.
  • the low noise amplifier 30 can amplify the received signals of bands A and B.
  • the matching circuit 41 is connected between the power amplifier circuit 1 and the switch 72 .
  • the matching circuit 41 performs impedance matching between the output impedance of the power amplifier circuit 1 and the input impedance of the transmission filters 61T and 62T.
  • the matching circuit 41 is composed of, for example, at least one of an inductor and a capacitor.
  • the matching circuit 42 is connected between the low noise amplifier 30 and the switch 73.
  • the matching circuit 42 performs impedance matching between the input impedance of the low noise amplifier 30 and the output impedance of the reception filters 61R and 62R.
  • the matching circuit 42 is composed of, for example, at least one of an inductor and a capacitor.
  • the diplexer 60 has a high-pass filter 60H and a low-pass filter 60L.
  • One terminal of the high-pass filter 60H and one terminal of the low-pass filter 60L are connected to the antenna connection terminal 100.
  • FIG. The other terminal of the high pass filter 60H is connected to the terminal 71a of the switch 71.
  • FIG. Highpass filter 60H is a filter having a passband including a first group of frequency bands containing bands A and B.
  • the low-pass filter 60L is a filter having a passband including a second frequency band group located on the lower frequency side than the first frequency band group.
  • the duplexer 61 has a passband including band A.
  • the duplexer 61 has a transmission filter 61T and a reception filter 61R, and enables frequency division duplex (FDD) in band A.
  • FDD frequency division duplex
  • the transmission filter 61T (A-Tx) is connected between the power amplifier circuit 1 and the antenna connection terminal 100. Specifically, one end of the transmission filter 61T is connected to the power amplifier circuit 1 via the switch 72 and the matching circuit 41 . On the other hand, the other end of the transmission filter 61T is connected to the antenna connection terminal 100 via the switch 71 and the high-pass filter 60H.
  • the transmit filter 61T has a passband that includes the Band A uplink operating band. Thereby, the transmission filter 61T can pass the transmission signal of band A among the transmission signals amplified by the power amplifier circuit 1 .
  • the reception filter 61 R (A-Rx) is connected between the low noise amplifier 30 and the antenna connection terminal 100 . Specifically, one end of the reception filter 61R is connected to the antenna connection terminal 100 via the switch 71 and the high-pass filter 60H. On the other hand, the other end of the reception filter 61R is connected to the low noise amplifier 30 via the switch 73 and the matching circuit 42.
  • FIG. The receive filter 61R has a passband that includes the Band A downlink operating band. Thereby, the reception filter 61R can pass the reception signal of band A among the reception signals received by the antenna 2 .
  • the duplexer 62 has a passband including band B.
  • Duplexer 62 has a transmit filter 62T and a receive filter 62R to enable FDD in band B.
  • the transmission filter 62T (B-Tx) is connected between the power amplifier circuit 1 and the antenna connection terminal 100. Specifically, one end of the transmission filter 62T is connected to the power amplifier circuit 1 via the switch 72 and the matching circuit 41 . On the other hand, the other end of the transmission filter 62T is connected to the antenna connection terminal 100 via the switch 71 and the high-pass filter 60H. Transmit filter 62T has a passband that includes the Band B uplink operating band. Thereby, the transmission filter 62T can pass the transmission signal of band B among the transmission signals amplified by the power amplifier circuit 1 .
  • the reception filter 62 R (B-Rx) is connected between the low noise amplifier 30 and the antenna connection terminal 100 . Specifically, one end of the reception filter 62R is connected to the antenna connection terminal 100 via the switch 71 and the high-pass filter 60H. On the other hand, the other end of the reception filter 62R is connected to the low noise amplifier 30 via the switch 73 and the matching circuit 42.
  • FIG. The receive filter 62R has a passband that includes the Band B downlink operating band. Thereby, the reception filter 62R can pass the reception signal of band B among the reception signals received by the antenna 2 .
  • Bands A and B are frequency bands for communication systems built using radio access technology (RAT). Bands A and B are predefined by standardization organizations (eg, 3GPP (registered trademark) (3rd Generation Partnership Project) and IEEE (Institute of Electrical and Electronics Engineers)). Examples of communication systems include a 5GNR system, an LTE system, and a WLAN (Wireless Local Area Network) system.
  • RAT radio access technology
  • Bands A and B are predefined by standardization organizations (eg, 3GPP (registered trademark) (3rd Generation Partnership Project) and IEEE (Institute of Electrical and Electronics Engineers)). Examples of communication systems include a 5GNR system, an LTE system, and a WLAN (Wireless Local Area Network) system.
  • 3GPP registered trademark
  • IEEE Institute of Electrical and Electronics Engineers
  • the switch 71 is connected between the antenna connection terminal 100 and the duplexers 61 and 62 .
  • the switch 71 has terminals 71a, 71b and 71c.
  • the terminal 71a is connected to the antenna connection terminal 100 via the high-pass filter 60H of the diplexer 60.
  • FIG. Terminal 71 b is connected to duplexer 61 .
  • Terminal 71 c is connected to duplexer 62 .
  • the switch 71 can connect the terminal 71a to either one of the terminals 71b and 71c based on a control signal from the RFIC 3, for example. That is, the switch 71 can switch the connection of the antenna connection terminal 100 between the duplexers 61 and 62 .
  • the switch 71 is configured by, for example, an SPDT (Single-Pole Double-Throw) type switch circuit.
  • the switch 72 is connected between the transmission filters 61T and 62T and the power amplifier circuit 1.
  • Switch 72 has terminals 72a, 72b and 72c.
  • the terminal 72 a is connected to the external output terminal 110 of the power amplifier circuit 1 via the matching circuit 41 .
  • the terminal 72b is connected to the transmission filter 61T.
  • the terminal 72c is connected to the transmission filter 62T.
  • the switch 72 can connect the terminal 72a to either of the terminals 72b and 72c based on a control signal from the RFIC 3, for example. That is, the switch 72 can switch the connection of the power amplifier circuit 1 between the transmission filters 61T and 62T.
  • the switch 72 is composed of, for example, an SPDT type switch circuit.
  • a switch 73 is connected between the reception filters 61 R and 62 R and the low noise amplifier 30 .
  • the switch 73 has terminals 73a, 73b and 73c.
  • Terminal 73 a is connected to low noise amplifier 30 via matching circuit 42 .
  • the terminal 73b is connected to the reception filter 61R.
  • the terminal 73c is connected to the reception filter 62R.
  • the switch 73 can connect the terminal 73a to either one of the terminals 73b and 73c based on a control signal from the RFIC 3, for example. That is, the switch 73 can switch the connection of the low noise amplifier 30 between the reception filters 61R and 62R.
  • the switch 73 is composed of, for example, an SPDT type switch circuit.
  • the high-frequency module 6 shown in FIG. 1 is an example and is not limited to this.
  • the high frequency module 6 does not have to include the matching circuits 41 and 42 .
  • the high-frequency module 6 may include another matching circuit instead of or in addition to the matching circuits 41 and 42 .
  • Another matching circuit may be arranged in at least one of the transmission path, the reception path, and the transmission/reception path.
  • the high-frequency module 6 does not have to include the diplexer 60 .
  • the high-frequency module 6 may not include the duplexer 62 and may not include the switches 71-73.
  • the high-frequency module 6 may not include the reception path, and may not include the low-noise amplifier 30 and the reception filter 61R.
  • the high-frequency module 6 may include a filter and a power amplifier circuit corresponding to a band C different from the bands A and B.
  • the power amplifier circuit 1 includes a power amplifier 10 and a PA control circuit 20.
  • FIG. The power amplifier circuit 1 also includes an external output terminal 110 , an external input terminal 120 , a control terminal 130 and an external power supply terminal 140 .
  • the external output terminal 110 is a terminal for supplying the transmission signals of the bands A and B amplified by the power amplifier circuit 1 to the outside of the power amplifier circuit 1 . As shown in FIG. 2, the external output terminal 110 is connected to the output terminal 12b of the amplifying element 12 inside the power amplifier circuit 1. As shown in FIG. As shown in FIG. 1 , the external output terminal 110 is connected to the switch 72 via the matching circuit 41 outside the power amplifier circuit 1 . Thereby, the transmission signal supplied via the external output terminal 110 is transmitted to the antenna connection terminal 100 via the transmission filters 61T and 62T.
  • the external input terminal 120 is a terminal for receiving transmission signals of bands A and B from the outside of the power amplifier circuit 1 .
  • the external input terminal 120 is connected to the RFIC 3 via the external input terminal 101 outside the power amplifier circuit 1 .
  • the external input terminal 120 is connected to the input terminal 11 a of the amplifying element 11 inside the power amplifier circuit 1 .
  • the transmission signals of bands A and B received from the RFIC 3 via the external input terminal 120 are supplied to the amplifying element 11 of the power amplifier 10 .
  • the external input terminal 120 may be integrated with the external input terminal 101 .
  • the control terminal 130 is a terminal for transmitting control signals. That is, the control terminal 130 is a terminal for receiving a control signal from the outside of the power amplifier circuit 1 and/or a terminal for supplying a control signal to the outside of the power amplifier circuit 1 . As shown in FIG. 1 , the control terminal 130 is connected to the RFIC 3 via the control terminal 103 outside the power amplifier circuit 1 . Also, the control terminal 130 is connected to the PA control circuit 20 inside the power amplifier circuit 1 . Note that the control terminal 130 may be integrated with the control terminal 103 .
  • the external power supply terminal 140 is a terminal for receiving the power supply voltage Vcc supplied to the power amplifier 10 from the power supply circuit 5 .
  • the external power supply terminal 140 is connected to the power supply circuit 5 via the external power supply terminal 104 outside the power amplifier circuit 1 .
  • the external power terminal 140 is connected to the power terminal 11 c of the amplifying element 11 and the power terminal 12 c of the amplifying element 12 inside the power amplifier circuit 1 .
  • the external power supply terminal 140 is connected to the power supply terminal 11c of the amplifying element 11 via the voltage limiting circuit 15 to which the RC series circuit 16 is connected in parallel.
  • the external power supply terminal 140 is connected to the power supply terminal 12c of the amplifying element 12 without passing through the voltage limiting circuit 15 .
  • power supply voltage Vcc received from power supply circuit 5 via external power supply terminal 140 is supplied to power amplifier 10 .
  • the external power terminal 140 may be integrated with the external power terminal 104 .
  • the power amplifier circuit 1 has a single external power supply terminal 140 .
  • the high frequency module 6 also has a single external power supply terminal 104 .
  • Single means “only one.” Therefore, the power supply voltage received at one external power supply terminal 140 is supplied to each of the amplifying elements 11 and 12 through the power supply wiring provided inside the power amplifier circuit 1 . That is, the power wiring connects one external power terminal 140 to each of the power terminals 11c and 12c, and has a branch point in the middle of the route.
  • the expression “having a single external power supply terminal” means that there is “only one" external power supply terminal for receiving the power supply voltage supplied to each of the amplifying elements 11 and 12. This expression does not deny that the power amplifier circuit 1 or the high frequency module 6 has a power supply terminal for supplying voltage (or power) to other amplification elements or circuit elements. That is, the power amplifier circuit 1 or the high frequency module 6 may have an external power supply terminal for receiving voltage (or power) supplied to the PA control circuit 20 or the like.
  • the power amplifier 10 amplifies the transmission signals of bands A and B.
  • Power amplifier 10 has a multi-stage configuration of amplifying elements. A specific configuration of power amplifier 10 will be described later.
  • the PA control circuit 20 is an example of a control circuit that controls the power amplifier 10. Specifically, the PA control circuit 20 controls the bias supplied to the amplifying elements 11 and 12 and the operation of the voltage limiting circuit 15 . For example, the PA control circuit 20 outputs a control signal to each of the bias circuit 13, the bias circuit 14 and the voltage limiting circuit 15. FIG.
  • power amplifier 10 includes amplifying elements 11 and 12 , bias circuits 13 and 14 , voltage limiting circuit 15 and RC series circuit 16 .
  • the amplifying element 11 is an example of a first amplifying element having an input terminal 11a, an output terminal 11b and a power supply terminal 11c.
  • the input terminal 11 a is an example of a first input terminal and is connected to the external input terminal 120 . Also, the input terminal 11 a is connected to the bias circuit 13 .
  • the output terminal 11 b is an example of a first output terminal and is connected to the input terminal 12 a of the amplifying element 12 .
  • the power terminal 11 c is an example of a first power terminal and is connected to the external power terminal 140 via the voltage limiting circuit 15 .
  • a power supply voltage Vcc1 is supplied to the power supply terminal 11c through the voltage limiting circuit 15.
  • the amplifying element 11 amplifies the transmission signal input from the input terminal 11a using the power supply voltage Vcc1, and outputs the amplified transmission signal from the output terminal 11b.
  • the amplifier element 11 constitutes an input stage (drive stage) of the multistage amplifier circuit.
  • the amplification element 11 includes, for example, a bipolar junction transistor (BJT) such as a heterojunction bipolar transistor (HBT).
  • BJT bipolar junction transistor
  • HBT heterojunction bipolar transistor
  • the amplifying element 11 may be a field effect transistor (FET) such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • FET field effect transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the amplifying element 12 is an example of a second amplifying element having an input terminal 12a, an output terminal 12b and a power supply terminal 12c.
  • the input terminal 12 a is an example of a second input terminal and is connected to the output terminal 11 b of the amplifying element 11 .
  • the input terminal 12 a is connected to the bias circuit 14 .
  • the output terminal 12 b is an example of a second output terminal and is connected to the external output terminal 110 .
  • the power terminal 12 c is an example of a second power terminal and is connected to the external power terminal 140 without the voltage limiting circuit 15 .
  • a DC cut capacitor is connected in series between the input terminal 12a and the output terminal 11b.
  • the power supply voltage Vcc is supplied to the power supply terminal 12c as the power supply voltage Vcc2. That is, unlike the amplifying element 11, the power supply voltage Vcc is supplied as it is without going through the voltage limiting circuit 15.
  • the amplifying element 12 amplifies the transmission signal amplified by the amplifying element 11 and input from the input terminal 12a, and outputs the amplified transmission signal from the output terminal 12b.
  • the amplifier element 12 constitutes an output stage (power stage) of the multistage amplifier circuit.
  • the amplification element 12 includes, for example, a bipolar transistor (BJT) such as HBT.
  • BJT bipolar transistor
  • the base of the BJT is connected to the input terminal 12a, and the collector of the BJT is connected to the output terminal 12b and the power supply terminal 12c.
  • the emitter of the BJT is grounded.
  • the amplifying element 12 may be a field effect transistor (FET) such as a MOSFET.
  • FET field effect transistor
  • the gate of the FET is connected to the input terminal 12a, and the drain of the FET is connected to the output terminal 12b and the power supply terminal 12c.
  • the source of the FET is grounded.
  • three or more amplifying elements may be connected in multiple stages.
  • the amplifying element 11 to which the voltage limiting circuit 15 is connected is the first stage amplifying element.
  • the power supply voltage Vcc is directly supplied to the power supply terminals of the plurality of amplifying elements other than the first stage.
  • the bias circuit 13 supplies bias current or bias voltage to the amplifying element 11 .
  • the bias circuit 13 supplies a DC bias current to the input terminal 11 a of the amplifying element 11 .
  • the bias circuit 14 supplies bias current or bias voltage to the amplifying element 12 .
  • the bias circuit 14 supplies a DC bias current to the input terminal 12a of the amplifying element 12 .
  • the voltage limiting circuit 15 is an example of a first circuit. Voltage limiting circuit 15 limits power supply voltage Vcc to a predetermined range and outputs it. Specifically, voltage limiting circuit 15 limits the upper limit of power supply voltage Vcc. The upper limit value is lower than the maximum voltage level of power supply voltage Vcc.
  • the voltage limiting circuit 15 When the power supply voltage Vcc exceeds the set upper limit, the voltage limiting circuit 15 outputs the upper limit voltage. If the power supply voltage Vcc does not exceed the set upper limit, the voltage limiting circuit 15 outputs the power supply voltage Vcc as it is. For example, assume that the upper limit is 3V. When the power supply voltage Vcc is 5V, the voltage limiting circuit 15 outputs a voltage of 3V, which is the upper limit. When the power supply voltage Vcc is 2V, the voltage limiting circuit 15 outputs a voltage of 2V.
  • the voltage limiting circuit 15 is also called a Low Dropout circuit (LDO circuit) or an LDO linear regulator.
  • the voltage limiting circuit 15 includes a transistor 151, an amplifying element 152, a feedback circuit 153, and a control terminal 154.
  • the transistor 151 is connected between the external power supply terminal 140 and the power supply terminal 11c of the amplifying element 11 .
  • the transistor 151 has a control terminal 151a, an input terminal 151b, and an output terminal 151c.
  • the control terminal 151 a is connected to the output terminal 152 c of the amplifying element 152 .
  • the input terminal 151b is connected to the external power terminal 140 .
  • the output terminal 151c is connected to the power supply terminal 11c of the amplifying element 11 .
  • the transistor 151 is an output driver of the voltage limiting circuit 15, converts the voltage Vcc applied to the input terminal 151b into a desired power supply voltage Vcc1, and outputs it. Specifically, transistor 151 outputs power supply voltage Vcc1 that does not exceed the set upper limit.
  • the transistor 151 is, for example, a p-type MOSFET.
  • the control terminal 151a is the gate, and the input terminal 151b and the output terminal 151c are the source and the drain, respectively.
  • the transistor 151 may be an n-type MOSFET or an FET other than a MOSFET.
  • transistor 151 may be a bipolar transistor (BJT).
  • the amplifying element 152 is an example of a third amplifying element, and has input terminals 152a and 152b and an output terminal 152c.
  • the amplifying element 152 is an operational amplifier (op amp) and is also called an error amplifier (error amplifier).
  • the input terminal 152 a is an inverting input terminal and is connected to the control terminal 154 .
  • the input terminal 152b is an example of a third input terminal.
  • the input terminal 152 b is a non-inverting input terminal and is connected to the feedback circuit 153 .
  • the output terminal 152 c is an example of a third output terminal and is connected to the control terminal 151 a of the transistor 151 .
  • the amplifying element 152 outputs a voltage corresponding to the voltage difference between the two input terminals 152a and 152b to the output terminal 152c. Thereby, the amplifying element 152 can control the on-resistance of the transistor 151, and controls the power supply voltage Vcc1 output from the output terminal 151c of the transistor 151 to a desired value.
  • the feedback circuit 153 is connected between the power terminal 11c of the amplifying element 11 and the input terminal 152b of the amplifying element 152 . Specifically, the feedback circuit 153 is connected between the path connecting the output terminal 151c of the transistor 151 and the power supply terminal 11c and the input terminal 152b.
  • the feedback circuit 153 includes, for example, two resistors (not shown) connected in series with each other. One ends of the two resistors are connected to a path connecting the output terminal 151c of the transistor 151 and the power supply terminal 11c of the amplifying element 11 . The other ends of the two resistors are grounded. A mutual connection portion of the two resistors is connected to the input terminal 152b. As a result, the feedback circuit 153 can input a value corresponding to the power supply voltage Vcc1 output from the output terminal 151c of the transistor 151 to the input terminal 152b of the amplifying element 152.
  • a control terminal 154 is a terminal that receives a control signal input from the PA control circuit 20 .
  • the control signal can control on/off of the operation of the voltage limiting circuit 15 .
  • the upper limit value of the power supply voltage Vcc1 output by the voltage limiting circuit 15 is set by the control signal. The upper limit may be variable.
  • the power supply terminal 11c of the amplifying element 11 is supplied with the power supply voltage Vcc1 whose upper limit is restricted. That is, when the power supply voltage Vcc exceeds the upper limit, the voltage level of the power supply voltage Vcc1 becomes the voltage level of the upper limit. The voltage level is equal to the voltage level of power supply voltage Vcc.
  • the voltage limiting circuit 15 shown in FIG. 2 is an example and is not limited to this.
  • the voltage limiting circuit 15 may be any circuit that can limit and output the power supply voltage Vcc within a predetermined range.
  • the voltage limiting circuit 15 may limit not only the upper limit but also the lower limit.
  • the RC series circuit 16 is an example of a first RC series circuit and is connected in parallel to the voltage limiting circuit 15 .
  • RC series circuit 16 is also referred to as an RC snubber circuit.
  • the RC series circuit 16 includes a resistor 161 and a capacitor 162.
  • a resistor 161 and a capacitor 162 are connected in series.
  • the resistor 161 has one end connected to a path connecting the external power supply terminal 140 and the input terminal 151b of the transistor 151 and the other end connected to one end of the capacitor 162 .
  • the other end of the capacitor 162 is connected to a path connecting the output terminal 151c of the transistor 151 and the power supply terminal 11c of the amplifying element 11 .
  • the connection relationship between resistor 161 and capacitor 162 may be reversed.
  • FIG. 3A is a graph showing an example of transition of power supply voltage in analog ET mode.
  • FIG. 3B is a graph showing an example of changes in power supply voltage in the APT mode.
  • the horizontal axis represents time and the vertical axis represents voltage.
  • a thick solid line represents the power supply voltage, and a thin solid line (waveform) represents the modulated wave.
  • the envelope of the modulated wave is tracked by continuously varying the power supply voltage.
  • the power supply voltage is determined based on the envelope signal.
  • the envelope of the modulated wave changes rapidly, it is difficult for the power supply voltage to track the envelope.
  • the envelope signal is a signal that indicates the envelope of the modulated wave.
  • the envelope value is represented by the square root of (i 2 +Q 2 ), for example.
  • (i, Q) represents a constellation point.
  • a constellation point is a point representing a signal modulated by digital modulation on a constellation diagram.
  • (i, Q) is determined by BBIC 4, for example, based on transmission information.
  • the power supply voltage is varied to a plurality of discrete voltage levels on a frame-by-frame basis.
  • the power supply voltage signal forms a square wave.
  • the voltage level may change in units smaller than one frame (for example, subframes).
  • a frame means a unit that constitutes a high-frequency signal (modulated wave).
  • a frame includes 10 subframes, each subframe includes multiple slots, and each slot consists of multiple symbols.
  • the subframe length is 1 ms and the frame length is 10 ms.
  • the power supply circuit 5 prepares power supply voltages of a plurality of discrete voltage levels in advance, and selects one voltage level from the plurality of voltage levels prepared in advance using a switch (not shown). output. As a result, the power supply circuit 5 can switch the voltage level of the power supply voltage supplied to the power amplifier circuit 1 at high speed. It should be noted that the power supply circuit 5 does not have to prepare a plurality of voltage levels in advance, and does not have to select and output a voltage level with a switch. For example, the power supply circuit 5 may generate and output a voltage level selected from a plurality of discrete voltage levels as needed.
  • the communication device 7 When the communication device 7 according to the present embodiment is used as a user terminal (UE: User Equipment) in a cellular network, the communication device 7 receives a power control command transmitted from a base station (BS: Base Station) to the communication device 7. (TPC_cmd: Transfer Power Control Command) to control the output power (3GPP: Inner Loop Power Control).
  • TPC_cmd Transfer Power Control Command
  • 3GPP Inner Loop Power Control
  • the user terminal when a power control command of mode TPC_cmd(0) is sent from the base station, the user terminal must adjust the output power within the range of -0.5 dB to +0.5 dB with respect to the command value. not. Also, for example, when a power control command of mode TPC_cmd(-1) is sent from the base station, the user terminal adjusts the output power within the range of -1.5 dB to -0.5 dB with respect to the command value. There must be.
  • the output power of a high-frequency output signal deviates from the output power range corresponding to the power control command, especially in the high gain region. It is assumed that the output power standard (power range) cannot be complied with and the quality of the high-frequency output signal is degraded.
  • the power amplifier circuit 1 when operating in the APT mode, it is possible to suppress an increase in gain deviation with respect to changes in output power. Specifically, by limiting the power supply voltage supplied to the amplifying element 11 by the voltage limiting circuit 15, an increase in the gain deviation can be suppressed. As a result, quality deterioration of the high-frequency signal output from the power amplifier circuit 1 can be suppressed.
  • FIG. 4 is a sequence diagram showing the operation of the communication device 7 according to this embodiment.
  • the RFIC 3 selects or sets the voltage level of the power supply voltage used by the power amplifier circuit 1 from among a plurality of discrete voltage levels (S11). For example, the RFIC 3 selects or sets the voltage level of the power supply voltage Vcc based on the average output power of the high frequency signal. A control signal indicating the voltage level selected or set in this manner is output to the power supply circuit 5 .
  • the power supply circuit 5 supplies the power supply voltage of the selected or set voltage level to the power amplifier circuit 1 according to the control signal from the RFIC 3 (S12). Specifically, power supply circuit 5 generates a reference voltage level based on an input voltage from an external power supply, and generates a plurality of discrete voltage levels from the reference voltage level. Then, the power supply circuit 5 selects one of the generated discrete voltage levels and outputs it to the power amplifier circuit 1 by controlling the switches according to the control signal from the RFIC 3 .
  • the power amplifier circuit 1 supplies the power supply voltage Vcc1 limited to a predetermined range to the front-stage amplifier element 11 (S13). Specifically, voltage limiting circuit 15 to which RC series circuit 16 is connected in parallel limits power supply voltage Vcc received from power supply circuit 5 to a predetermined range and supplies it as power supply voltage Vcc1. For example, when the power supply voltage Vcc exceeds the upper limit, the power supply terminal 11c of the amplifying element 11 is supplied with the power supply voltage Vcc1 at the voltage level of the upper limit. When the power supply voltage Vcc does not exceed the upper limit, the power supply voltage Vcc is supplied to the power supply terminal 11c of the amplifying element 11 as it is as the power supply voltage Vcc1.
  • the power amplifier circuit 1 supplies the power supply voltage Vcc as it is as the power supply voltage Vcc2 to the subsequent amplifier element 12 (S14).
  • step S13 and step S14 are executed in this order, but step S14 may be executed before step S13. Alternatively, the two steps may be performed simultaneously.
  • the RFIC 3 generates a high frequency signal and outputs it to the power amplifier circuit 1 (S15).
  • the amplifying element 11 amplifies the high frequency signal with the power supply voltage Vcc1 supplied from the voltage limiting circuit 15 (S16).
  • amplifying element 12 amplifies the high-frequency signal amplified by amplifying element 11 with power supply voltage Vcc2, which is power supply voltage Vcc received from power supply circuit 5 (S17).
  • FIG. 5A is a graph showing the gain when voltage limiting circuit 15 is not operating.
  • FIG. 5B is a graph showing the gain when voltage limiting circuit 15 is operating.
  • 5A and 5B the horizontal axis represents the output power of the power amplifier circuit 1, and the vertical axis represents the gain of the power amplifier circuit 1.
  • FIG. 5A and 5B the horizontal axis represents the output power of the power amplifier circuit 1, and the vertical axis represents the gain of the power amplifier circuit 1.
  • the voltage limiting circuit 15 can be put into a non-operating state by the voltage level applied from the control terminal 154.
  • a state in which the voltage limiting circuit 15 does not operate means that the power supply voltage Vcc input to the input terminal 151b of the transistor 151 is supplied to the power supply terminal 11c of the amplifying element 11 without being limited. That is, the state in which the voltage limiting circuit 15 does not operate is the same as the state in which the external power supply terminal 140 and the power supply terminal 11c of the amplifying element 11 are directly connected without the voltage limiting circuit 15 provided. Alternatively, the state in which the voltage limiting circuit 15 does not operate is the same as the state in which an upper limit value equal to or higher than the maximum value (for example, 5.0 V) of the power supply voltage Vcc is set.
  • the power amplifier circuit 1 is supplied with the power supply voltage Vcc that is discretely variable at a plurality of voltage levels from the power supply circuit 5 . If the power supply voltage Vcc is supplied to both the amplifying elements 11 and 12 without limitation, there is a problem that the gain deviation becomes large.
  • Vcc gain change
  • V- ET gain at the maximum voltage level
  • the power supply voltage Vcc is determined based on the average output of the high frequency signal.
  • the gain of power amplifier circuit 1 also varies discretely due to discrete variations in power supply voltage Vcc in the APT mode. If the gain deviation is large, a large gain difference occurs with respect to changes in output power, degrading the quality of the high frequency output signal.
  • the voltage limiting circuit 15 is operated in the APT mode. That is, by limiting the upper limit of power supply voltage Vcc supplied to external power supply terminal 140, power supply terminal 11c of amplifying element 11 is supplied with power supply voltage Vcc1 having a voltage level equal to or lower than the upper limit.
  • the upper limit is 3.0V.
  • the gain is approximately 28 dB. Therefore, when the voltage limiting circuit 15 operates, the gain deviation is about 1 dB smaller than when it does not operate.
  • the influence on the quality of the high-frequency signal output from the power amplifier circuit 1 is supplied to the first-stage amplifier element 11 when comparing the former-stage (first-stage, drive-stage) amplifier element 11 and the latter-stage amplifier element 12.
  • the influence of variation in power supply voltage Vcc1 is dominant. Therefore, by suppressing fluctuations in the power supply voltage Vcc1 supplied to the power supply terminal 11c of the first-stage amplifying element 11 by the voltage limiting circuit 15, the gain deviation can be efficiently reduced. Reducing the gain deviation suppresses deterioration in the quality of the high-frequency signal.
  • the power supply voltage Vcc is directly supplied to the power supply terminal 12c of the amplifier element 12 in the latter stage (power stage).
  • the rear-stage amplifying element 12 has a dominant effect on the output power. That is, when the power supply voltage Vcc exceeding the upper limit is supplied to the external power supply terminal 140, the amplifying element 12 amplifies the high frequency signal using the power supply voltage Vcc exceeding the upper limit. can be realized.
  • a fixed voltage may be supplied to the power supply terminal 11c of the first-stage amplifying element 11 regardless of the voltage level of the power supply voltage Vcc.
  • the voltage limiting circuit 15 it is possible to efficiently reduce the gain deviation and suppress deterioration of the quality of the high frequency signal.
  • the provision of the voltage limiting circuit 15 alone may not sufficiently suppress the deterioration of the quality of the high-frequency signal. For example, if the change in power supply voltage Vcc straddles the upper limit value of the voltage limiting circuit 15, the gain deviation becomes large.
  • a large-capacity capacitor is provided as a bypass capacitor (or decoupling capacitor).
  • the bypass capacitor needs to be discharged. Since it takes time to discharge, it may not be possible to keep up with the rapid change in the power supply voltage Vcc.
  • the capacitance of the bypass capacitor is reduced, discharging becomes unnecessary, but when the power supply voltage Vcc rises over the upper limit value of the voltage limiting circuit 15, ringing occurs in the power supply voltage Vcc1 output from the voltage limiting circuit 15. occurs.
  • an RC series circuit 16 is provided.
  • FIG. 6 is a graph showing an example of variations in the power supply voltage Vcc1 depending on whether or not the RC series circuit 16 is present.
  • the horizontal axis represents time
  • the vertical axis represents fluctuations in the power supply voltage Vcc1 supplied to the power supply terminal 11c of the amplifying element 11.
  • FIG. 6 is a graph showing an example of variations in the power supply voltage Vcc1 depending on whether or not the RC series circuit 16 is present.
  • the horizontal axis represents time
  • the vertical axis represents fluctuations in the power supply voltage Vcc1 supplied to the power supply terminal 11c of the amplifying element 11.
  • the power supply voltage Vcc changes discretely, and high-frequency noise called ringing occurs during this change.
  • the dashed line in FIG. 6 represents fluctuations in the power supply voltage Vcc1 when the RC series circuit 16 is not provided.
  • the solid line in FIG. 6 represents fluctuations in the power supply voltage Vcc1 when the RC series circuit 16 is provided.
  • the provision of the RC series circuit 16 suppresses ringing that occurs when the power supply voltage Vcc1 rises.
  • f R1 is the ringing frequency before adding the capacitor.
  • f R2 is the frequency of the ringing after adding the capacitor.
  • Lp is the inductance value of the parasitic inductance of the voltage limiting circuit 15 .
  • the parasitic inductance is connected in series with the path connecting the external power supply terminal 140 and the input terminal 151b.
  • Cp is the capacitance value of the parasitic capacitance of the voltage limiting circuit 15;
  • the parasitic capacitance is connected in parallel between the input terminal 151b and the output terminal 151c.
  • the inductance value Lp of the parasitic inductance is represented by the following equation (3).
  • the capacitance value C_SNB of the capacitor 162 of the RC series circuit 16 is set, for example, in the range of 1 to 4 times the capacitance value Cp of the parasitic capacitance.
  • the capacitance value C SNB is represented by the following equation (5).
  • the power amplifier circuit 1 includes the external input terminal 120 and the external output terminal 110, the power amplifier 10, and the external power supply circuit 5 which receives the power supply voltage Vcc supplied to the power amplifier 10 from the power supply circuit 5. and a power terminal 140 .
  • the power amplifier 10 includes an amplifying element 11 having an input terminal 11a, an output terminal 11b and a power supply terminal 11c, an amplifying element 12 having an input terminal 12a, an output terminal 12b and a power supply terminal 12c, and a power supply voltage Vcc limited to a predetermined range. and an RC series circuit 16 connected in parallel to the voltage limiting circuit 15 .
  • the input terminal 11 a is connected to the external input terminal 120 .
  • the output terminal 11b is connected to the input terminal 12a.
  • the output terminal 12 b is connected to the external output terminal 110 .
  • the power terminal 11 c is connected to the external power terminal 140 via the voltage limiting circuit 15 .
  • the power terminal 12 c is connected to the external power terminal 140 .
  • the power supply voltage Vcc1 limited by the voltage limiting circuit 15 is supplied to the power supply terminal 11c of the amplifying element 11 in the preceding stage, so that the power supply voltage Vcc having a plurality of discrete voltage levels is supplied to the power amplifier 10. It is possible to efficiently reduce the gain deviation in the case of By reducing the gain deviation, it is possible to suppress deterioration in the quality of the high-frequency output signal. Further, since the RC series circuit 16 is connected in parallel to the voltage limiting circuit 15, ringing generated in the power supply voltage Vcc1 can be suppressed. In particular, it is possible to suppress ringing that occurs when the power supply voltage Vcc1 rises, such as at the start of transmission.
  • the gain of power amplifier 10 is predominantly affected by the gain characteristics of amplifying element 11 in the previous stage. Therefore, by suppressing the occurrence of ringing in the power supply voltage Vcc1 supplied to the amplifier element 11 in the previous stage, fluctuations in the power supply voltage Vcc1 when a plurality of discrete voltage levels of the power supply voltage Vcc are supplied are suppressed. be able to. Therefore, according to the power amplifier circuit 1 of the present embodiment, it is possible to suppress deterioration in the quality of the high-frequency output signal when the power supply voltage Vcc having a plurality of discrete voltage levels is supplied.
  • the voltage limiting circuit 15 has an amplifying element 152 having an input terminal 152b and an output terminal 152c, and a control terminal 151a connected to the output terminal 152c. It includes a transistor 151 connected between the external power supply terminal 140 and the power supply terminal 11c, and a feedback circuit 153 connected between the power supply terminal 11c and the input terminal 152b.
  • the power supply voltage Vcc1 limited by the voltage limiting circuit 15 is supplied to the power supply terminal 11c of the amplifying element 11 in the preceding stage, so that the power supply voltage Vcc having a plurality of discrete voltage levels is supplied to the power amplifier 10. It is possible to efficiently reduce the gain deviation in the case of Further, since the RC series circuit 16 is connected in parallel to the voltage limiting circuit 15, ringing generated in the power supply voltage Vcc1 can be suppressed. In particular, it is possible to suppress ringing that occurs when the power supply voltage Vcc1 rises, such as at the start of transmission. The gain of power amplifier 10 is predominantly affected by the gain characteristics of amplifying element 11 in the previous stage.
  • the external power supply terminal 140 is a single external power supply terminal.
  • the number of external connection terminals of the power amplifier circuit 1 can be reduced, so that the size of the power amplifier circuit 1 can be reduced. Moreover, since the number of external connection terminals of the high-frequency module 6 including the power amplifier circuit 1 can be reduced, miniaturization of the high-frequency module 6 can be realized.
  • the voltage limiting circuit 15 to which the RC series circuit 16 is connected in parallel limits the power supply voltage Vcc received from the power supply circuit 5 to a predetermined range and supplies it to the amplifying element 11.
  • the amplifying element 11 amplifies the high-frequency signal with the power supply voltage Vcc1 supplied from the voltage limiting circuit 15, and the amplifying element 12 amplifies the high-frequency signal amplified by the amplifying element 11 with the power supply voltage Vcc received from the power supply circuit 5. Amplify.
  • the power supply voltage Vcc1 limited by the voltage limiting circuit 15 is supplied to the amplifying element 11 in the preceding stage, the gain deviation when the power supply voltage Vcc having a plurality of discrete voltage levels is supplied is It can be made smaller efficiently. Further, since the RC series circuit 16 is connected in parallel to the voltage limiting circuit 15, ringing generated in the power supply voltage Vcc1 can be suppressed. In particular, it is possible to suppress ringing that occurs when the power supply voltage Vcc1 rises, such as at the start of transmission.
  • the gain of the power amplifier 10 including the front-stage amplification element 11 and the rear-stage amplification element 12 is predominantly affected by the gain characteristics of the front-stage amplification element 11 . Therefore, by suppressing the occurrence of ringing in the power supply voltage Vcc1 supplied to the amplifier element 11 in the previous stage, fluctuations in the power supply voltage Vcc1 when a plurality of discrete voltage levels of the power supply voltage Vcc are supplied are suppressed. be able to. Therefore, according to the power amplification method of the present embodiment, it is possible to suppress deterioration in the quality of the high-frequency output signal when power supply voltage Vcc having a plurality of discrete voltage levels is supplied.
  • the supply mode of the power supply voltage Vcc is not limited to the APT mode, and may be the ET mode.
  • the second embodiment differs from the first embodiment in that a power supply voltage Vcc whose voltage level changes continuously may be input to the external power supply terminal. That is, the power amplifier circuit according to the second embodiment operates not only in the APT mode but also in the analog ET mode.
  • the following description focuses on the differences from the first embodiment, and omits or simplifies the description of the common points.
  • FIG. 7 is a circuit configuration diagram of the power amplifier circuit 201 and the power supply circuit 205 according to this embodiment.
  • a power amplifier circuit 201 and a power supply circuit 205 shown in FIG. 7 are provided instead of the power amplifier circuit 1 and the power supply circuit 5 in the communication device 7 and the high frequency module 6 according to the first embodiment.
  • the power supply circuit 205 includes a power control circuit 250, an analog ET tracker 251, an APT tracker 252, a switch 253, and a power supply 254.
  • the power supply control circuit 250 controls the APT tracker 252 based on the average output power of the high-frequency signal, thereby selecting the power supply used by the power amplifier circuit 201 from among a plurality of discrete voltage levels generated within the APT tracker 252 . It allows the voltage level of the voltage Vcc to be selected. Also, the power supply control circuit 250 controls the analog ET tracker 251 based on the envelope signal of the high-frequency input signal obtained from the BBIC 4, thereby continuously adjusting the voltage level of the power supply voltage Vcc generated by the analog ET tracker 251. change. Note that the power control circuit 250 may control the power level of the analog ET tracker 251 so as to be a linear function of the power amplitude of the high frequency input signal.
  • the power supply control circuit 250 switches connection of the switch 253 based on the channel bandwidth of the high frequency signal input to the power amplifier circuit 201 .
  • the power supply control circuit 250 may be provided not in the power supply circuit 205 but in the RFIC 3 .
  • the analog ET tracker 251 generates a continuous voltage level power supply voltage based on the voltage of the power supply 254 . More specifically, the analog ET tracker 251 has a voltage holding circuit whose voltage level is variable, and outputs the power supply voltage by changing the voltage level from the voltage holding circuit.
  • the APT tracker 252 generates a plurality of discrete voltage levels of power supply voltage based on the voltage of the power supply 254 . More specifically, the APT tracker 252 has a plurality of voltage holding circuits holding voltage levels different from each other, selects one voltage holding circuit from the plurality of voltage holding circuits, and holds the selected one voltage. A power supply voltage of one voltage level is output from the holding circuit.
  • the switch 253 has a common terminal connected to the external power supply terminal 140 , a first selection terminal connected to the analog ET tracker 251 , and a second selection terminal connected to the APT tracker 252 .
  • the switch 253 switches connection between the analog ET tracker 251 and the external power supply terminal 140 and connection between the APT tracker 252 and the external power supply terminal 140 .
  • power supply circuit 205 selects either a voltage whose voltage level is discretely variable (digital voltage) or a voltage whose voltage level is continuously variable (analog voltage) as power supply voltage Vcc. It can be selected and output.
  • a mode in which power supply circuit 205 outputs a voltage whose voltage level is discretely variable as power supply voltage Vcc is the APT mode shown in FIG. 3B.
  • the analog ET mode shown in FIG. 3A is a mode in which the power supply circuit 205 outputs a voltage whose voltage level is continuously variable as the power supply voltage Vcc.
  • the power amplifier circuit 201 includes a power amplifier 210 and a PA control circuit 220.
  • Power amplifier 210 is different from power amplifier 10 shown in FIG. 2 in that switch 17 is newly provided.
  • the switch 17 is an example of a first switch connected in series with the RC series circuit 16 . As shown in FIG. 7, the switch 17 is connected between one end of the capacitor 162 not connected to the resistor 161 and a path connecting the output terminal 151c of the transistor 151 and the power supply terminal 11c of the amplifying element 11. ing. Alternatively, switch 17 may be connected between one end of resistor 161 that is not connected to capacitor 162 and a path connecting external power supply terminal 140 and input terminal 151 b of transistor 151 .
  • the switch 17 is configured by, for example, an SPST (Single-Pole Single-Throw) type switch circuit.
  • the switch 17 controls conduction and non-conduction (disconnection) of parallel connection between the RC series circuit 16 and the voltage limiting circuit 15 . Specifically, the switch 17 turns on (conducts) the parallel connection between the RC series circuit 16 and the voltage limiting circuit 15 . When the switch 17 is turned off (non-conducting state), the parallel connection between the RC series circuit 16 and the voltage limiting circuit 15 is made non-conducting, that is, the RC series circuit 16 is separated from the voltage limiting circuit 15 . Switch 17 is controlled by PA control circuit 220 .
  • the PA control circuit 220 switches between conduction (ON) and non-conduction (OFF) of the switch 17 in addition to the processing performed by the PA control circuit 20 according to the first embodiment. Specific switching conditions will be described later.
  • FIG. 8 is a diagram showing the operation of the power amplifier circuit 201 according to this embodiment.
  • the power amplifier circuit 201 has an analog ET mode and an APT mode as operation modes. As shown in FIG. 8, analog ET and APT modes are switched based on channel bandwidth.
  • the power amplifier circuit 201 When the channel bandwidth is smaller than the first threshold, the power amplifier circuit 201 operates in analog ET mode.
  • the first threshold is, for example, 60 MHz. If the channel bandwidth is relatively small, the power supply voltage Vcc can follow changes in the envelope of the modulated wave, as shown in FIG. 3A. On the other hand, if the channel bandwidth is relatively large, the power supply voltage Vcc cannot follow changes in the envelope of the modulated wave. In other words, when the channel bandwidth is relatively large, the change in the amplitude of the power supply voltage Vcc lags behind the change in the envelope of the modulated wave.
  • the power amplifier circuit 201 when the channel bandwidth is equal to or greater than the first threshold, the power amplifier circuit 201 operates in APT mode.
  • APT mode multiple discrete voltage level variations can be achieved by switching the switches. Therefore, by switching the switch at high speed, the amplitude change of the power supply voltage Vcc can follow the change of the envelope of the modulated wave.
  • the power amplifier circuit 201 may operate in the analog ET mode instead of the APT mode. That is, the analog ET mode may be operated when the channel bandwidth is less than or equal to the first threshold, and the APT mode may be operated when the channel bandwidth is greater than the first threshold.
  • FIG. 9A is a circuit configuration diagram of the power amplifier circuit 201 operating in APT mode.
  • external power supply terminal 140 receives from power supply circuit 5 power supply voltage Vcc which is variable to a plurality of discrete voltage levels.
  • PA control circuit 220 turns switch 17 on.
  • the parallel connection between the RC series circuit 16 and the voltage limiting circuit 15 is made conductive by turning the switch 17 into a conductive state.
  • the circuit configuration of the power amplifier circuit 201 can be the same as that of the power amplifier circuit 1 according to the first embodiment. Therefore, in the APT mode, as in the first embodiment, it is possible to suppress deterioration in the quality of the high frequency output signal when power supply voltage Vcc having a plurality of discrete voltage levels is supplied.
  • FIG. 9B is a circuit configuration diagram of the power amplifier circuit 201 operating in the analog ET mode.
  • the PA control circuit 220 transmits a control signal to the control terminal 154 of the voltage limiting circuit 15 to set the upper limit of the voltage limiting circuit 15 to the maximum value of the power supply voltage Vcc (for example, 5.0 V). set to As a result, the voltage limiting circuit 15 does not operate, and the power supply voltage Vcc received at the external power supply terminal 140 can be supplied to the power supply terminal 11c of the amplifying element 11 as it is.
  • Vcc for example, 5.0 V
  • FIG. 10 is a graph showing gain during operation in analog ET mode.
  • the horizontal axis represents the output power of the power amplifier circuit 201 and the vertical axis represents the gain of the power amplifier circuit 201 .
  • the power supply voltage Vcc is determined based on the envelope signal (square root of (i 2 +Q 2 )).
  • the gain characteristic for each discrete voltage level is represented by a dashed line.
  • the difference in gain characteristic is sufficiently small, so that the gain variation is sufficiently small. Therefore, deterioration in the quality of the high-frequency output signal can be suppressed.
  • the PA control circuit 220 turns off the switch 17.
  • the RC series circuit 16 is disconnected from the voltage limiting circuit 15 by the non-conducting switch 17 .
  • ringing does not occur because there is no rapid rise of the power supply voltage.
  • power amplifier 210 includes switch 17 connected in series to RC series circuit 16 .
  • the connection relationship between the voltage limiting circuit 15 and the RC series circuit 16 can be changed.
  • the parallel connection between the voltage limiting circuit 15 and the RC series circuit 16 can be disconnected.
  • the switch 17 becomes non-conductive when the channel bandwidth of the high-frequency signal is smaller than the first threshold, and becomes conductive when the channel bandwidth is greater than the first threshold.
  • the RC series circuit 16 can be connected in parallel to the voltage limiting circuit 15. Therefore, as in the first embodiment, power supply voltages having a plurality of discrete voltage levels can be obtained. Quality deterioration of the high frequency output signal when Vcc is supplied can be suppressed.
  • the switch 17 is in a non-conducting state, and the external power supply terminal 140 is connected to the power supply. Conduction occurs when the power supply voltage Vcc received from circuit 205 is variable to a plurality of discrete voltage levels (APT mode).
  • the RC series circuit 16 can be connected in parallel with the voltage limiting circuit 15, so that the power supply voltage Vcc having a plurality of discrete voltage levels is supplied as in the first embodiment. It is possible to suppress deterioration in the quality of the high-frequency output signal in this case.
  • the supply mode of the power supply voltage Vcc is not limited to the analog ET mode and the APT mode, and may be an ET mode different from the analog ET mode.
  • the third embodiment differs from the second embodiment in that a plurality of RC series circuits are provided.
  • the following description focuses on the differences from the second embodiment, and omits or simplifies the description of the common points.
  • FIG. 11 is a circuit configuration diagram of the power amplifier circuit 301 according to this embodiment.
  • a power amplifier circuit 301 shown in FIG. 11 is provided instead of the power amplifier circuit 201 in the communication device 7 and the high frequency module 6 according to the second embodiment.
  • power amplifier circuit 301 may be provided instead of power amplifier circuit 1 in communication device 7 and high-frequency module 6 according to the first embodiment.
  • the power amplifier circuit 301 includes a power amplifier 310 and a PA control circuit 320.
  • Power amplifier 310 is different from power amplifier 10 shown in FIG. 2 in that RC series circuit 18 and switch 19 are newly provided.
  • the switch 17 is the same as the switch 17 according to the second embodiment.
  • the RC series circuit 18 is an example of a second RC series circuit and is connected in parallel to the voltage limiting circuit 15 .
  • RC series circuit 18 is also referred to as an RC snubber circuit.
  • the RC series circuit 18 includes a resistor 181 and a capacitor 182.
  • a resistor 181 and a capacitor 182 are connected in series.
  • the resistor 181 has one end connected to a path connecting the external power supply terminal 140 and the input terminal 151b of the transistor 151 and the other end connected to one end of the capacitor 182 .
  • the other end of the capacitor 182 is connected to a path connecting the output terminal 151c of the transistor 151 and the power supply terminal 11c of the amplifying element 11 .
  • the RC series circuit 16 and the RC series circuit 18 are connected in parallel.
  • RC series circuit 18 has a larger time constant than RC series circuit 16 .
  • the RC series circuit 18 has at least one of a resistance value and a capacitance value larger than that of the RC series circuit 16 .
  • the resistance value R SNB2 of resistor 181 of RC series circuit 18 is greater than the resistance value R SNB1 of resistor 161 of RC series circuit 16 .
  • the capacitance value C SNB2 of capacitor 182 of RC series circuit 18 is greater than the capacitance value C SNB1 of capacitor 162 of RC series circuit 16 .
  • the switch 19 is connected in series with the RC series circuit 18 . As shown in FIG. 11, the switch 19 is connected between one end of the capacitor 182 that is not connected to the resistor 181 and a path connecting the output terminal 151c of the transistor 151 and the power supply terminal 11c of the amplifying element 11. ing. Alternatively, the switch 19 may be connected between one end of the resistor 181 not connected to the capacitor 182 and a path connecting the external power supply terminal 140 and the input terminal 151 b of the transistor 151 .
  • the switch 19 is composed of, for example, an SPST type switch circuit.
  • the switch 19 conducts the parallel connection between the RC series circuit 18 and the voltage limiting circuit 15 by becoming conductive.
  • the switch 19 makes the parallel connection between the RC series circuit 18 and the voltage limiting circuit 15 non-conducting by becoming non-conducting.
  • Switch 19 is controlled by PA control circuit 320 .
  • the switch 19 constitutes, together with the switch 17, a second switch that switches between conduction and non-conduction of the parallel connection between each of the RC series circuits 16 and 18 and the voltage limiting circuit 15.
  • the second switch is not limited to the two switches 17 and 19, and may be, for example, an SPDT type switch circuit.
  • the PA control circuit 320 switches the switches 17 and 19 between conducting (on) and non-conducting (off). Specific switching conditions and the like will be described later.
  • FIG. 12 is a diagram showing the operation of the power amplifier circuit 301 according to this embodiment.
  • Power amplifier circuit 301 has an analog ET mode and an APT mode as operation modes. Switching between analog ET mode and APT mode is the same as in the second embodiment. In this embodiment, even during operation in APT mode, the operation is switched based on the channel bandwidth.
  • the second threshold is a threshold greater than the first threshold used for switching between the analog ET mode and the APT mode.
  • the second threshold is, for example, 100 MHz.
  • the parallel connection between the RC series circuit 18 and the voltage limiting circuit 15 is made conductive when the channel bandwidth is greater than or equal to the first threshold (eg, 60 MHz) and less than the second threshold.
  • the switch 19 is turned on and the switch 17 is turned off.
  • the RC series circuit 18 is connected in parallel to the voltage limiting circuit 15, and the RC series circuit 16 is disconnected without being connected in parallel.
  • the power amplifier circuit 301 conducts the parallel connection of the RC series circuit 16 with a small time constant and the voltage limiter circuit 15 . Specifically, the switch 17 becomes conductive and the switch 19 becomes non-conductive. As a result, the RC series circuit 16 is connected in parallel to the voltage limiting circuit 15, and the RC series circuit 18 is disconnected without being connected in parallel.
  • the parallel connection of the RC series circuit 18 and the voltage limiting circuit 15 may be turned on instead of the RC series circuit 16 . That is, when the channel bandwidth is equal to or less than the second threshold, the parallel connection between the RC series circuit 18 and the voltage limiting circuit 15 is conducted, and when the channel bandwidth is greater than the second threshold, the RC series circuit 16 and the voltage limiting circuit 15 are connected. may be electrically connected in parallel with .
  • the power amplifier circuit 301 when the channel bandwidth is less than the first threshold, the power amplifier circuit 301 operates in the analog ET mode, so the voltage limiting circuit 15 does not operate. At this time, each of the RC series circuits 16 and 18 is disconnected from the voltage limiting circuit 15 by each of the switches 17 and 19 becoming non-conductive. Thus, in the analog ET mode, similarly to the second embodiment, the influence on power supply voltage Vcc1 can be suppressed. Also, in the present embodiment, the analog ET mode may not be provided.
  • the time constant of the RC series circuit connected to the voltage limiting circuit 15 is changed by providing a plurality of RC series circuits and switching the connection relationship.
  • at least one of the resistance value and the capacitance value is variable, that is, an RC series circuit with a variable time constant is provided.
  • FIG. 13 is a circuit configuration diagram of a power amplifier circuit 301A according to this modification.
  • a power amplifier circuit 301A shown in FIG. 13 includes a power amplifier 310A and a PA control circuit 320A.
  • Power amplifier 310A differs from power amplifier 310 shown in FIG. 11 in that RC series circuit 16A is provided instead of RC series circuit 16.
  • FIG. 13 is a circuit configuration diagram of a power amplifier circuit 301A according to this modification.
  • a power amplifier circuit 301A shown in FIG. 13 includes a power amplifier 310A and a PA control circuit 320A.
  • Power amplifier 310A differs from power amplifier 310 shown in FIG. 11 in that RC series circuit 16A is provided instead of RC series circuit 16.
  • the RC series circuit 16A is an RC series circuit with a variable time constant. As shown in FIG. 13, the RC series circuit 16A includes a variable resistor 161A and a variable capacitor 162A. The resistance value of the variable resistor 161A and the capacitance value of the variable capacitor 162A are changed by the PA control circuit 320A.
  • the RC series circuit 16A may include a variable resistor 161A and a capacitor with a fixed capacitance value.
  • the RC series circuit 16A may include a resistor with a fixed resistance value and a capacitor with a variable capacitance value.
  • the PA control circuit 320A controls the time constant of the RC series circuit 16A in addition to the processing performed by the PA control circuit 220 according to the second embodiment. Specific control contents will be described below.
  • FIG. 14 is a diagram showing the operation of the power amplifier circuit 301A according to this modification.
  • the power amplifier circuit 301A does not have the analog ET mode, but has the APT mode, as in the first embodiment.
  • RC series circuit 16A increases at least one of the resistance value of variable resistor 161A and the capacitance value of variable capacitor 162A when the channel bandwidth is less than 100 MHz.
  • the time constant of the RC series circuit 16A of the power amplifier circuit 301A is decreased.
  • RC series circuit 16A increases at least one of the resistance value of variable resistor 161A and the capacitance value of variable capacitor 162A when the channel bandwidth is less than 100 MHz.
  • ringing can be effectively suppressed according to the size of the channel bandwidth.
  • the RC series circuit 18 is connected in parallel to the voltage limiting circuit 15 and has a larger time constant than the RC series circuit 16, and each of the RC series circuits 16 and 18 and switches 17 and 19 for switching between conduction and non-conduction of the parallel connection of the voltage limiting circuit 15 and the voltage limiting circuit 15 .
  • the RC series circuit connected in parallel to the voltage limiting circuit 15 can be switched by the switch.
  • the switch By selecting an appropriate RC series circuit according to the operating mode or channel bandwidth, the ringing suppression effect can be enhanced.
  • the switches 17 and 19 turn on the parallel connection of the RC series circuit 18 having a large time constant and the voltage limiting circuit 15, and the channel bandwidth is less than the second threshold.
  • the parallel connection of the RC series circuit 16 with a small time constant and the voltage limiting circuit 15 is turned on.
  • the voltage limiting circuit 15 may have three or more RC series circuits connected in parallel. A parallel connection between one RC series circuit selected from three or more RC series circuits and the voltage limiting circuit 15 may be conducted by a switch. When multiple RC series circuits are provided, parallel connections of two or more RC series circuits and the voltage limiting circuit 15 may be conducted at the same time.
  • the resistor of the RC series circuit 16A is a variable resistor 161A.
  • the time constant of the RC series circuit 16A can be adjusted according to the operating mode or channel bandwidth, so that the ringing suppression effect can be enhanced. Also, since the variable resistor 161A is easy to design, it can be easily mounted.
  • the capacitor of the RC series circuit 16A is a variable capacitor 162A.
  • the time constant of the RC series circuit 16A can be adjusted according to the operating mode or channel bandwidth, so that the ringing suppression effect can be enhanced.
  • the RC series circuit 16A has a large time constant when the channel bandwidth is smaller than the third threshold, and a small time constant when the channel bandwidth is larger than the third threshold.
  • the time constant of the RC series circuit 16A can be adjusted according to the channel bandwidth, so that the effect of suppressing ringing can be enhanced.
  • the supply mode of the power supply voltage Vcc is not limited to the analog ET mode and the APT mode, and may be an ET mode different from the analog ET mode.
  • the high-frequency module according to Example 1 is a double-sided module.
  • FIG. 15A is a plan view of the high-frequency module 6A according to the present embodiment, and is a perspective view of the main surface 90a side of the module substrate 90 and the interior of the module substrate 90 from the z-axis positive side.
  • FIG. 15B is a plan view of the high-frequency module 6A according to the present embodiment, and is a perspective view of the main surface 90b side of the module substrate 90 from the z-axis positive side.
  • FIG. 16 is a cross-sectional view of a high frequency module 6A according to this embodiment. The cross section of the high frequency module 6A in FIG. 16 is taken along line XVI-XVI in FIGS. 15A and 15B.
  • each part may be labeled with characters representing it. The letter is not attached.
  • the wiring for connecting a plurality of components arranged on the module substrate 90 is partially omitted.
  • illustration of the resin members 92a and 92b covering the plurality of parts and the shield electrode layer 96 covering the surfaces of the resin members 92a and 92b are omitted.
  • the high frequency module 6A includes a module substrate 90, resin members 92a and 92b, a shield electrode layer 96, a plurality of post electrodes 190, and a plurality of circuit components included in the high frequency module 6 shown in FIG. and a heat dissipation electrode 191 .
  • the module substrate 90 has main surfaces 90a and 90b facing each other.
  • the main surfaces 90a and 90b are examples of a first main surface and a second main surface, respectively. Note that in FIGS. 15A and 15B, the module substrate 90 has a rectangular shape in plan view, but is not limited to this shape.
  • LTCC low temperature co-fired ceramics
  • HTCC high temperature co-fired ceramics
  • a component-embedded board, a board having a redistribution layer (RDL), a printed board, or the like can be used, but is not limited to these.
  • An integrated circuit 192, bias circuits 13 and 14, matching circuits 41 and 42, a diplexer 60, duplexers 61 and 62, and a resin member 92a are arranged on the main surface 90a.
  • the integrated circuit 192 is an example of a second integrated circuit and includes amplifying elements 11 and 12 .
  • amplifying elements 11 and 12 differ in size from each other.
  • the size of the amplifying element 12 is smaller than the size of the amplifying element 11 .
  • the size of the amplifying element is proportional to the maximum gain and depends on the number of transistor stages, cells or fingers. Therefore, different sizes have different transistor stages, cells or fingers. Note that the amplifying elements 11 and 12 may have the same size.
  • the integrated circuit 192 is composed of at least one of gallium arsenide (GaAs), silicon germanium (SiGe), and gallium nitride (GaN).
  • the integrated circuit 192 may be configured using a CMOS (Complementary Metal Oxide Semiconductor), and more specifically, may be manufactured by an SOI (Silicon Insulator) process. Note that the semiconductor material of the integrated circuit 192 is not limited to the materials described above.
  • bias circuits 13 and 14 are each constructed using an integrated circuit. As shown in FIGS. 15A and 16, the bias circuits 13 and 14 are constructed using an integrated circuit different from the integrated circuit 192. FIG. Alternatively, bias circuits 13 and 14 may be formed within integrated circuit 192 .
  • the matching circuits 41 and 42 are composed of chip inductors or chip capacitors, for example.
  • a portion of matching circuit 41 or 42 may include inductors and/or capacitors located within module substrate 90 .
  • the diplexer 60 and the duplexers 61 and 62 are configured using, for example, a surface acoustic wave (SAW) filter, a bulk acoustic wave (BAW) filter, an LC resonance filter, or a dielectric filter. , and is not limited to these.
  • SAW surface acoustic wave
  • BAW bulk acoustic wave
  • LC resonance filter an LC resonance filter
  • dielectric filter a dielectric filter
  • the resin member 92a covers the main surface 90a and the components on the main surface 90a.
  • the resin member 92a has a function of ensuring reliability such as mechanical strength and moisture resistance of the parts on the main surface 90a.
  • Integrated circuits 193 and 194, a plurality of post electrodes 190, a heat dissipation electrode 191, and a resin member 92b are arranged on the main surface 90b.
  • the integrated circuit 193 is an example of a first integrated circuit and includes the PA control circuit 20.
  • integrated circuit 193 further includes switch 72 , voltage limiting circuit 15 and RC series circuit 16 .
  • the voltage limiting circuit 15 and the RC series circuit 16 are arranged closer to the integrated circuit 192 than the PA control circuit 20 is.
  • the resistor 161 of the RC series circuit 16 is arranged closer to the integrated circuit 192 than the PA control circuit 20 .
  • the capacitor 162 of the RC series circuit 16 is arranged closer to the integrated circuit 192 than the PA control circuit 20 is.
  • resistor 161 and the capacitor 162 included in the RC series circuit 16 may be arranged outside the integrated circuit 193 .
  • resistor 161 of RC series circuit 16 may be located within integrated circuit 193 and capacitor 162 may be a chip capacitor mounted on major surface 90a or 90b.
  • the capacitor 162 may be formed using part of a wiring pattern formed on the surface or inside of the module substrate 90 .
  • Integrated circuit 194 includes low noise amplifier 30 and switches 71 and 73 .
  • the integrated circuit 193 is arranged closer to the integrated circuit 192 than the integrated circuit 194 is.
  • Each of the integrated circuits 193 and 194 is configured using CMOS, and specifically manufactured by the SOI process. Note that each of the integrated circuits 193 and 194 may be made of at least one of GaAs, SiGe, and GaN.
  • the plurality of post electrodes 190 are a plurality of external connection terminals including a ground terminal in addition to the antenna connection terminal 100, the external input terminal 101, the external output terminal 102, the control terminal 103 and the external power supply terminal 104 shown in FIG. .
  • Each of the plurality of post electrodes 190 extends vertically from the main surface 90b, penetrates the resin member 92b, and has one end reaching the surface of the resin member 92b.
  • the plurality of post electrodes 190 are connected to input/output terminals and/or ground terminals on the mother board arranged in the z-axis negative direction of the high frequency module 6A.
  • a plurality of bump electrodes may be included in the high frequency module 6A.
  • the resin member 92b may not be included in the high frequency module 6A.
  • the heat radiation electrode 191 is an electrode for releasing heat generated by the amplifying elements 11 and 12 to a mother board (not shown). At least part of the heat dissipation electrode 191 overlaps at least part of the integrated circuit 192 in plan view.
  • the resin member 92b covers the main surface 90b and the components on the main surface 90b.
  • the resin member 92b has a function of ensuring reliability such as mechanical strength and moisture resistance of the parts on the main surface 90b.
  • the shield electrode layer 96 is a metal thin film formed by sputtering, for example.
  • the shield electrode layer 96 covers the upper and side surfaces of the resin member 92a, the side surfaces of the module substrate 90, and the side surfaces of the resin member 92b.
  • the shield electrode layer 96 is set to a ground potential, and can suppress external noise from entering the circuit components forming the high frequency module 6A.
  • the component layout of the high-frequency module 6A shown in FIGS. 15A, 15B, and 16 is an example, and is not limited to this.
  • at least one of integrated circuits 193 and 194 may be disposed on major surface 90a.
  • the high frequency module 6A does not have to include the resin members 92a and 92b and the shield electrode layer 96.
  • the resistor 161 of the RC series circuit 16 is provided inside the integrated circuit 193 including the PA control circuit 20 or the voltage limiting circuit 15 that controls the power amplifier 10.
  • the resistor 161 of the RC series circuit 16 can be integrated into the integrated circuit 193, and the size of the high frequency module 6A can be reduced.
  • the capacitor 162 of the RC series circuit 16 is provided inside the integrated circuit 193 .
  • the capacitor 162 of the RC series circuit 16 can be integrated into the integrated circuit 193, and the size of the high frequency module 6A can be further reduced.
  • the high-frequency module 6A includes a module substrate 90 having main surfaces 90a and 90b.
  • An integrated circuit 192 including the amplifying elements 11 and 12 is arranged on the main surface 90a.
  • An integrated circuit 193 and an external power supply terminal 104 are arranged on the main surface 90b.
  • Integrated circuit 193 includes PA control circuit 20 .
  • the circuit components can be distributed and arranged on both sides of the module substrate 90, so that the area of the high frequency module 6A can be reduced.
  • the resistor 161 of the RC series circuit 16 is arranged closer to the integrated circuit 192 than the PA control circuit 20 .
  • the line length connecting the external power supply terminal 140 (or the external power supply terminal 104) and the resistor 161 can be shortened, and the loss in the power supply voltage line can be reduced.
  • the integrated circuit 193 further includes the voltage limiting circuit 15 .
  • the voltage limiting circuit 15 is arranged closer to the integrated circuit 192 than the PA control circuit 20 .
  • the length of the line connecting the external power supply terminal 140 (or the external power supply terminal 104) and the voltage limiting circuit 15 can be shortened, and the loss in the power supply voltage line can be reduced.
  • the high-frequency module according to Example 2 is a single-sided module.
  • FIG. 17 is a plan view showing part of the high-frequency module 6B according to the present embodiment, and is a perspective view of the main surface 90a side of the module substrate 90 and the inside of the module substrate 90 from the z-axis positive side.
  • FIG. 17 shows the vicinity of the integrated circuit 192 of the high frequency module 6B.
  • the high frequency module 6B includes a module substrate 90 and a plurality of pad electrodes 195 in addition to the plurality of circuit components included in the power amplifier circuit 1 shown in FIG.
  • Integrated circuits 192 and 196 are arranged on the main surface 90a.
  • the integrated circuit 192 is an example of a second integrated circuit and includes amplifying elements 11 and 12 .
  • the integrated circuit 192 is substantially the same as the integrated circuit 192 according to the first embodiment.
  • the integrated circuit 196 is an example of a first integrated circuit and includes the voltage limiting circuit 15. Integrated circuit 196 also includes RC series circuit 16 .
  • resistor 161 and the capacitor 162 included in the RC series circuit 16 may be arranged outside the integrated circuit 196 .
  • resistor 161 of RC series circuit 16 may be located within integrated circuit 196 and capacitor 162 may be a chip capacitor mounted on major surface 90a.
  • the capacitor 162 may be formed using part of a wiring pattern formed on the surface or inside of the module substrate 90 .
  • the RC series circuit 16 is arranged closer to the external power supply terminal 140 (external power supply terminal 104) than the amplifying elements 11 and 12 are.
  • an example is shown in which the external power supply terminal 140 of the power amplifier circuit 1 and the external power supply terminal 104 of the high frequency module 6B are integrated.
  • the external power supply terminal 104, the resistor 161, the capacitor 162, and the amplifying element 11 are arranged in this order in plan view.
  • An integrated circuit 196 including the resistor 161 and the capacitor 162 and an integrated circuit 192 including the amplifying element 11 are connected by a wiring 197 .
  • the wiring 197 is, for example, metal wiring provided on the main surface 90 a of the module substrate 90 .
  • One end of the wiring 197 is the output terminal 151 c of the transistor 151 (see FIG. 2), and the other end of the wiring 197 is the power supply terminal 11 c of the amplifying element 11 .
  • a plurality of pad electrodes 195 are arranged on the main surface 90b.
  • the plurality of pad electrodes 195 are a plurality of external connection terminals including a ground terminal in addition to the external power terminal 140 (external power terminal 104).
  • the plurality of pad electrodes 195 are connected to input/output terminals and/or ground terminals, etc. on the mother board arranged in the z-axis negative direction of the high-frequency module 6B.
  • the high frequency module 6B may include a plurality of bump electrodes or a plurality of post electrodes.
  • the RC series circuit 16 is arranged within the minimum rectangular area 198 in plan view of the main surface 90a.
  • the minimum rectangular area 198 is a rectangular area that circumscribes the external power supply terminal 140 and the integrated circuit 192 and has the smallest area.
  • the minimum rectangular area 198 is represented by a dashed line.
  • the drawing is slightly enlarged.
  • At least part of the voltage limiting circuit 15 is also arranged within the minimum rectangular area 198 .
  • transistor 151 (not shown) included in voltage limiting circuit 15 is located within minimum rectangular area 198 .
  • the high frequency module 6B may include the resin members 92a and/or 92b, and may include the shield electrode layer 96.
  • the high frequency module 6B includes the module substrate 90 having the main surfaces 90a and 90b.
  • the power amplifier 10 is arranged on the main surface 90a.
  • An external power supply terminal 140 (external power supply terminal 104) is arranged on the main surface 90b.
  • the RC series circuit 16 is arranged closer to the external power supply terminal 140 than the amplifying elements 11 and 12 .
  • the line length connecting the external power supply terminal 140 and the resistor 161 can be shortened, and the loss in the power supply voltage line can be reduced.
  • the RC series circuit 16 is arranged in a minimum rectangular area 198 that circumscribes the external power supply terminal 104 and the integrated circuit 192 including the amplifying elements 11 and 12 in plan view of the main surface 90a.
  • the RC series circuit 16 and the integrated circuit 192 can be arranged close to each other, so that the size of the high frequency module 6B can be reduced.
  • At least part of the voltage limiting circuit 15 is arranged within the minimum rectangular area 198 .
  • the RC series circuit 16, at least part of the voltage limiting circuit 15, and the integrated circuit 192 can be arranged close to each other, so that the size of the high frequency module 6B can be reduced.
  • the plurality of RC series circuits may be arranged in one integrated circuit. Only the resistor of each of the multiple RC series circuits may be located within the integrated circuit. Further, among the plurality of resistors and the plurality of capacitors included in the plurality of RC series circuits, only one resistor and/or capacitor may be arranged in the integrated circuit, and only one resistor and/or capacitor may be located external to the integrated circuit.
  • a plurality of amplifying elements forming a differential amplifier, a Doherty amplifier, an in-phase amplifier, or the like may be used as the latter amplifying element.
  • the high-frequency module may include a plurality of external power supply terminals.
  • the power amplifier circuit may have a plurality of external power supply terminals.
  • a plurality of external power supply terminals may be connected to one power supply circuit, or may be connected to different power supply circuits.
  • a power amplifier circuit includes a first external power supply terminal that receives a voltage supplied to a power supply terminal of an amplification element in a preceding stage, and a second external power supply terminal that receives a voltage supplied to a power supply terminal of an amplification element in a subsequent stage.
  • a voltage limiting circuit in which one or more RC series circuits are connected in parallel is connected between the first external power supply terminal and the power supply terminal of the preceding amplifier element.
  • a voltage limiting circuit is not connected between the second external power supply terminal and the power supply terminal of the subsequent amplifier element.
  • the second external power supply terminal and the power supply terminal of the subsequent amplifier element are directly connected.
  • the present invention can be widely used in communication equipment such as mobile phones as a power amplifier circuit or high frequency circuit arranged in a multiband front end section.

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Abstract

電力増幅回路(1)は、電力増幅器(10)と、電源電圧を電源回路(5)から受ける1以上の外部電源端子(140)とを備える。電力増幅器(10)は、入力端子(11a)、出力端子(11b)及び電源端子(11c)を有する増幅素子(11)と、入力端子(12a)、出力端子(12b)及び電源端子(12c)を有する増幅素子(12)と、電源電圧を所定範囲に制限して出力する電圧制限回路(15)と、電圧制限回路(15)に並列に接続されたRC直列回路(16)とを含む。入力端子(11a)は、外部入力端子(120)に接続されている。出力端子(11b)は、入力端子(12a)に接続されている。出力端子(12b)は、外部出力端子(110)に接続されている。電源端子(11c)は、電圧制限回路(15)を介して1以上の外部電源端子(140)に接続されている。電源端子(12c)は、1以上の外部電源端子(140)に接続されている。

Description

電力増幅回路及び電力増幅方法
 本発明は、電力増幅回路及び電力増幅方法に関する。
 近年、電力増幅回路に供給される電源電圧を変化させることで、電力増幅効率の改善が図られている。連続的に変化する電圧レベルの電源電圧を供給するアナログET(Envelope Tracking)の技術(例えば、特許文献1を参照)、および、複数の離散的な電圧レベルの電源電圧を供給する平均電力トラッキング(APT:Average Power Tracking)などの技術が開示されている。
米国特許出願公開第2020/0076375号明細書
 しかしながら、電力増幅回路に供給される電源電圧を変化させることで、電力増幅回路の利得が変動した場合に、電力増幅回路から出力される高周波信号の品質が低下することがある。
 そこで、本発明は、電力増幅回路に供給される電源電圧を変化させた場合の高周波出力信号の品質低下を抑制することができる電力増幅回路及び電力増幅方法を提供することを目的とする。
 本発明の一態様に係る電力増幅回路は、外部入力端子及び外部出力端子と、電力増幅器と、電力増幅器に供給される電源電圧を電源回路から受ける1以上の外部電源端子と、を備える。電力増幅器は、第1入力端子、第1出力端子及び第1電源端子を有する第1増幅素子と、第2入力端子、第2出力端子及び第2電源端子を有する第2増幅素子と、電源電圧を所定範囲に制限して出力する第1回路と、第1回路に並列に接続された第1RC直列回路と、を含む。第1入力端子は、外部入力端子に接続されている。第1出力端子は、第2入力端子に接続されている。第2出力端子は、外部出力端子に接続されている。第1電源端子は、第1回路を介して1以上の外部電源端子に接続されている。第2電源端子は、1以上の外部電源端子に接続されている。
 本発明の一態様に係る電力増幅回路は、外部入力端子及び外部出力端子と、電力増幅器と、電力増幅器に供給される電源電圧を電源回路から受ける1以上の外部電源端子と、を備える。電力増幅器は、第1入力端子、第1出力端子及び第1電源端子を有する第1増幅素子と、第2入力端子、第2出力端子及び第2電源端子を有する第2増幅素子と、第1回路と、第1回路に並列に接続された第1RC直列回路と、を含む。第1入力端子は、外部入力端子に接続されている。第1出力端子は、第2入力端子に接続されている。第2出力端子は、外部出力端子に接続されている。第1電源端子は、第1回路を介して1以上の外部電源端子に接続されている。第2電源端子は、1以上の外部電源端子に接続されている。第1回路は、第3入力端子及び第3出力端子を有する第3増幅素子と、第3出力端子に接続された制御端子を有し、1以上の外部電源端子と第1電源端子との間に接続されたトランジスタと、第1電源端子と第3入力端子との間に接続されたフィードバック回路と、を含む。
 本発明の一態様に係る電力増幅方法は、RC直列回路が並列接続された第1回路が、電源回路から受けた電源電圧を所定範囲に制限して第1増幅素子に供給し、第1増幅素子が、第1回路から供給された電源電圧で高周波信号を増幅し、第2増幅素子が、電源回路から受けた電源電圧で、第1増幅素子によって増幅された高周波信号を増幅する。
 本発明によれば、電力増幅回路に供給される電源電圧を変化させた場合の高周波出力信号の品質低下を抑制することができる。
図1は、実施の形態1に係る高周波モジュール及び通信装置の回路構成図である。 図2は、実施の形態1に係る電力増幅回路の回路構成図である。 図3Aは、アナログETモードにおける電源電圧の推移の一例を示すグラフである。 図3Bは、APTモードにおける電源電圧の推移の一例を示すグラフである。 図4は、実施の形態1に係る通信装置の動作を示すシーケンス図である。 図5Aは、電圧制限回路が動作していない場合の利得特性を示すグラフである。 図5Bは、電圧制限回路が動作している場合の利得特性を示すグラフである。 図6は、RC直列回路の有無による電源電圧の変動の一例を示すグラフである。 図7は、実施の形態2に係る電力増幅回路及び電源回路の回路構成図である。 図8は、実施の形態2に係る電力増幅回路の動作を示す図である。 図9Aは、APTモードで動作中の電力増幅回路の回路構成図である。 図9Bは、アナログETモードで動作中の電力増幅回路の回路構成図である。 図10は、アナログETモードで動作中の利得特性を示すグラフである。 図11は、実施の形態3に係る電力増幅回路の回路構成図である。 図12は、実施の形態3に係る電力増幅回路の動作を示す図である。 図13は、実施の形態3の変形例に係る電力増幅回路の回路構成図である。 図14は、実施の形態3の変形例に係る電力増幅回路の動作を示す図である。 図15Aは、実施例1に係る高周波モジュールの平面図である。 図15Bは、実施例1に係る高周波モジュールの平面図である。 図16は、実施例1に係る高周波モジュールの断面図である。 図17は、実施例2に係る高周波モジュールの一部を示す平面図である。
 以下では、本発明の実施の形態に係る電力増幅回路及び電力増幅方法について、図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、いずれも本発明の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する趣旨ではない。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
 また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
 また、本明細書において、平行及び垂直などの要素間の関係性を示す用語、及び、矩形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数%程度の差異をも含むことを意味する表現である。
 また、本発明の回路構成において、「接続される」とは、接続端子及び/又は配線導体で直接接続される場合だけでなく、他の回路素子を介して電気的に接続される場合も含む。また、「AとBとの間に接続される」とは、AとBとの間でA及びBの両方に接続されることを意味し、A及びBを結ぶ経路に直列接続されることに加えて、当該経路とグランドとの間に接続(シャント接続)されることも含む。
 また、本明細書及び図面において、x軸、y軸及びz軸は、三次元直交座標系の三軸を示している。
 また、本発明の部品配置において、「モジュール基板の平面視」とは、「モジュール基板の主面の平面視」と同義であり、z軸の正側からxy平面に物体を正投影して見ることを意味する。本明細書では、特に断りの無い限り、「平面視」とは「モジュール基板の主面の平面視」を意味する。
 また、「部品が基板の主面に配置される」とは、部品が基板の主面と接触した状態で主面上に配置されることに加えて、部品が主面と接触せずに主面の上方に配置されること、及び、部品の一部が主面側から基板内に埋め込まれて配置されることを含む。また、「Aは平面視においてBに重なる」とは、xy平面に正投影されたAの領域が、xy平面に正投影されたBの領域と重なることを意味する。また、「AがBとCとの間に配置される」とは、B内の任意の点とC内の任意の点とを結ぶ複数の線分のうちの少なくとも1つがAを通ることを意味する。
 また、本明細書において、「第1」、「第2」などの序数詞は、特に断りの無い限り、構成要素の数又は順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
 また、本明細書において、「送信経路」とは、高周波送信信号を伝送する配線、当該配線に直接接続された電極、及び当該配線又は当該電極に直接接続された端子などで構成された伝送線路であることを意味する。また、「受信経路」とは、高周波受信信号を伝送する配線、当該配線に直接接続された電極、及び当該配線又は当該電極に直接接続された端子などで構成された伝送線路であることを意味する。また、「送受信経路」とは、高周波送信信号及び高周波受信信号の双方を伝送する配線、当該配線に直接接続された電極、及び当該配線又は当該電極に直接接続された端子などで構成された伝送線路であることを意味する。
 (実施の形態1)
 [1.1 通信装置7、高周波モジュール6及び電力増幅回路1の回路構成]
 まず、本実施の形態に係る通信装置7、高周波モジュール6及び電力増幅回路1の回路構成について、図1及び図2を用いて説明する。図1は、本実施の形態に係る高周波モジュール6及び通信装置7の回路構成図である。図2は、本実施の形態に係る電力増幅回路1の回路構成図である。
 [1.1.1 通信装置7の回路構成]
 まず、通信装置7の回路構成について説明する。図1に示すように、通信装置7は、アンテナ2と、RFIC(Radio Frequency Integrated Circuit)3と、BBIC(Baseband Integrated Circuit)4と、電源回路5と、高周波モジュール6と、を備える。
 アンテナ2は、高周波モジュール6のアンテナ接続端子100に接続され、高周波モジュール6から出力された高周波信号を送信する。また、アンテナ2は、外部から高周波信号を受信して高周波モジュール6へ出力する。
 RFIC3は、高周波信号を処理する信号処理回路の一例である。具体的には、RFIC3は、高周波モジュール6の受信経路を介して入力された高周波受信信号を、ダウンコンバートなどにより信号処理し、当該信号処理して生成された受信信号をBBIC4に出力する。また、RFIC3は、BBIC4から入力された送信信号をアップコンバートなどにより信号処理し、当該信号処理して生成された高周波送信信号を、高周波モジュール6の送信経路に出力する。
 BBIC4は、高周波モジュール6が伝送する高周波信号よりも低周波の中間周波数帯域を用いて信号処理するベースバンド信号処理回路である。BBIC4が処理する信号としては、例えば、画像表示のための画像信号、及び/又は、スピーカを介した通話のための音声信号が用いられる。
 電源回路5は、電力増幅回路1に電源電圧を供給する。電源回路5の具体的な構成については、後で説明する。
 高周波モジュール6は、アンテナ2とRFIC3との間で高周波信号を伝送する。高周波モジュール6の具体的な構成については後で説明する。
 なお、図1に表された通信装置7の回路構成は、例示であり、これに限定されない。例えば、通信装置7は、アンテナ2及び/又はBBIC4を備えなくてもよい。また、例えば、通信装置7は、複数のアンテナを備えてもよい。
 [1.1.2 高周波モジュール6の回路構成]
 次に、高周波モジュール6の回路構成について説明する。図1に示すように、高周波モジュール6は、電力増幅回路1と、低雑音増幅器(LNA:Low Noise Amplifier)30と、整合回路41及び42と、ダイプレクサ60と、デュプレクサ61及び62と、スイッチ71、72及び73と、を備える。また、高周波モジュール6は、アンテナ接続端子100と、外部入力端子101と、外部出力端子102と、制御端子103と、外部電源端子104と、を備える。
 アンテナ接続端子100は、高周波モジュール6の内部でダイプレクサ60を介してスイッチ71に接続され、高周波モジュール6の外部でアンテナ2に接続される。電力増幅回路1で増幅されたバンドA及びBの送信信号は、アンテナ接続端子100を介してアンテナ2に出力される。また、アンテナ2で受信されたバンドA及びBの受信信号は、アンテナ接続端子100を介して高周波モジュール6に入力される。バンドA及びBについては、後で説明する。
 外部入力端子101は、高周波モジュール6の外部からバンドA及びBの送信信号を受けるための端子である。外部入力端子101は、高周波モジュール6の外部でRFIC3に接続され、高周波モジュール6の内部で電力増幅回路1に接続される。これにより、外部入力端子101を介してRFIC3から受けたバンドA及びBの送信信号は、電力増幅回路1に供給される。
 外部出力端子102は、高周波モジュール6の外部にバンドA及びBの受信信号を出力するための端子である。外部出力端子102は、高周波モジュール6の外部でRFIC3に接続され、高周波モジュール6の内部で低雑音増幅器30に接続される。これにより、低雑音増幅器30で増幅されたバンドA及びBの受信信号は、外部出力端子102を介してRFIC3に出力される。
 制御端子103は、制御信号を伝送するための端子である。つまり、制御端子103は、高周波モジュール6の外部から制御信号を受けるための端子、及び/又は、高周波モジュール6の外部に制御信号を供給するための端子である。制御信号とは、高周波モジュール6に含まれる電子回路の制御に関する信号である。具体的には、制御信号は、例えば電力増幅器10を制御するためのデジタル信号である。
 外部電源端子104は、電源回路5から電源電圧を受けるための端子である。外部電源端子104は、高周波モジュール6の外部で電源回路5に接続され、高周波モジュール6の内部で電力増幅回路1に接続される。これにより、外部電源端子104を介して電源回路5から受けた電源電圧は、電力増幅回路1に供給される。
 電力増幅回路1は、バンドA及びBの送信信号を増幅することができる。電力増幅回路1の具体的な構成については後で説明する。
 低雑音増幅器30は、バンドA及びBの受信信号を増幅することができる。
 整合回路41は、電力増幅回路1とスイッチ72との間に接続されている。整合回路41は、電力増幅回路1の出力インピーダンスと送信フィルタ61T及び62Tの入力インピーダンスとのインピーダンス整合をとる。整合回路41は、例えばインダクタ及びキャパシタの少なくとも一方で構成されている。
 整合回路42は、低雑音増幅器30とスイッチ73との間に接続されている。整合回路42は、低雑音増幅器30の入力インピーダンスと受信フィルタ61R及び62Rの出力インピーダンスとのインピーダンス整合をとる。整合回路42は、例えばインダクタ及びキャパシタの少なくとも一方で構成されている。
 ダイプレクサ60は、ハイパスフィルタ60H及びローパスフィルタ60Lを有する。ハイパスフィルタ60Hの一方の端子及びローパスフィルタ60Lの一方の端子は、アンテナ接続端子100に接続されている。ハイパスフィルタ60Hの他方の端子は、スイッチ71の端子71aに接続されている。ハイパスフィルタ60Hは、バンドA及びBを内包する第1周波数帯域群を含む通過帯域を有するフィルタである。ローパスフィルタ60Lは、第1周波数帯域群よりも低周波側に位置する第2周波数帯域群を含む通過帯域を有するフィルタである。
 デュプレクサ61は、バンドAを含む通過帯域を有する。デュプレクサ61は、送信フィルタ61T及び受信フィルタ61Rを有し、バンドAにおける周波数分割複信(FDD:Frequency Division Duplex)を可能にする。
 送信フィルタ61T(A-Tx)は、電力増幅回路1とアンテナ接続端子100との間に接続されている。具体的には、送信フィルタ61Tの一端は、スイッチ72及び整合回路41を介して電力増幅回路1に接続される。一方、送信フィルタ61Tの他端は、スイッチ71及びハイパスフィルタ60Hを介してアンテナ接続端子100に接続される。送信フィルタ61Tは、バンドAのアップリンク動作バンド(uplink operating band)を含む通過帯域を有する。これにより、送信フィルタ61Tは、電力増幅回路1で増幅された送信信号のうち、バンドAの送信信号を通過させることができる。
 受信フィルタ61R(A-Rx)は、低雑音増幅器30とアンテナ接続端子100との間に接続されている。具体的には、受信フィルタ61Rの一端は、スイッチ71及びハイパスフィルタ60Hを介してアンテナ接続端子100に接続される。一方、受信フィルタ61Rの他端は、スイッチ73及び整合回路42を介して低雑音増幅器30に接続される。受信フィルタ61Rは、バンドAのダウンリンク動作バンド(downlink operating band)を含む通過帯域を有する。これにより、受信フィルタ61Rは、アンテナ2で受信された受信信号のうち、バンドAの受信信号を通過させることができる。
 デュプレクサ62は、バンドBを含む通過帯域を有する。デュプレクサ62は、送信フィルタ62T及び受信フィルタ62Rを有し、バンドBにおけるFDDを可能にする。
 送信フィルタ62T(B-Tx)は、電力増幅回路1とアンテナ接続端子100との間に接続されている。具体的には、送信フィルタ62Tの一端は、スイッチ72及び整合回路41を介して電力増幅回路1に接続される。一方、送信フィルタ62Tの他端は、スイッチ71及びハイパスフィルタ60Hを介してアンテナ接続端子100に接続される。送信フィルタ62Tは、バンドBのアップリンク動作バンドを含む通過帯域を有する。これにより、送信フィルタ62Tは、電力増幅回路1で増幅された送信信号のうち、バンドBの送信信号を通過させることができる。
 受信フィルタ62R(B-Rx)は、低雑音増幅器30とアンテナ接続端子100との間に接続されている。具体的には、受信フィルタ62Rの一端は、スイッチ71及びハイパスフィルタ60Hを介してアンテナ接続端子100に接続される。一方、受信フィルタ62Rの他端は、スイッチ73及び整合回路42を介して低雑音増幅器30に接続される。受信フィルタ62Rは、バンドBのダウンリンク動作バンドを含む通過帯域を有する。これにより、受信フィルタ62Rは、アンテナ2で受信された受信信号のうち、バンドBの受信信号を通過させることができる。
 バンドA及びBは、無線アクセス技術(RAT:Radio Access Technology)を用いて構築される通信システムのための周波数バンドである。バンドA及びBは、標準化団体など(例えば3GPP(登録商標)(3rd Generation Partnership Project)及びIEEE(Institute of Electrical and Electronics Engineers)など)によって予め定義される。通信システムの例としては、5GNRシステム、LTEシステム及びWLAN(Wireless Local Area Network)システムなどを挙げることができる。
 スイッチ71は、アンテナ接続端子100とデュプレクサ61及び62との間に接続される。スイッチ71は、端子71a、71b及び71cを有する。端子71aは、ダイプレクサ60のハイパスフィルタ60Hを介してアンテナ接続端子100に接続されている。端子71bは、デュプレクサ61に接続されている。端子71cは、デュプレクサ62に接続されている。
 この接続構成において、スイッチ71は、例えばRFIC3からの制御信号に基づいて、端子71aを端子71b及び71cのいずれかに接続することができる。つまり、スイッチ71は、アンテナ接続端子100の接続をデュプレクサ61及び62の間で切り替えることができる。スイッチ71は、例えばSPDT(Single-Pole Double-Throw)型のスイッチ回路で構成される。
 スイッチ72は、送信フィルタ61T及び62Tと電力増幅回路1との間に接続される。スイッチ72は、端子72a、72b及び72cを有する。端子72aは、整合回路41を介して電力増幅回路1の外部出力端子110に接続されている。端子72bは、送信フィルタ61Tに接続されている。端子72cは、送信フィルタ62Tに接続されている。
 この接続構成において、スイッチ72は、例えばRFIC3からの制御信号に基づいて、端子72aを端子72b及び72cのいずれかに接続することができる。つまり、スイッチ72は、電力増幅回路1の接続を送信フィルタ61T及び62Tの間で切り替えることができる。スイッチ72は、例えばSPDT型のスイッチ回路で構成される。
 スイッチ73は、受信フィルタ61R及び62Rと低雑音増幅器30との間に接続される。スイッチ73は、端子73a、73b及び73cを有する。端子73aは、整合回路42を介して低雑音増幅器30に接続されている。端子73bは、受信フィルタ61Rに接続されている。端子73cは、受信フィルタ62Rに接続されている。
 この接続構成において、スイッチ73は、例えばRFIC3からの制御信号に基づいて、端子73aを端子73b及び73cのいずれかに接続することができる。つまり、スイッチ73は、低雑音増幅器30の接続を受信フィルタ61R及び62Rの間で切り替えることができる。スイッチ73は、例えばSPDT型のスイッチ回路で構成される。
 なお、図1に表された高周波モジュール6は、例示であり、これに限定されない。例えば、高周波モジュール6は、整合回路41及び42を備えなくてもよい。高周波モジュール6は、整合回路41及び42の代わりに、又は、整合回路41及び42に加えて、別の整合回路を備えてもよい。別の整合回路は、送信経路、受信経路及び送受信経路の少なくとも1つに配置されていればよい。
 また、例えば、高周波モジュール6は、ダイプレクサ60を備えなくてもよい。また、高周波モジュール6は、デュプレクサ62を備えなくてもよく、スイッチ71~73を備えなくてもよい。さらに、高周波モジュール6は、受信経路を備えなくてもよく、低雑音増幅器30及び受信フィルタ61Rを備えなくてもよい。また例えば、高周波モジュール6は、バンドA及びBと異なるバンドCに対応するフィルタ及び電力増幅回路を備えてもよい。
 [1.1.3 電力増幅回路1の回路構成]
 次に、電力増幅回路1の回路構成について説明する。図1及び図2に示すように、電力増幅回路1は、電力増幅器10と、PA制御回路20と、を備える。また、電力増幅回路1は、外部出力端子110と、外部入力端子120と、制御端子130と、外部電源端子140と、を備える。
 外部出力端子110は、電力増幅回路1で増幅されたバンドA及びBの送信信号を電力増幅回路1の外部に供給するための端子である。図2に示すように、外部出力端子110は、電力増幅回路1の内部で増幅素子12の出力端子12bに接続される。図1に示すように、外部出力端子110は、電力増幅回路1の外部で整合回路41を介してスイッチ72に接続される。これにより、外部出力端子110を介して供給された送信信号は、送信フィルタ61T及び62Tを介してアンテナ接続端子100に伝送される。
 外部入力端子120は、電力増幅回路1の外部からバンドA及びBの送信信号を受けるための端子である。図1に示すように、外部入力端子120は、電力増幅回路1の外部で外部入力端子101を介してRFIC3に接続される。図2に示すように、外部入力端子120は、電力増幅回路1の内部で増幅素子11の入力端子11aに接続される。これにより、外部入力端子120を介してRFIC3から受けたバンドA及びBの送信信号は、電力増幅器10の増幅素子11に供給される。なお、外部入力端子120は、外部入力端子101と統合されてもよい。
 制御端子130は、制御信号を伝送するための端子である。つまり、制御端子130は、電力増幅回路1の外部から制御信号を受けるための端子、及び/又は、電力増幅回路1の外部に制御信号を供給するための端子である。図1に示すように、制御端子130は、電力増幅回路1の外部で制御端子103を介してRFIC3に接続される。また、制御端子130は、電力増幅回路1の内部でPA制御回路20に接続される。なお、制御端子130は、制御端子103と統合されてもよい。
 外部電源端子140は、電力増幅器10に供給される電源電圧Vccを電源回路5から受けるための端子である。図1に示すように、外部電源端子140は、電力増幅回路1の外部で外部電源端子104を介して電源回路5に接続される。図2に示すように、外部電源端子140は、電力増幅回路1の内部で増幅素子11の電源端子11c及び増幅素子12の電源端子12cに接続される。具体的には、外部電源端子140は、RC直列回路16が並列接続された電圧制限回路15を介して、増幅素子11の電源端子11cに接続されている。また、外部電源端子140は、電圧制限回路15を介さずに、増幅素子12の電源端子12cに接続されている。これにより、外部電源端子140を介して電源回路5から受けた電源電圧Vccは、電力増幅器10に供給される。なお、外部電源端子140は、外部電源端子104と統合されてもよい。
 本実施の形態では、電力増幅回路1は、単一の外部電源端子140を備える。また、高周波モジュール6は、単一の外部電源端子104を備える。「単一」とは、「1つのみ」であることを意味している。このため、1つの外部電源端子140で受けた電源電圧を、電力増幅回路1の内部に設けられた電源配線によって、増幅素子11及び12の各々に供給している。つまり、電源配線は、1つの外部電源端子140と電源端子11c及び12cの各々とを接続しており、経路途中に分岐点を有している。
 なお、「単一の外部電源端子を備える」という表現は、増幅素子11及び12の各々に供給する電源電圧を受ける外部電源端子が「1つのみ」であることを意味するものである。当該表現は、電力増幅回路1又は高周波モジュール6が、他の増幅素子又は回路素子へ電圧(又は電力)を供給する電源端子を備えることを否定するものではない。つまり、電力増幅回路1又は高周波モジュール6は、例えばPA制御回路20などへ供給する電圧(又は電力)を受ける外部電源端子を備えていてもよい。
 電力増幅器10は、バンドA及びBの送信信号を増幅する。電力増幅器10は、増幅素子の多段構成を有する。電力増幅器10の具体的な構成は、後で説明する。
 PA制御回路20は、電力増幅器10を制御する制御回路の一例である。具体的には、PA制御回路20は、増幅素子11及び12に供給するバイアス、並びに、電圧制限回路15の動作を制御する。例えば、PA制御回路20は、バイアス回路13、バイアス回路14及び電圧制限回路15の各々に制御信号を出力する。
 [1.1.4 電力増幅器10の回路構成]
 次に、電力増幅器10の具体的な回路構成について説明する。図2に示すように、電力増幅器10は、増幅素子11及び12と、バイアス回路13及び14と、電圧制限回路15と、RC直列回路16と、を含む。
 増幅素子11は、入力端子11a、出力端子11b及び電源端子11cを有する第1増幅素子の一例である。入力端子11aは、第1入力端子の一例であり、外部入力端子120に接続されている。また、入力端子11aは、バイアス回路13に接続されている。出力端子11bは、第1出力端子の一例であり、増幅素子12の入力端子12aに接続されている。電源端子11cは、第1電源端子の一例であり、電圧制限回路15を介して外部電源端子140に接続されている。
 電源端子11cには、電圧制限回路15を介して電源電圧Vcc1が供給される。増幅素子11は、電源電圧Vcc1を用いて、入力端子11aから入力される送信信号を増幅し、増幅後の送信信号を出力端子11bから出力する。増幅素子11は、多段増幅回路の入力段(ドライブ段)を構成する。
 増幅素子11は、例えば、ヘテロ接合バイポーラトランジスタ(HBT:Heterojunction Bipolar Transistor)などのバイポーラトランジスタ(BJT:Bipolar Junction Transistor)を含む。BJTのベースが入力端子11aに接続され、BJTのコレクタが出力端子11b及び電源端子11cに接続されている。BJTのエミッタは接地されている。
 なお、増幅素子11は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの電界効果トランジスタ(FET)であってもよい。この場合、FETのゲートが入力端子11aに接続され、FETのドレインが出力端子11b及び電源端子11cに接続されている。FETのソースは接地されている。
 増幅素子12は、入力端子12a、出力端子12b及び電源端子12cを有する第2増幅素子の一例である。入力端子12aは、第2入力端子の一例であり、増幅素子11の出力端子11bに接続されている。また、入力端子12aは、バイアス回路14に接続されている。出力端子12bは、第2出力端子の一例であり、外部出力端子110に接続されている。電源端子12cは、第2電源端子の一例であり、電圧制限回路15を介さずに外部電源端子140に接続されている。なお、入力端子12aと出力端子11bとの間にはDCカット用のキャパシタが直列接続されている。
 電源端子12cには、電源電圧Vccが電源電圧Vcc2として供給される。つまり、増幅素子11とは異なり、電圧制限回路15を介さずに電源電圧Vccがそのまま供給される。増幅素子12は、増幅素子11で増幅されて入力端子12aから入力される送信信号を増幅し、増幅後の送信信号を出力端子12bから出力する。増幅素子12は、多段増幅回路の出力段(パワー段)を構成する。
 増幅素子12は、例えば、HBTなどのバイポーラトランジスタ(BJT)を含む。BJTのベースが入力端子12aに接続され、BJTのコレクタが出力端子12b及び電源端子12cに接続されている。BJTのエミッタは接地されている。
 なお、増幅素子12は、MOSFETなどの電界効果トランジスタ(FET)であってもよい。この場合、FETのゲートが入力端子12aに接続され、FETのドレインが出力端子12b及び電源端子12cに接続されている。FETのソースは接地されている。
 電力増幅器10では、3つ以上の増幅素子が多段接続されていてもよい。この場合、電圧制限回路15が接続される増幅素子11は、初段の増幅素子である。初段以外の複数の増幅素子の電源端子にはそれぞれ、電源電圧Vccがそのまま供給される。
 バイアス回路13は、増幅素子11にバイアス電流又はバイアス電圧を供給する。本実施の形態では、バイアス回路13は、増幅素子11の入力端子11aに直流バイアス電流を供給する。
 バイアス回路14は、増幅素子12にバイアス電流又はバイアス電圧を供給する。本実施の形態では、バイアス回路14は、増幅素子12の入力端子12aに直流バイアス電流を供給する。
 電圧制限回路15は、第1回路の一例である。電圧制限回路15は、電源電圧Vccを所定範囲に制限して出力する。具体的には、電圧制限回路15は、電源電圧Vccの上限値を制限する。上限値は、電源電圧Vccの電圧レベルの最大値より低い値である。
 電圧制限回路15は、設定された上限値を電源電圧Vccが上回った場合、上限値の電圧を出力する。電圧制限回路15は、設定された上限値を電源電圧Vccが超えない場合、電源電圧Vccをそのまま出力する。例えば、上限値が3Vである場合を想定する。電源電圧Vccが5Vである場合、電圧制限回路15は、上限値である3Vの電圧を出力する。電源電圧Vccが2Vである場合、電圧制限回路15は、2Vの電圧を出力する。電圧制限回路15は、Low Dropout回路(LDO回路)又はLDOリニアレギュレータとも称される。
 図2に示すように、電圧制限回路15は、トランジスタ151と、増幅素子152と、フィードバック回路153と、制御端子154と、を含む。
 トランジスタ151は、外部電源端子140と増幅素子11の電源端子11cとの間に接続されている。具体的には、トランジスタ151は、制御端子151aと、入力端子151bと、出力端子151cと、を有する。制御端子151aは、増幅素子152の出力端子152cに接続されている。入力端子151bは、外部電源端子140に接続されている。出力端子151cは、増幅素子11の電源端子11cに接続されている。
 トランジスタ151は、電圧制限回路15の出力ドライバであり、入力端子151bに印加される電圧Vccを所望の電源電圧Vcc1に変換して出力する。具体的には、トランジスタ151は、設定された上限値を超えない電源電圧Vcc1を出力する。
 トランジスタ151は、例えばp型のMOSFETである。制御端子151aがゲートであり、入力端子151b及び出力端子151cがそれぞれ、ソース及びドレインである。なお、トランジスタ151は、n型のMOSFETであってもよく、MOSFET以外のFETであってもよい。また、トランジスタ151は、バイポーラトランジスタ(BJT)であってもよい。
 増幅素子152は、第3増幅素子の一例であり、入力端子152a及び152bと、出力端子152cと、を有する。増幅素子152は、演算増幅器(オペアンプ)であり、誤差増幅器(エラーアンプ)とも称される。入力端子152aは、反転入力端子であり、制御端子154に接続されている。入力端子152bは、第3入力端子の一例である。入力端子152bは、非反転入力端子であり、フィードバック回路153に接続されている。出力端子152cは、第3出力端子の一例であり、トランジスタ151の制御端子151aに接続されている。
 増幅素子152は、2つの入力端子152a及び152b間の電圧差に応じた電圧を出力端子152cに出力する。これにより、増幅素子152は、トランジスタ151のオン抵抗を制御することができ、トランジスタ151の出力端子151cから出力される電源電圧Vcc1を所望の値に制御する。
 フィードバック回路153は、増幅素子11の電源端子11cと増幅素子152の入力端子152bとの間に接続されている。具体的には、フィードバック回路153は、トランジスタ151の出力端子151cと電源端子11cとを結ぶ経路と、入力端子152bとの間に接続されている。
 フィードバック回路153は、例えば、互いに直列接続された2つの抵抗(図示せず)を含む。2つの抵抗の一端は、トランジスタ151の出力端子151cと増幅素子11の電源端子11cとを結ぶ経路に接続されている。2つの抵抗の他端は接地されている。2つの抵抗の互いの接続部分が入力端子152bに接続されている。これにより、フィードバック回路153は、トランジスタ151の出力端子151cから出力される電源電圧Vcc1に応じた値を、増幅素子152の入力端子152bに入力することができる。
 制御端子154は、PA制御回路20から入力される制御信号を受ける端子である。制御信号によって、電圧制限回路15の動作のオンオフを制御することができる。また、制御信号によって、電圧制限回路15が出力する電源電圧Vcc1の上限値が設定される。上限値は、可変であってもよい。
 以上の構成により、増幅素子11の電源端子11cには、上限値が制限された電源電圧Vcc1が供給される。つまり、電源電圧Vccが上限値を超えている場合には、電源電圧Vcc1の電圧レベルは、上限値の電圧レベルになり、電源電圧Vccが上限値を超えていない場合には、電源電圧Vcc1の電圧レベルは電源電圧Vccの電圧レベルに等しくなる。
 なお、図2に表された電圧制限回路15は、例示であり、これに限定されない。電圧制限回路15は、電源電圧Vccを所定範囲に制限して出力できる回路であればよい。電圧制限回路15は、上限値だけでなく、下限値も制限してもよい。
 RC直列回路16は、第1RC直列回路の一例であり、電圧制限回路15に並列に接続されている。RC直列回路16は、RCスナバ回路とも称される。
 RC直列回路16は、抵抗161と、キャパシタ162と、を含む。抵抗161とキャパシタ162とが直列に接続されている。例えば、抵抗161は、一端が外部電源端子140とトランジスタ151の入力端子151bとを結ぶ経路に接続され、他端がキャパシタ162の一端に接続されている。キャパシタ162は、他端がトランジスタ151の出力端子151cと増幅素子11の電源端子11cとを結ぶ経路に接続されている。抵抗161とキャパシタ162との接続関係は、逆であってもよい。
 [1.2 電源電圧の供給モードの説明]
 ここで、電源回路5が供給する電源電圧Vccの供給モードについて、図3A及び図3Bを参照して説明する。図3Aは、アナログETモードにおける電源電圧の推移の一例を示すグラフである。図3Bは、APTモードにおける電源電圧の推移の一例を示すグラフである。図3A及び図3Bにおいて、横軸は時間を表し、縦軸は電圧を表す。また、太い実線は、電源電圧を表し、細い実線(波形)は、変調波を表す。
 アナログETモードでは、図3Aに示すように、電源電圧を連続的に変動させることで変調波の包絡線(エンベロープ)を追跡(トラッキング)する。アナログETモードでは、エンベロープ信号に基づいて、電源電圧が決定される。なお、アナログETモードでは、変調波の包絡線が高速に変化する場合に、電源電圧が包絡線を追跡することが難しい。
 なお、エンベロープ信号とは、変調波の包絡線を示す信号である。エンベロープ値は、例えば(i+Q)の平方根で表される。ここで、(i,Q)は、コンスタレーションポイントを表す。コンスタレーションポイントとは、デジタル変調によって変調された信号をコンスタレーションダイヤグラム上で表す点である。(i,Q)は、例えば送信情報に基づいてBBIC4で決定される。
 APTモードでは、図3Bに示すように、1フレーム単位で複数の離散的な電圧レベルに電源電圧を変動させる。その結果、電源電圧信号は矩形波を形成する。なお、APTモードでは、1フレームよりも小さな単位(例えばサブフレーム)で電圧レベルが変化してもよい。
 なお、フレームとは、高周波信号(変調波)を構成する単位を意味する。例えば5GNR(5th Generation New Radio)及びLTE(Long Term Evolution)では、フレームは、10個のサブフレームを含み、各サブフレームは、複数のスロットを含み、各スロットは、複数のシンボルで構成される。サブフレーム長は1msであり、フレーム長は10msである。
 例えば、電源回路5は、複数の離散的な電圧レベルの電源電圧を予め準備し、スイッチ(図示せず)を用いて、予め準備された複数の電圧レベルの中から1つの電圧レベルを選択して出力する。これにより、電源回路5は、電力増幅回路1に供給する電源電圧の電圧レベルをスイッチで高速に切り替えることができる。なお、電源回路5は、複数の電圧レベルを予め準備しなくてもよく、電圧レベルをスイッチで選択して出力しなくてもよい。例えば、電源回路5は、複数の離散的な電圧レベルの中から選択された電圧レベルを随時生成して出力してもよい。
 [1.3 通信装置7の動作]
 次に、本実施の形態に係る電力増幅回路1を備える通信装置7の動作について説明する。
 本実施の形態に係る通信装置7がセルラーネットワークにおいてユーザ端末(UE:User Equipment)として用いられる場合、通信装置7は、基地局(BS:Base Station)から通信装置7に送信される電力制御指令(TPC_cmd:Transfer Power Control Command)に基づいて出力電力を制御する(3GPP:Inner Loop Power Control)。4G(4th Generation)及び5G(5th Generation)では、ユーザ端末(移動体端末)の出力電力の精度が厳しい。例えば、基地局からTPC_cmd(+1)というモードの電力制御指令が送付された場合、ユーザ端末は、指令値に対して出力電力を+0.5dB~+1.5dBの範囲内に調整しなければならない。また例えば、基地局からTPC_cmd(0)というモードの電力制御指令が送付された場合、ユーザ端末は、指令値に対して出力電力を-0.5dB~+0.5dBの範囲内に調整しなければならない。また例えば、基地局からTPC_cmd(-1)というモードの電力制御指令が送付された場合、ユーザ端末は、指令値に対して出力電力を-1.5dB~-0.5dBの範囲内に調整しなければならない。
 しかしながら、電源電圧Vccの変化に応じた利得偏差が大きい電力増幅回路では、特に高利得領域において、高周波出力信号(送信信号)の出力電力が電力制御指令に対応した出力電力範囲を逸脱することで出力電力規格(電力範囲)を守れなくなり、高周波出力信号の品質を低下させてしまうことが想定される。
 そこで、本実施の形態に係る電力増幅回路1では、APTモードで動作する場合に、出力電力の変化に対して利得偏差が大きくなるのを抑制することができる。具体的には、電圧制限回路15によって増幅素子11に供給される電源電圧を制限することで、利得偏差の増大を抑制することができる。これにより、電力増幅回路1から出力される高周波信号の品質低下を抑制することができる。
 以下では、図4を用いて、本実施の形態に係る通信装置7の具体的な動作について説明する。図4は、本実施の形態に係る通信装置7の動作を示すシーケンス図である。
 RFIC3は、複数の離散的な電圧レベルの中から、電力増幅回路1で用いる電源電圧の電圧レベルを選択又は設定する(S11)。例えば、RFIC3は、高周波信号の平均出力電力に基づいて、電源電圧Vccの電圧レベルを選択又は設定する。このように選択又は設定された電圧レベルを示す制御信号は、電源回路5に出力される。
 電源回路5は、RFIC3からの制御信号に従って、選択又は設定された電圧レベルの電源電圧を電力増幅回路1に供給する(S12)。具体的には、電源回路5は、外部電源からの入力電圧に基づいて基準電圧レベルを生成し、当該基準電圧レベルから複数の離散的な電圧レベルを生成する。そして、電源回路5は、RFIC3からの制御信号に従ってスイッチを制御することにより、生成された複数の離散的な電圧レベルの中のうちの1つを選択して電力増幅回路1に出力する。
 電力増幅回路1は、前段の増幅素子11に、所定範囲に制限された電源電圧Vcc1を供給する(S13)。具体的には、RC直列回路16が並列接続された電圧制限回路15が、電源回路5から受けた電源電圧Vccを所定範囲に制限して電源電圧Vcc1として供給する。例えば、電源電圧Vccが上限値を超えている場合には、上限値の電圧レベルの電源電圧Vcc1が増幅素子11の電源端子11cに供給される。電源電圧Vccが上限値を超えていない場合には、電源電圧Vccがそのまま電源電圧Vcc1として増幅素子11の電源端子11cに供給される。
 また、電力増幅回路1は、後段の増幅素子12に、電源電圧Vccをそのまま電源電圧Vcc2として供給する(S14)。なお、ここでは、ステップS13、ステップS14の順に実行される例を示したが、ステップS14がステップS13より先に実行されてもよい。あるいは、2つのステップが同時に実行されてもよい。
 RFIC3は、高周波信号を生成し、電力増幅回路1に出力する(S15)。増幅素子11が、電圧制限回路15から供給された電源電圧Vcc1で高周波信号を増幅する(S16)。さらに、増幅素子12が、電源回路5から受けた電源電圧Vccである電源電圧Vcc2で、増幅素子11によって増幅された高周波信号を増幅する(S17)。
 [1.4 電圧制限回路15及びRC直列回路16の作用効果]
 続いて、本実施の形態に係る電圧制限回路15及びRC直列回路16の作用効果について説明する。
 [1.4.1 電圧制限回路15の作用効果]
 まず、電圧制限回路15の作用効果について、図5A及び図5Bを用いて説明する。図5Aは、電圧制限回路15が動作していない場合の利得を示すグラフである。図5Bは、電圧制限回路15が動作している場合の利得を示すグラフである。図5A及び図5Bの各々において、横軸は電力増幅回路1の出力電力を表し、縦軸は電力増幅回路1の利得(ゲイン)を表している。
 電圧制限回路15は、制御端子154から与えられる電圧レベルによって、動作しない状態にすることができる。電圧制限回路15が動作しない状態とは、トランジスタ151の入力端子151bに入力される電源電圧Vccを制限することなく、そのまま増幅素子11の電源端子11cに供給することを意味する。すなわち、電圧制限回路15が動作しない状態とは、電圧制限回路15が設けられずに、外部電源端子140と増幅素子11の電源端子11cとが直接接続されている状態と同じである。あるいは、電圧制限回路15が動作しない状態とは、電源電圧Vccの最大値(例えば5.0V)以上の上限値が設定されている状態と同じである。
 本実施の形態に係る電力増幅回路1には、上述したように、電源回路5から複数の電圧レベルに離散的に可変である電源電圧Vccが供給される。この電源電圧Vccが制限されることなく、増幅素子11及び12の両方に供給された場合、利得偏差が大きくなるという問題がある。
 ここで、利得偏差について説明する。図5Aでは、複数の離散的な電圧レベルの電源電圧Vcc(=Vcc1=Vcc2)が供給された場合の電圧レベル毎の利得の変化(利得特性)を破線で表している。電源電圧Vccが大きくなるにつれて、利得が増加し、かつ、利得の低下なく出力可能な出力電力も大きくなる。電源電圧VETの電圧レベルの最小値(ここでは1.0V)における利得と電源電圧VETの電圧レベルの最大値(ここでは5.0V)における利得との差が利得偏差である。
 上述したように、APTモードでは、高周波信号の平均出力に基づいて電源電圧Vccが決定される。APTモードによる電源電圧Vccの離散的な変化によって、電力増幅回路1の利得も離散的に変化する。利得偏差が大きい場合、出力電力の変化に対して大きな利得差が発生し、高周波出力信号の品質が低下する。
 これに対して、本実施の形態では、APTモードにおいて、電圧制限回路15を動作させている。すなわち、外部電源端子140に供給された電源電圧Vccの上限値が制限されることによって、増幅素子11の電源端子11cには、上限値以下の電圧レベルを有する電源電圧Vcc1が供給される。
 これにより、利得偏差が小さくなる。これは、図5Bに示すように、電圧レベル毎の利得特性(破線のグラフ)のうち、上限値を超える電源電圧Vccを受けたときの利得特性の利得が小さくなるためである。利得偏差が小さくなることによって、高周波出力信号(送信信号)の出力電力が電力制御指令に対応した出力電力範囲を逸脱することで出力電力規格(電力範囲)を守れなくなることを抑制することができる。これにより、高周波出力信号の品質低下を抑制することができる。
 なお、図5Bでは、上限値を3.0Vとしている。例えば、電源電圧Vccが5.0Vである場合、図5Aに示される例では、利得変動が小さい出力電力(例えば5dBm~30dBm)において利得(ゲイン)が約29dBであるのに対して、図5Bに示される例では、利得が約28dBである。このため、電圧制限回路15が動作することによって、動作しない場合よりも利得偏差が約1dB小さくなっている。
 電力増幅回路1から出力される高周波信号の品質に与える影響は、前段(初段、ドライブ段)の増幅素子11と後段の増幅素子12とを比べた場合に、初段の増幅素子11に供給される電源電圧Vcc1の変動の影響が支配的である。このため、初段の増幅素子11の電源端子11cに供給する電源電圧Vcc1の変動を電圧制限回路15によって抑制することにより、利得偏差を効率良く小さくすることができる。利得偏差が小さくなることにより、高周波信号の品質低下が抑制される。
 一方で、後段(パワー段)の増幅素子12の電源端子12cには、電源電圧Vccがそのまま供給される。後段の増幅素子12は、出力電力に与える影響が支配的である。つまり、上限値を超える電源電圧Vccが外部電源端子140に供給された場合、増幅素子12は、上限値を超える電源電圧Vccを用いて高周波信号を増幅するので、電力増幅回路1の高出力化を実現することができる。
 なお、初段の増幅素子11の電源端子11cには、電源電圧Vccの電圧レベルによらずに固定値の電圧を供給してもよい。固定値は、電源電圧Vccの電圧レベルの最大値より低い値である。つまり、電圧制限回路15が制限する所定範囲は、ある1つの電圧レベル(上限値=下限値)であってもよい。この場合であっても、利得偏差を小さくすることによる効果を得ることができる。
 一方、上述した本実施の形態のように上限値のみを設定した場合には、上限値よりも低い電圧レベルの電源電圧Vccが供給されたときに、電源電圧Vccがそのまま増幅素子11の電源端子11cに供給される。このため、増幅素子11の電源端子11cに固定値の電圧を供給する場合に比べて、消費電力の無駄を減らすことができるので、効率の低下を抑制することができる。
 以上のように、電圧制限回路15を設けることで、利得偏差を効率良く小さくすることができ、高周波信号の品質低下を抑制することができる。一方で、電圧制限回路15が設けられているだけでは、十分に高周波信号の品質低下を抑制することができない場合がある。例えば、電源電圧Vccの変化が電圧制限回路15の上限値を跨ぐ場合には、利得偏差が大きくなる。
 これに対して、大容量のコンデンサをバイパスコンデンサ(又はデカップリングコンデンサ)として設けることが想定される。しかしながら、電源電圧Vccが電圧制限回路15の上限値を跨いで低下する場合には、バイパスコンデンサの放電が必要になる。放電に時間が必要になるため、電源電圧Vccの変化の高速化に追随できなくなる場合がある。一方で、バイパスコンデンサの容量を小さくすると、放電は不要になるが、電源電圧Vccが電圧制限回路15の上限値を跨いで上昇する場合に、電圧制限回路15から出力される電源電圧Vcc1にリンギングが発生する。
 このように、バイパスコンデンサを設けたとしても、電力増幅回路1の増幅特性の劣化を抑制できずに、高周波出力信号の品質低下を抑制できない場合がある。これに対して、本実施の形態では、RC直列回路16が設けられている。
 [1.4.2 RC直列回路16の作用効果]
 次に、RC直列回路16の作用効果について、図6を用いて説明する。図6は、RC直列回路16の有無による電源電圧Vcc1の変動の一例を示すグラフである。図6において、横軸は時間を表し、縦軸は増幅素子11の電源端子11cに供給される電源電圧Vcc1の変動を表している。
 APTモードでは、電源電圧Vccが離散的に変化するが、この変化の際にリンギングと呼ばれる高周波ノイズが発生する。図6の破線は、RC直列回路16が設けられていない場合の電源電圧Vcc1の変動を表している。図6の実線は、RC直列回路16が設けられている場合の電源電圧Vcc1の変動を表している。図6に示すように、RC直列回路16が設けられていることによって、電源電圧Vcc1の立ち上がり時に発生するリンギングが抑制されている。
 以下では、リンギングの抑制に適したRC直列回路16の抵抗161の抵抗値RSNB及びキャパシタ162の容量値CSNBの設定方法について説明する。
 リンギングは、電源電圧Vcc1の変動の周波数を小さくすることによって抑制される。トランジスタ151の入力端子151b及び出力端子151c間に並列にキャパシタを追加する場合を例に説明する。追加するキャパシタの容量値をCとし、キャパシタを追加したときの周波数のシフト比をmとすると、シフト比mは、以下の式(1)で表される。
Figure JPOXMLDOC01-appb-M000001
 なお、式(1)において、fR1は、キャパシタを追加する前のリンギングの周波数である。fR2は、キャパシタを追加した後のリンギングの周波数である。また、Lは、電圧制限回路15の寄生インダクタンスのインダクタンス値である。寄生インダクタンスは、外部電源端子140と入力端子151bとを結ぶ経路に直列接続されている。Cは、電圧制限回路15の寄生容量の容量値である。寄生容量は、入力端子151b及び出力端子151c間に並列に接続されている。
 式(1)を二乗して、Cでまとめることにより、寄生容量の容量値Cは、以下の式(2)で表される。
Figure JPOXMLDOC01-appb-M000002
 同様に、寄生インダクタンスのインダクタンス値Lは、以下の式(3)で表される。
Figure JPOXMLDOC01-appb-M000003
 これにより、例えばC=100pFのキャパシタを並列に追加し、電圧変動を測定することで、電圧制限回路15の寄生容量の容量値C及び寄生インダクタンスのインダクタンス値Lが式(2)及び(3)により算出可能である。なお、fR1及びfR2は、電圧変動の測定結果から得られる。
 RC直列回路16からの反射を最小限にするために、RC直列回路16のインピーダンスを揃えるためには、以下の式(4)を満たすことが望まれる。
Figure JPOXMLDOC01-appb-M000004
 RC直列回路16のキャパシタ162の容量値CSNBは、例えば、寄生容量の容量値Cの1倍から4倍の範囲で設定される。あるいは、容量値CSNBは、以下の式(5)で表される。
Figure JPOXMLDOC01-appb-M000005
 L、C及びfR1はいずれも、例えばC=100pFのキャパシタを並列に追加し、電圧変動を測定することで得られるものであるので、抵抗161の抵抗値RSNB及びキャパシタ162の容量値CSNBを設定することができる。これにより、リンギングの抑制に適したRC直列回路16を、電圧制限回路15に並列に接続することができる。
 [1.4.3 まとめ]
 以上のように、本実施の形態に係る電力増幅回路1は、外部入力端子120及び外部出力端子110と、電力増幅器10と、電力増幅器10に供給される電源電圧Vccを電源回路5から受ける外部電源端子140と、を備える。電力増幅器10は、入力端子11a、出力端子11b及び電源端子11cを有する増幅素子11と、入力端子12a、出力端子12b及び電源端子12cを有する増幅素子12と、電源電圧Vccを所定範囲に制限して出力する電圧制限回路15と、電圧制限回路15に並列に接続されたRC直列回路16と、を含む。入力端子11aは、外部入力端子120に接続されている。出力端子11bは、入力端子12aに接続されている。出力端子12bは、外部出力端子110に接続されている。電源端子11cは、電圧制限回路15を介して外部電源端子140に接続されている。電源端子12cは、外部電源端子140に接続されている。
 これにより、前段の増幅素子11の電源端子11cには、電圧制限回路15によって制限された電源電圧Vcc1が供給されるので、複数の離散的な電圧レベルの電源電圧Vccが電力増幅器10に供給された場合の利得偏差を効率良く小さくすることができる。利得偏差が小さくなることで、高周波出力信号の品質低下を抑制することができる。また、電圧制限回路15には、RC直列回路16が並列に接続されているので、電源電圧Vcc1に発生するリンギングを抑制することができる。特に、送信開始時などの電源電圧Vcc1の立ち上がり時に発生するリンギングを抑制することができる。電力増幅器10の利得は、前段の増幅素子11の利得特性の影響が支配的である。このため、前段の増幅素子11に供給される電源電圧Vcc1に対するリンギングの発生を抑制することにより、複数の離散的な電圧レベルの電源電圧Vccが供給された場合の電源電圧Vcc1の変動を抑制することができる。よって、本実施の形態に係る電力増幅回路1によれば、複数の離散的な電圧レベルの電源電圧Vccが供給された場合の高周波出力信号の品質低下を抑制することができる。
 また、例えば、本実施の形態に係る電力増幅回路1では、電圧制限回路15は、入力端子152b及び出力端子152cを有する増幅素子152と、出力端子152cに接続された制御端子151aを有し、外部電源端子140と電源端子11cとの間に接続されたトランジスタ151と、電源端子11cと入力端子152bとの間に接続されたフィードバック回路153と、を含む。
 これにより、前段の増幅素子11の電源端子11cには、電圧制限回路15によって制限された電源電圧Vcc1が供給されるので、複数の離散的な電圧レベルの電源電圧Vccが電力増幅器10に供給された場合の利得偏差を効率良く小さくすることができる。また、電圧制限回路15には、RC直列回路16が並列に接続されているので、電源電圧Vcc1に発生するリンギングを抑制することができる。特に、送信開始時などの電源電圧Vcc1の立ち上がり時に発生するリンギングを抑制することができる。電力増幅器10の利得は、前段の増幅素子11の利得特性の影響が支配的である。このため、前段の増幅素子11に供給される電源電圧Vcc1に対するリンギングの発生を抑制することにより、複数の離散的な電圧レベルの電源電圧Vccが供給された場合の電源電圧Vcc1の変動を抑制することができる。よって、本実施の形態に係る電力増幅回路1によれば、複数の離散的な電圧レベルの電源電圧Vccが供給された場合の高周波出力信号の品質低下を抑制することができる。
 また、例えば、外部電源端子140は、単一の外部電源端子である。
 これにより、電力増幅回路1の外部接続端子の端子数を減らすことができるので、電力増幅回路1の小型化を実現することができる。また、電力増幅回路1を備える高周波モジュール6の外部接続端子の端子数を減らすことができるので、高周波モジュール6の小型化も実現することができる。
 また、本実施の形態に係る電力増幅方法は、RC直列回路16が並列接続された電圧制限回路15が、電源回路5から受けた電源電圧Vccを所定範囲に制限して増幅素子11に供給し、増幅素子11が、電圧制限回路15から供給された電源電圧Vcc1で高周波信号を増幅し、増幅素子12が、電源回路5から受けた電源電圧Vccで、増幅素子11によって増幅された高周波信号を増幅する。
 これにより、上述した電力増幅回路1と同等の効果を得ることができる。具体的には、前段の増幅素子11には、電圧制限回路15によって制限された電源電圧Vcc1が供給されるので、複数の離散的な電圧レベルの電源電圧Vccが供給された場合の利得偏差を効率良く小さくすることができる。また、電圧制限回路15には、RC直列回路16が並列に接続されているので、電源電圧Vcc1に発生するリンギングを抑制することができる。特に、送信開始時などの電源電圧Vcc1の立ち上がり時に発生するリンギングを抑制することができる。前段の増幅素子11及び後段の増幅素子12を備える電力増幅器10の利得は、前段の増幅素子11の利得特性の影響が支配的である。このため、前段の増幅素子11に供給される電源電圧Vcc1に対するリンギングの発生を抑制することにより、複数の離散的な電圧レベルの電源電圧Vccが供給された場合の電源電圧Vcc1の変動を抑制することができる。よって、本実施の形態に係る電力増幅方法によれば、複数の離散的な電圧レベルの電源電圧Vccが供給された場合の高周波出力信号の品質低下を抑制することができる。
 なお、本実施の形態において、電源電圧Vccの供給モードは、APTモードに限定されず、ETモードであってもよい。
 (実施の形態2)
 続いて、実施の形態2について説明する。
 実施の形態2では、実施の形態1と比較して、外部電源端子には電圧レベルが連続的に変化する電源電圧Vccが入力される場合がある点で相違する。すなわち、実施の形態2に係る電力増幅回路は、APTモードだけでなく、アナログETモードでも動作する。以下では、実施の形態1との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
 [2.1 電力増幅回路201及び電源回路205の回路構成]
 まず、本実施の形態に係る電力増幅回路201及び電源回路205の回路構成について、図7を用いて説明する。図7は、本実施の形態に係る電力増幅回路201及び電源回路205の回路構成図である。
 図7に示される電力増幅回路201及び電源回路205は、実施の形態1に係る通信装置7及び高周波モジュール6において、電力増幅回路1及び電源回路5の代わりに備えられる。
 [2.1.1 電源回路205の回路構成]
 まず、電源回路205の回路構成について図7を用いて説明する。
 図7に示すように、電源回路205は、電源制御回路250と、アナログETトラッカ251と、APTトラッカ252と、スイッチ253と、電源254と、を備える。
 電源制御回路250は、高周波信号の平均出力電力に基づいて、APTトラッカ252を制御することで、APTトラッカ252内で生成された複数の離散的な電圧レベルの中から電力増幅回路201で用いる電源電圧Vccの電圧レベルを選択させる。また、電源制御回路250は、BBIC4より得た高周波入力信号のエンベロープ信号に基づいて、アナログETトラッカ251を制御することで、アナログETトラッカ251で生成される電源電圧Vccの電圧レベルを連続的に変化させる。なお、電源制御回路250は、高周波入力信号の電力振幅の一次関数となるよう、アナログETトラッカ251の電力レベルを制御してもよい。また、電源制御回路250は、電力増幅回路201に入力される高周波信号のチャネル帯域幅に基づいて、スイッチ253の接続を切り替える。なお、電源制御回路250は、電源回路205が備えず、RFIC3が備えていてもよい。
 アナログETトラッカ251は、電源254の電圧に基づいて、連続的な電圧レベルの電源電圧を生成する。より具体的には、アナログETトラッカ251は、電圧レベルが可変する電圧保持回路を有し、当該電圧保持回路から電圧レベルを変化させて電源電圧を出力する。
 APTトラッカ252は、電源254の電圧に基づいて、複数の離散的な電圧レベルの電源電圧を生成する。より具体的には、APTトラッカ252は、互いに異なる電圧レベルを保持する複数の電圧保持回路を有し、当該複数の電圧保持回路から一の電圧保持回路を選択し、当該選択された一の電圧保持回路から一の電圧レベルの電源電圧を出力する。
 スイッチ253は、外部電源端子140に接続された共通端子と、アナログETトラッカ251に接続された第1選択端子と、APTトラッカ252に接続された第2選択端子とを有する。スイッチ253は、アナログETトラッカ251と外部電源端子140との接続、及び、APTトラッカ252と外部電源端子140との接続を切り替える。
 この構成により、電源回路205は、電源電圧Vccとして、電圧レベルが離散的に可変である電圧(デジタル電圧)、及び、電圧レベルが連続的に可変である電圧(アナログ電圧)のいずれか一方を選択して出力することができる。電源回路205が電源電圧Vccとして、電圧レベルが離散的に可変である電圧を出力するモードが、図3Bに示されるAPTモードである。電源回路205が電源電圧Vccとして、電圧レベルが連続的に可変である電圧を出力するモードが、図3Aに示されるアナログETモードである。
 [2.1.2 電力増幅回路201の回路構成]
 次に、電力増幅回路201の回路構成について図7を用いて説明する。
 図7に示すように、電力増幅回路201は、電力増幅器210と、PA制御回路220と、を備える。電力増幅器210は、図2に示される電力増幅器10と比較して、スイッチ17を新たに備える点が相違する。
 スイッチ17は、RC直列回路16に直列に接続された第1スイッチの一例である。図7に示すように、スイッチ17は、キャパシタ162の、抵抗161に接続されていない一端と、トランジスタ151の出力端子151cと増幅素子11の電源端子11cとを結ぶ経路と、の間に接続されている。あるいは、スイッチ17は、抵抗161の、キャパシタ162に接続されていない一端と、外部電源端子140とトランジスタ151の入力端子151bとを結ぶ経路と、の間に接続されていてもよい。スイッチ17は、例えばSPST(Single-Pole Single-Throw)型のスイッチ回路で構成される。
 スイッチ17は、RC直列回路16と電圧制限回路15との並列接続の導通及び非導通(切り離し)を制御する。具体的には、スイッチ17は、オン(導通状態)になることにより、RC直列回路16と電圧制限回路15との並列接続を導通させる。スイッチ17は、オフ(非導通状態)になることにより、RC直列回路16と電圧制限回路15との並列接続を非導通にする、すなわち、RC直列回路16を電圧制限回路15から切り離す。スイッチ17は、PA制御回路220によって制御される。
 PA制御回路220は、実施の形態1に係るPA制御回路20が行う処理に加えて、スイッチ17の導通(オン)及び非導通(オフ)の切り替えを行う。具体的な切り替え条件については、後で説明する。
 [2.2 電力増幅回路201の動作]
 続いて、電力増幅回路201の動作にについて、図8を用いて説明する。
 図8は、本実施の形態に係る電力増幅回路201の動作を示す図である。電力増幅回路201は、動作モードとして、アナログETモードとAPTモードと、を有する。図8に示すように、アナログETモードとAPTモードとは、チャネル帯域幅に基づいて切り替えられる。
 チャネル帯域幅が第1閾値より小さい場合、電力増幅回路201は、アナログETモードで動作する。第1閾値は、例えば60MHzである。チャネル帯域幅が相対的に小さい場合、図3Aに示すように、電源電圧Vccは変調波の包絡線の変化に追随することができる。これに対して、チャネル帯域幅が相対的に大きい場合には、電源電圧Vccは変調波の包絡線の変化に追随できなくなる。言い換えると、チャネル帯域幅が相対的に大きい場合には、電源電圧Vccの振幅変化は、変調波の包絡線の変化に対して遅れが生じるようになる。
 このため、本実施の形態では、チャネル帯域幅が第1閾値以上の場合、電力増幅回路201は、APTモードで動作する。APTモードでは、複数の離散的な電圧レベルの変動をスイッチの切り替えによって行うことができる。このため、スイッチの高速切り替えによって、電源電圧Vccの振幅変化を変調波の包絡線の変化に追随させることができる。
 なお、チャネル帯域幅が第1閾値に等しい場合、電力増幅回路201は、APTモードではなく、アナログETモードで動作してもよい。すなわち、チャネル帯域幅が第1閾値以下の場合にアナログETモードで動作し、チャネル帯域幅が第1閾値より大きい場合にAPTモードで動作してもよい。
 図9Aは、APTモードで動作中の電力増幅回路201の回路構成図である。APTモードでは、外部電源端子140は、電源回路5から、複数の離散的な電圧レベルに可変である電源電圧Vccを受ける。図9Aに示すように、PA制御回路220は、スイッチ17をオンする。スイッチ17が導通状態になることで、RC直列回路16と電圧制限回路15との並列接続が導通する。これにより、電力増幅回路201の回路構成を、実施の形態1に係る電力増幅回路1と同じにすることができる。したがって、APTモードでは、実施の形態1と同様に、複数の離散的な電圧レベルの電源電圧Vccが供給された場合の高周波出力信号の品質低下を抑制することができる。
 図9Bは、アナログETモードで動作中の電力増幅回路201の回路構成図である。図9Bに示すように、PA制御回路220は、電圧制限回路15の制御端子154に制御信号を送信することで、電圧制限回路15の上限値を電源電圧Vccの最大値(例えば5.0V)に設定する。これにより、電圧制限回路15が動作しない状態になり、外部電源端子140で受けた電源電圧Vccをそのまま増幅素子11の電源端子11cに供給することができる。
 図10は、アナログETモードで動作中の利得を示すグラフである。図10において、横軸は電力増幅回路201の出力電力を表し、縦軸は電力増幅回路201の利得(ゲイン)を表している。
 アナログETモードでは、エンベロープ信号((i+Q)の平方根)に基づいて電源電圧Vccが決定される。図10では、離散的な電圧レベル毎の利得特性を破線で表しているが、アナログETモードでは、この利得特性の差が理想的には十分に小さいので、利得の変動が十分に小さくなる。このため、高周波出力信号の品質低下を抑制することができる。
 また、アナログETモードでは、PA制御回路220は、スイッチ17をオフする。スイッチ17が非導通状態になることで、RC直列回路16が電圧制限回路15から切り離される。アナログETモードでは、電源電圧の急速な立ち上がりがないため、リンギングが発生しない。RC直列回路16を電源電圧Vcc1(=電源電圧Vcc)の経路から切り離すことにより、電源電圧Vcc1へ与える影響を抑制することができる。
 [2.3 効果など]
 以上のように、本実施の形態に係る電力増幅回路201では、電力増幅器210は、RC直列回路16に直列に接続されたスイッチ17を含む。
 これにより、スイッチ17の導通及び非導通を切り替えることにより、電圧制限回路15とRC直列回路16との接続関係を異ならせることができる。例えば、電圧制限回路15とRC直列回路16との並列接続を切り離すことができる。電圧制限回路15が動作しない場合にRC直列回路16を切り離すことで、電源電圧Vcc1(=電源電圧Vcc)を安定させることができる。このように、スイッチ17の導通及び非導通を制御することで、高周波出力信号の品質低下を抑制することができる。
 また、例えば、スイッチ17は、高周波信号のチャネル帯域幅が第1閾値より小さい場合に非導通状態になり、チャネル帯域幅が第1閾値より大きい場合に導通状態になる。
 これにより、チャネル帯域幅が相対的に小さい場合にはRC直列回路16を電圧制限回路15から切り離すことができるので、電源電圧Vcc1(=電源電圧Vcc)を安定させることができる。また、チャネル帯域幅が相対的に大きい場合には、RC直列回路16を電圧制限回路15に並列接続させることができるので、実施の形態1と同様に、複数の離散的な電圧レベルの電源電圧Vccが供給された場合の高周波出力信号の品質低下を抑制することができる。
 また、例えば、スイッチ17は、外部電源端子140が電源回路205から受ける電源電圧Vccが連続的に変化する電圧である場合(アナログETモード)に、非導通状態になり、外部電源端子140が電源回路205から受ける電源電圧Vccが複数の離散的な電圧レベルに可変である場合(APTモード)に、導通状態になる。
 これにより、アナログETモードの場合にはRC直列回路16を電圧制限回路15から切り離すことができるので、電源電圧Vcc1(=電源電圧Vcc)を安定させることができる。また、APTモードの場合には、RC直列回路16を電圧制限回路15に並列接続させることができるので、実施の形態1と同様に、複数の離散的な電圧レベルの電源電圧Vccが供給された場合の高周波出力信号の品質低下を抑制することができる。
 なお、本実施の形態において、電源電圧Vccの供給モードは、アナログETモード、APTモードに限定されず、アナログETモードとは異なるETモードであってもよい。
 (実施の形態3)
 続いて、実施の形態3について説明する。
 実施の形態3では、実施の形態2と比較して、RC直列回路を複数備える点が相違する。以下では、実施の形態2との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
 [3.1 電力増幅回路301の回路構成]
 まず、本実施の形態に係る電力増幅回路301の回路構成について、図11を用いて説明する。図11は、本実施の形態に係る電力増幅回路301の回路構成図である。
 図11に示される電力増幅回路301は、実施の形態2に係る通信装置7及び高周波モジュール6において、電力増幅回路201の代わりに備えられる。あるいは、電力増幅回路301は、実施の形態1に係る通信装置7及び高周波モジュール6において、電力増幅回路1の代わりに備えられてもよい。
 図11に示すように、電力増幅回路301は、電力増幅器310と、PA制御回路320と、を備える。電力増幅器310は、図2に示される電力増幅器10と比較して、RC直列回路18と、スイッチ19と、を新たに備える点が相違する。なお、スイッチ17は、実施の形態2に係るスイッチ17と同じである。
 RC直列回路18は、第2RC直列回路の一例であり、電圧制限回路15に並列に接続されている。RC直列回路18は、RCスナバ回路とも称される。
 RC直列回路18は、抵抗181と、キャパシタ182と、を含む。抵抗181とキャパシタ182とが直列に接続されている。例えば、抵抗181は、一端が外部電源端子140とトランジスタ151の入力端子151bとを結ぶ経路に接続され、他端がキャパシタ182の一端に接続されている。キャパシタ182は、他端がトランジスタ151の出力端子151cと増幅素子11の電源端子11cとを結ぶ経路に接続されている。
 RC直列回路16とRC直列回路18とは、並列に接続されている。RC直列回路18は、RC直列回路16より時定数が大きい。具体的には、RC直列回路18は、RC直列回路16よりも抵抗値及び容量値の少なくとも一方が大きい。例えば、RC直列回路18の抵抗181の抵抗値RSNB2は、RC直列回路16の抵抗161の抵抗値RSNB1より大きい。RC直列回路18のキャパシタ182の容量値CSNB2は、RC直列回路16のキャパシタ162の容量値CSNB1より大きい。
 スイッチ19は、RC直列回路18に直列に接続されている。図11に示すように、スイッチ19は、キャパシタ182の、抵抗181に接続されていない一端と、トランジスタ151の出力端子151cと増幅素子11の電源端子11cとを結ぶ経路と、の間に接続されている。あるいは、スイッチ19は、抵抗181の、キャパシタ182に接続されていない一端と、外部電源端子140とトランジスタ151の入力端子151bとを結ぶ経路と、の間に接続されていてもよい。スイッチ19は、例えばSPST型のスイッチ回路で構成される。
 スイッチ19は、導通状態になることにより、RC直列回路18と電圧制限回路15との並列接続を導通させる。スイッチ19は、非導通状態になることにより、RC直列回路18と電圧制限回路15との並列接続を非導通にする。スイッチ19は、PA制御回路320によって制御される。
 スイッチ19は、スイッチ17とともに、RC直列回路16及び18の各々と電圧制限回路15との並列接続の導通及び非導通を切り替える第2スイッチを構成している。なお、第2スイッチは、2つのスイッチ17及び19で構成される場合に限定されず、例えばSPDT型のスイッチ回路で構成されてもよい。
 PA制御回路320は、実施の形態1に係るPA制御回路20が行う処理に加えて、スイッチ17及び19の各々の導通(オン)及び非導通(オフ)の切り替えを行う。具体的な切り替え条件などについては、後で説明する。
 [3.2 電力増幅回路301の動作]
 続いて、電力増幅回路301の動作について、図12を用いて説明する。
 図12は、本実施の形態に係る電力増幅回路301の動作を示す図である。電力増幅回路301は、動作モードとして、アナログETモードとAPTモードとを有する。アナログETモードとAPTモードとの切り替えは、実施の形態2と同じである。本実施の形態では、APTモードで動作中においても、チャネル帯域幅に基づいて、その動作が切り替えられる。
 チャネル帯域幅が第2閾値未満である場合、電力増幅回路301は、時定数が大きいRC直列回路18と電圧制限回路15との並列接続を導通させる。第2閾値は、アナログETモードとAPTモードとの切り替えに利用される第1閾値より大きい閾値である。第2閾値は、例えば100MHzである。
 本実施の形態では、チャネル帯域幅が第1閾値(例えば60MHz)以上、第2閾値未満である場合に、RC直列回路18と電圧制限回路15との並列接続を導通させる。具体的には、スイッチ19が導通状態になり、スイッチ17が非導通状態になる。これにより、電圧制限回路15には、RC直列回路18が並列接続され、RC直列回路16は、並列接続されずに切り離される。
 チャネル帯域幅が相対的に小さい場合、電源電圧Vccの変動の周波数が小さい。このため、時定数が大きいRC直列回路18を並列接続させることで、リンギングを抑制することができる。
 チャネル帯域幅が第2閾値以上である場合、電力増幅回路301は、時定数が小さいRC直列回路16と電圧制限回路15との並列接続を導通させる。具体的には、スイッチ17が導通状態になり、スイッチ19が非導通状態になる。これにより、電圧制限回路15には、RC直列回路16が並列接続され、RC直列回路18は、並列接続されずに切り離される。
 チャネル帯域幅が相対的に大きい場合、電源電圧Vccの変動の周波数が大きい。このため、時定数が小さいRC直列回路16を並列接続させることで、リンギングを抑制することができる。
 なお、チャネル帯域幅が第2閾値に等しい場合、RC直列回路16ではなく、RC直列回路18と電圧制限回路15との並列接続を導通させてもよい。すなわち、チャネル帯域幅が第2閾値以下の場合にRC直列回路18と電圧制限回路15との並列接続を導通させ、チャネル帯域幅が第2閾値より大きい場合にRC直列回路16と電圧制限回路15との並列接続を導通させてもよい。
 本実施の形態では、チャネル帯域幅が第1閾値未満である場合、電力増幅回路301は、アナログETモードで動作するので、電圧制限回路15を動作させない。このとき、スイッチ17及び19の各々が非導通状態になることで、RC直列回路16及び18の各々が電圧制限回路15から切り離される。これにより、アナログETモードでは、実施の形態2と同様に、電源電圧Vcc1へ与える影響を抑制することができる。また、本実施の形態では、アナログETモードが設けられていなくてもよい。
 [3.3 変形例]
 続いて、実施の形態3の変形例について説明する。
 実施の形態3では、複数のRC直列回路を設けて接続関係を切り替えることにより、電圧制限回路15に接続されるRC直列回路の時定数を変更している。これに対して、本変形例では、抵抗値及び容量値の少なくとも一方が可変、すなわち、時定数が可変のRC直列回路を備える。
 [3.3.1 回路構成]
 図13は、本変形例に係る電力増幅回路301Aの回路構成図である。図13に示される電力増幅回路301Aは、電力増幅器310Aと、PA制御回路320Aと、を備える。電力増幅器310Aは、図11に示される電力増幅器310と比較して、RC直列回路16の代わりにRC直列回路16Aを備える点が相違する。
 RC直列回路16Aは、時定数が可変なRC直列回路である。図13に示すように、RC直列回路16Aは、可変抵抗161Aと、可変キャパシタ162Aと、を含む。可変抵抗161Aの抵抗値、及び、可変キャパシタ162Aの容量値は、PA制御回路320Aによって変更される。
 なお、RC直列回路16Aは、可変抵抗161Aと、容量値が固定のキャパシタと、を含んでもよい。あるいは、RC直列回路16Aは、抵抗値が固定の抵抗と、容量値が可変のキャパシタと、を含んでもよい。
 PA制御回路320Aは、実施の形態2に係るPA制御回路220が行う処理に加えて、RC直列回路16Aの時定数を制御する。具体的な制御内容については、以下で説明する。
 [3.3.2 動作]
 次に、電力増幅回路301Aの動作について、図14を用いて説明する。
 図14は、本変形例に係る電力増幅回路301Aの動作を示す図である。電力増幅回路301Aは、実施の形態1と同様に、アナログETモードを有さず、APTモードを有する。
 チャネル帯域幅が第3閾値未満である場合、電力増幅回路301AのRC直列回路16Aの時定数を大きくする。第3閾値は、例えば100MHzである。RC直列回路16Aは、チャネル帯域幅が100MHz未満の場合に、可変抵抗161Aの抵抗値及び可変キャパシタ162Aの容量値の少なくとも一方を大きくする。
 チャネル帯域幅が第3閾値以上である場合、電力増幅回路301AのRC直列回路16Aの時定数を小さくする。RC直列回路16Aは、チャネル帯域幅が100MHz未満の場合に、可変抵抗161Aの抵抗値及び可変キャパシタ162Aの容量値の少なくとも一方を大きくする。
 これにより、実施の形態3の場合と同様に、チャネル帯域幅の大きさに応じてリンギングを効果的に抑制することができる。
 [3.4 効果など]
 以上のように、本実施の形態に係る電力増幅回路301では、電圧制限回路15に並列に接続され、RC直列回路16より時定数が大きいRC直列回路18と、RC直列回路16及び18の各々と電圧制限回路15との並列接続の導通及び非導通を切り替えるスイッチ17及び19と、を備える。
 これにより、電圧制限回路15に並列接続されるRC直列回路をスイッチによって切り替えることができる。動作モード又はチャネル帯域幅に応じて適切なRC直列回路を選択することで、リンギングの抑制効果を高めることができる。
 また、例えば、スイッチ17及び19は、チャネル帯域幅が第2閾値より小さい場合に、時定数が大きいRC直列回路18と電圧制限回路15との並列接続を導通させ、チャネル帯域幅が第2閾値より大きい場合に、時定数が小さいRC直列回路16と電圧制限回路15との並列接続を導通させる。
 これにより、リンギングの抑制効果を高めることができる。
 なお、電圧制限回路15には、3つ以上のRC直列回路が並列接続されていてもよい。スイッチによって、3つ以上のRC直列回路から選択された一のRC直列回路と電圧制限回路15との並列接続が導通されてもよい。複数のRC直列回路が設けられている場合に、2つ以上のRC直列回路と電圧制限回路15との並列接続が同時に導通されてもよい。
 本変形例に係る電力増幅回路301Aでは、RC直列回路16Aの抵抗は、可変抵抗161Aである。
 これにより、動作モード又はチャネル帯域幅に応じてRC直列回路16Aの時定数を調整できるので、リンギングの抑制効果を高めることができる。また、可変抵抗161Aは設計が容易であるので、容易に実装することができる。
 また、例えば、RC直列回路16Aのキャパシタは、可変キャパシタ162Aである。
 これにより、動作モード又はチャネル帯域幅に応じてRC直列回路16Aの時定数を調整できるので、リンギングの抑制効果を高めることができる。
 また、例えば、RC直列回路16Aは、チャネル帯域幅が第3閾値より小さい場合に、時定数が大きくなり、チャネル帯域幅が第3閾値より大きい場合に、時定数が小さくなる。
 これにより、チャネル帯域幅に応じてRC直列回路16Aの時定数を調整できるので、リンギングの抑制効果を高めることができる。
 なお、本実施の形態において、電源電圧Vccの供給モードは、アナログETモード、APTモードに限定されず、アナログETモードとは異なるETモードであってもよい。
 (実施例)
 続いて、上述した各実施の形態及び変形例に係る高周波モジュールの実施例について説明する。
 [4.1 実施例1]
 まず、実施例1に係る高周波モジュールについて説明する。実施例1に係る高周波モジュールは、両面実装型のモジュールである。
 図15Aは、本実施例に係る高周波モジュール6Aの平面図であり、z軸正側からモジュール基板90の主面90a側及びモジュール基板90内を透視した図である。図15Bは、本実施例に係る高周波モジュール6Aの平面図であり、z軸正側からモジュール基板90の主面90b側を透視した図である。図16は、本実施例に係る高周波モジュール6Aの断面図である。図16における高周波モジュール6Aの断面は、図15A及び図15BのXVI-XVI線における断面である。
 なお、図15A、15B及び図16において、各部品の配置関係が容易に理解されるように、各部品にはそれを表す文字が付されている場合があるが、実際の各部品には、当該文字は付されていない。また、図15A、15B及び図16において、モジュール基板90に配置された複数の部品を接続する配線の図示が一部省略されている。また、図15A及び図15Bにおいて、複数の部品を覆う樹脂部材92a及び92b、並びに、樹脂部材92a及び92bの表面を覆うシールド電極層96の図示が省略されている。
 高周波モジュール6Aは、図1に示された高周波モジュール6に含まれる複数の回路部品に加えて、モジュール基板90と、樹脂部材92a及び92bと、シールド電極層96と、複数のポスト電極190と、放熱電極191と、を備える。
 モジュール基板90は、互いに対向する主面90a及び90bを有する。主面90a及び90bはそれぞれ、第1主面及び第2主面の一例である。なお、図15A及び図15Bにおいて、モジュール基板90は、平面視において、矩形状を有するが、この形状に限定されない。
 モジュール基板90としては、例えば、複数の誘電体層の積層構造を有する低温同時焼成セラミックス(LTCC:Low Temperature Co-fired Ceramics)基板若しくは高温同時焼成セラミックス(HTCC:High Temperature Co-fired Ceramics)基板、部品内蔵基板、再配線層(RDL:Redistribution Layer)を有する基板、又は、プリント基板などを用いることができるが、これらに限定されない。
 主面90a上には、集積回路192と、バイアス回路13及び14と、整合回路41及び42と、ダイプレクサ60と、デュプレクサ61及び62と、樹脂部材92aと、が配置されている。
 集積回路192は、第2集積回路の一例であり、増幅素子11及び12を含む。集積回路192内において、増幅素子11及び12は、互いにサイズが異なる。ここでは、増幅素子12のサイズは、増幅素子11のサイズよりも小さい。増幅素子のサイズは、最大利得に比例し、トランジスタの段数、セル数又はフィンガー数に依存する。したがって、サイズが異なれば、トランジスタの段数、セル数又はフィンガー数が異なる。なお、増幅素子11及び12は、同じサイズであってもよい。
 集積回路192は、ガリウムヒ素(GaAs)、シリコンゲルマニウム(SiGe)及び窒化ガリウム(GaN)のうちの少なくとも1つで構成される。なお、集積回路192は、CMOS(Complementary Metal Oxide Semiconductor)を用いて構成されてもよく、具体的にはSOI(Silicon on Insulator)プロセスにより製造されてもよい。なお、集積回路192の半導体材料は、上述した材料に限定されない。
 バイアス回路13及び14はそれぞれ、集積回路を用いて構成されている。図15A及び図16に示すように、バイアス回路13及び14は、集積回路192とは異なる集積回路を用いて構成されている。あるいは、バイアス回路13及び14は、集積回路192内に形成されていてもよい。
 整合回路41及び42は、例えば、チップインダクタ又はチップキャパシタで構成される。整合回路41又は42の一部は、モジュール基板90内に配置されたインダクタ及び/又はキャパシタを含んでもよい。
 ダイプレクサ60並びにデュプレクサ61及び62は、例えば、弾性表面波(SAW:Surface Acoustic Wave)フィルタ、バルク弾性波(BAW:Bulk Acoustic Wave)フィルタ、LC共振フィルタ、及び誘電体フィルタのいずれを用いて構成されてもよく、さらには、これらには限定されない。
 樹脂部材92aは、主面90a及び主面90a上の部品を覆っている。樹脂部材92aは、主面90a上の部品の機械強度及び耐湿性などの信頼性を確保する機能を有する。
 主面90b上には、集積回路193及び194と、複数のポスト電極190と、放熱電極191と、樹脂部材92bと、が配置されている。
 集積回路193は、第1集積回路の一例であり、PA制御回路20を含んでいる。本実施例では、集積回路193はさらに、スイッチ72と、電圧制限回路15と、RC直列回路16と、を含んでいる。集積回路193内において、PA制御回路20よりも電圧制限回路15及びRC直列回路16の方が集積回路192に近い位置に配置されている。例えば、集積回路193内において、PA制御回路20よりもRC直列回路16の抵抗161の方が集積回路192に近い位置に配置されている。集積回路193内において、PA制御回路20よりもRC直列回路16のキャパシタ162の方が集積回路192に近い位置に配置されている。
 なお、RC直列回路16に含まれる抵抗161及びキャパシタ162の一方は、集積回路193の外部に配置されていてもよい。例えば、RC直列回路16の抵抗161が集積回路193内に配置され、キャパシタ162は、主面90a又は90bに実装されたチップキャパシタであってもよい。あるいは、キャパシタ162は、モジュール基板90の表面又は内部に形成された配線パターンの一部を利用して形成されていてもよい。
 集積回路194は、低雑音増幅器30と、スイッチ71及び73を含んでいる。集積回路194よりも集積回路193の方が、集積回路192に近い位置に配置されている。
 集積回路193及び194の各々は、CMOSを用いて構成され、具体的にはSOIプロセスにより製造されている。なお、集積回路193及び194の各々は、GaAs、SiGe及びGaNのうちの少なくとも1つで構成されてもよい。
 複数のポスト電極190は、図1に示したアンテナ接続端子100、外部入力端子101、外部出力端子102、制御端子103及び外部電源端子104に加えて、グランド端子を含む複数の外部接続端子である。複数のポスト電極190の各々は、主面90bから垂直に延びており、樹脂部材92bを貫通し、その一端が樹脂部材92bの表面に達している。複数のポスト電極190は、高周波モジュール6Aのz軸負方向に配置されたマザー基板上の入出力端子及び/又はグランド端子などに接続される。
 なお、複数のポスト電極190の代わりに、複数のバンプ電極が高周波モジュール6Aに含まれてもよい。この場合、樹脂部材92bは、高周波モジュール6Aに含まれなくてもよい。
 放熱電極191は、増幅素子11及び12で発生した熱をマザー基板(図示せず)に放出するための電極である。放熱電極191の少なくとも一部は、平面視において、集積回路192の少なくとも一部と重なっている。
 樹脂部材92bは、主面90b及び主面90b上の部品を覆っている。樹脂部材92bは、主面90b上の部品の機械強度及び耐湿性などの信頼性を確保する機能を有する。
 シールド電極層96は、例えばスパッタ法により形成された金属薄膜である。シールド電極層96は、樹脂部材92aの上面及び側面と、モジュール基板90の側面と、樹脂部材92bの側面と、を覆っている。シールド電極層96は、グランド電位に設定され、外来ノイズが高周波モジュール6Aを構成する回路部品に侵入することを抑制することができる。
 なお、図15A、図15B及び図16に表された高周波モジュール6Aの部品配置は一例であり、これに限定されない。例えば、集積回路193及び194の少なくとも一方は、主面90a上に配置されてもよい。また例えば、高周波モジュール6Aは、樹脂部材92a及び92b並びにシールド電極層96を備えなくてもよい。
 以上のように、実施例1に係る高周波モジュール6Aでは、RC直列回路16の抵抗161は、電力増幅器10を制御するPA制御回路20又は電圧制限回路15を含む集積回路193の内部に設けられている。
 これにより、RC直列回路16の抵抗161を集積回路193に集積することができ、高周波モジュール6Aの小型化を図ることができる。
 また、例えば、RC直列回路16のキャパシタ162は、集積回路193の内部に設けられている。
 これにより、RC直列回路16のキャパシタ162を集積回路193に集積することができ、高周波モジュール6Aのさらなる小型化を図ることができる。
 また、例えば、高周波モジュール6Aは、主面90a及び90bを有するモジュール基板90を備える。主面90aには、増幅素子11及び12を含む集積回路192が配置されている。主面90bには、集積回路193と、外部電源端子104と、が配置されている。集積回路193は、PA制御回路20を含む。
 これにより、モジュール基板90の両面に回路部品を振り分けて配置することができるので、高周波モジュール6Aの小面積化を図ることができる。
 また、例えば、集積回路193内において、PA制御回路20よりもRC直列回路16の抵抗161の方が、集積回路192に近い位置に配置されている。
 これにより、外部電源端子140(又は外部電源端子104)と抵抗161とを結ぶ線路長を短くすることができ、電源電圧ラインにおける損失を低減することができる。
 また、例えば、集積回路193は、さらに、電圧制限回路15を含む。集積回路193内において、PA制御回路20よりも電圧制限回路15の方が、集積回路192に近い位置に配置されている。
 これにより、外部電源端子140(又は外部電源端子104)と電圧制限回路15とを結ぶ線路長を短くすることができ、電源電圧ラインにおける損失を低減することができる。
 [4.2 実施例2]
 次に、実施例2に係る高周波モジュールについて説明する。実施例2に係る高周波モジュールは、片面実装型のモジュールである。
 図17は、本実施例に係る高周波モジュール6Bの一部を示す平面図であり、z軸正側からモジュール基板90の主面90a側及びモジュール基板90内を透視した図である。図17では、高周波モジュール6Bの集積回路192の近傍を表している。
 高周波モジュール6Bは、図1に示された電力増幅回路1に含まれる複数の回路部品に加えて、モジュール基板90と、複数のパッド電極195と、を備える。
 主面90a上には、集積回路192及び196が配置されている。
 集積回路192は、第2集積回路の一例であり、増幅素子11及び12を含んでいる。集積回路192は、実施例1に係る集積回路192と実質的に同じである。
 集積回路196は、第1集積回路の一例であり、電圧制限回路15を含んでいる。また、集積回路196は、RC直列回路16を含んでいる。
 なお、RC直列回路16に含まれる抵抗161及びキャパシタ162の一方は、集積回路196の外部に配置されていてもよい。例えば、RC直列回路16の抵抗161が集積回路196内に配置され、キャパシタ162は、主面90aに実装されたチップキャパシタであってもよい。あるいは、キャパシタ162は、モジュール基板90の表面又は内部に形成された配線パターンの一部を利用して形成されていてもよい。
 高周波モジュール6Bでは、増幅素子11及び12よりもRC直列回路16の方が、外部電源端子140(外部電源端子104)に近い位置に配置されている。ここでは、電力増幅回路1の外部電源端子140と高周波モジュール6Bの外部電源端子104とが統合されている例を示している。
 例えば、図17に示すように、平面視において、外部電源端子104、抵抗161、キャパシタ162、増幅素子11の順に並んでいる。抵抗161及びキャパシタ162を含む集積回路196と、増幅素子11を含む集積回路192とは、配線197によって接続されている。配線197は、例えば、モジュール基板90の主面90aに設けられた金属配線である。配線197の一端がトランジスタ151(図2を参照)の出力端子151cであり、配線197の他端が増幅素子11の電源端子11cである。外部電源端子104、抵抗161、キャパシタ162、増幅素子11の順に並ぶことで、外部電源端子104から増幅素子11までの配線経路を短くすることができる。
 主面90b上には、複数のパッド電極195が配置されている。複数のパッド電極195は、外部電源端子140(外部電源端子104)に加えて、グランド端子を含む複数の外部接続端子である。複数のパッド電極195は、高周波モジュール6Bのz軸負方向に配置されたマザー基板上の入出力端子及び/又はグランド端子等に接続される。なお、複数のパッド電極195の代わりに、複数のバンプ電極又は複数のポスト電極が高周波モジュール6Bに含まれてもよい。
 本実施例では、RC直列回路16は、主面90aの平面視において、最小矩形領域198内に配置されている。最小矩形領域198は、外部電源端子140と集積回路192とに外接する矩形領域であって、面積が最小になる領域である。図17では、一点鎖線で最小矩形領域198を表している。なお、線の重複を避けて見やすくするため、僅かに大きく図示している。
 電圧制限回路15の少なくとも一部も最小矩形領域198内に配置されている。例えば、電圧制限回路15に含まれるトランジスタ151(図示せず)が最小矩形領域198内に配置されている。
 図17に表された高周波モジュール6Bの部品配置は一例であり、これに限定されない。例えば、高周波モジュール6Bには、樹脂部材92a及び/又は92bが含まれてもよく、シールド電極層96が含まれてもよい。
 以上のように、実施例2に係る高周波モジュール6Bは、主面90a及び90bを有するモジュール基板90を備える。主面90aには、電力増幅器10が配置されている。主面90bには、外部電源端子140(外部電源端子104)が配置されている。増幅素子11及び12よりもRC直列回路16の方が、外部電源端子140に近い位置に配置されている。
 これにより、外部電源端子140と抵抗161とを結ぶ線路長を短くすることができ、電源電圧ラインにおける損失を低減することができる。
 また、例えば、RC直列回路16は、主面90aの平面視において、外部電源端子104と、増幅素子11及び12を含む集積回路192と、に外接する最小矩形領域198内に配置されている。
 これにより、RC直列回路16と集積回路192とを近接して配置することができるので、高周波モジュール6Bの小型化を図ることができる。
 また、例えば、電圧制限回路15の少なくとも一部は、最小矩形領域198内に配置されている。
 これにより、RC直列回路16と電圧制限回路15の少なくとも一部と集積回路192とを近接して配置することができるので、高周波モジュール6Bの小型化を図ることができる。
 なお、各実施例において、複数のRC直列回路を備える場合、複数のRC直列回路が1つの集積回路内に配置されていてもよい。複数のRC直列回路の各々の抵抗のみが集積回路内に配置されていてもよい。また、複数のRC直列回路に含まれる複数の抵抗及び複数のキャパシタのうち、1つのみの抵抗及び/又はキャパシタが集積回路に配置されていていてもよく、1つのみの抵抗及び/又はキャパシタが集積回路の外部に配置されていてもよい。
 (その他)
 以上、本発明に係る電力増幅回路及び電力増幅方法について、上記の実施の形態などに基づいて説明したが、本発明は、上記の実施の形態に限定されるものではない。
 例えば、上記実施の形態に係る電力増幅回路、高周波回路及び通信装置の回路構成において、図面に開示された各回路素子及び信号経路を接続する経路の間に、別の回路素子及び配線などが挿入されてもよい。
 また、例えば、後段の増幅素子として、差動増幅器、ドハティ型増幅器又は同相増幅器などを構成する複数の増幅素子が用いられてもよい。
 また、例えば、高周波モジュールは、複数の外部電源端子を備えてもよい。電力増幅回路は、複数の外部電源端子を備えてもよい。複数の外部電源端子は、1つの電源回路に接続されてもよく、それぞれ異なる電源回路に接続されてもよい。
 例えば、電力増幅回路は、前段の増幅素子の電源端子に供給する電圧を受ける第1外部電源端子と、後段の増幅素子の電源端子に供給する電圧を受ける第2外部電源端子、とを備えてもよい。第1外部電源端子と前段の増幅素子の電源端子との間には、1つ以上のRC直列回路が並列に接続された電圧制限回路が接続されている。第2外部電源端子と後段の増幅素子の電源端子との間には、電圧制限回路が接続されていない。例えば、第2外部電源端子と後段の増幅素子の電源端子とは、直接接続されている。これにより、1つの外部電源端子からの配線を電力増幅回路内で引き回さなくてよくなるので、線路長を短くすることができる。電源電圧ラインにおける損失を低減することができる。
 その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
 本発明は、マルチバンド対応のフロントエンド部に配置される電力増幅回路又は高周波回路として、携帯電話などの通信機器に広く利用することができる。
1、201、301、301A 電力増幅回路
2 アンテナ
3 RFIC
4 BBIC
5、205 電源回路
6、6A、6B 高周波モジュール
7 通信装置
10、210、310、310A 電力増幅器
11、12、152 増幅素子
11a、12a、151b、152a、152b 入力端子
11b、12b、151c、152c 出力端子
11c、12c 電源端子
13、14 バイアス回路
15 電圧制限回路
16、16A、18 RC直列回路
17、19、71、72、73、253 スイッチ
20、220、320、320A PA制御回路
30 低雑音増幅器
41、42 整合回路
60 ダイプレクサ
60H ハイパスフィルタ
60L ローパスフィルタ
61、62 デュプレクサ
61R、62R 受信フィルタ
61T、62T 送信フィルタ
71a、71b、71c、72a、72b、72c、73a、73b、73c 端子
90 モジュール基板
90a、90b 主面
92a、92b 樹脂部材
96 シールド電極層
100 アンテナ接続端子
101、120 外部入力端子
102、110 外部出力端子
103、130 制御端子
104、140 外部電源端子
151 トランジスタ
151a、154 制御端子
153 フィードバック回路
161、181 抵抗
161A 可変抵抗
162、182 キャパシタ
162A 可変キャパシタ
190 ポスト電極
191 放熱電極
192、193、194、196 集積回路
195 パッド電極
197 配線
198 最小矩形領域
250 電源制御回路
251 アナログETトラッカ
252 APTトラッカ
254 電源

Claims (20)

  1.  外部入力端子及び外部出力端子と、
     電力増幅器と、
     前記電力増幅器に供給される電源電圧を電源回路から受ける1以上の外部電源端子と、を備え、
     前記電力増幅器は、
     第1入力端子、第1出力端子及び第1電源端子を有する第1増幅素子と、
     第2入力端子、第2出力端子及び第2電源端子を有する第2増幅素子と、
     前記電源電圧を所定範囲に制限して出力する第1回路と、
     前記第1回路に並列に接続された第1RC直列回路と、を含み、
     前記第1入力端子は、前記外部入力端子に接続されており、
     前記第1出力端子は、前記第2入力端子に接続されており、
     前記第2出力端子は、前記外部出力端子に接続されており、
     前記第1電源端子は、前記第1回路を介して前記1以上の外部電源端子に接続されており、
     前記第2電源端子は、前記1以上の外部電源端子に接続されている、
     電力増幅回路。
  2.  外部入力端子及び外部出力端子と、
     電力増幅器と、
     前記電力増幅器に供給される電源電圧を電源回路から受ける1以上の外部電源端子と、を備え、
     前記電力増幅器は、
     第1入力端子、第1出力端子及び第1電源端子を有する第1増幅素子と、
     第2入力端子、第2出力端子及び第2電源端子を有する第2増幅素子と、
     第1回路と、
     前記第1回路に並列に接続された第1RC直列回路と、を含み、
     前記第1入力端子は、前記外部入力端子に接続されており、
     前記第1出力端子は、前記第2入力端子に接続されており、
     前記第2出力端子は、前記外部出力端子に接続されており、
     前記第1電源端子は、前記第1回路を介して前記1以上の外部電源端子に接続されており、
     前記第2電源端子は、前記1以上の外部電源端子に接続されており、
     前記第1回路は、
     第3入力端子及び第3出力端子を有する第3増幅素子と、
     前記第3出力端子に接続された制御端子を有し、前記1以上の外部電源端子と前記第1電源端子との間に接続されたトランジスタと、
     前記第1電源端子と前記第3入力端子との間に接続されたフィードバック回路と、を含む、
     電力増幅回路。
  3.  前記1以上の外部電源端子は、単一の外部電源端子である、
     請求項1又は2に記載の電力増幅回路。
  4.  前記電力増幅器は、さらに、前記第1RC直列回路に直列に接続された第1スイッチを含む、
     請求項1~3のいずれか1項に記載の電力増幅回路。
  5.  前記第1スイッチは、
     高周波信号のチャネル帯域幅が第1閾値より小さい場合に非導通状態になり、
     前記チャネル帯域幅が前記第1閾値より大きい場合に導通状態になる、
     請求項4に記載の電力増幅回路。
  6.  前記第1スイッチは、
     前記1以上の外部電源端子が前記電源回路から受ける電源電圧が連続的に変化する電圧である場合に、非導通状態になり、
     前記1以上の外部電源端子が前記電源回路から受ける電源電圧が複数の離散的な電圧レベルに可変である場合に、導通状態になる、
     請求項4に記載の電力増幅回路。
  7.  前記第1回路に並列に接続され、前記第1RC直列回路より時定数が大きい第2RC直列回路と、
     前記第1RC直列回路及び前記第2RC直列回路の各々と前記第1回路との並列接続の導通及び非導通を切り替える第2スイッチと、を備える、
     請求項1~6のいずれか1項に記載の電力増幅回路。
  8.  前記第2スイッチは、
     高周波信号のチャネル帯域幅が第2閾値より小さい場合に、前記第2RC直列回路と前記第1回路との並列接続を導通させ、
     前記チャネル帯域幅が前記第2閾値より大きい場合に、前記第1RC直列回路と前記第1回路との並列接続を導通させる、
     請求項7に記載の電力増幅回路。
  9.  前記第1RC直列回路の抵抗は、可変抵抗である、
     請求項1~8のいずれか1項に記載の電力増幅回路。
  10.  前記第1RC直列回路のキャパシタは、可変キャパシタである、
     請求項1~9のいずれか1項に記載の電力増幅回路。
  11.  前記第1RC直列回路は、
     高周波信号のチャネル帯域幅が第3閾値より小さい場合に、時定数が大きくなり、
     前記チャネル帯域幅が前記第3閾値より大きい場合に、時定数が小さくなる、
     請求項9又は10に記載の電力増幅回路。
  12.  前記第1RC直列回路の抵抗は、前記電力増幅器を制御する制御回路又は前記第1回路を含む第1集積回路の内部に設けられている、
     請求項1~11のいずれか1項に記載の電力増幅回路。
  13.  前記第1RC直列回路のキャパシタは、前記第1集積回路の内部に設けられている、
     請求項12に記載の電力増幅回路。
  14.  さらに、
     第1主面、及び、当該第1主面の反対側の第2主面を有するモジュール基板を備え、
     前記第1主面には、前記第1増幅素子及び前記第2増幅素子を含む第2集積回路が配置され、
     前記第2主面には、前記第1集積回路と、前記1以上の外部電源端子と、が配置されており、
     前記第1集積回路は、前記制御回路を含む、
     請求項12又は13に記載の電力増幅回路。
  15.  前記第1集積回路内において、前記制御回路よりも前記第1RC直列回路の抵抗の方が、前記第2集積回路に近い位置に配置されている、
     請求項14に記載の電力増幅回路。
  16.  前記第1集積回路は、さらに、前記第1回路を含み、
     前記第1集積回路内において、前記制御回路よりも前記第1回路の方が、前記第2集積回路に近い位置に配置されている、
     請求項14又は15に記載の電力増幅回路。
  17.  さらに、
     第1主面、及び、当該第1主面の反対側の第2主面を有するモジュール基板を備え、
     前記第1主面には、前記電力増幅器が配置され、
     前記第2主面には、前記1以上の外部電源端子が配置され、
     前記第1増幅素子及び前記第2増幅素子よりも前記第1RC直列回路の方が、前記1以上の外部電源端子に近い位置に配置されている、
     請求項1~13のいずれか1項に記載の電力増幅回路。
  18.  前記第1RC直列回路は、前記第1主面の平面視において、前記1以上の外部電源端子と、前記第1増幅素子及び前記第2増幅素子を含む第2集積回路と、に外接する最小矩形領域内に配置されている、
     請求項17に記載の電力増幅回路。
  19.  前記第1回路の少なくとも一部は、前記最小矩形領域内に配置されている、
     請求項18に記載の電力増幅回路。
  20.  RC直列回路が並列接続された第1回路が、電源回路から受けた電源電圧を所定範囲に制限して第1増幅素子に供給し、
     前記第1増幅素子が、前記第1回路から供給された電源電圧で高周波信号を増幅し、
     第2増幅素子が、前記電源回路から受けた電源電圧で、前記第1増幅素子によって増幅された高周波信号を増幅する、
     電力増幅方法。
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