JP2019220873A - 電力増幅回路 - Google Patents

Abstract

【課題】ゲイン特性の周波数偏差を抑制することができる電力増幅回路を提供する。【解決手段】電力増幅回路１００は、ベース又はゲートが信号線路に接続され、エミッタ又はソースが第１導電体Ｂ１を通じて接地され、信号線路からベース又はゲートに供給される入力信号を増幅して、コレクタ又はドレインから増幅信号を出力する第１トランジスタ１０と、第１トランジスタの前段において、信号線路から分岐されるように一端が信号線路に接続され、他端が第２導電体Ｂ３を通じて接地される第１素子Ｌ１と、一端が第１トランジスタのエミッタ又はソースと第１導電体との接続点に接続され、他端が第１素子と第２導電体との接続点に接続された第１キャパシタＣ１と、を備える。【選択図】図１

Description

本発明は、電力増幅回路に関する。

携帯電話等の移動体通信機においては、トランジスタを用いた電力増幅回路が搭載されている。このような電力増幅回路においては、入力端子と増幅器との間や、増幅器と増幅器の間に、インピーダンスを整合させる整合回路が設けられることが多い。例えば特許文献１には、直列に接続された２つのキャパシタと、当該２つのキャパシタの間と接地との間に接続されたインダクタと、を備える整合回路が開示されている。

特開２０１５−４６８５８号公報

このような電力増幅回路では、増幅される信号の周波数に依らずゲインが一定であることが望まれる。しかしながら、特許文献１に開示される電力増幅回路では、例えばＧＨｚ帯程度の比較的高い周波数帯域の信号において、周波数の相違によりゲイン特性に偏差が生じ得るという問題がある。

本発明は、かかる事情に鑑みてなされたものであり、ゲイン特性の周波数偏差を抑制することができる電力増幅回路を提供することを目的とする。

かかる目的を達成するため、本発明の一側面に係る電力増幅回路は、ベース又はゲートが信号線路に接続され、エミッタ又はソースが第１導電体を通じて接地され、信号線路からベース又はゲートに供給される入力信号を増幅して、コレクタ又はドレインから増幅信号を出力する第１トランジスタと、第１トランジスタの前段において、信号線路から分岐されるように一端が信号線路に接続され、他端が第２導電体を通じて接地される第１素子と、一端が第１トランジスタのエミッタ又はソースと第１導電体との接続点に接続され、他端が第１素子と第２導電体との接続点に接続された第１キャパシタと、を備える。

本発明によれば、ゲイン特性の周波数偏差を抑制することができる電力増幅回路を提供することができる。

本発明の一実施形態に係る電力増幅回路の構成例を示す図である。 本実施形態及び比較例に係る電力増幅回路におけるゲインの周波数特性のシミュレーション結果を示すグラフである。 本実施形態及び比較例に係る電力増幅回路におけるＰ２ｄＢのシミュレーション結果を示すグラフである。 キャパシタＣ１のキャパシタンス値とゲインとの関係を示すグラフである。 キャパシタＣ１をインピーダンスにより表現した場合におけるインピーダンス値とゲインとの関係を示すグラフである。 ビアホールを備えた電力増幅回路及び比較例に係る電力増幅回路におけるゲインの周波数特性のシミュレーション結果を示すグラフである。

以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の一実施形態に係る電力増幅回路の構成例を示す図である。図１に示される電力増幅回路１００は、例えば、携帯電話等の移動体通信機に搭載され、基地局に送信される無線周波数（ＲＦ：Ｒａｄｉｏ−Ｆｒｅｑｕｅｎｃｙ）信号の電力を増幅するために用いられる。電力増幅回路１００は、例えば、２Ｇ（第２世代移動通信システム）、３Ｇ（第３世代移動通信システム）、４Ｇ（第４世代移動通信システム）、５Ｇ（第５世代移動通信システム）、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）−ＦＤＤ（Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）、ＬＴＥ−ＴＤＤ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）、ＬＴＥ−Ａｄｖａｎｃｅｄ、及びＬＴＥ−Ａｄｖａｎｃｅｄ Ｐｒｏ等の通信規格の送信信号を増幅する。ＲＦ信号の周波数は、例えば数百ＭＨｚ〜数十ＧＨｚ程度である。なお、電力増幅回路１００が増幅する信号の通信規格及び周波数はこれらに限られない。

本実施形態において、電力増幅回路１００は、例えば、増幅器１０，１１、整合回路２０，２１、バイアス回路３０，３１、キャパシタＣ１、及びバンプＢ１〜Ｂ３を備える。

電力増幅回路１００は、２段階でＲＦ信号の電力を増幅する。具体的に、初段（ドライブ段）の増幅器１０は、入力端子Ｔ１から信号線路Ｗ１を経由して入力される入力信号ＲＦｉｎを増幅して、増幅信号ＲＦｏｕｔ１を出力する。後段（パワー段）の増幅器１１は、初段の増幅器１０から出力される増幅信号ＲＦｏｕｔ１を増幅して、増幅信号ＲＦｏｕｔ２を出力する。本実施形態において、増幅器１０，１１は、それぞれヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタＴｒ１，Ｔｒ２により構成される。なお、増幅器１０，１１は、ＨＢＴに代えて電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）により構成されてもよい。この場合、以下に説明するコレクタ、ベース、エミッタを、それぞれ、ドレイン、ゲート、ソースに読み替えればよい。

トランジスタＴｒ１（第１トランジスタ）は、コレクタに電源端子Ｔ２から電源電圧Ｖｃｃが供給され、ベースが信号線路Ｗ１に接続されるとともに入力端子Ｔ１から入力信号ＲＦｉｎが供給され、エミッタがバンプＢ１を経由して接地される。また、トランジスタＴｒ１のベースには、バイアス回路３０からバイアス電流又は電圧が供給される。これにより、トランジスタＴｒ１のコレクタから入力信号ＲＦｉｎを増幅した増幅信号ＲＦｏｕｔ１が出力される。なお、トランジスタＴｒ１のゲインは、バイアス回路３０から供給されるバイアス電流又は電圧により制御されてもよい。

トランジスタＴｒ２（第２トランジスタ）は、コレクタに電源端子Ｔ３から電源電圧Ｖｃｃが供給され、ベースにトランジスタＴｒ１のコレクタから整合回路２１を経由して増幅信号ＲＦｏｕｔ２が供給され、エミッタがバンプＢ２を経由して接地される。また、トランジスタＴｒ２のベースには、バイアス回路３１からバイアス電流又は電圧が供給される。これにより、トランジスタＴｒ２のコレクタから増幅信号ＲＦｏｕｔ１を増幅した増幅信号ＲＦｏｕｔ２が出力される。なお、トランジスタＴｒ２のゲインは、バイアス回路３１から供給されるバイアス電流又は電圧により制御されてもよい。

整合回路２０（ＭＮ：Ｍａｔｃｈｉｎｇ Ｎｅｔｗｏｒｋ）は、初段の増幅器１０の前段に設けられ、整合回路２０の前段に設けられる回路（不図示）のインピーダンスと増幅器１０のインピーダンスを整合させる。整合回路２１は、初段の増幅器１０と後段の増幅器１１の間に設けられ、増幅器１０のインピーダンスと増幅器１１のインピーダンスを整合させる。

本実施形態において、整合回路２０は、一例として２つのキャパシタＣ２，Ｃ３と１つのインダクタＬ１を含むＴ型のフィルタ回路により構成される。具体的に、キャパシタＣ２（第２キャパシタ）とキャパシタＣ３（第３キャパシタ）は、入力信号ＲＦｉｎが供給される信号線路Ｗ１に直列接続される。インダクタＬ１（第１素子）は、一端がキャパシタＣ２とキャパシタＣ３の接続点に接続され、他端がバンプＢ３を経由して接地される。すなわち、インダクタＬ１は、信号線路Ｗ１から分岐されるように、当該信号線路Ｗ１に接続されている。なお、整合回路２１については、整合回路２０と同様の構成とすることができるため、説明を省略する。

本実施形態では、トランジスタＴｒ１，Ｔｒ２と整合回路２０，２１がいずれもＨＢＴプロセスによる半導体チップ４０に形成される。当該半導体チップ４０は、いわゆるフリップチップ構造により基板（不図示）に実装される。このとき、トランジスタＴｒ１のエミッタ、トランジスタＴｒ２のエミッタ、及び整合回路２０におけるインダクタＬ１の他端は、それぞれ、バンプＢ１〜Ｂ３により基板（不図示）に設けられた接地部と電気的に接続される。すなわち、バンプＢ１，Ｂ３は、それぞれ、トランジスタＴｒ１のエミッタ及びインダクタＬ１の他端を基板の接地部に電気的に接続するための第１導電体及び第２導電体の一具体例である。なお、基板の接地部とは、基板に形成される電極のうち基準電位（例えば、接地電位）が供給される電極である。図１では、バンプＢ１〜Ｂ３及び当該バンプＢ１〜Ｂ３に至るまでの半導体チップ４０上の配線やビア等がインダクタンス成分を有することが模擬的に示されている。バンプの構造は特に限定されないが、例えばカッパーピラーバンプであってよい。

キャパシタＣ１（第１キャパシタ）は、一端がトランジスタＴｒ１のエミッタ（すなわち、トランジスタＴｒ１のエミッタとバンプＢ１の接続点）に接続され、他端が整合回路２０に含まれるインダクタＬ１の他端（すなわち、インダクタＬ１とバンプＢ３との接続点）に接続される。キャパシタＣ１は、例えば半導体チップ４０に形成され、トランジスタＴｒ１のエミッタからベースへと信号をフィードバックさせる機能を有する。具体的には、トランジスタＴｒ１のエミッタを流れる増幅信号ＲＦｏｕｔ１の一部が、キャパシタＣ１、インダクタＬ１及びキャパシタＣ３を順に経由して、トランジスタＴｒ１のベースにフィードバックされる。これにより、以下の効果を奏する。

すなわち、仮に電力増幅回路１００がキャパシタＣ１を備えないとすると、例えば入力信号ＲＦｉｎの周波数の上昇に伴ってゲインが低下することにより、ゲイン特性の周波数偏差が生じ得る。この点、本実施形態によると、キャパシタＣ１を経由して、トランジスタＴｒ１のエミッタからベースへと信号がフィードバックされる。これにより、増幅信号ＲＦｏｕｔ１の一部が入力信号として再びトランジスタＴｒ１に供給されることとなる。従って、入力信号ＲＦｉｎの周波数が上昇しても、ゲインの低下を抑制することができ、結果としてゲイン特性の周波数偏差を抑制することができる。

また、キャパシタＣ１のキャパシタンス値を調整することにより、トランジスタＴｒ１におけるフィードバック量を調整し、ゲイン特性を制御することができる。

なお、電力増幅回路１００においては、初段の増幅器１０にキャパシタＣ１が設けられているが、後段の増幅器１１にキャパシタＣ１に相当する素子が設けられることを除外する意図ではない。例えば、初段に加えて、又は初段に代えて、後段の増幅器１１にキャパシタＣ１に相当する素子が設けられていてもよい。

また、電力増幅回路は、２段に限られず３段以上の増幅器を備えていてもよい。電力増幅回路が例えば３段の増幅器を備える場合、キャパシタＣ１を備えなくともゲイン特性の周波数偏差を抑制し得る。しかしながら、３段構成の場合、２段構成に比べて消費電流が増加し得る。すなわち、電力増幅回路１００に２段構成を採用することにより、３段構成に比べて、消費電流の増加を回避しつつゲイン特性の周波数偏差を抑制することができる。

また、整合回路２０は、図１に示されるＣ−Ｌ−ＣのＴ型フィルタ回路に限られず、Ｃ−Ｌ−ＣのＴ型フィルタ回路に代えて、例えばＬ−Ｃ−ＬのＴ型フィルタ回路や、Ｃ−Ｌ−Ｃ又はＬ−Ｃ−Ｌのπ型フィルタ回路によって構成されていてもよい。整合回路２０がこれらのフィルタ回路により構成される場合、信号線路Ｗ１から分岐されるように接続される素子（例えば、Ｌ−Ｃ−ＬのＴ型フィルタ回路であれば、キャパシタ）が、上述のインダクタＬ１と同様にバンプを経由して基板の接地部に接続され、当該素子と当該バンプとの間にキャパシタＣ１の他端が接続されてもよい。

図２は、本実施形態及び比較例に係る電力増幅回路におけるゲインの周波数特性のシミュレーション結果を示すグラフである。具体的に、本実施形態に係る電力増幅回路とは、図１に示されるとおり、初段の増幅器１０にはキャパシタＣ１が設けられ、後段の増幅器１１にはキャパシタＣ１が設けられない構成である。他方、比較例に係る電力増幅回路とは、初段の増幅器及び後段の増幅器ともにキャパシタＣ１が設けられない構成である。なお、本実施形態においては、キャパシタＣ１のキャパシタンス値を０．０ｐＦ（比較例）、１．２ｐＦ、１．６ｐＦ、２．４ｐＦとした場合の結果が示されている。同図に示されるグラフにおいて、横軸は入力信号の周波数（Ｈｚ）を示し、縦軸は電力増幅回路のゲイン（ｄＢ）を示し、３．４ＧＨｚ〜３．７ＧＨｚが増幅の対象となる信号の周波数帯域であるとする。

まず、比較例に係る電力増幅回路のゲインは、入力信号が３．４ＧＨｚのときに３２ｄＢ程度であるが、入力信号の周波数の上昇に伴って低下し、３．７ＧＨｚのときに３１ｄＢ程度となっている。すなわち、比較例に係る電力増幅回路によると、周波数帯域内においてゲインにバラつきが生じ、ゲイン特性の周波数偏差が生じていることが分かる。他方、電力増幅回路１００では、キャパシタＣ１がいずれのキャパシタンス値であっても、比較例に比べて周波数の上昇に伴うゲインの低下の程度が抑制されていることが分かる。また、キャパシタＣ１のキャパシタンス値が大きいほどゲインの低下の程度が少なく、例えばキャパシタンス値が２．４ｐＦの場合、３．７ＧＨｚであってもゲインは３２ｄＢの近傍に維持されている。すなわち、電力増幅回路１００によると、比較例に比べてゲイン特性の周波数偏差を抑制することができると言える。

図３は、本実施形態及び比較例に係る電力増幅回路における２ｄＢゲイン圧縮点（いわゆるＰ２ｄＢ）のシミュレーション結果を示すグラフである。同図に示されるグラフにおいて、横軸は周波数（Ｈｚ）を示し、縦軸はＰ２ｄＢ（ｄＢ）を示す。なお、図３は、図２に示されるシミュレーションに比べて、出力電力が大きい場合におけるシミュレーションの算出結果を示す。

図３に示されるように、比較例に係る電力増幅回路では、周波数が３．４ＧＨｚのときにＰ２ｄＢが３０．４ｄＢ程度であるが、３．７ＧＨｚのときには２９ｄＢ程度まで低下している。他方、本実施形態に係る電力増幅回路１００によると、周波数が３．４ＧＨｚ及び３．６ＧＨｚともＰ２ｄＢは３０．６ｄＢ程度を維持しており、３．７ＧＨｚにおいてやや低下するものの、３０ｄＢ程度に留まっている。このことから、電力増幅回路１００によると、出力電力が比較的大きくても、比較例に比べてゲイン特性の周波数偏差を抑制することができると言える。

なお、キャパシタＣ１のキャパシタンス値は、過度に小さければフィードバック量が減少し、キャパシタＣ１を設ける効果が薄れるが、過度に大きければフィードバック量が増大し、トランジスタＴｒ１の発振を招くおそれがある。従って、キャパシタＣ１のキャパシタンス値は、適切な範囲内とすることが好ましい。この点について、図４及び図５を参照しつつ説明する。

図４は、キャパシタＣ１のキャパシタンス値とゲインとの関係を示すグラフである。具体的に、同図は、電力増幅回路１００において、入力信号ＲＦｉｎの周波数を３．４ＧＨｚ、３．６ＧＨｚ、３．７ＧＨｚとし、キャパシタＣ１のキャパシタンス値を０．０ｐＦ（比較例）、２．４ｐＦ、３．９ｐＦ，５．４ｐＦとした場合におけるゲインの算出結果を示す。同図に示されるグラフにおいて、横軸はキャパシタＣ１のキャパシタンス値（ｐＦ）を示し、縦軸はゲイン（ｄＢ）を示す。

図４に示されるように、キャパシタＣ１のキャパシタンス値が０．０ｐＦから増加するに伴いゲインも上昇する。しかしながら、例えば当該キャパシタンス値が４．０ｐＦを超えると、特に周波数が３．７ＧＨｚの場合にゲインが低下し始める。従って、キャパシタＣ１のキャパシタンス値は、２．０ｐＦ〜４．０ｐＦ程度とすることが好ましい。

図５は、図４に示されるシミュレーションにおいて、キャパシタＣ１をインピーダンスにより表現した場合におけるインピーダンス値とゲインとの関係を示すグラフである。なお、キャパシタＣ１のインピーダンス値Ｚは、Ｚ＝１／２πｆＣ（ｆ：周波数、Ｃ：キャパシタンス値）により求められる。図５に示されるグラフにおいて、横軸はキャパシタＣ１のインピーダンス値（−ｊΩ）を示し、縦軸はゲイン（ｄＢ）を示す。

図５に示されるように、キャパシタＣ１をインピーダンスにより表現すると、インピーダンス値が−１０ｊΩ〜−２０ｊΩ程度である場合に、ゲイン特性が３２ｄＢ〜３４ｄＢ程度の範囲内に留まり、好ましいことが分かる。

なお、上述の実施形態においては、半導体チップ４０がフリップチップ構造により基板に実装される例について説明したが、これに代えて、半導体チップ４０はいわゆるワイヤボンディング構造により基板に実装されてもよい。この場合、トランジスタＴｒ１のエミッタとインダクタＬ１の他端は、それぞれ、バンプＢ１，Ｂ３に代えて、半導体基板に形成されたビアホールによって基板の接地部と電気的に接続されていてもよい。すなわち、これらのビアホールもまた、第１導電体及び第２導電体の一具体例である。このような構成であっても、上述の実施形態と同様の効果を奏する。

図６は、電力増幅回路１００が備える構成のうち、バンプＢ１，Ｂ３に代えてビアホールを備えた電力増幅回路及び比較例に係る電力増幅回路におけるゲインの周波数特性のシミュレーション結果を示すグラフである。具体的に、図６は、入力信号ＲＦｉｎの周波数を３．２ＧＨｚ〜４．０ＧＨｚとし、キャパシタＣ１のキャパシタンス値を０．０ｐＦ（比較例）、２．４ｐＦ、３．９ｐＦとした場合におけるゲインの算出結果を示す。また、図６に示されるグラフにおいて、横軸は周波数（ＧＨｚ）を示し、縦軸はゲイン（ｄＢ）を示す。

図６から、ワイヤボンディング構造であっても、比較例に係る電力増幅回路に比べて、３．４ＧＨｚ〜３．７ＧＨｚの周波数帯域におけるゲイン特性の周波数偏差が抑制されていることが分かる。なお、トランジスタＴｒ１のエミッタ及びインダクタＬ１の他端を基板の接地部に接続する導電体は、バンプ又はビアホールに限られず、ワイヤ等の他の導電性材料であってもよい。

以上、本発明の例示的な実施形態について説明した。電力増幅回路１００は、ベース又はゲートが信号線路Ｗ１に接続され、エミッタ又はソースがバンプＢ１を通じて接地され、信号線路Ｗ１からベース又はゲートに供給される入力信号ＲＦｉｎを増幅して、コレクタ又はドレインから増幅信号ＲＦｏｕｔ１を出力するトランジスタＴｒ１と、トランジスタＴｒ１の前段において、信号線路Ｗ１から分岐されるように一端が信号線路Ｗ１に接続され、他端がバンプＢ３を通じて接地されるインダクタＬ１と、一端がトランジスタＴｒ１のエミッタ又はソースとバンプＢ１との接続点に接続され、他端がインダクタＬ１とバンプＢ３との接続点に接続されたキャパシタＣ１と、を備える。これにより、キャパシタＣ１を経由して、トランジスタＴｒ１のエミッタからベースへと信号がフィードバックされる。従って、入力信号ＲＦｉｎの周波数が上昇しても、ゲインの低下を抑制することができ、ゲイン特性の周波数偏差を抑制することができる。

また、電力増幅回路１００では、バンプＢ１，Ｂ３に代えて、ビアホールによりトランジスタＴｒ１のエミッタとインダクタＬ１の他端が接地されてもよい。

また、電力増幅回路１００において、整合回路２０の構成は特に限定されないが、例えば信号線路Ｗ１に直列接続されたキャパシタＣ２及びキャパシタＣ３と、一端がキャパシタＣ２とキャパシタＣ３との接続点に接続されたインダクタを含んでいてもよい。

また、電力増幅回路１００は、トランジスタＴｒ１の後段に設けられたトランジスタＴｒ２を備え、トランジスタＴｒ１にはキャパシタＣ１が接続されるが、トランジスタＴｒ２にはキャパシタＣ１に相当する素子が接続されない。これにより、キャパシタＣ１を接続する際の位相等のばらつきの影響を抑制することができる。

以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。

１００…電力増幅回路、１０，１１…増幅器、２０，２１…整合回路、３０，３１…バイアス回路、４０…半導体チップ、Ｔｒ１，Ｔｒ２…トランジスタ、Ｃ１〜Ｃ３…キャパシタ、Ｌ１…インダクタ、Ｔ１…入力端子、Ｔ２，Ｔ３…電源端子、Ｂ１〜Ｂ３…バンプ

Claims (5)

1. ベース又はゲートが信号線路に接続され、エミッタ又はソースが第１導電体を通じて接地され、前記信号線路から前記ベース又はゲートに供給される入力信号を増幅して、コレクタ又はドレインから増幅信号を出力する第１トランジスタと、
   前記第１トランジスタの前段において、前記信号線路から分岐されるように一端が前記信号線路に接続され、他端が第２導電体を通じて接地される第１素子と、
   一端が前記第１トランジスタのエミッタ又はソースと前記第１導電体との接続点に接続され、他端が前記第１素子と前記第２導電体との接続点に接続された第１キャパシタと、
   を備える、電力増幅回路。
2. 前記第１導電体は、前記第１トランジスタのエミッタ又はソースを基板に設けられた接地部に電気的に接続するバンプを含み、
   前記第２導電体は、前記第１素子の前記他端を前記接地部に電気的に接続するバンプを含む、
   請求項１に記載の電力増幅回路。
3. 前記第１導電体は、前記第１トランジスタのエミッタ又はソースを基板に設けられた接地部に電気的に接続するビアホールを含み、
   前記第２導電体は、前記第１素子の前記他端を前記接地部に電気的に接続するビアホールを含む、
   請求項１に記載の電力増幅回路。
4. 前記第１トランジスタの前段において、前記信号線路に直列接続された第２キャパシタ及び第３キャパシタをさらに備え、
   前記第１素子は、一端が前記第１キャパシタと前記第２キャパシタとの接続点に接続されたインダクタを含む、
   請求項１から３のいずれか一項に記載の電力増幅回路。
5. 前記第１トランジスタの後段に設けられた第２トランジスタをさらに備える、
   請求項１から４のいずれか一項に記載の電力増幅回路。