WO2021181751A1 - 電力増幅回路、高周波回路、及び通信装置 - Google Patents

電力増幅回路、高周波回路、及び通信装置 Download PDF

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健二 田原
佑介 田中
義明 祐森
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株式会社村田製作所
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Definitions

  • the present invention generally relates to a power amplifier circuit, a high frequency circuit, and a communication device. More specifically, the present invention includes a power amplifier circuit that power-amplifies a high frequency signal, a high frequency circuit including the power amplifier circuit, and a communication device including the high frequency circuit. Regarding.
  • an RF power amplifier including a driver stage amplifier, a first RF amplifier, a second RF amplifier, and a DC voltage converter is known (see, for example, Patent Document 1).
  • the driver stage amplifier, the first RF amplifier, the second RF amplifier, and the DC voltage converter are driven by an external power supply voltage supplied from the outside of the RF power amplifier. It is said to be operational.
  • the output signal generated from the output terminal of the driver stage amplifier can be supplied to the input terminal of the first RF amplifier and the input terminal of the second RF amplifier.
  • the DC voltage converter can generate an operating power supply voltage lower than the external power supply voltage, and the operating power supply voltage is used as the output terminal of the second RF amplifier. It is said that it can be supplied to.
  • An external power supply voltage supplied from the outside of the RF power amplifier can be supplied to the output terminal of the first RF amplifier without going through a DC voltage converter.
  • Each of the driver stage amplifier, the first RF amplifier, and the second RF amplifier is composed of either a field effect transistor or a bipolar transistor.
  • the RF power amplifier described in Patent Document 1 has a problem that the current flowing through the transistor (field effect transistor or bipolar transistor) of the second RF amplifier is large when operating at low output power (at low power). there were.
  • An object of the present invention is to provide a power amplifier circuit, a high frequency circuit, and a communication device capable of suppressing a current flowing through a transistor of a final stage amplifier.
  • the power amplification circuit power-amplifies a high-frequency signal.
  • the power amplifier circuit includes a drive stage amplifier, a final stage amplifier, a power supply terminal, a first voltage control circuit, and a second voltage control circuit.
  • the drive stage amplifier includes a first transistor.
  • the first transistor has a first input terminal, a first output terminal, and a first ground terminal.
  • the final stage amplifier includes a second transistor.
  • the second transistor has a second input terminal, a second output terminal, and a second ground terminal.
  • the second input terminal is connected to the first output terminal.
  • the first voltage control circuit is connected between the power supply terminal and the first output terminal.
  • the first voltage control circuit controls the first power supply voltage applied to the first transistor.
  • the second voltage control circuit is a circuit different from the first voltage control circuit and is connected between the power supply terminal and the second output terminal.
  • the second voltage control circuit controls the second power supply voltage applied to the second transistor.
  • the high frequency circuit includes the power amplifier circuit and a filter.
  • the filter passes the high frequency signal that is power amplified by the power amplifier circuit and output from the power amplifier circuit.
  • the communication device includes the high frequency circuit and the signal processing circuit.
  • the signal processing circuit outputs a high frequency signal to the power amplifier circuit.
  • the power amplifier circuit, high frequency circuit, and communication device can suppress the current flowing through the second transistor of the final stage amplifier.
  • FIG. 1 is a circuit diagram of a power amplifier circuit according to the first embodiment.
  • FIG. 2 is a circuit diagram of a communication device including the same power amplifier circuit.
  • FIG. 3 is a circuit diagram of the first voltage control circuit in the same power amplifier circuit.
  • FIG. 4 is a circuit diagram of a second voltage control circuit in the same power amplifier circuit.
  • FIG. 5 is a circuit diagram of a bias circuit in the same power amplifier circuit.
  • FIG. 6 is a characteristic diagram showing the relationship between the control voltage and the idle current with respect to the power amplifier circuit of the same.
  • FIG. 7 is a characteristic diagram showing the relationship between the control voltage, the output power, and the collector current with respect to the power amplifier circuit of the same.
  • FIG. 1 is a circuit diagram of a power amplifier circuit according to the first embodiment.
  • FIG. 2 is a circuit diagram of a communication device including the same power amplifier circuit.
  • FIG. 3 is a circuit diagram of the first voltage control circuit in the same power amplifier circuit.
  • FIG. 4 is
  • FIG. 8 is a characteristic diagram showing the relationship between the control voltage and the idle current with respect to the power amplifier circuit according to the comparative example of the first embodiment.
  • FIG. 9 is a characteristic diagram showing the relationship between the control voltage, the output power, and the collector current with respect to the power amplifier circuit of the same.
  • FIG. 10 is a circuit diagram showing another configuration example of the second voltage control circuit of the power amplifier circuit according to the first embodiment.
  • FIG. 11 is a circuit diagram showing another configuration example of the first voltage control circuit of the power amplifier circuit according to the first embodiment.
  • FIG. 12 is a circuit diagram of the power amplifier circuit according to the second embodiment.
  • FIG. 13 is a circuit diagram of the power amplifier circuit according to the third embodiment.
  • FIG. 14 is a circuit diagram of the power amplifier circuit according to the fourth embodiment.
  • the high frequency circuit 100 including the power amplifier circuit 10 is, for example, a communication device. Used for 300.
  • the communication device 300 is, for example, a mobile phone (for example, a smartphone), but is not limited to this, and may be, for example, a wearable terminal (for example, a smart watch).
  • the high frequency circuit 100 is, for example, a circuit capable of supporting 4G (4th generation mobile communication) standard and 5G (5th generation mobile communication) standard.
  • the 4G standard is, for example, a 3GPP LTE (Long Term Evolution) standard.
  • the 5G standard is, for example, 5G NR (New Radio).
  • the high frequency circuit 100 may be a circuit capable of supporting carrier aggregation and dual connectivity.
  • the high frequency circuit 100 is configured so that, for example, the high frequency signal (transmission signal) input from the signal processing circuit 301 can be amplified and output to the antenna 310.
  • the signal processing circuit 301 is not a component of the high frequency circuit 100, but a component of the communication device 300 including the high frequency circuit 100.
  • the high frequency circuit 100 is controlled by, for example, the signal processing circuit 301 included in the communication device 300.
  • the high-frequency circuit 100 includes a power amplifier circuit 10, an output matching circuit 101, a first switch 102, a filter 103, a second switch 104, an antenna terminal 105, a high-frequency signal input terminal 106, and a power supply terminal 111. , Equipped with.
  • the power amplifier circuit 10 amplifies and outputs an input signal from the signal processing circuit 301, for example.
  • the input signal is a high frequency signal (transmission signal) in a predetermined frequency band.
  • the predetermined frequency band includes, for example, a plurality of communication bands different from each other.
  • the power amplifier circuit 10 includes a drive stage amplifier 1, a final stage amplifier 3, a power supply terminal T3, a first voltage control circuit 4, and a second voltage control circuit 5. .. Further, the power amplifier circuit 10 further includes an intermediate stage amplifier 2 connected between the drive stage amplifier 1 and the final stage amplifier 3. Further, the power amplifier circuit 10 further includes a third voltage control circuit 6.
  • the drive stage amplifier 1 includes a first transistor Q1.
  • the final stage amplifier 3 includes the second transistor Q3.
  • the intermediate stage amplifier 2 includes a third transistor Q2.
  • the first voltage control circuit 4 controls the first power supply voltage Vcc1 applied to the first transistor Q1.
  • the second voltage control circuit 5 controls the second power supply voltage Vcc2 applied to the second transistor Q3.
  • the third voltage control circuit 6 controls the third power supply voltage Vcc3 applied to the third transistor Q2.
  • the power amplifier circuit 10 includes a first bias circuit 7, a second bias circuit 9, and a third bias circuit 8.
  • the first bias circuit 7 is connected to the first transistor Q1 of the drive stage amplifier 1.
  • the second bias circuit 9 is connected to the second transistor Q3 of the final stage amplifier 3.
  • the third bias circuit 8 is connected to the third transistor Q2 of the intermediate stage amplifier 2.
  • the output matching circuit 101 is provided in the signal path between the power amplifier circuit 10 and the first switch 102.
  • the output matching circuit 101 is a circuit for impedance matching between the power amplifier circuit 10 and the filter 103.
  • the output matching circuit 101 is composed of, for example, one inductor, but is not limited to this, and may include, for example, a plurality of inductors and a plurality of capacitors.
  • the first switch 102 is provided between the output matching circuit 101 and the filter 103.
  • the first switch 102 has a common terminal and a plurality of selection terminals.
  • the common terminal of the first switch 102 is connected to the power amplifier circuit 10 via the output matching circuit 101.
  • One of the plurality of selection terminals of the first switch 102 is connected to the filter 103.
  • the first switch 102 is, for example, a switch capable of connecting at least one or more of a plurality of selection terminals to a common terminal.
  • the first switch 102 is, for example, a switch capable of one-to-one and one-to-many connections.
  • the first switch 102 is a switch capable of switching signal paths for a plurality of transmission signals having different communication bands from each other.
  • the first switch 102 switches the connection state between the common terminal and the plurality of selection terminals according to, for example, a control signal input from the signal processing circuit 301.
  • the first switch 102 is, for example, a switch IC (Integrated Circuit).
  • the first switch 102 may be configured to switch the connection state between the common terminal and the plurality of selection terminals according to, for example, a digital control signal input from the signal processing circuit 301.
  • the filter 103 is a filter whose pass band is the transmission band of one communication band (for example, Band 3) among the above-mentioned plurality of communication bands.
  • the filter 103 is, for example, a one-chip elastic wave filter, and each of a plurality of series arm resonators and a plurality of parallel arm resonators is composed of elastic wave resonators.
  • the surface acoustic wave filter is, for example, a surface acoustic wave filter that utilizes a surface acoustic wave.
  • each of the plurality of series arm resonators and the plurality of parallel arm resonators is, for example, a SAW (Surface Acoustic Wave) resonator.
  • the filter 103 is not limited to the one-chip elastic wave filter, and may have, for example, a package structure.
  • the second switch 104 is provided between the filter 103 and the antenna terminal 105.
  • the second switch 104 is a switch connected to the antenna terminal 105.
  • the second switch 104 has a common terminal and a plurality of selection terminals. In the second switch 104, a common terminal is connected to the antenna terminal 105.
  • the filter 103 is connected to one of the plurality of selection terminals of the second switch 104.
  • the second switch 104 switches the connection state between the common terminal and the plurality of selection terminals according to, for example, a control signal input from the signal processing circuit 301.
  • the second switch 104 is, for example, a switch IC.
  • the second switch 104 may be configured to switch the connection state between the common terminal and the plurality of selection terminals according to, for example, a digital control signal input from the signal processing circuit 301.
  • the antenna terminal 105 is connected to the antenna 310.
  • the antenna 310 is not a component of the high frequency circuit 100, but a component of the communication device 300.
  • the high-frequency signal (transmission signal) output from the power amplifier circuit 10 is transmitted from the antenna 310 through the output matching circuit 101, the first switch 102, the filter 103, the second switch 104, and the antenna terminal 105.
  • the high-frequency signal (transmission signal) output from the power amplifier circuit 10 is transmitted from the antenna 310 through the output matching circuit 101, the first switch 102, the filter 103, the second switch 104, and the antenna terminal 105.
  • the power supply terminal 111 is connected to the drive stage amplifier 1, the intermediate stage amplifier 2, and the final stage amplifier 3 via the power supply terminal T3.
  • the power supply terminal T3 is connected to the first transistor Q1 of the drive stage amplifier 1 via the first voltage control circuit 4.
  • the power supply terminal T3 is connected to the second transistor Q3 of the final stage amplifier 3 via the second voltage control circuit 5.
  • the power supply terminal T3 is connected to the third transistor Q2 of the intermediate stage amplifier 2 via the third voltage control circuit 6.
  • a power supply voltage Vbat is supplied from the battery to the power supply terminal T3 via the power supply terminal 111.
  • the power supply voltage Vbat is, for example, 4V.
  • the battery is, for example, a battery for power supply of the communication device 300.
  • the power supply terminal 111 is connected to the battery terminal of the communication device 300.
  • the battery is not a component of any of the power amplifier circuit 10, the high frequency circuit 100, and the communication device 300, but is not limited to this, and may be a component of the communication device 300.
  • the communication device 300 includes a high frequency circuit 100 and a signal processing circuit 301.
  • the communication device 300 further includes an antenna 310.
  • the signal processing circuit 301 includes, for example, an RF signal processing circuit 302 and a baseband signal processing circuit 303.
  • the RF signal processing circuit 302 is, for example, an RFIC (Radio Frequency Integrated Circuit), and performs signal processing on a high frequency signal.
  • the RF signal processing circuit 302 performs signal processing such as up-conversion on the high-frequency signal (transmission signal) output from the baseband signal processing circuit 303, and outputs the high-frequency signal after the signal processing.
  • the baseband signal processing circuit 303 is, for example, a BBIC (Baseband Integrated Circuit).
  • the baseband signal processing circuit 303 generates an I-phase signal and a Q-phase signal from the baseband signal.
  • the baseband signal is, for example, an audio signal, an image signal, or the like input from the outside.
  • the baseband signal processing circuit 303 performs IQ modulation processing by synthesizing an I-phase signal and a Q-phase signal, and outputs a transmission signal. At this time, the transmission signal is generated as a modulated signal (IQ signal) in which a carrier signal having a predetermined frequency is amplitude-modulated with a period longer than the period of the carrier signal.
  • the high frequency circuit 100 transmits a high frequency signal (transmission signal) between the antenna 310 and the RF signal processing circuit 302 of the signal processing circuit 301.
  • the output power Pout increases as the control voltage voltage from the signal processing circuit 301 increases.
  • the control voltage voltage is, for example, 0 V or more and 2 V or less.
  • the power amplifier circuit 10 according to the first embodiment is a circuit different from the first voltage control circuit 4 connected between the power supply terminal T3 and the first transistor Q1 and the first voltage control circuit 4, and is a power source.
  • a second voltage control circuit 5 connected between the terminal T3 and the second transistor Q3 is provided.
  • the first voltage control circuit 4 controls the first power supply voltage Vcc1 applied to the first transistor Q1, and the second voltage control circuit 5 applies it to the second second transistor Q3.
  • the second power supply voltage Vcc2 is controlled.
  • the input power of the second transistor Q3 when the second power supply voltage Vcc2 of the second transistor Q3 is relatively low can be increased, and the efficiency of the second transistor Q3 can be increased. Therefore, it is possible to suppress the current flowing through the second transistor Q3 when operating at a relatively low output power Pout (at low power).
  • the power amplifier circuit 10 includes a drive stage amplifier 1, a final stage amplifier 3, an intermediate stage amplifier 2, a power supply terminal T3, a first voltage control circuit 4, and a second.
  • a voltage control circuit 5 and a third voltage control circuit 6 are provided.
  • the power amplifier circuit 10 includes a signal input terminal T1, a signal output terminal T2, a first bias circuit 7, a second bias circuit 9, a third bias circuit 8, a first matching circuit MN1, and a second.
  • a matching circuit MN3 and a third matching circuit MN2 are further provided.
  • the drive stage amplifier 1, the final stage amplifier 3, and the intermediate stage amplifier 2 include the first transistor Q1, the second transistor Q3, and the third transistor Q2, respectively. There is.
  • the first transistor Q1, the second transistor Q3, and the second transistor Q3 are amplification transistors that power-amplify high-frequency signals.
  • Each of the first transistor Q1, the second transistor Q3, and the third transistor Q2 is, for example, a bipolar transistor.
  • each of the first transistor Q1, the second transistor Q3, and the third transistor Q2 is an npn type bipolar transistor.
  • the first transistor Q1 has a first input terminal 11, a first output terminal 12, and a first ground terminal 13.
  • the first input terminal 11, the first output terminal 12, and the first ground terminal 13 are a first base terminal, a first collector terminal, and a first emitter terminal, respectively.
  • the first input terminal 11 of the first transistor Q1 is connected to the signal input terminal T1.
  • the first ground terminal 13 of the first transistor Q1 is connected to the ground.
  • the first output terminal 12 of the first transistor Q1 is connected to the power supply terminal T3 via the first voltage control circuit 4.
  • a first power supply voltage Vcc1 (see FIG. 3) is applied from the first voltage control circuit 4 to the first transistor Q1 (between the first output terminal 12 and the first ground terminal 13).
  • the first transistor Q1 amplifies the high frequency signal input to the first input terminal 11 and outputs it from the first output terminal 12.
  • the second transistor Q3 has a second input terminal 31, a second output terminal 32, and a second ground terminal 33.
  • the second input terminal 31, the second output terminal 32, and the second ground terminal 33 are the second base terminal, the second collector terminal, and the second emitter terminal, respectively.
  • the second input terminal 31 of the second transistor Q3 is connected to the first output terminal 12 of the first transistor Q1 of the drive stage amplifier 1. More specifically, the second input terminal 31 of the second transistor Q3 is connected to the first output terminal 12 of the first transistor Q1 of the drive stage amplifier 1 via the third transistor Q2 of the intermediate stage amplifier 2. ..
  • the second output terminal 32 of the second transistor Q3 is connected to the power supply terminal T3 via the second voltage control circuit 5.
  • a second power supply voltage Vcc2 (see FIG. 4) is applied from the second voltage control circuit 5 to the second transistor Q3 (between the second output terminal 32 and the second ground terminal 33).
  • the second transistor Q3 amplifies the high frequency signal input to the second input terminal 31 and outputs it from the second output terminal 32
  • the third transistor Q2 has a third input terminal 21, a third output terminal 22, and a third ground terminal 23.
  • the third input terminal 21, the third output terminal 22, and the third ground terminal 23 are the third base terminal, the third collector terminal, and the third emitter terminal, respectively.
  • the third input terminal 21 of the third transistor Q2 is connected to the first output terminal 12 of the first transistor Q1.
  • the third output terminal 22 of the third transistor Q2 is connected to the second input terminal 31 of the second transistor Q3.
  • the third ground terminal 23 of the third transistor Q2 is connected to the ground.
  • the third output terminal 22 of the third transistor Q2 is connected to the power supply terminal T3 via the third voltage control circuit 6.
  • a third power supply voltage Vcc3 is applied from the third voltage control circuit 6 to the third transistor Q2 (between the third output terminal 22 and the third ground terminal 23).
  • the third transistor Q2 amplifies the high frequency signal input to the third input terminal 21 and outputs it from the third output terminal 22.
  • the signal input terminal T1 is a terminal to which a high frequency signal is input. More specifically, the signal input terminal T1 is, for example, a terminal in which a high frequency signal from the signal processing circuit 301 is input through the high frequency signal input terminal 106 of the high frequency circuit 100. In the power amplifier circuit 10, the first input terminal 11 of the first transistor Q1 of the drive stage amplifier 1 is connected to the signal input terminal T1.
  • the signal output terminal T2 is a terminal that outputs a high frequency signal amplified in the power amplifier circuit 10.
  • the signal output terminal T2 is connected to the second output terminal 32 of the second transistor Q3 of the final stage amplifier 3.
  • the first bias circuit 7 is connected to the first input terminal 11 of the first transistor Q1.
  • the first bias circuit 7 supplies the first bias to the first transistor Q1. More specifically, the first bias circuit 7 supplies the first bias current I1 (see FIG. 5) to the first input terminal 11 of the first transistor Q1.
  • the first bias circuit 7 has a transistor 70 as shown in FIG.
  • the transistor 70 has a control terminal, a first main terminal, and a second main terminal.
  • the transistor 70 is, for example, an npn type bipolar transistor.
  • the control terminal, the first main terminal, and the second main terminal are a base, a collector, and an emitter, respectively.
  • the collector is connected to the power supply terminal T3, and the emitter is connected to the first input terminal 11 of the first transistor Q1. More specifically, in the transistor 70, the emitter is connected to the first input terminal 11 of the first transistor Q1 via a resistor 77.
  • the power supply voltage Vbat is supplied to the power supply terminal T3 from the battery.
  • the first bias current I1 output from the first bias circuit 7 is supplied to the first input terminal 11 of the first transistor Q1 via the resistor 77.
  • the first bias current I1 is a direct current that determines the operating point of the first transistor Q1.
  • the transistor 70 is used as a transistor of an emitter follower.
  • the transistor 70 is a current amplification transistor.
  • the first bias circuit 7 includes two diodes 71 and 72, a capacitor 73, and a resistor 74 in addition to the above-mentioned transistor 70.
  • Each of the two diodes 71 and 72 is configured by connecting the base and collector of an npn-type transistor.
  • the first bias circuit 7 two diodes 71 and 72 are connected in series between the base and ground of the transistor 70. Further, in the first bias circuit 7, the first constant current source 117 included in the control circuit 110 included in the high frequency circuit 100 is connected to the base of the transistor 70 via the resistor 74. Further, in the first bias circuit 7, a capacitor 73 is connected between the base of the transistor 70 and the ground.
  • the constant current output from the first constant current source 117 is input to the base of the transistor 70, the constant current is amplified to become the first bias current I1, and is output from the emitter of the transistor 70. ..
  • the first bias current I1 output from the emitter of the transistor 70 is supplied to the first input terminal 11 of the first transistor Q1 via the resistor 77.
  • the resistor 77 may be included in the first bias circuit 7.
  • the second bias circuit 9 is connected to the second input terminal 31 of the second transistor Q3.
  • the second bias circuit 9 supplies the second bias to the second transistor Q3. More specifically, the second bias circuit 9 supplies the second bias current I3 to the second input terminal 31 of the second transistor Q3.
  • the second bias circuit 9 includes a transistor 90.
  • the transistor 90 has a control terminal, a first main terminal, and a second main terminal.
  • the transistor 90 is, for example, an npn type bipolar transistor.
  • the control terminal, the first main terminal, and the second main terminal are a base, a collector, and an emitter, respectively.
  • the collector is connected to the power supply terminal T3, and the emitter is connected to the second input terminal 31 of the second transistor Q3. More specifically, in the transistor 90, the emitter is connected to the second input terminal 31 of the second transistor Q3 via the resistor 97.
  • the power supply voltage Vbat is supplied to the power supply terminal T3 from the battery.
  • the second bias current I3 output from the second bias circuit 9 is supplied to the second input terminal 31 of the second transistor Q3 via the resistor 97.
  • the second bias current I3 is a direct current that determines the operating point of the second transistor Q3.
  • the transistor 90 is used as a transistor of the emitter follower.
  • the transistor 90 is a current amplification transistor.
  • the second bias circuit 9 includes two diodes 91 and 92, a capacitor 93, and a resistor 94 in addition to the above-mentioned transistor 90.
  • Each of the two diodes 91 and 92 is configured by connecting the base and collector of an npn-type transistor.
  • two diodes 91 and 92 are connected in series between the base and ground of the transistor 90. Further, in the second bias circuit 9, the second constant current source 119 included in the control circuit 110 is connected to the base of the transistor 90 via the resistor 94. Further, in the second bias circuit 9, a capacitor 93 is connected between the base of the transistor 90 and the ground.
  • the constant current output from the second constant current source 119 is input to the base of the transistor 90, the constant current is amplified to become the second bias current I3, and is output from the emitter of the transistor 90. ..
  • the second bias current I3 output from the emitter of the transistor 90 is supplied to the second input terminal 31 of the second transistor Q3 via the resistor 97.
  • the resistor 97 may be included in the second bias circuit 9.
  • the third bias circuit 8 is connected to the third input terminal 21 of the third transistor Q2.
  • the third bias circuit 8 supplies the third bias to the third transistor Q2. More specifically, the third bias circuit 8 supplies the third bias current I2 to the third input terminal 21 of the third transistor Q2.
  • the third bias circuit 8 includes a transistor 80.
  • the transistor 80 has a control terminal, a first main terminal, and a second main terminal.
  • the transistor 80 is, for example, an npn type bipolar transistor.
  • the control terminal, the first main terminal, and the second main terminal are a base, a collector, and an emitter, respectively.
  • the collector is connected to the power supply terminal T3, and the emitter is connected to the third input terminal 21 of the third transistor Q2. More specifically, in the transistor 80, the emitter is connected to the third input terminal 21 of the third transistor Q2 via the resistor 87.
  • the power supply voltage Vbat is supplied to the power supply terminal T3 from the battery.
  • the third bias current I2 output from the third bias circuit 8 is supplied to the third input terminal 21 of the third transistor Q2 via the resistor 87.
  • the third bias current I2 is a direct current that determines the operating point of the third transistor Q2.
  • the transistor 80 is used as a transistor of the emitter follower.
  • the transistor 80 is a current amplification transistor.
  • the third bias circuit 8 includes two diodes 81 and 82, a capacitor 83, and a resistor 84 in addition to the above-mentioned transistor 80.
  • Each of the two diodes 81 and 82 is configured by connecting the base and collector of an npn-type transistor.
  • the third bias circuit 8 two diodes 81 and 82 are connected in series between the base and ground of the transistor 80. Further, in the third bias circuit 8, the third constant current source 118 included in the control circuit 110 is connected to the base of the transistor 80 via the resistor 84. Further, in the third bias circuit 8, the capacitor 83 is connected between the base and the ground of the transistor 80.
  • the constant current output from the third constant current source 118 is input to the base of the transistor 80, the constant current is amplified to become the third bias current I2, and is output from the emitter of the transistor 80. ..
  • the third bias current I2 output from the emitter of the transistor 80 is supplied to the third input terminal 21 of the third transistor Q2 via the resistor 87.
  • the resistor 87 may be included in the third bias circuit 8.
  • the first matching circuit MN1 is provided between the signal input terminal T1 and the first input terminal 11 of the first transistor Q1.
  • the first matching circuit MN1 is a circuit for impedance matching between the first transistor Q1 and the signal processing circuit 301.
  • the first matching circuit MN1 includes, but is not limited to, for example, one resistor, one capacitor, and at least one of one inductor.
  • the second matching circuit MN3 is provided between the second input terminal 31 of the second transistor Q3 and the third output terminal 22 of the third transistor Q2.
  • the second matching circuit MN3 is a circuit (interstage matching circuit) for impedance matching between the second transistor Q3 and the third transistor Q2.
  • the second matching circuit MN3 includes, but is not limited to, for example, one resistor, one capacitor, and at least one of one inductor.
  • the third matching circuit MN2 is provided between the first output terminal 12 of the first transistor Q1 and the third input terminal 21 of the third transistor Q2.
  • the third matching circuit MN2 is a circuit (interstage matching circuit) for impedance matching between the first transistor Q1 and the third transistor Q2.
  • the third matching circuit MN2 includes, but is not limited to, for example, one resistor, one capacitor, and at least one of one inductor.
  • the power amplifier circuit 10 further includes a first capacitor C1, a second capacitor C3, and a third capacitor C2.
  • the first capacitor C1, the second capacitor C3, and the third capacitor C2 are capacitive elements for cutting direct current.
  • the first capacitor C1 is provided between the first matching circuit MN1 and the first input terminal 11 of the first transistor Q1. One end of the first capacitor C1 is connected to the first matching circuit MN1 and the other end is connected to the first input terminal 11.
  • the first bias circuit 7 described above is connected to the first node N1 of the path between the first capacitor C1 and the first input terminal 11 via a resistor 77.
  • the first capacitor C1 may be included in the first matching circuit MN1.
  • the second capacitor C3 is provided between the second matching circuit MN3 and the second input terminal 31 of the second transistor Q3. One end of the second capacitor C3 is connected to the second matching circuit MN3, and the other end is connected to the second input terminal 31.
  • the second bias circuit 9 described above is connected to the second node N3 of the path between the second capacitor C3 and the second input terminal 31 via a resistor 97.
  • the second capacitor C3 may be included in the second matching circuit MN3.
  • the third capacitor C2 is provided between the third matching circuit MN2 and the third input terminal 21 of the third transistor Q2. One end of the third capacitor C2 is connected to the third matching circuit MN2, and the other end is connected to the third input terminal 21.
  • the above-mentioned third bias circuit 8 is connected to the third node N2 of the path between the third capacitor C2 and the third input terminal 21 via a resistor 87.
  • the third capacitor C2 may be included in the third matching circuit MN2.
  • the first voltage control circuit 4 applies the first power supply voltage Vcc1 (see FIG. 3) to the first transistor Q1.
  • the first voltage control circuit 4 is, for example, an LDO (Low Dropout) regulator as shown in FIG.
  • the LDO regulator constituting the first voltage control circuit 4 includes a transistor 40 (hereinafter referred to as a first output transistor 40), two resistors 41 and 42, and an error amplifier EA1 (hereinafter referred to as a first error amplifier EA1). It includes a control terminal T4 (hereinafter, referred to as a first control terminal T4).
  • the first output transistor 40 has a control terminal, a first main terminal, and a second main terminal.
  • the first output transistor 40 is, for example, a p-channel MOSFET.
  • the control terminal, the first main terminal, and the second main terminal are a gate, a drain, and a source, respectively.
  • the source is connected to the power supply terminal T3 via the input terminal of the first voltage control circuit 4
  • the drain is the first output of the first transistor Q1 via the output terminal of the first voltage control circuit 4. It is connected to the terminal 12.
  • Ron on-resistance
  • the first output transistor 40 is connected to the output terminal of the first error amplifier EA1.
  • the first output transistor 40 is not limited to the p-channel MOSFET, and may be an n-channel MOSFET, a pnp-type bipolar transistor, an npn-type bipolar transistor, or the like.
  • a resistance voltage divider circuit (hereinafter referred to as a first resistance voltage divider circuit) including a series circuit of the two resistors 41 and 42 is connected between the drain and the ground of the first output transistor 40.
  • the inverting input terminal of the first error amplifier EA1 is connected to the first control terminal T4.
  • the non-inverting input terminal of the first error amplifier EA1 is connected to the node between the two resistors 41 and 42 in the first resistance voltage divider circuit.
  • the output terminal of the first error amplifier EA1 is connected to the gate of the first output transistor 40.
  • the first error amplifier EA1 compares the potential input to the inverting input terminal with the potential input to the non-inverting input terminal, and amplifies the error signal which is the difference.
  • the control voltage Vramp from the signal processing circuit 301 is input to the inverting input terminal via the first control terminal T4.
  • the resistance value of the resistor 41 is R41 and the resistance value of the resistor 42 is R42
  • the second voltage control circuit 5 applies the second power supply voltage Vcc2 (see FIG. 4) to the second transistor Q3.
  • the second voltage control circuit 5 is, for example, an LDO regulator as shown in FIG.
  • the LDO regulator constituting the second voltage control circuit 5 includes a transistor 50 (hereinafter referred to as a second output transistor 50), two resistors 51 and 52, and an error amplifier EA2 (hereinafter referred to as a second error amplifier EA2). It includes a control terminal T5 (hereinafter referred to as a second control terminal T5).
  • the second output transistor 50 has a control terminal, a first main terminal, and a second main terminal.
  • the second output transistor 50 has a control terminal, a first main terminal, and a second main terminal.
  • the second output transistor 50 is, for example, a p-channel MOSFET.
  • the control terminal, the first main terminal, and the second main terminal are a gate, a drain, and a source, respectively.
  • the source is connected to the power supply terminal T3 via the input terminal of the second voltage control circuit 5, and the drain is connected to the second output of the second transistor Q3 via the output terminal of the second voltage control circuit 5. It is connected to the terminal 32.
  • the on-resistance of the second output transistor 50 is preferably a lower value.
  • the gate is connected to the output terminal of the second error amplifier EA2.
  • the second output transistor 50 is not limited to the p-channel MOSFET, but may be an n-channel MOSFET, a pnp-type bipolar transistor, an npn-type bipolar transistor, or the like.
  • a resistance voltage divider circuit (hereinafter referred to as a second resistance voltage divider circuit) including a series circuit of the two resistors 51 and 52 is connected between the drain and the ground of the second output transistor 50.
  • the inverting input terminal of the second error amplifier EA2 is connected to the second control terminal T5.
  • the non-inverting input terminal of the second error amplifier EA2 is connected to the node between the two resistors 51 and 52 in the second resistance voltage divider circuit.
  • the output terminal of the second error amplifier EA2 is connected to the gate of the second output transistor 50.
  • the second error amplifier EA2 compares the potential input to the inverting input terminal with the potential input to the non-inverting input terminal, and amplifies the error signal which is the difference.
  • the control voltage Vramp from the signal processing circuit 301 is input to the inverting input terminal via the second control terminal T5.
  • the resistance value of the resistor 51 is R51 and the resistance value of the resistor 52 is R52
  • the third voltage control circuit 6 is, for example, an LDO regulator. Since the circuit configuration of the LDO regulator constituting the third voltage control circuit 6 is the same as the circuit configuration of the first voltage control circuit 4, illustration and description thereof will be omitted.
  • the value of R51 / R52 with respect to the second voltage control circuit 5 is different from the value of R41 / R42 with respect to the first voltage control circuit 4.
  • the first power supply voltage Vcc1 and the second power supply voltage Vcc2 can be controlled independently, and the first power supply voltage Vcc1 and the second power supply voltage Vcc2 can be mutually controlled. It is possible to have different values.
  • the first voltage control circuit 4 starts applying the second power supply voltage Vcc2 to the second transistor Q3 at the timing when the first voltage control circuit 4 starts to apply the first power supply to the first transistor Q1. It is after the timing when the voltage Vcc1 is started to be applied.
  • the first output transistor 40 sets the timing at which the second output transistor 50 shifts from the off state to the on state. It is possible to delay the timing of transition from the off state to the on state. Therefore, in the power amplifier circuit 10, the first voltage control circuit 4 sets the first power supply voltage Vcc1 to the first transistor Q1 at the timing when the second voltage control circuit 5 starts applying the second power supply voltage Vcc2 to the second transistor Q3. It is possible to delay (that is, delay) the timing at which the application is started.
  • the value of R41 / R42 is 3 and the value of R51 / R52 is 1, but these numerical values are examples and are not particularly limited.
  • the first power supply voltage Vcc1 applied to the first transistor Q1 by the first voltage control circuit 4 at the operation start point of the second transistor Q3 is the knee voltage of the first transistor Q1.
  • the knee voltage of the first transistor Q1 which is a larger voltage, is a collector voltage at which the static characteristics of the first transistor Q1 shift from the linear region to the saturation region.
  • the conductance in the saturation region is smaller than the conductance in the linear region.
  • the conductance is the rate of change of the collector current with respect to the change of the collector voltage of the first transistor Q1.
  • the conductance in the saturation region is preferably smaller.
  • the knee voltage of the first transistor Q1 differs depending on the value of the first bias current I1.
  • the operation of the second transistor Q3 starts at a control voltage Vram that is larger than the value of the control voltage Vram when the first power supply voltage Vcc1 of the first transistor Q1 becomes a knee voltage.
  • the values of R51 / R52 are determined so as to be performed.
  • the first voltage control circuit 4, the second voltage control circuit 5, and the third voltage control circuit 6 are connected to the first voltage control circuit 4, the second voltage control circuit 5, and the third voltage control circuit 6 from the battery via the power supply terminal T3.
  • Power supply voltage Vbat is supplied. Further, in the power amplifier circuit 10, the power supply voltage Vbat is also supplied to the first bias circuit 7, the second bias circuit 9, and the third bias circuit 8.
  • the power amplifier circuit 10 amplifies and outputs a high frequency signal (transmission signal) from the signal processing circuit 301, for example.
  • the power amplifier circuit 10 amplifies the high frequency signal input from the signal input terminal T1 and outputs the amplified high frequency signal from the signal output terminal T2.
  • the power amplifier circuit 10 amplifies and outputs high-frequency signals input in each of the first transistor Q1, the third transistor Q2, and the second transistor Q3.
  • the power amplifier circuit 10 is controlled by the signal processing circuit 301 and the control circuit 110.
  • the control circuit 110 is, for example, a control IC (Integrated Circuit) that controls the power amplifier circuit 10.
  • the control circuit 110 controls the first bias circuit 7, the second bias circuit 9, and the third bias circuit 8.
  • the control circuit 110 is not a component of the power amplifier circuit 10 but a component of the high frequency circuit 100.
  • the control circuit 110 includes the first constant current source 117, the second constant current source 119, and the third constant current source 118 described above.
  • the control circuit 110 controls the power amplifier circuit 10 based on the control signal acquired from the signal processing circuit 301.
  • the control circuit 110 controls the power amplifier circuit 10 according to a control signal from the RF signal processing circuit 302 of the signal processing circuit 301.
  • the relationship between the value of the output power (transmission power) of the power amplifier circuit 10 and the value of the control voltage Voltage may be stored in advance in a Lookup table or the like.
  • the control circuit 110 refers to the Lookup table and controls according to the instructed transmission power value.
  • the value of the voltage Vramp may be controlled.
  • the control circuit 110 may be configured to control the power amplifier circuit 10 according to a digital control signal from the RF signal processing circuit 302 of the signal processing circuit 301, for example.
  • the control circuit 110 When the control circuit 110 operates the power amplification circuit 10, for example, the first bias circuit 7, the second bias circuit 9, and the third bias circuit 8 are connected to the first constant current source 117 and the second constant current source 119, respectively. And a constant current is supplied from the third constant current source 118.
  • the control voltage Vram from the signal processing circuit 301 is given to the first voltage control circuit 4, the second voltage control circuit 5, and the third voltage control circuit 6.
  • the power amplifier circuit 10 amplifies and outputs high-frequency signals input in each of the first transistor Q1, the third transistor Q2, and the second transistor Q3.
  • FIG. 6 shows the control voltage Vram, the first idle current Idle1, the second idle current Idle3, and the second idle current Idle3 of the first transistor Q1, the second transistor Q3, and the third transistor Q2, respectively, with respect to the power amplifier circuit 10. It is a characteristic figure which shows the relationship with the 3rd idle current Idle2.
  • the horizontal axis is the control voltage Voltage.
  • the vertical axis on the left side is the idle current Idle3 of the second transistor Q3.
  • the idle current Idle3 of the second transistor Q3 is the collector-emitter current of the second transistor Q3 when the second bias current I3 is supplied to the second transistor Q3. Further, in FIG.
  • the vertical axis on the right side is the idle current Idle1 of the first transistor Q1 and the idle current Idle2 of the third transistor Q2.
  • the idle current Idle1 of the first transistor Q1 is the collector-emitter current of the first transistor Q1 when the first bias current I1 is supplied to the first transistor Q1.
  • the idle current Idle2 of the third transistor Q2 is the collector-emitter current of the third transistor Q2 when the third bias current I2 is supplied to the third transistor Q2.
  • the solid line with the notation “1st” corresponds to the idle current Idle1 of the first transistor Q1
  • the solid line with the notation “2nd” corresponds to the idle current Idle2 of the third transistor Q2.
  • the solid line with the notation "3rd” corresponds to the idle current Idle3 of the second transistor Q3.
  • FIG. 7 is a characteristic diagram showing the relationship between the control voltage Vram, the output power Pout, and the collector current Idd of the second transistor Q3 with respect to the power amplifier circuit 10.
  • the horizontal axis is the control voltage Voltage.
  • the vertical axis on the left side is the output power Pout of the power amplifier circuit 10.
  • the vertical axis on the right side is the collector current Idd of the second transistor Q3.
  • the solid line with the notation “B1” corresponds to the output power Pout of the power amplifier circuit 10
  • the solid line with the notation “B2” corresponds to the collector current Idd of the second transistor Q3.
  • the output power Pout increases as the control voltage Vramp increases between 0.15V and 2V.
  • the operation of the second transistor Q3 is started after the first transistor Q1 is saturated, so that the relationship between the control voltage Vram and the output power Pout is as shown in B1 of FIG.
  • the output power Pout when the second transistor Q3 is not operating is the power leaked by the isolation of the second transistor Q3 that receives the output of the first transistor Q1 via the third transistor Q2.
  • the output power Pout-collector current Idd characteristic is substantially linear.
  • the characteristics of the power amplifier circuit of the comparative example of the power amplifier circuit 10 according to the first embodiment will be described with reference to FIGS. 8 and 9. Although the power amplifier circuit of the comparative example is not shown, the power amplifier circuit of the comparative example will be described with the same reference numerals to the same components as the power amplifier circuit 10 according to the first embodiment.
  • the power control circuit of the comparative example includes one voltage control circuit instead of the first voltage control circuit 4, the second voltage control circuit 5, and the third voltage control circuit 6 of the power amplifier circuit 10 according to the first embodiment. This voltage control circuit is different from the power amplifier circuit 10 according to the first embodiment in that it is connected to the first transistor Q1, the second transistor Q3, and the third transistor Q2.
  • the views of FIGS. 8 and 9 are the same as the views of FIGS. 6 and 7, respectively.
  • the timing at which the idle current Idle1 of the first transistor Q1 starts to flow, the timing at which the idle current Idle3 of the second transistor Q3 starts to flow, and the idle current of the third transistor Q2 is substantially the same.
  • the collector current Idd of the second transistor Q3 is the second transistor Q3 of the power amplifier circuit 10 according to the first embodiment. It can be seen that the collector current is larger than the Idd. This is because the operating region of the second transistor Q3 has not shifted to the saturation region.
  • the power amplifier circuit 10 can reduce the collector current Idd of the second transistor Q3 as compared with the power amplifier circuit of the comparative example when the output power Pout is relatively low. I understand.
  • the high-frequency module includes a mounting board, a plurality of electronic components mounted on the mounting board, and a plurality of external connection terminals arranged on the mounting board.
  • the plurality of electronic components include a plurality of components constituting the power amplifier circuit 10, one or a plurality of components constituting the output matching circuit 101, a component constituting the first switch 102, a component constituting the filter 103, and a second component. Includes components that make up the switch 104.
  • the plurality of external connection terminals include an antenna terminal 105, a high frequency signal input terminal 106, a power supply terminal 111, and a ground terminal.
  • Examples of the plurality of components constituting the power amplifier circuit 10 include a first IC chip, a second IC chip, a third IC chip, a fourth IC chip, and a fifth IC chip.
  • the first IC chip is, for example, a GaAs-based IC chip including the first transistor Q1, the second transistor Q3, and the third transistor Q2.
  • the bipolar transistor constituting each of the first transistor Q1, the second transistor Q3, and the third transistor Q2 is, for example, an HBT (Heterojunction Bipolar Transistor).
  • the first IC chip also includes a first bias circuit 7, a second bias circuit 9, and a third bias circuit 8.
  • the first IC chip is not limited to the GaAs-based IC chip, and may be, for example, a Si-based IC chip, a SiGe-based IC chip, or a GaN-based IC chip.
  • the second IC chip includes the first voltage control circuit 4.
  • the third IC chip includes a second voltage control circuit 5.
  • the fourth IC chip includes a third voltage control circuit 6.
  • the component constituting the control circuit 110 is, for example, the fifth IC chip.
  • the fifth IC chip includes a control circuit 110.
  • the fifth IC chip is, for example, a Si-based IC chip.
  • the control circuit 110 is, for example, a MOS IC (Metal Oxide Semiconductor Integrated Circuit) including a plurality of MOSFETs.
  • the power amplification circuit 10 power-amplifies a high-frequency signal.
  • the power amplifier circuit 10 includes a drive stage amplifier 1, a final stage amplifier 3, a power supply terminal T3, a first voltage control circuit 4, and a second voltage control circuit 5.
  • the drive stage amplifier 1 includes a first transistor Q1.
  • the first transistor Q1 has a first input terminal 11, a first output terminal 12, and a first ground terminal 13.
  • the final stage amplifier 3 includes the second transistor Q3.
  • the second transistor Q3 has a second input terminal 31, a second output terminal 32, and a second ground terminal 33.
  • the second input terminal 31 is connected to the first output terminal 12.
  • the first voltage control circuit 4 is connected between the power supply terminal T3 and the first output terminal 12.
  • the first voltage control circuit 4 controls the first power supply voltage Vcc1 applied to the first transistor Q1.
  • the second voltage control circuit 5 is a circuit different from the first voltage control circuit 4 and is connected between the power supply terminal T3 and the second output terminal 32.
  • the second voltage control circuit 5 controls the second power supply voltage Vcc2 applied to the second transistor Q3.
  • the power amplifier circuit 10 according to the first embodiment can suppress the current (collector current Idd) flowing through the second transistor Q3 of the final stage amplifier 3.
  • the power amplification circuit 10 according to the first embodiment can increase the input power of the second transistor Q3 when the second power supply voltage Vcc2 of the second transistor Q3 is relatively low, and can improve the efficiency of the second transistor Q3. Since it can be increased, it is possible to suppress the current (collector current Idd) flowing through the second transistor Q3 when operating at a relatively low output power Pout (at low power).
  • the power amplifier circuit 10 according to the first embodiment includes a first voltage control circuit 4, a second voltage control circuit 5, and a third voltage control circuit 6, which are different from each other.
  • the power supply terminal T3 is not directly connected to any of the first transistor Q1, the second transistor Q3, and the third transistor Q2, so that the isolation can be improved. ..
  • the values of the first bias current I1, the second bias current I3, and the third bias current I2 are kept constant, so that the first transistor Q1, the second transistor Q3, and the second transistor Q3 The change in the load capacitance of the base of each of the third transistors Q2 can be suppressed. As a result, the power amplifier circuit 10 can obtain an open loop characteristic in terms of frequency characteristics.
  • the high frequency circuit 100 includes a power amplifier circuit 10 and a filter 103.
  • the filter 103 passes a high frequency signal that is power amplified by the power amplifier circuit 10 and output from the power amplifier circuit 10.
  • the high-frequency circuit 100 includes the power amplifier circuit 10, it is possible to suppress the current flowing through the second transistor Q3 of the final stage amplifier 3 of the power amplifier circuit 10.
  • the communication device 300 includes a high frequency circuit 100 and a signal processing circuit 301.
  • the signal processing circuit 301 outputs a high frequency signal to the high frequency circuit 100.
  • the communication device 300 includes the high frequency circuit 100 including the power amplifier circuit 10 described above, it is possible to suppress the current flowing through the second transistor Q3 of the final stage amplifier 3 of the power amplifier circuit 10. ..
  • the second voltage control circuit 5 is not limited to the LDO regulator as shown in FIG. 4, and may be, for example, a DC-DC converter.
  • the DC-DC converter is a switching regulator.
  • FIG. 10 shows an example of a DC-DC converter constituting the second voltage control circuit 5.
  • the DC-DC converter shown in FIG. 10 is a step-down DC-DC converter, which is a series circuit of two switching elements (field effect transistors) S1 and S2, a series circuit of the inductor L5 and the capacitor C5, and a driver 55. And.
  • a series circuit of the inductor L5 and the capacitor C5 is connected in parallel to the switching element Q2.
  • Each of the two switching elements S1 and S2 is, for example, an n-channel MOSFET and includes a parasitic diode.
  • the driver 55 drives two switching elements S1 and S2.
  • the driver 55 is controlled by the signal processing circuit 301 or the control circuit 110.
  • the power amplifier circuit 10 can delay the timing at which the second power supply voltage Vcc2 is applied to the second transistor Q3 from the timing at which the first power supply voltage Vcc1 is applied to the first transistor Q1.
  • the first voltage control circuit 4 may be a regulator, and is not limited to the LDO regulator as shown in FIG. 3, and may be, for example, a DC-DC converter having the same circuit configuration as in FIG.
  • the first voltage control circuit 4 may be, for example, a circuit including a transistor Q6 cascode-connected to the first transistor Q1 as shown in FIG.
  • the arrows in FIG. 11 are attached for the purpose of explaining the path through which the high frequency signal passes.
  • the transistor Q6 has a base terminal 61, a collector terminal 62, and an emitter terminal 63.
  • the emitter terminal 63 of the transistor Q6 is connected to the first output terminal 12 of the first transistor Q1.
  • the base terminal 61 of the transistor Q6 is connected to the ground via the capacitor 46 and is connected to the bias terminal T41 via the resistor 45.
  • the collector terminal 62 of the transistor Q6 is connected to the power supply terminal T3 and also connected to the first input terminal 11 of the first transistor Q1 via a series circuit of the capacitor 43 and the resistor R44.
  • the bias terminal T41 is connected to the control circuit 110, and a bias is applied from the control circuit 110.
  • the power amplifier circuit 10a according to the second embodiment will be described with reference to FIG.
  • the same components as those of the power amplifier circuit 10 according to the first embodiment are designated by the same reference numerals, and the description thereof will be omitted.
  • the power amplification circuit 10a according to the second embodiment can be used in place of the power amplification circuit 10 in the high frequency circuit 100 (see FIG. 2) and the communication device 300 (see FIG. 2) according to the first embodiment.
  • the high frequency circuit 100 and the communication device 300 may include the power amplifier circuit 10a according to the second embodiment instead of the power amplifier circuit 10 according to the first embodiment.
  • the power amplifier circuit 10a according to the second embodiment does not include the third voltage control circuit 6 in the power amplifier circuit 10 according to the first embodiment. Further, in the power amplifier circuit 10a according to the second embodiment, the second voltage control circuit 5 is connected to the second transistor Q3 and the third transistor Q2. In the power amplifier circuit 10a according to the second embodiment, the second power supply voltage Vcc2 is applied to the second transistor Q3 and the third transistor Q2.
  • the power amplifier circuit 10a according to the second embodiment has a first voltage control circuit 4 that applies a first power supply voltage Vcc1 to the first transistor Q1 and a second transistor Q3. 2.
  • a second voltage control circuit 5 for applying a power supply voltage Vcc2 is provided.
  • the power amplifier circuit 10a according to the second embodiment can suppress the current flowing through the second transistor Q3 of the final stage amplifier 3, similarly to the power amplifier circuit 10 according to the first embodiment.
  • the power amplifier circuit 10b according to the third embodiment will be described with reference to FIG.
  • the same components as those of the power amplifier circuit 10 according to the first embodiment are designated by the same reference numerals, and the description thereof will be omitted.
  • the power amplifier circuit 10b according to the third embodiment can be used in place of the power amplifier circuit 10 in the high frequency circuit 100 (see FIG. 2) and the communication device 300 (see FIG. 2) according to the first embodiment.
  • the high frequency circuit 100 and the communication device 300 may include the power amplifier circuit 10b according to the third embodiment instead of the power amplifier circuit 10 according to the first embodiment.
  • the power amplifier circuit 10b according to the third embodiment does not include the third voltage control circuit 6 in the power amplifier circuit 10 according to the first embodiment. Further, in the power amplifier circuit 10b according to the third embodiment, the first voltage control circuit 4 is connected to the first transistor Q1 and the third transistor Q2. In the power amplifier circuit 10b according to the third embodiment, the first power supply voltage Vcc1 is applied to the first transistor Q1 and the third transistor Q2.
  • the power amplifier circuit 10b according to the third embodiment has a first voltage control circuit 4 that applies a first power supply voltage Vcc1 to the first transistor Q1 and a second transistor Q3. 2.
  • a second voltage control circuit 5 for applying a power supply voltage Vcc2 is provided.
  • the power amplifier circuit 10b according to the third embodiment can suppress the current flowing through the second transistor Q3 of the final stage amplifier 3, similarly to the power amplifier circuit 10 according to the first embodiment.
  • the power amplifier circuit 10c according to the fourth embodiment will be described with reference to FIG. Regarding the power amplifier circuit 10c according to the fourth embodiment, the same components as those of the power amplifier circuit 10 according to the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
  • the power amplifier circuit 10c according to the fourth embodiment can be used in place of the power amplifier circuit 10 in the high frequency circuit 100 (see FIG. 2) and the communication device 300 (see FIG. 2) according to the first embodiment.
  • the high frequency circuit 100 and the communication device 300 may include the power amplifier circuit 10c according to the fourth embodiment instead of the power amplifier circuit 10 according to the first embodiment.
  • the power amplifier circuit 10c according to the fourth embodiment does not include the intermediate stage amplifier 2, the third matching circuit NM2, the third capacitor C2, and the third voltage control circuit 6 in the power amplifier circuit 10 according to the first embodiment.
  • the second matching circuit MN3 is provided between the second input terminal 31 of the second transistor Q3 and the first output terminal 12 of the first transistor Q1.
  • the second matching circuit MN3 is a circuit (interstage matching circuit) for impedance matching between the second transistor Q3 and the first transistor Q1.
  • the power amplifier circuit 10c according to the fourth embodiment has a first voltage control circuit 4 that applies a first power supply voltage Vcc1 to the first transistor Q1 and a second transistor Q3. 2.
  • a second voltage control circuit 5 for applying a power supply voltage Vcc2 is provided.
  • the power amplifier circuit 10c according to the fourth embodiment can suppress the current flowing through the second transistor Q3 of the final stage amplifier 3, similarly to the power amplifier circuit 10 according to the first embodiment.
  • the number of stages of the power amplifier circuits 10, 10a, and 10b is not limited to three, and may be four or more. That is, the power amplifier circuits 10, 10a, and 10b may include two or more intermediate stage amplifiers 2 between the drive stage amplifier 1 and the final stage amplifier 3.
  • each of the first transistor Q1, the second transistor Q3, and the third transistor Q2 is a bipolar transistor, but the present invention is not limited to this, and for example, a FET (Field Effect Transistor) may be used.
  • the FET is, for example, a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor).
  • MOSFET Metal-Oxide-Semiconductor Field Effect Transistor
  • the second transistor Q3 When the second transistor Q3 is a MOSFET, the second input terminal 31, the second output terminal 32, and the second ground terminal 33 are, for example, a gate terminal, a drain terminal, and a source terminal.
  • the second bias supplied from the second bias circuit 9 to the second input terminal 31 of the second transistor Q3 is the second bias voltage.
  • the third transistor Q2 When the third transistor Q2 is a MOSFET, the third input terminal 21, the third output terminal 22, and the third ground terminal 23 are, for example, a gate terminal, a drain terminal, and a source terminal.
  • the third bias supplied from the third bias circuit 8 to the third input terminal 21 of the third transistor Q2 is the third bias voltage.
  • the power amplifier circuit 10 and the control circuit 110 are integrated on one chip. It may have been done.
  • the filter 103 is an elastic wave filter that utilizes an elastic surface wave, but is not limited to this, and may be, for example, an elastic wave filter that utilizes an elastic boundary wave, a plate wave, or the like.
  • each of the plurality of series arm resonators and the plurality of parallel arm resonators is not limited to the SAW resonator, and may be, for example, a BAW (Bulk Acoustic Wave) resonator.
  • BAW Bulk Acoustic Wave
  • the high frequency circuit 100 may include a reception circuit including a low noise amplifier that amplifies the reception signal input from the antenna terminal 105 and a filter connected to the low noise amplifier.
  • the filter 103 is not limited to the transmission filter, and may be a duplexer.
  • the first switch 102 and the second switch 104 may be switch ICs corresponding to GPIO (General Purpose Input / Output), for example.
  • GPIO General Purpose Input / Output
  • the power amplification circuit (10; 10a; 10b; 10c) according to the first aspect power-amplifies a high-frequency signal.
  • the power amplifier circuit (10; 10a; 10b; 10c) includes a drive stage amplifier (1), a final stage amplifier (3), a power supply terminal (T3), a first voltage control circuit (4), and a second voltage. It includes a control circuit (5).
  • the drive stage amplifier (1) includes a first transistor (Q1).
  • the first transistor (Q1) has a first input terminal (11), a first output terminal (12), and a first ground terminal (13).
  • the final stage amplifier (3) includes a second transistor (Q3).
  • the second transistor (Q3) has a second input terminal (31), a second output terminal (32), and a second ground terminal (33).
  • the second input terminal (31) is connected to the first output terminal (12).
  • the first voltage control circuit (4) is connected between the power supply terminal (T3) and the first output terminal (12).
  • the first voltage control circuit (4) controls the first power supply voltage (Vcc1) applied to the first transistor (Q1).
  • the second voltage control circuit (5) is a circuit different from the first voltage control circuit (4) and is connected between the power supply terminal (T3) and the second output terminal (32).
  • the second voltage control circuit (5) controls the second power supply voltage (Vcc2) applied to the second transistor (Q3).
  • the power amplifier circuit (10; 10a; 10b; 10c) according to the first aspect can suppress the current (collector current Idd) flowing through the second transistor (Q3) of the final stage amplifier (3).
  • the second voltage control circuit (5) connects the second transistor (Q3) to the second power supply voltage (Vcc2). ) Is started to be applied after the timing when the first voltage control circuit (4) starts to apply the first power supply voltage (Vcc1) to the first transistor (Q1).
  • the current (collector current Idd) flowing through the second transistor (Q3) of the final stage amplifier (3) can be suppressed.
  • the first voltage control circuit at the operation start point of the second transistor (Q3) in any one of the first to third aspects, is a voltage larger than the knee voltage of the first transistor (Q1).
  • the power amplifier circuit (10; 10a; 10b; 10c) since the first transistor (Q1) is saturated at the operation start point of the second transistor (Q3), the final stage amplifier (3) ), The current (collector current Idd) flowing through the second transistor (Q3) can be suppressed.
  • the first voltage control circuit (4) is a regulator.
  • the power amplifier circuit (10; 10a; 10b; 10c) according to the fifth aspect stabilizes the first power supply voltage (Vcc1) applied from the first voltage control circuit (4) to the first transistor (Q1). Is possible.
  • the second voltage control circuit (5) is an LDO regulator.
  • the power amplifier circuit (10; 10a; 10b; 10c) according to the sixth aspect can suppress the generation of noise.
  • the second voltage control circuit (5) is a DC-DC converter.
  • the power amplifier circuit (10; 10a; 10b; 10c) according to the eighth aspect includes the first bias circuit (7) and the second bias circuit (9) in any one of the first to seventh aspects. , Are further provided.
  • the first bias circuit (7) is connected to the first input terminal (11).
  • the second bias circuit (9) is connected to the second input terminal (31).
  • the bias of the first transistor (Q1) (first bias current I1) and the bias of the second transistor (Q3) (second bias current I3). ) And can be controlled independently.
  • the high frequency circuit (100) includes a power amplifier circuit (10; 10a; 10b; 10c) of any one of the first to eighth aspects, and a filter (103).
  • the filter (103) passes a high-frequency signal that is power-amplified by the power amplifier circuit (10; 10a; 10b; 10c) and output from the power amplification circuit (10; 10a; 10b; 10c).
  • the high frequency circuit (100) it is possible to suppress the current flowing through the second transistor (Q3) of the final stage amplifier (3) of the power amplifier circuit (10; 10a; 10b; 10c). ..
  • the communication device (300) includes the high frequency circuit (100) of the ninth aspect and the signal processing circuit (301).
  • the signal processing circuit (301) outputs a high frequency signal to the high frequency circuit (100).
  • the communication device (300) can suppress the current flowing through the second transistor (Q3) of the final stage amplifier (3) of the power amplifier circuit (10; 10a; 10b; 10c). ..
  • Second bias circuit 10 First input terminal 12 First output terminal 13 First Ground terminal 21 3rd input terminal 22 3rd output terminal 23 3rd ground terminal 31 2nd input terminal 32 2nd output terminal 33 2nd ground terminal 61 Base terminal 62 Collector terminal 63 Emitter terminal 70 Transistor 71 Diode 72 Diode 73 Capacitor 74 Resistance 77 Resistance 80 Transistor 81 Diode 82 Diode 83 Transistor 84 Resistance 87 Resistance 90 Transistor 91 Diode 92 Diode 93 Controller 94 Resistance 97 Resistance 100 High frequency circuit 101 Output matching circuit 102 1st switch 103 Filter 104 2nd switch 105 Antenna terminal 110 Control circuit 111 Power supply terminal

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Abstract

最終段増幅器のトランジスタに流れる電流を抑制する。電力増幅回路（１０）は、ドライブ段増幅器（１）と、最終段増幅器（３）と、電源端子（Ｔ３）と、第１電圧制御回路（４）と、第２電圧制御回路（５）と、を備える。ドライブ段増幅器（１）は、第１入力端子（１１）、第１出力端子（１２）及び第１接地端子（１３）を有する第１トランジスタ（Ｑ１）を含む。最終段増幅器（３）は、第２入力端子（３１）、第２出力端子（３２）及び第２接地端子（３３）を有する第２トランジスタ（Ｑ３）を含む。第１電圧制御回路（４）は、電源端子（Ｔ３）と第１出力端子（１２）との間に接続されており、第１トランジスタ（Ｑ１）に印加する第１電源電圧を制御する。第２電圧制御回路（５）は、電源端子（Ｔ３）と第２出力端子（３２）との間に接続されており、第２トランジスタ（Ｑ３）に印加する第２電源電圧を制御する。

Description

電力増幅回路、高周波回路、及び通信装置
　本発明は、一般に電力増幅回路、高周波回路、及び通信装置に関し、より詳細には、高周波信号を電力増幅する電力増幅回路、この電力増幅回路を備える高周波回路、及び、この高周波回路を備える通信装置に関する。
　従来、ドライバ段増幅器と、第１のＲＦ増幅器と、第２のＲＦ増幅器と、ＤＣ電圧変換器と、を備えるＲＦ電力増幅装置が知られている（例えば、特許文献１参照）。
　特許文献１に記載されたＲＦ電力増幅装置では、ドライバ段増幅器と第１のＲＦ増幅器と第２のＲＦ増幅器とＤＣ電圧変換器とは、ＲＦ電力増幅装置の外部から供給される外部電源電圧によって動作可能とされている。
　ドライバ段増幅器の出力端子から生成される出力信号は第１のＲＦ増幅器の入力端子と第２のＲＦ増幅器の入力端子とに供給可能とされている。ＤＣ電圧変換器に外部電源電圧が供給されることによって、ＤＣ電圧変換器は外部電源電圧よりも低電圧の動作電源電圧を生成可能とされ、当該動作電源電圧を第２のＲＦ増幅器の出力端子に供給可能とされている。第１のＲＦ増幅器の出力端子には、ＤＣ電圧変換器を介することなく、ＲＦ電力増幅装置の外部から供給される外部電源電圧が供給可能とされている。
　ドライバ段増幅器と第１のＲＦ増幅器と第２のＲＦ増幅器との各々は、電界効果トランジスタとバイポーラトランジスタとのいずれかによって構成されている。
特開２０１１－２５９０８３号公報
　特許文献１に記載されたＲＦ電力増幅装置は、低出力電力で動作するとき（低パワー時）に、第２のＲＦ増幅器のトランジスタ（電界効果トランジスタ又はバイポーラトランジスタ）に流れる電流が大きいという問題があった。
　本発明の目的は、最終段増幅器のトランジスタに流れる電流を抑制することが可能な電力増幅回路、高周波回路、及び通信装置を提供することにある。
　本発明の一態様に係る電力増幅回路は、高周波信号を電力増幅する。前記電力増幅回路は、ドライブ段増幅器と、最終段増幅器と、電源端子と、第１電圧制御回路と、第２電圧制御回路と、を備える。前記ドライブ段増幅器は、第１トランジスタを含む。前記第１トランジスタは、第１入力端子、第１出力端子及び第１接地端子を有する。前記最終段増幅器は、第２トランジスタを含む。前記第２トランジスタは、第２入力端子、第２出力端子及び第２接地端子を有する。前記第２入力端子は、前記第１出力端子に接続されている。前記第１電圧制御回路は、前記電源端子と前記第１出力端子との間に接続されている。前記第１電圧制御回路は、前記第１トランジスタに印加する第１電源電圧を制御する。前記第２電圧制御回路は、前記第１電圧制御回路とは異なる回路であって前記電源端子と前記第２出力端子との間に接続されている。前記第２電圧制御回路は、前記第２トランジスタに印加する第２電源電圧を制御する。
　本発明の一態様に係る高周波回路は、前記電力増幅回路と、フィルタと、を備える。前記フィルタは、前記電力増幅回路で電力増幅されて前記電力増幅回路から出力される前記高周波信号を通す。
　本発明の一態様に係る通信装置は、前記高周波回路と、信号処理回路と、を備える。前記信号処理回路は、前記電力増幅回路に高周波信号を出力する。
　本発明の上記態様に係る電力増幅回路、高周波回路、及び通信装置は、最終段増幅器の第２トランジスタに流れる電流を抑制することが可能となる。
図１は、実施形態１に係る電力増幅回路の回路図である。 図２は、同上の電力増幅回路を備える通信装置の回路図である。 図３は、同上の電力増幅回路における第１電圧制御回路の回路図である。 図４は、同上の電力増幅回路における第２電圧制御回路の回路図である。 図５は、同上の電力増幅回路におけるバイアス回路の回路図である。 図６は、同上の電力増幅回路に関し、制御電圧とアイドル電流との関係を示す特性図である。 図７は、同上の電力増幅回路に関し、制御電圧と出力電力及びコレクタ電流との関係を示す特性図である。 図８は、実施形態１の比較例に係る電力増幅回路に関し、制御電圧とアイドル電流との関係を示す特性図である。 図９は、同上の電力増幅回路に関し、制御電圧と出力電力及びコレクタ電流との関係を示す特性図である。 図１０は、実施形態１に係る電力増幅回路の第２電圧制御回路の他の構成例を示す回路図である。 図１１は、実施形態１に係る電力増幅回路の第１電圧制御回路の他の構成例を示す回路図である。 図１２は、実施形態２に係る電力増幅回路の回路図である。 図１３は、実施形態３に係る電力増幅回路の回路図である。 図１４は、実施形態４に係る電力増幅回路の回路図である。
　（実施形態１）
　以下、実施形態１に係る電力増幅回路１０について、図１～５を参照して説明する。
　（１）電力増幅回路、高周波回路、及び通信装置
　（１．１）電力増幅回路を備える高周波回路の回路構成
　図２に示すように、電力増幅回路１０を備える高周波回路１００は、例えば、通信装置３００に用いられる。通信装置３００は、例えば、携帯電話（例えば、スマートフォン）であるが、これに限らず、例えば、ウェアラブル端末（例えば、スマートウォッチ）であってもよい。高周波回路１００は、例えば、４Ｇ（第４世代移動通信）規格、５Ｇ（第５世代移動通信）規格に対応可能な回路である。４Ｇ規格は、例えば、３ＧＰＰ　ＬＴＥ（Long Term Evolution）規格である。５Ｇ規格は、例えば、５Ｇ　ＮＲ（New Radio）である。高周波回路１００は、キャリアアグリゲーション及びデュアルコネクティビティに対応可能な回路であってもよい。
　高周波回路１００は、例えば、信号処理回路３０１から入力された高周波信号（送信信号）を増幅してアンテナ３１０に出力できるように構成されている。信号処理回路３０１は、高周波回路１００の構成要素ではなく、高周波回路１００を備える通信装置３００の構成要素である。高周波回路１００は、例えば、通信装置３００の備える信号処理回路３０１によって制御される。
　高周波回路１００は、電力増幅回路１０と、出力整合回路１０１と、第１スイッチ１０２と、フィルタ１０３と、第２スイッチ１０４と、アンテナ端子１０５と、高周波信号入力端子１０６と、電源用端子１１１と、を備える。
　電力増幅回路１０は、例えば、信号処理回路３０１からの入力信号を増幅して出力する。入力信号は、所定周波数帯域の高周波信号（送信信号）である。ここにおいて、所定周波数帯域は、例えば、互いに異なる複数の通信バンドを含む。
　電力増幅回路１０は、図１及び２に示すように、ドライブ段増幅器１と、最終段増幅器３と、電源端子Ｔ３と、第１電圧制御回路４と、第２電圧制御回路５と、を備える。また、電力増幅回路１０は、ドライブ段増幅器１と最終段増幅器３との間に接続された中間段増幅器２を更に備える。また、電力増幅回路１０は、第３電圧制御回路６を更に備える。ドライブ段増幅器１は、第１トランジスタＱ１を含む。最終段増幅器３は、第２トランジスタＱ３を含む。中間段増幅器２は、第３トランジスタＱ２を含む。第１電圧制御回路４は、第１トランジスタＱ１に印加する第１電源電圧Ｖｃｃ１を制御する。第２電圧制御回路５は、第２トランジスタＱ３に印加する第２電源電圧Ｖｃｃ２を制御する。第３電圧制御回路６は、第３トランジスタＱ２に印加する第３電源電圧Ｖｃｃ３を制御する。
　また、電力増幅回路１０は、第１バイアス回路７と、第２バイアス回路９と、第３バイアス回路８と、を備える。第１バイアス回路７は、ドライブ段増幅器１の第１トランジスタＱ１に接続されている。第２バイアス回路９は、最終段増幅器３の第２トランジスタＱ３に接続されている。第３バイアス回路８は、中間段増幅器２の第３トランジスタＱ２に接続されている。
　出力整合回路１０１は、電力増幅回路１０と第１スイッチ１０２との間の信号経路に設けられている。出力整合回路１０１は、電力増幅回路１０とフィルタ１０３とのインピーダンス整合をとるための回路である。出力整合回路１０１は、例えば、１つのインダクタで構成されるが、これに限らず、例えば、複数のインダクタ及び複数のキャパシタを含む場合もある。
　第１スイッチ１０２は、出力整合回路１０１とフィルタ１０３との間に設けられている。第１スイッチ１０２は、共通端子と、複数の選択端子と、を有する。第１スイッチ１０２の共通端子は、出力整合回路１０１を介して電力増幅回路１０に接続されている。第１スイッチ１０２の複数の選択端子のうち１つの選択端子は、フィルタ１０３に接続されている。第１スイッチ１０２は、例えば、共通端子に複数の選択端子のうち少なくとも１つ以上を接続可能なスイッチである。ここで、第１スイッチ１０２は、例えば、一対一及び一対多の接続が可能なスイッチである。第１スイッチ１０２は、互いに通信バンドの異なる複数の送信信号用の信号経路を切り替え可能なスイッチである。第１スイッチ１０２は、例えば、信号処理回路３０１から入力される制御信号にしたがって、共通端子と複数の選択端子との接続状態を切り替える。第１スイッチ１０２は、例えば、スイッチＩＣ（Integrated Circuit）である。第１スイッチ１０２は、例えば、信号処理回路３０１から入力されるデジタルの制御信号にしたがって、共通端子と複数の選択端子との接続状態を切り替えるように構成されていればよい。
　フィルタ１０３は、上述の複数の通信バンドのうち１つの通信バンド（例えば、Ｂａｎｄ３）の送信帯域を通過帯域とするフィルタである。フィルタ１０３は、例えば、１チップの弾性波フィルタであり、複数の直列腕共振子及び複数の並列腕共振子の各々が弾性波共振子により構成されている。弾性波フィルタは、例えば、弾性表面波を利用する表面弾性波フィルタである。表面弾性波フィルタでは、複数の直列腕共振子及び複数の並列腕共振子の各々は、例えば、ＳＡＷ（Surface Acoustic Wave）共振子である。フィルタ１０３は、１チップの弾性波フィルタに限らず、例えば、パッケージ構造を有していてもよい。
　第２スイッチ１０４は、フィルタ１０３とアンテナ端子１０５との間に設けられている。第２スイッチ１０４は、アンテナ端子１０５に接続されているスイッチである。第２スイッチ１０４は、共通端子と、複数の選択端子と、を有する。第２スイッチ１０４では、共通端子が、アンテナ端子１０５に接続されている。第２スイッチ１０４の複数の選択端子のうち１つの選択端子に、フィルタ１０３が接続されている。第２スイッチ１０４は、例えば、信号処理回路３０１から入力される制御信号にしたがって、共通端子と複数の選択端子との接続状態を切り替える。第２スイッチ１０４は、例えば、スイッチＩＣである。第２スイッチ１０４は、例えば、信号処理回路３０１から入力されるデジタルの制御信号にしたがって、共通端子と複数の選択端子との接続状態を切り替えるように構成されていればよい。
　アンテナ端子１０５は、アンテナ３１０と接続される。アンテナ３１０は、高周波回路１００の構成要素ではなく、通信装置３００の構成要素である。
　高周波回路１００では、電力増幅回路１０から出力される高周波信号（送信信号）は、出力整合回路１０１、第１スイッチ１０２、フィルタ１０３、第２スイッチ１０４及びアンテナ端子１０５を通ってアンテナ３１０から送信される。
　高周波回路１００では、電源用端子１１１は、電源端子Ｔ３を介してドライブ段増幅器１と中間段増幅器２と最終段増幅器３とに接続されている。電力増幅回路１０では、電源端子Ｔ３は、第１電圧制御回路４を介してドライブ段増幅器１の第１トランジスタＱ１に接続されている。電源端子Ｔ３は、第２電圧制御回路５を介して最終段増幅器３の第２トランジスタＱ３に接続されている。また、電源端子Ｔ３は、第３電圧制御回路６を介して中間段増幅器２の第３トランジスタＱ２に接続されている。電源端子Ｔ３には、バッテリから電源用端子１１１を介して電源電圧Ｖｂａｔが供給される。電源電圧Ｖｂａｔは、例えば、４Ｖである。バッテリは、例えば、通信装置３００の電源用バッテリである。電源用端子１１１は、通信装置３００のバッテリ端子に接続される。バッテリは、電力増幅回路１０、高周波回路１００及び通信装置３００のいずれの構成要素でもないが、これに限らず、通信装置３００の構成要素であってもよい。
　（１．２）高周波回路を備える通信装置の回路構成
　通信装置３００は、高周波回路１００と、信号処理回路３０１と、を備える。通信装置３００は、アンテナ３１０を更に備える。信号処理回路３０１は、例えば、ＲＦ信号処理回路３０２と、ベースバンド信号処理回路３０３と、を含む。ＲＦ信号処理回路３０２は、例えばＲＦＩＣ（Radio Frequency Integrated Circuit）であり、高周波信号に対する信号処理を行う。ＲＦ信号処理回路３０２は、例えば、ベースバンド信号処理回路３０３から出力された高周波信号（送信信号）に対してアップコンバート等の信号処理を行い、信号処理が行われた高周波信号を出力する。ベースバンド信号処理回路３０３は、例えばＢＢＩＣ（Baseband Integrated Circuit）である。ベースバンド信号処理回路３０３は、ベースバンド信号からＩ相信号及びＱ相信号を生成する。ベースバンド信号は、例えば、外部から入力される音声信号、画像信号等である。ベースバンド信号処理回路３０３は、Ｉ相信号とＱ相信号とを合成することでＩＱ変調処理を行って、送信信号を出力する。この際、送信信号は、所定周波数の搬送波信号を、当該搬送波信号の周期よりも長い周期で振幅変調した変調信号（ＩＱ信号）として生成される。高周波回路１００は、アンテナ３１０と信号処理回路３０１のＲＦ信号処理回路３０２との間で高周波信号（送信信号）を伝達する。
　電力増幅回路１０は、例えば、信号処理回路３０１からの制御電圧Ｖｒａｍｐが増加するにつれて出力電力Ｐｏｕｔが増加する。制御電圧Ｖｒａｍｐは、例えば、０Ｖ以上２Ｖ以下である。
　実施形態１に係る電力増幅回路１０は、電源端子Ｔ３と第１トランジスタＱ１との間に接続されている第１電圧制御回路４と、第１電圧制御回路４とは異なる回路であって、電源端子Ｔ３と第２トランジスタＱ３との間に接続されている第２電圧制御回路５と、を備える。ここにおいて、電力増幅回路１０では、第１電圧制御回路４が、第１トランジスタＱ１に印加する第１電源電圧Ｖｃｃ１を制御し、第２電圧制御回路５が、第２第２トランジスタＱ３に印加する第２電源電圧Ｖｃｃ２を制御する。これにより、実施形態１に係る電力増幅回路１０では、最終段増幅器３の第２トランジスタＱ３に流れる電流を抑制することが可能となる。実施形態１に係る電力増幅回路１０では、第２トランジスタＱ３の第２電源電圧Ｖｃｃ２が比較的低い場合の第２トランジスタＱ３の入力電力を高めることができ、第２トランジスタＱ３の効率を高めることができるから、比較的低い出力電力Ｐｏｕｔで動作するとき（低パワー時）の第２トランジスタＱ３に流れる電流を抑制することが可能となる。
　（１．３）電力増幅回路の回路構成
　電力増幅回路１０は、ドライブ段増幅器１と、最終段増幅器３と、中間段増幅器２と、電源端子Ｔ３と、第１電圧制御回路４と、第２電圧制御回路５と、第３電圧制御回路６と、を備える。また、電力増幅回路１０は、信号入力端子Ｔ１と、信号出力端子Ｔ２と、第１バイアス回路７と、第２バイアス回路９と、第３バイアス回路８と、第１整合回路ＭＮ１と、第２整合回路ＭＮ３と、第３整合回路ＭＮ２と、を更に備える。
　電力増幅回路１０では、図１に示すように、ドライブ段増幅器１、最終段増幅器３、及び中間段増幅器２が、それぞれ、第１トランジスタＱ１、第２トランジスタＱ３、及び第３トランジスタＱ２を含んでいる。第１トランジスタＱ１、第２トランジスタＱ３、及び第２トランジスタＱ３は、高周波信号を電力増幅する増幅トランジスタである。
　第１トランジスタＱ１、第２トランジスタＱ３、及び第３トランジスタＱ２の各々は、例えば、バイポーラトランジスタである。ここにおいて、第１トランジスタＱ１、第２トランジスタＱ３、及び第３トランジスタＱ２の各々は、ｎｐｎ型のバイポーラトランジスタである。
　第１トランジスタＱ１は、第１入力端子１１、第１出力端子１２及び第１接地端子１３を有する。第１トランジスタＱ１では、第１入力端子１１、第１出力端子１２及び第１接地端子１３は、それぞれ、第１ベース端子、第１コレクタ端子及び第１エミッタ端子である。第１トランジスタＱ１の第１入力端子１１は、信号入力端子Ｔ１に接続されている。第１トランジスタＱ１の第１接地端子１３は、グランドに接続されている。第１トランジスタＱ１の第１出力端子１２は、第１電圧制御回路４を介して電源端子Ｔ３に接続されている。第１トランジスタＱ１（の第１出力端子１２と第１接地端子１３との間）には、第１電圧制御回路４から第１電源電圧Ｖｃｃ１（図３参照）が印加される。第１トランジスタＱ１は、第１入力端子１１に入力される高周波信号を増幅して第１出力端子１２から出力する。
　第２トランジスタＱ３は、第２入力端子３１、第２出力端子３２及び第２接地端子３３を有する。第２トランジスタＱ３では、第２入力端子３１、第２出力端子３２及び第２接地端子３３は、それぞれ、第２ベース端子、第２コレクタ端子及び第２エミッタ端子である。第２トランジスタＱ３の第２入力端子３１は、ドライブ段増幅器１の第１トランジスタＱ１の第１出力端子１２に接続されている。より詳細には、第２トランジスタＱ３の第２入力端子３１は、中間段増幅器２の第３トランジスタＱ２を介して、ドライブ段増幅器１の第１トランジスタＱ１の第１出力端子１２に接続されている。第２トランジスタＱ３の第２出力端子３２は、第２電圧制御回路５を介して電源端子Ｔ３に接続されている。第２トランジスタＱ３（の第２出力端子３２と第２接地端子３３との間）には、第２電圧制御回路５から第２電源電圧Ｖｃｃ２（図４参照）が印加される。第２トランジスタＱ３は、第２入力端子３１に入力される高周波信号を増幅して第２出力端子３２から出力する。
　第３トランジスタＱ２は、第３入力端子２１、第３出力端子２２及び第３接地端子２３を有する。第３トランジスタＱ２では、第３入力端子２１、第３出力端子２２及び第３接地端子２３は、それぞれ、第３ベース端子、第３コレクタ端子及び第３エミッタ端子である。第３トランジスタＱ２の第３入力端子２１は、第１トランジスタＱ１の第１出力端子１２に接続されている。第３トランジスタＱ２の第３出力端子２２は、第２トランジスタＱ３の第２入力端子３１に接続されている。第３トランジスタＱ２の第３接地端子２３は、グランドに接続されている。第３トランジスタＱ２の第３出力端子２２は、第３電圧制御回路６を介して電源端子Ｔ３に接続されている。第３トランジスタＱ２（の第３出力端子２２と第３接地端子２３との間）には、第３電圧制御回路６から第３電源電圧Ｖｃｃ３が印加される。第３トランジスタＱ２は、第３入力端子２１に入力される高周波信号を増幅して第３出力端子２２から出力する。
　信号入力端子Ｔ１は、高周波信号が入力される端子である。より詳細には、信号入力端子Ｔ１は、例えば、信号処理回路３０１からの高周波信号が高周波回路１００の高周波信号入力端子１０６を通して入力される端子である。電力増幅回路１０では、信号入力端子Ｔ１に、ドライブ段増幅器１の第１トランジスタＱ１の第１入力端子１１が接続されている。
　信号出力端子Ｔ２は、電力増幅回路１０内で増幅された高周波信号を出力する端子である。電力増幅回路１０では、信号出力端子Ｔ２に、最終段増幅器３の第２トランジスタＱ３の第２出力端子３２が接続されている。
　第１バイアス回路７は、第１トランジスタＱ１の第１入力端子１１に接続されている。第１バイアス回路７は、第１トランジスタＱ１に第１バイアスを供給する。より詳細には、第１バイアス回路７は、第１トランジスタＱ１の第１入力端子１１に第１バイアス電流Ｉ１（図５参照）を供給する。
　第１バイアス回路７は、図５に示すように、トランジスタ７０を有する。トランジスタ７０は、制御端子、第１主端子及び第２主端子を有する。トランジスタ７０は、例えば、ｎｐｎ型のバイポーラトランジスタである。この場合、トランジスタ７０では、制御端子、第１主端子及び第２主端子は、それぞれ、ベース、コレクタ及びエミッタである。トランジスタ７０では、コレクタが電源端子Ｔ３に接続され、エミッタが第１トランジスタＱ１の第１入力端子１１に接続されている。より詳細には、トランジスタ７０では、エミッタが抵抗７７を介して第１トランジスタＱ１の第１入力端子１１に接続されている。電源端子Ｔ３には、上述のように、バッテリから電源電圧Ｖｂａｔが供給される。第１バイアス回路７から出力される第１バイアス電流Ｉ１は、抵抗７７を介して第１トランジスタＱ１の第１入力端子１１へ供給される。第１バイアス電流Ｉ１は、第１トランジスタＱ１の動作点を決める直流電流である。第１バイアス回路７では、トランジスタ７０が、エミッタフォロワのトランジスタとして用いられる。トランジスタ７０は、電流増幅用トランジスタである。
　第１バイアス回路７は、上述のトランジスタ７０の他に、２つのダイオード７１，７２と、キャパシタ７３と、抵抗７４と、を含む。２つのダイオード７１，７２の各々は、ｎｐｎ型トランジスタのベースとコレクタとを接続することによって構成されている。
　第１バイアス回路７では、トランジスタ７０のベースとグランドとの間において、２つのダイオード７１，７２が直列接続されている。また、第１バイアス回路７では、高周波回路１００の備える制御回路１１０に含まれている第１定電流源１１７が抵抗７４を介してトランジスタ７０のベースに接続されている。また、第１バイアス回路７では、トランジスタ７０のベースとグランドとの間にキャパシタ７３が接続されている。
　第１バイアス回路７では、第１定電流源１１７から出力された定電流がトランジスタ７０のベースに入力され、当該定電流が増幅されて第１バイアス電流Ｉ１となり、トランジスタ７０のエミッタから出力される。トランジスタ７０のエミッタから出力される第１バイアス電流Ｉ１は、抵抗７７を経由して第１トランジスタＱ１の第１入力端子１１へ供給される。抵抗７７は、第１バイアス回路７に含まれていてもよい。
　第２バイアス回路９は、第２トランジスタＱ３の第２入力端子３１に接続されている。第２バイアス回路９は、第２トランジスタＱ３に第２バイアスを供給する。より詳細には、第２バイアス回路９は、第２トランジスタＱ３の第２入力端子３１に第２バイアス電流Ｉ３を供給する。
　第２バイアス回路９は、トランジスタ９０を含む。トランジスタ９０は、制御端子、第１主端子及び第２主端子を有する。トランジスタ９０は、例えば、ｎｐｎ型のバイポーラトランジスタである。この場合、トランジスタ９０では、制御端子、第１主端子及び第２主端子は、それぞれ、ベース、コレクタ及びエミッタである。トランジスタ９０では、コレクタが電源端子Ｔ３に接続され、エミッタが第２トランジスタＱ３の第２入力端子３１に接続されている。より詳細には、トランジスタ９０では、エミッタが抵抗９７を介して第２トランジスタＱ３の第２入力端子３１に接続されている。電源端子Ｔ３には、上述のように、バッテリから電源電圧Ｖｂａｔが供給される。第２バイアス回路９から出力される第２バイアス電流Ｉ３は、抵抗９７を介して第２トランジスタＱ３の第２入力端子３１へ供給される。第２バイアス電流Ｉ３は、第２トランジスタＱ３の動作点を決める直流電流である。第２バイアス回路９では、トランジスタ９０が、エミッタフォロワのトランジスタとして用いられる。トランジスタ９０は、電流増幅用トランジスタである。
　第２バイアス回路９は、上述のトランジスタ９０の他に、２つのダイオード９１，９２と、キャパシタ９３と、抵抗９４と、を含む。２つのダイオード９１，９２の各々は、ｎｐｎ型トランジスタのベースとコレクタとを接続することによって構成されている。
　第２バイアス回路９では、トランジスタ９０のベースとグランドとの間において、２つのダイオード９１，９２が直列接続されている。また、第２バイアス回路９では、制御回路１１０に含まれている第２定電流源１１９が抵抗９４を介してトランジスタ９０のベースに接続されている。また、第２バイアス回路９では、トランジスタ９０のベースとグランドとの間にキャパシタ９３が接続されている。
　第２バイアス回路９では、第２定電流源１１９から出力された定電流がトランジスタ９０のベースに入力され、当該定電流が増幅されて第２バイアス電流Ｉ３となり、トランジスタ９０のエミッタから出力される。トランジスタ９０のエミッタから出力される第２バイアス電流Ｉ３は、抵抗９７を経由して第２トランジスタＱ３の第２入力端子３１へ供給される。抵抗９７は、第２バイアス回路９に含まれていてもよい。
　第３バイアス回路８は、第３トランジスタＱ２の第３入力端子２１に接続されている。第３バイアス回路８は、第３トランジスタＱ２に第３バイアスを供給する。より詳細には、第３バイアス回路８は、第３トランジスタＱ２の第３入力端子２１に第３バイアス電流Ｉ２を供給する。
　第３バイアス回路８は、トランジスタ８０を含む。トランジスタ８０は、制御端子、第１主端子及び第２主端子を有する。トランジスタ８０は、例えば、ｎｐｎ型のバイポーラトランジスタである。この場合、トランジスタ８０では、制御端子、第１主端子及び第２主端子は、それぞれ、ベース、コレクタ及びエミッタである。トランジスタ８０では、コレクタが電源端子Ｔ３に接続され、エミッタが第３トランジスタＱ２の第３入力端子２１に接続されている。より詳細には、トランジスタ８０では、エミッタが抵抗８７を介して第３トランジスタＱ２の第３入力端子２１に接続されている。電源端子Ｔ３には、上述のように、バッテリから電源電圧Ｖｂａｔが供給される。第３バイアス回路８から出力される第３バイアス電流Ｉ２は、抵抗８７を介して第３トランジスタＱ２の第３入力端子２１へ供給される。第３バイアス電流Ｉ２は、第３トランジスタＱ２の動作点を決める直流電流である。第３バイアス回路８では、トランジスタ８０が、エミッタフォロワのトランジスタとして用いられる。トランジスタ８０は、電流増幅用トランジスタである。
　第３バイアス回路８は、上述のトランジスタ８０の他に、２つのダイオード８１，８２と、キャパシタ８３と、抵抗８４と、を含む。２つのダイオード８１，８２の各々は、ｎｐｎ型トランジスタのベースとコレクタとを接続することによって構成されている。
　第３バイアス回路８では、トランジスタ８０のベースとグランドとの間において、２つのダイオード８１，８２が直列接続されている。また、第３バイアス回路８では、制御回路１１０に含まれている第３定電流源１１８が抵抗８４を介してトランジスタ８０のベースに接続されている。また、第３バイアス回路８では、トランジスタ８０のベースとグランドとの間にキャパシタ８３が接続されている。
　第３バイアス回路８では、第３定電流源１１８から出力された定電流がトランジスタ８０のベースに入力され、当該定電流が増幅されて第３バイアス電流Ｉ２となり、トランジスタ８０のエミッタから出力される。トランジスタ８０のエミッタから出力される第３バイアス電流Ｉ２は、抵抗８７を経由して第３トランジスタＱ２の第３入力端子２１へ供給される。抵抗８７は、第３バイアス回路８に含まれていてもよい。
　第１整合回路ＭＮ１は、図１に示すように、信号入力端子Ｔ１と第１トランジスタＱ１の第１入力端子１１との間に設けられている。第１整合回路ＭＮ１は、第１トランジスタＱ１と信号処理回路３０１とのインピーダンス整合をとるための回路である。第１整合回路ＭＮ１は、例えば、１つの抵抗と、１つのキャパシタと、１つのインダクタとのうち少なくともいずれか１つを含むが、これに限らない。
　第２整合回路ＭＮ３は、第２トランジスタＱ３の第２入力端子３１と第３トランジスタＱ２の第３出力端子２２との間に設けられている。第２整合回路ＭＮ３は、第２トランジスタＱ３と第３トランジスタＱ２とのインピーダンス整合をとるための回路（段間整合回路）である。第２整合回路ＭＮ３は、例えば、１つの抵抗と、１つのキャパシタと、１つのインダクタとのうち少なくともいずれか１つを含むが、これに限らない。
　第３整合回路ＭＮ２は、第１トランジスタＱ１の第１出力端子１２と第３トランジスタＱ２の第３入力端子２１との間に設けられている。第３整合回路ＭＮ２は、第１トランジスタＱ１と第３トランジスタＱ２とのインピーダンス整合をとるための回路（段間整合回路）である。第３整合回路ＭＮ２は、例えば、１つの抵抗と、１つのキャパシタと、１つのインダクタとのうち少なくともいずれか１つを含むが、これに限らない。
　電力増幅回路１０は、第１キャパシタＣ１と、第２キャパシタＣ３と、第３キャパシタＣ２と、を更に備える。第１キャパシタＣ１、第２キャパシタＣ３及び第３キャパシタＣ２は、直流カット用の容量素子である。
　第１キャパシタＣ１は、第１整合回路ＭＮ１と第１トランジスタＱ１の第１入力端子１１との間に設けられている。第１キャパシタＣ１は、一端が第１整合回路ＭＮ１に接続され、他端が第１入力端子１１に接続されている。上述の第１バイアス回路７は、第１キャパシタＣ１と第１入力端子１１との間の経路の第１ノードＮ１に、抵抗７７を介して接続されている。第１キャパシタＣ１は、第１整合回路ＭＮ１に含まれていてもよい。
　第２キャパシタＣ３は、第２整合回路ＭＮ３と第２トランジスタＱ３の第２入力端子３１との間に設けられている。第２キャパシタＣ３は、一端が第２整合回路ＭＮ３に接続され、他端が第２入力端子３１に接続されている。上述の第２バイアス回路９は、第２キャパシタＣ３と第２入力端子３１との間の経路の第２ノードＮ３に、抵抗９７を介して接続されている。第２キャパシタＣ３は、第２整合回路ＭＮ３に含まれていてもよい。
　第３キャパシタＣ２は、第３整合回路ＭＮ２と第３トランジスタＱ２の第３入力端子２１との間に設けられている。第３キャパシタＣ２は、一端が第３整合回路ＭＮ２に接続され、他端が第３入力端子２１に接続されている。上述の第３バイアス回路８は、第３キャパシタＣ２と第３入力端子２１との間の経路の第３ノードＮ２に、抵抗８７を介して接続されている。第３キャパシタＣ２は、第３整合回路ＭＮ２に含まれていてもよい。
　第１電圧制御回路４は、第１トランジスタＱ１に第１電源電圧Ｖｃｃ１（図３参照）を印加する。第１電圧制御回路４は、例えば、図３に示すようなＬＤＯ（Low Dropout）レギュレータである。第１電圧制御回路４を構成するＬＤＯレギュレータは、トランジスタ４０（以下、第１出力トランジスタ４０という）と、２つの抵抗４１，４２と、誤差増幅器ＥＡ１（以下、第１誤差増幅器ＥＡ１という）と、制御端子Ｔ４（以下、第１制御端子Ｔ４という）と、を備えている。
　第１出力トランジスタ４０は、制御端子、第１主端子及び第２主端子を有する。第１出力トランジスタ４０は、例えば、ｐチャネルのＭＯＳＦＥＴである。この場合、第１出力トランジスタ４０では、制御端子、第１主端子及び第２主端子は、それぞれ、ゲート、ドレイン及びソースである。第１出力トランジスタ４０では、ソースが第１電圧制御回路４の入力端子を介して電源端子Ｔ３に接続され、ドレインが第１電圧制御回路４の出力端子を介して第１トランジスタＱ１の第１出力端子１２に接続されている。第１出力トランジスタ４０のオン抵抗（Ｒｏｎ）は、より低い値であるのが好ましい。第１出力トランジスタ４０では、ゲートが第１誤差増幅器ＥＡ１の出力端子に接続されている。なお、第１出力トランジスタ４０は、ｐチャネルのＭＯＳＦＥＴに限らず、ｎチャネルのＭＯＳＦＥＴ、ｐｎｐ型のバイポーラトランジスタ、ｎｐｎ型のバイポーラトランジスタ等であってもよい。
　２つの抵抗４１，４２の直列回路を含む抵抗分圧回路（以下、第１抵抗分圧回路という）は、第１出力トランジスタ４０のドレインとグランドとの間に接続されている。
　第１誤差増幅器ＥＡ１の反転入力端子は、第１制御端子Ｔ４に接続されている。第１誤差増幅器ＥＡ１の非反転入力端子は、第１抵抗分圧回路における２つの抵抗４１，４２間のノードに接続されている。第１誤差増幅器ＥＡ１の出力端子は、第１出力トランジスタ４０のゲートに接続されている。
　第１誤差増幅器ＥＡ１は、反転入力端子に入力される電位と非反転入力端子に入力される電位とを比較し、その差である誤差信号を増幅する。反転入力端子には、例えば、信号処理回路３０１からの制御電圧Ｖｒａｍｐが第１制御端子Ｔ４を介して入力される。ここにおいて、抵抗４１の抵抗値をＲ４１とし、抵抗４２の抵抗値をＲ４２とすると、制御電圧Ｖｒａｍｐと第１電圧制御回路４から出力される第１電源電圧Ｖｃｃ１との関係は、Ｖｃｃ１＝Ｖｒａｍｐ×（１＋Ｒ４１／Ｒ４２）で表すことができる。
　第２電圧制御回路５は、第２トランジスタＱ３に第２電源電圧Ｖｃｃ２（図４参照）を印加する。第２電圧制御回路５は、例えば、図４に示すようなＬＤＯレギュレータである。第２電圧制御回路５を構成するＬＤＯレギュレータは、トランジスタ５０（以下、第２出力トランジスタ５０という）と、２つの抵抗５１，５２と、誤差増幅器ＥＡ２（以下、第２誤差増幅器ＥＡ２という）と、制御端子Ｔ５（以下、第２制御端子Ｔ５という）と、を備えている。第２出力トランジスタ５０は、制御端子、第１主端子及び第２主端子を有する。
　第２出力トランジスタ５０は、制御端子、第１主端子及び第２主端子を有する。第２出力トランジスタ５０は、例えば、ｐチャネルのＭＯＳＦＥＴである。この場合、第２出力トランジスタ５０では、制御端子、第１主端子及び第２主端子は、それぞれ、ゲート、ドレイン及びソースである。第２出力トランジスタ５０では、ソースが第２電圧制御回路５の入力端子を介して電源端子Ｔ３に接続され、ドレインが第２電圧制御回路５の出力端子を介して第２トランジスタＱ３の第２出力端子３２に接続されている。第２出力トランジスタ５０のオン抵抗は、より低い値であるのが好ましい。第２出力トランジスタ５０では、ゲートが第２誤差増幅器ＥＡ２の出力端子に接続されている。なお、第２出力トランジスタ５０は、ｐチャネルのＭＯＳＦＥＴに限らず、ｎチャネルのＭＯＳＦＥＴ、ｐｎｐ型のバイポーラトランジスタ、ｎｐｎ型のバイポーラトランジスタ等であってもよい。
　２つの抵抗５１，５２の直列回路を含む抵抗分圧回路（以下、第２抵抗分圧回路という）は、第２出力トランジスタ５０のドレインとグランドとの間に接続されている。
　第２誤差増幅器ＥＡ２の反転入力端子は、第２制御端子Ｔ５に接続されている。第２誤差増幅器ＥＡ２の非反転入力端子は、第２抵抗分圧回路における２つの抵抗５１，５２間のノードに接続されている。第２誤差増幅器ＥＡ２の出力端子は、第２出力トランジスタ５０のゲートに接続されている。
　第２誤差増幅器ＥＡ２は、反転入力端子に入力される電位と非反転入力端子に入力される電位とを比較し、その差である誤差信号を増幅する。反転入力端子には、例えば、信号処理回路３０１からの制御電圧Ｖｒａｍｐが第２制御端子Ｔ５を介して入力される。ここにおいて、抵抗５１の抵抗値をＲ５１とし、抵抗５２の抵抗値をＲ５２とすると、制御電圧Ｖｒａｍｐと第２電圧制御回路５から出力される第２電源電圧Ｖｃｃ２との関係は、Ｖｃｃ２＝Ｖｒａｍｐ×（１＋Ｒ５１／Ｒ５２）で表すことができる。
　第３電圧制御回路６は、例えば、ＬＤＯレギュレータである。第３電圧制御回路６を構成するＬＤＯレギュレータの回路構成は、第１電圧制御回路４の回路構成と同様なので、図示及び説明を省略する。
　ところで、第２電圧制御回路５では、例えば、Ｒ５１／Ｒ５２＝１の場合、制御電圧Ｖｒａｍｐが０．５Ｖであると、第２制御電圧Ｖｃｃ２は１Ｖとなる。また、第２電圧制御回路５では、例えば、Ｒ５１／Ｒ５２＝１／１００の場合、制御電圧Ｖｒａｍｐが０．５Ｖであると、第２制御電圧Ｖｃｃ２は、０．５０５Ｖとなる。実施形態１に係る電力増幅回路１０では、第２電圧制御回路５に関するＲ５１／Ｒ５２の値は、第１電圧制御回路４に関するＲ４１／Ｒ４２の値とは異なる。これにより、実施形態１に係る電力増幅回路１０では、第１電源電圧Ｖｃｃ１と第２電源電圧Ｖｃｃ２とを独立して制御することができ、第１電源電圧Ｖｃｃ１と第２電源電圧Ｖｃｃ２とを互いに異なる値とすることが可能となる。実施形態１に係る電力増幅回路１０では、第２電圧制御回路５が第２トランジスタＱ３に第２電源電圧Ｖｃｃ２を印加し始めるタイミングは、第１電圧制御回路４が第１トランジスタＱ１に第１電源電圧Ｖｃｃ１を印加し始めるタイミングよりも後である。電力増幅回路１０では、例えば、Ｒ４１／Ｒ４２の値とＲ５１／Ｒ５２の値とを適宜異ならせることによって、第２出力トランジスタ５０がオフ状態からオン状態に移行するタイミングを、第１出力トランジスタ４０がオフ状態からオン状態に移行するタイミングよりも遅らせることが可能となる。よって、電力増幅回路１０では、第２電圧制御回路５が第２トランジスタＱ３に第２電源電圧Ｖｃｃ２を印加し始めるタイミングを、第１電圧制御回路４が第１トランジスタＱ１に第１電源電圧Ｖｃｃ１を印加し始めるタイミングよりも後にする（つまり、遅らせる）ことが可能となる。電力増幅回路１０では、Ｒ４１／Ｒ４２の値が３であり、Ｒ５１／Ｒ５２の値が１であるが、これらの数値は一例であり、特に限定されない。
　電力増幅回路１０では、第２トランジスタＱ３の動作開始点において、第１電圧制御回路４が第１トランジスタＱ１に印加している第１電源電圧Ｖｃｃ１は、第１トランジスタＱ１のニー電圧（knee voltage）よりも大きな電圧である、第１トランジスタＱ１のニー電圧は、第１トランジスタＱ１の静特性が線形領域から飽和領域へ移るコレクタ電圧である。第１トランジスタＱ１では、飽和領域でのコンダクタンスが線形領域でのコンダクタンスよりも小さい。ここにおいて、コンダクタンスは、第１トランジスタＱ１のコレクタ電圧の変化に対するコレクタ電流の変化率である。飽和領域でのコンダクタンスは、より小さいのが好ましい。第１トランジスタＱ１のニー電圧は、第１バイアス電流Ｉ１の値によって異なる。電力増幅回路１０の回路設計では、例えば、第１トランジスタＱ１の第１電源電圧Ｖｃｃ１がニー電圧となるときの制御電圧Ｖｒａｍｐの値よりも大きな値の制御電圧Ｖｒａｍｐで第２トランジスタＱ３の動作が開始されるようにＲ５１／Ｒ５２の値を決めている。
　（２）電力増幅回路、制御回路及び通信装置の動作
　電力増幅回路１０では、第１電圧制御回路４、第２電圧制御回路５及び第３電圧制御回路６に、電源端子Ｔ３を介してバッテリからの電源電圧Ｖｂａｔが供給される。また、電力増幅回路１０では、第１バイアス回路７、第２バイアス回路９及び第３バイアス回路８にも電源電圧Ｖｂａｔが供給される。
　電力増幅回路１０は、例えば、信号処理回路３０１からの高周波信号（送信信号）を増幅して出力する。ここにおいて、電力増幅回路１０は、信号入力端子Ｔ１から入力された高周波信号を増幅して、当該増幅された高周波信号を信号出力端子Ｔ２から出力する。電力増幅回路１０では、第１トランジスタＱ１、第３トランジスタＱ２、第２トランジスタＱ３のそれぞれにおいて入力される高周波信号を増幅して出力させる。
　電力増幅回路１０は、信号処理回路３０１及び制御回路１１０によって制御される。制御回路１１０は、例えば、電力増幅回路１０を制御する制御ＩＣ（Integrated Circuit）である。制御回路１１０は、第１バイアス回路７、第２バイアス回路９及び第３バイアス回路８を制御する。制御回路１１０は、上述のように、電力増幅回路１０の構成要素ではなく、高周波回路１００の構成要素である。制御回路１１０は、上述の第１定電流源１１７と第２定電流源１１９と第３定電流源１１８とを含んでいる。
　制御回路１１０は、信号処理回路３０１から取得した制御信号に基づいて電力増幅回路１０を制御する。制御回路１１０は、信号処理回路３０１のＲＦ信号処理回路３０２からの制御信号にしたがって電力増幅回路１０を制御する。制御回路１１０は、例えば、電力増幅回路１０の出力電力（送信電力）の値と制御電圧Ｖｒａｍｐの値との関係があらかじめLook up table等にストアされていてもよい。この場合、制御回路１１０が、電力増幅回路１０に求められる送信電力の値を信号処理回路３０１から指示されたときに、Look up tableを参照して、指示された送信電力の値に応じて制御電圧Ｖｒａｍｐの値を制御してもよい。制御回路１１０は、例えば、信号処理回路３０１のＲＦ信号処理回路３０２からのデジタルの制御信号にしたがって電力増幅回路１０を制御するように構成されていればよい。
　制御回路１１０は、電力増幅回路１０を動作させる場合、例えば、第１バイアス回路７、第２バイアス回路９及び第３バイアス回路８に、それぞれ、第１定電流源１１７、第２定電流源１１９及び第３定電流源１１８から定電流を供給する。
　電力増幅回路１０では、信号処理回路３０１からの制御電圧Ｖｒａｍｐが第１電圧制御回路４、第２電圧制御回路５及び第３電圧制御回路６へ与えられる。
　電力増幅回路１０では、第１トランジスタＱ１、第３トランジスタＱ２、第２トランジスタＱ３のそれぞれにおいて入力される高周波信号を増幅して出力させる。
　（３）電力増幅回路の特性
　図６は、電力増幅回路１０に関し、制御電圧Ｖｒａｍｐと第１トランジスタＱ１、第２トランジスタＱ３及び第３トランジスタＱ２それぞれの第１アイドル電流Ｉｄｌｅ１、第２アイドル電流Ｉｄｌｅ３及び第３アイドル電流Ｉｄｌｅ２との関係を示す特性図である。図６において、横軸は、制御電圧Ｖｒａｍｐである。また、図６において、左側の縦軸は、第２トランジスタＱ３のアイドル電流Ｉｄｌｅ３である。第２トランジスタＱ３のアイドル電流Ｉｄｌｅ３は、第２トランジスタＱ３に第２バイアス電流Ｉ３が供給されているときの第２トランジスタＱ３のコレクタ－エミッタ電流である。また、図６において、右側の縦軸は、第１トランジスタＱ１のアイドル電流Ｉｄｌｅ１及び第３トランジスタＱ２のアイドル電流Ｉｄｌｅ２である。第１トランジスタＱ１のアイドル電流Ｉｄｌｅ１は、第１トランジスタＱ１に第１バイアス電流Ｉ１が供給されているときの第１トランジスタＱ１のコレクタ－エミッタ電流である。第３トランジスタＱ２のアイドル電流Ｉｄｌｅ２は、第３トランジスタＱ２に第３バイアス電流Ｉ２が供給されているときの第３トランジスタＱ２のコレクタ－エミッタ電流である。図６において、「１ｓｔ」の表記を付した実線は、第１トランジスタＱ１のアイドル電流Ｉｄｌｅ１に対応し、「２ｎｄ」の表記を付した実線は、第３トランジスタＱ２のアイドル電流Ｉｄｌｅ２に対応し、「３ｒｄ」の表記を付した実線は、第２トランジスタＱ３のアイドル電流Ｉｄｌｅ３に対応している。
　図６から、電力増幅回路１０では、第１トランジスタＱ１のアイドル電流Ｉｄｌｅ１が流れ始めるタイミング及び第３トランジスタＱ２のアイドル電流Ｉｄｌｅ２が流れ始めるタイミングよりも、第２トランジスタＱ３のアイドル電流Ｉｄｌｅ３が流れ始めるタイミングが遅れていることが分かる。また、図６から、電力増幅回路１０では、第２トランジスタＱ３のアイドル電流Ｉｄｌｅ３が第１トランジスタＱ１のアイドル電流Ｉｄｌｅ１及び第３トランジスタＱ２のアイドル電流Ｉｄｌｅ２よりも大きくなることが分かる。
　図７は、電力増幅回路１０に関し、制御電圧Ｖｒａｍｐと出力電力Ｐｏｕｔ及び第２トランジスタＱ３のコレクタ電流Ｉｄｄとの関係を示す特性図である。図７において、横軸は、制御電圧Ｖｒａｍｐである。図７において、左側の縦軸は、電力増幅回路１０の出力電力Ｐｏｕｔである。図７において、右側の縦軸は、第２トランジスタＱ３のコレクタ電流Ｉｄｄである。図７において、「Ｂ１」の表記を付した実線は、電力増幅回路１０の出力電力Ｐｏｕｔに対応し、「Ｂ２」の表記を付した実線は、第２トランジスタＱ３のコレクタ電流Ｉｄｄに対応している。
　図７から、電力増幅回路１０では、制御電圧Ｖｒａｍｐが０．１５Ｖから２Ｖの間で増加するにつれて出力電力Ｐｏｕｔが増加することが分かる。電力増幅回路１０では、第１トランジスタＱ１が飽和した後、第２トランジスタＱ３の動作が開始されるので、制御電圧Ｖｒａｍｐと出力電力Ｐｏｕｔとの関係は、図７のＢ１のようになる。なお、第２トランジスタＱ３が動作していないときの出力電力Ｐｏｕｔは、第１トランジスタＱ１の出力を第３トランジスタＱ２を介して受ける第２トランジスタＱ３のアイソレーションによって漏れる電力である。
　また、図７から、電力増幅回路１０では、出力電力Ｐｏｕｔ－コレクタ電流Ｉｄｄ特性が略線形となることが分かる。
　実施形態１に係る電力増幅回路１０の比較例の電力増幅回路の特性について、図８及び９に基づいて説明する。比較例の電力増幅回路については図示していないが、比較例の電力増幅回路に関し、実施形態１に係る電力増幅回路１０と同様の構成要素には同一の符合を付して説明する。比較例の電力制御回路は、実施形態１に係る電力増幅回路１０の第１電圧制御回路４、第２電圧制御回路５及び第３電圧制御回路６の代わりに、１つの電圧制御回路を備え、この電圧制御回路が第１トランジスタＱ１、第２トランジスタＱ３及び第３トランジスタＱ２に接続されている点で、実施形態１に係る電力増幅回路１０と相違する。図８及び９の見方は、それぞれ、図６及び７の見方と同じである。
　図８から分かるように、比較例の電力増幅回路では、第１トランジスタＱ１のアイドル電流Ｉｄｌｅ１が流れ始めるタイミングと、第２トランジスタＱ３のアイドル電流Ｉｄｌｅ３が流れ始めるタイミングと、第３トランジスタＱ２のアイドル電流Ｉｄｌｅ２が流れ始めるタイミングとが略同じである。
　図７及び９から分かるように、比較例の電力増幅回路では、Ｖｒａｍｐが比較的低い範囲のときに第２トランジスタＱ３のコレクタ電流Ｉｄｄが実施形態１に係る電力増幅回路１０の第２トランジスタＱ３のコレクタ電流Ｉｄｄよりも大きくなっていることが分かる。これは、第２トランジスタＱ３の動作領域が飽和領域に移行していないためである。
　図７及び図９から、実施形態１に係る電力増幅回路１０は、出力電力Ｐｏｕｔが比較的低いときに、比較例の電力増幅回路と比べて、第２トランジスタＱ３のコレクタ電流Ｉｄｄを小さくできることが分かる。
　（４）高周波回路を有する高周波モジュール
　高周波モジュールは、実装基板と、実装基板に実装された複数の電子部品と、実装基板に配置された複数の外部接続端子と、を備える。複数の電子部品は、電力増幅回路１０を構成する複数の部品、出力整合回路１０１を構成する１又は複数の部品、第１スイッチ１０２を構成する部品、フィルタ１０３を構成する部品、及び、第２スイッチ１０４を構成する部品を含む。複数の外部接続端子は、アンテナ端子１０５と、高周波信号入力端子１０６と、電源用端子１１１と、グランド端子と、を含む。
　電力増幅回路１０を構成する複数の部品としては、例えば、第１ＩＣチップと、第２ＩＣチップと、第３ＩＣチップと、第４ＩＣチップと、第５ＩＣチップと、がある。第１ＩＣチップは、例えば、第１トランジスタＱ１と第２トランジスタＱ３と第３トランジスタＱ２とを含むＧａＡｓ系ＩＣチップである。この場合、第１トランジスタＱ１、第２トランジスタＱ３及び第３トランジスタＱ２の各々を構成するバイポーラトランジスタは、例えば、ＨＢＴ（Heterojunction Bipolar Transistor）である。第１ＩＣチップは、第１バイアス回路７、第２バイアス回路９及び第３バイアス回路８も含む。第１ＩＣチップは、ＧａＡｓ系ＩＣチップに限らず、例えば、Ｓｉ系ＩＣチップ、又は、ＳｉＧｅ系ＩＣチップ、又は、ＧａＮ系ＩＣチップであってもよい。
　第２ＩＣチップは、第１電圧制御回路４を含む。第３ＩＣチップは、第２電圧制御回路５を含む。第４ＩＣチップは、第３電圧制御回路６を含む。
　制御回路１１０を構成する部品は、例えば、第５ＩＣチップである。第５ＩＣチップは、制御回路１１０を含む。第５ＩＣチップは、例えば、Ｓｉ系ＩＣチップである。制御回路１１０は、例えば、複数のＭＯＳＦＥＴを含むＭＯＳ　ＩＣ（Metal Oxide Semiconductor Integrated Circuit）である。
　（５）まとめ
　（５．１）電力増幅回路
　実施形態１に係る電力増幅回路１０は、高周波信号を電力増幅する。電力増幅回路１０は、ドライブ段増幅器１と、最終段増幅器３と、電源端子Ｔ３と、第１電圧制御回路４と、第２電圧制御回路５と、を備える。ドライブ段増幅器１は、第１トランジスタＱ１を含む。第１トランジスタＱ１は、第１入力端子１１、第１出力端子１２及び第１接地端子１３を有する。最終段増幅器３は、第２トランジスタＱ３を含む。第２トランジスタＱ３は、第２入力端子３１、第２出力端子３２及び第２接地端子３３を有する。第２入力端子３１は、第１出力端子１２に接続されている。第１電圧制御回路４は、電源端子Ｔ３と第１出力端子１２との間に接続されている。第１電圧制御回路４は、第１トランジスタＱ１に印加する第１電源電圧Ｖｃｃ１を制御する。第２電圧制御回路５は、第１電圧制御回路４とは異なる回路であって電源端子Ｔ３と第２出力端子３２との間に接続されている。第２電圧制御回路５は、第２トランジスタＱ３に印加する第２電源電圧Ｖｃｃ２を制御する。
　実施形態１に係る電力増幅回路１０は、最終段増幅器３の第２トランジスタＱ３に流れる電流（コレクタ電流Ｉｄｄ）を抑制することが可能となる。ここにおいて、実施形態１に係る電力増幅回路１０は、第２トランジスタＱ３の第２電源電圧Ｖｃｃ２が比較的低い場合の第２トランジスタＱ３の入力電力を高めることができ、第２トランジスタＱ３の効率を高めることができるから、比較的低い出力電力Ｐｏｕｔで動作するとき（低パワー時）の第２トランジスタＱ３に流れる電流（コレクタ電流Ｉｄｄ）を抑制することが可能となる。
　また、実施形態１に係る電力増幅回路１０は、互いに異なる第１電圧制御回路４、第２電圧制御回路５及び第３電圧制御回路６を備えている。これにより、実施形態１に係る電力増幅回路１０は、電源端子Ｔ３が第１トランジスタＱ１、第２トランジスタＱ３及び第３トランジスタＱ２のいずれとも直接接続されないので、アイソレーションを向上させることが可能となる。
　また、実施形態１に係る電力増幅回路１０は、第１バイアス電流Ｉ１、第２バイアス電流Ｉ３及び第３バイアス電流Ｉ２それぞれの値を一定とすることにより、第１トランジスタＱ１、第２トランジスタＱ３及び第３トランジスタＱ２それぞれのベースの負荷容量の変化を抑制できる。これにより、電力増幅回路１０は、周波数特性において、オープンループ特性を得ることができる。
　（５．２）高周波回路
　実施形態１に係る高周波回路１００は、電力増幅回路１０と、フィルタ１０３と、を備える。フィルタ１０３は、電力増幅回路１０で電力増幅されて電力増幅回路１０から出力される高周波信号を通す。
　実施形態１に係る高周波回路１００は、電力増幅回路１０を備えるので、電力増幅回路１０の最終段増幅器３の第２トランジスタＱ３に流れる電流を抑制することが可能となる。
　（５．３）通信装置
　実施形態１に係る通信装置３００は、高周波回路１００と、信号処理回路３０１と、を備える。信号処理回路３０１は、高周波回路１００に高周波信号を出力する。
　実施形態１に係る通信装置３００は、上述の電力増幅回路１０を含む高周波回路１００を備えるので、電力増幅回路１０の最終段増幅器３の第２トランジスタＱ３に流れる電流を抑制することが可能となる。
　（実施形態１の変形例）
　第２電圧制御回路５は、図４に示したようなＬＤＯレギュレータに限らず、例えば、ＤＣ－ＤＣコンバータであってもよい。ＤＣ－ＤＣコンバータは、スイッチングレギュレータである。図１０は、第２電圧制御回路５を構成するＤＣ－ＤＣコンバータの一例を示す。図１０に示したＤＣ－ＤＣコンバータは、降圧型ＤＣ－ＤＣコンバータであり、２つのスイッチング素子（電界効果トランジスタ）Ｓ１，Ｓ２の直列回路と、インダクタＬ５とキャパシタＣ５との直列回路と、ドライバ５５と、を備える。このＤＣ－ＤＣコンバータでは、インダクタＬ５とキャパシタＣ５との直列回路がスイッチング素子Ｑ２に並列接続されている。２つのスイッチング素子Ｓ１，Ｓ２の各々は、例えば、ｎチャネルのＭＯＳＦＥＴであり、寄生ダイオードを含んでいる。
　図１０に示したＤＣ－ＤＣコンバータでは、ドライバ５５が２つのスイッチング素子Ｓ１，Ｓ２を駆動する。ドライバ５５は、信号処理回路３０１又は制御回路１１０によって制御される。これにより、電力増幅回路１０は、第２トランジスタＱ３に第２電源電圧Ｖｃｃ２が印加されるタイミングを第１トランジスタＱ１に第１電源電圧Ｖｃｃ１が印加されるタイミングよりも遅らせることができる。
　第１電圧制御回路４は、レギュレータであればよく、図３に示したようなＬＤＯレギュレータに限らず、例えば、図１０と同様の回路構成を有するＤＣ－ＤＣコンバータであってもよい。
　また、第１電圧制御回路４は、例えば、図１１に示すように、第１トランジスタＱ１にカスコード接続されたトランジスタＱ６を含む回路であってもよい。図１１における矢印は、高周波信号の通る経路の説明のために付してある。
　トランジスタＱ６は、ベース端子６１と、コレクタ端子６２と、エミッタ端子６３と、を有する。トランジスタＱ６のエミッタ端子６３は、第１トランジスタＱ１の第１出力端子１２に接続されている。また、トランジスタＱ６のベース端子６１は、キャパシタ４６を介してグランドに接続されるとともに、抵抗４５を介してバイアス端子Ｔ４１に接続されている。また、トランジスタＱ６のコレクタ端子６２は、電源端子Ｔ３に接続されるとともに、キャパシタ４３と抵抗Ｒ４４との直列回路を介して第１トランジスタＱ１の第１入力端子１１に接続されている。バイアス端子Ｔ４１は、制御回路１１０に接続され、制御回路１１０からバイアスが与えられる。
　（実施形態２）
　以下、実施形態２に係る電力増幅回路１０ａについて、図１２を参照して説明する。実施形態２に係る電力増幅回路１０ａに関し、実施形態１に係る電力増幅回路１０と同様の構成要素には、同一の符合を付して説明を省略する。実施形態２に係る電力増幅回路１０ａは、実施形態１に係る高周波回路１００（図２参照）及び通信装置３００（図２参照）における電力増幅回路１０の代わりに用いることができる。言い換えれば、高周波回路１００及び通信装置３００は、実施形態１に係る電力増幅回路１０の代わりに、実施形態２に係る電力増幅回路１０ａを備えていてもよい。
　実施形態２に係る電力増幅回路１０ａは、実施形態１に係る電力増幅回路１０における第３電圧制御回路６を備えていない。また、実施形態２に係る電力増幅回路１０ａでは、第２電圧制御回路５が第２トランジスタＱ３及び第３トランジスタＱ２に接続されている。実施形態２に係る電力増幅回路１０ａでは、第２トランジスタＱ３と第３トランジスタＱ２とに第２電源電圧Ｖｃｃ２が印加される。
　実施形態２に係る電力増幅回路１０ａは、実施形態１に係る電力増幅回路１０と同様、第１トランジスタＱ１に第１電源電圧Ｖｃｃ１を印加する第１電圧制御回路４と、第２トランジスタＱ３に第２電源電圧Ｖｃｃ２を印加する第２電圧制御回路５と、を備える。これにより、実施形態２に係る電力増幅回路１０ａは、実施形態１に係る電力増幅回路１０と同様、最終段増幅器３の第２トランジスタＱ３に流れる電流を抑制することが可能となる。
　（実施形態３）
　以下、実施形態３に係る電力増幅回路１０ｂについて、図１３を参照して説明する。実施形態３に係る電力増幅回路１０ｂに関し、実施形態１に係る電力増幅回路１０と同様の構成要素には、同一の符合を付して説明を省略する。実施形態３に係る電力増幅回路１０ｂは、実施形態１に係る高周波回路１００（図２参照）及び通信装置３００（図２参照）における電力増幅回路１０の代わりに用いることができる。言い換えれば、高周波回路１００及び通信装置３００は、実施形態１に係る電力増幅回路１０の代わりに、実施形態３に係る電力増幅回路１０ｂを備えていてもよい。
　実施形態３に係る電力増幅回路１０ｂは、実施形態１に係る電力増幅回路１０における第３電圧制御回路６を備えていない。また、実施形態３に係る電力増幅回路１０ｂでは、第１電圧制御回路４が第１トランジスタＱ１及び第３トランジスタＱ２に接続されている。実施形態３に係る電力増幅回路１０ｂでは、第１トランジスタＱ１と第３トランジスタＱ２とに第１電源電圧Ｖｃｃ１が印加される。
　実施形態３に係る電力増幅回路１０ｂは、実施形態１に係る電力増幅回路１０と同様、第１トランジスタＱ１に第１電源電圧Ｖｃｃ１を印加する第１電圧制御回路４と、第２トランジスタＱ３に第２電源電圧Ｖｃｃ２を印加する第２電圧制御回路５と、を備える。これにより、実施形態３に係る電力増幅回路１０ｂは、実施形態１に係る電力増幅回路１０と同様、最終段増幅器３の第２トランジスタＱ３に流れる電流を抑制することが可能となる。
　（実施形態４）
　以下、実施形態４に係る電力増幅回路１０ｃについて、図１４を参照して説明する。実施形態４に係る電力増幅回路１０ｃに関し、実施形態１に係る電力増幅回路１０と同様の構成要素には、同一の符合を付して説明を省略する。実施形態４に係る電力増幅回路１０ｃは、実施形態１に係る高周波回路１００（図２参照）及び通信装置３００（図２参照）における電力増幅回路１０の代わりに用いることができる。言い換えれば、高周波回路１００及び通信装置３００は、実施形態１に係る電力増幅回路１０の代わりに、実施形態４に係る電力増幅回路１０ｃを備えていてもよい。
　実施形態４に係る電力増幅回路１０ｃは、実施形態１に係る電力増幅回路１０における中間段増幅器２、第３整合回路ＮＭ２、第３キャパシタＣ２、及び第３電圧制御回路６を備えていない。
　実施形態４に係る電力増幅回路１０ｃでは、第２整合回路ＭＮ３は、第２トランジスタＱ３の第２入力端子３１と第１トランジスタＱ１の第１出力端子１２との間に設けられている。第２整合回路ＭＮ３は、第２トランジスタＱ３と第１トランジスタＱ１とのインピーダンス整合をとるための回路（段間整合回路）である。
　実施形態４に係る電力増幅回路１０ｃは、実施形態１に係る電力増幅回路１０と同様、第１トランジスタＱ１に第１電源電圧Ｖｃｃ１を印加する第１電圧制御回路４と、第２トランジスタＱ３に第２電源電圧Ｖｃｃ２を印加する第２電圧制御回路５と、を備える。これにより、実施形態４に係る電力増幅回路１０ｃは、実施形態１に係る電力増幅回路１０と同様、最終段増幅器３の第２トランジスタＱ３に流れる電流を抑制することが可能となる。
　（変形例）
　上記の実施形態１～４等は、本発明の様々な実施形態の一つに過ぎない。上記の実施形態１～４等は、本発明の目的を達成できれば、設計等に応じて種々の変更が可能である。
　例えば、電力増幅回路１０、１０ａ、１０ｂの段数は、３段に限らず、４段以上であってもよい。つまり、電力増幅回路１０、１０ａ、１０ｂは、ドライブ段増幅器１と最終段増幅器３との間に、中間段増幅器２を２つ以上備えていてもよい。
　また、電力増幅回路１０では、第１トランジスタＱ１、第２トランジスタＱ３及び第３トランジスタＱ２の各々がバイポーラトランジスタであるが、これに限らず、例えば、ＦＥＴ（Field Effect Transistor）であってもよい。ＦＥＴは、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。第１トランジスタＱ１がＭＯＳＦＥＴである場合、第１入力端子１１、第１出力端子１２及び第１接地端子１３は、例えば、ゲート端子、ドレイン端子及びソース端子である。第１バイアス回路７から第１トランジスタＱ１の第１入力端子１１に供給される第１バイアスは、第１バイアス電圧である。第２トランジスタＱ３がＭＯＳＦＥＴである場合、第２入力端子３１、第２出力端子３２及び第２接地端子３３は、例えば、ゲート端子、ドレイン端子及びソース端子である。第２バイアス回路９から第２トランジスタＱ３の第２入力端子３１に供給される第２バイアスは、第２バイアス電圧である。第３トランジスタＱ２がＭＯＳＦＥＴである場合、第３入力端子２１、第３出力端子２２及び第３接地端子２３は、例えば、ゲート端子、ドレイン端子及びソース端子である。第３バイアス回路８から第３トランジスタＱ２の第３入力端子２１に供給される第３バイアスは、第３バイアス電圧である。
　高周波回路１００では、電力増幅回路１０の第１トランジスタＱ１、第２トランジスタＱ３及び第３トランジスタＱ２の各々がＨＢＴではなくてＭＯＳＦＥＴの場合、電力増幅回路１０と制御回路１１０とが１チップに集積化されていてもよい。
　高周波回路１００では、フィルタ１０３は、弾性表面波を利用する弾性波フィルタであるが、これに限らず、例えば、弾性境界波、板波等を利用する弾性波フィルタであってもよい。
　弾性波フィルタでは、複数の直列腕共振子及び複数の並列腕共振子の各々は、ＳＡＷ共振子に限らず、例えば、ＢＡＷ（Bulk Acoustic Wave）共振子であってもよい。
　高周波回路１００は、アンテナ端子１０５から入力される受信信号を増幅するローノイズアンプとローノイズアンプに接続されるフィルタとを含む受信回路を備えていてもよい。
　また、フィルタ１０３は、送信フィルタに限らず、デュプレクサであってもよい。
　また、高周波回路１００では、第１スイッチ１０２及び第２スイッチ１０４は、例えば、ＧＰＩＯ（General Purpose Input/Output）に対応したスイッチＩＣであってもよい。
　（態様）
　本明細書には、以下の態様が開示されている。
　第１の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）は、高周波信号を電力増幅する。電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）は、ドライブ段増幅器（１）と、最終段増幅器（３）と、電源端子（Ｔ３）と、第１電圧制御回路（４）と、第２電圧制御回路（５）と、を備える。ドライブ段増幅器（１）は、第１トランジスタ（Ｑ１）を含む。第１トランジスタ（Ｑ１）は、第１入力端子（１１）、第１出力端子（１２）及び第１接地端子（１３）を有する。最終段増幅器（３）は、第２トランジスタ（Ｑ３）を含む。第２トランジスタ（Ｑ３）は、第２入力端子（３１）、第２出力端子（３２）及び第２接地端子（３３）を有する。第２入力端子（３１）は、第１出力端子（１２）に接続されている。第１電圧制御回路（４）は、電源端子（Ｔ３）と第１出力端子（１２）との間に接続されている。第１電圧制御回路（４）は、第１トランジスタ（Ｑ１）に印加する第１電源電圧（Ｖｃｃ１）を制御する。第２電圧制御回路（５）は、第１電圧制御回路（４）とは異なる回路であって電源端子（Ｔ３）と第２出力端子（３２）との間に接続されている。第２電圧制御回路（５）は、第２トランジスタ（Ｑ３）に印加する第２電源電圧（Ｖｃｃ２）を制御する。
　第１の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）は、最終段増幅器（３）の第２トランジスタ（Ｑ３）に流れる電流（コレクタ電流Ｉｄｄ）を抑制することが可能となる。
　第２の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）では、第１の態様において、第１電圧制御回路（４）による第１電源電圧（Ｖｃｃ１）の制御と、第２電圧制御回路（５）による第２電源電圧（Ｖｃｃ２）の制御とは、互いに独立している。
　第２の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）では、アイソレーションを向上させることが可能となる。
　第３の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）では、第１又は２の態様において、第２電圧制御回路（５）が第２トランジスタ（Ｑ３）に第２電源電圧（Ｖｃｃ２）を印加し始めるタイミングは、第１電圧制御回路（４）が第１トランジスタ（Ｑ１）に第１電源電圧（Ｖｃｃ１）を印加し始めるタイミングよりも後である。
　第３の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）では、最終段増幅器（３）の第２トランジスタ（Ｑ３）に流れる電流（コレクタ電流Ｉｄｄ）を抑制することができる。
　第４の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）では、第１～３の態様のいずれか一つにおいて、第２トランジスタ（Ｑ３）の動作開始点において、第１電圧制御回路（４）が第１トランジスタ（Ｑ１）に印加している第１電源電圧（Ｖｃｃ１）は、第１トランジスタ（Ｑ１）のニー電圧よりも大きな電圧である。
　第４の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）では、第２トランジスタ（Ｑ３）の動作開始点において、第１トランジスタ（Ｑ１）が飽和しているので、最終段増幅器（３）の第２トランジスタ（Ｑ３）に流れる電流（コレクタ電流Ｉｄｄ）を抑制することができる。
　第５の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）では、第１～４の態様のいずれか一つにおいて、第１電圧制御回路（４）は、レギュレータである。
　第５の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）は、第１電圧制御回路（４）から第１トランジスタ（Ｑ１）に印加する第１電源電圧（Ｖｃｃ１）を安定化することが可能となる。
　第６の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）では、第１～５の態様のいずれか一つにおいて、第２電圧制御回路（５）は、ＬＤＯレギュレータである。
　第６の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）は、ノイズの発生を抑制することが可能となる。
　第７の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）では、第１～５の態様のいずれか一つにおいて、第２電圧制御回路（５）は、ＤＣ－ＤＣコンバータである。
　第８の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）は、第１～７の態様のいずれか一つにおいて、第１バイアス回路（７）と、第２バイアス回路（９）と、を更に備える。第１バイアス回路（７）は、第１入力端子（１１）に接続されている。第２バイアス回路（９）は、第２入力端子（３１）に接続されている。
　第８の態様に係る電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）では、第１トランジスタ（Ｑ１）のバイアス（第１バイアス電流Ｉ１）と第２トランジスタ（Ｑ３）のバイアス（第２バイアス電流Ｉ３）とを独立して制御することが可能となる。
　第９の態様に係る高周波回路（１００）は、第１～８の態様のいずれか一つの電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）と、フィルタ（１０３）と、を備える。フィルタ（１０３）は、電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）で電力増幅されて電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）から出力される高周波信号を通す。
　第９の態様に係る高周波回路（１００）では、電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）の最終段増幅器（３）の第２トランジスタ（Ｑ３）に流れる電流を抑制することが可能となる。
　第１０の態様に係る通信装置（３００）は、第９の態様の高周波回路（１００）と、信号処理回路（３０１）と、を備える。信号処理回路（３０１）は、高周波回路（１００）に高周波信号を出力する。
　第１０の態様に係る通信装置（３００）は、電力増幅回路（１０；１０ａ；１０ｂ；１０ｃ）の最終段増幅器（３）の第２トランジスタ（Ｑ３）に流れる電流を抑制することが可能となる。
　１　ドライブ段増幅器
　２　中間段増幅器
　３　最終段増幅器
　４　第１電圧制御回路
　４０　トランジスタ（第１出力トランジスタ）
　４１、４２　抵抗
　５　第２電圧制御回路
　５０　トランジスタ（第２出力トランジスタ）
　５１、５２　抵抗
　５５　ドライバ
　６　第３電圧制御回路
　７　第１バイアス回路
　８　第３バイアス回路
　９　第２バイアス回路
　１０、１０ａ、１０ｂ、１０ｃ　電力増幅回路
　１１　第１入力端子
　１２　第１出力端子
　１３　第１接地端子
　２１　第３入力端子
　２２　第３出力端子
　２３　第３接地端子
　３１　第２入力端子
　３２　第２出力端子
　３３　第２接地端子
　６１　ベース端子
　６２　コレクタ端子
　６３　エミッタ端子
　７０　トランジスタ
　７１　ダイオード
　７２　ダイオード
　７３　キャパシタ
　７４　抵抗
　７７　抵抗
　８０　トランジスタ
　８１　ダイオード
　８２　ダイオード
　８３　キャパシタ
　８４　抵抗
　８７　抵抗
　９０　トランジスタ
　９１　ダイオード
　９２　ダイオード
　９３　キャパシタ
　９４　抵抗
　９７　抵抗
　１００　高周波回路
　１０１　出力整合回路
　１０２　第１スイッチ
　１０３　フィルタ
　１０４　第２スイッチ
　１０５　アンテナ端子
　１１０　制御回路
　１１１　電源用端子
　１１７　第１定電流源
　１１８　第３定電流源
　１１９　第２定電流源
　３００　通信装置
　３０１　信号処理回路
　３０２　ＲＦ信号処理回路
　３０３　ベースバンド信号処理回路
　３１０　アンテナ
　Ｃ１　第１キャパシタ
　Ｃ２　第３キャパシタ
　Ｃ３　第２キャパシタ
　Ｃ５　キャパシタ
　ＥＡ１　誤差増幅器（第１誤差増幅器）
　ＥＡ２　誤差増幅器（第２誤差増幅器）
　Ｉ１　第１バイアス電流
　Ｉ２　第３バイアス電流
　Ｉ３　第２バイアス電流
　Ｉｄｄ　コレクタ電流
　Ｉｄｌｅ１　第１アイドル電流
　Ｉｄｌｅ２　第３アイドル電流
　Ｉｄｌｅ３　第２アイドル電流
　Ｌ５　インダクタ
　ＭＮ１　第１整合回路
　ＭＮ２　第３整合回路
　ＭＮ３　第２整合回路
　Ｎ１　第１ノード
　Ｎ２　第３ノード
　Ｎ３　第２ノード
　Ｑ１　第１トランジスタ
　Ｑ２　第３トランジスタ
　Ｑ３　第２トランジスタ
　Ｑ６　トランジスタ
　Ｓ１　スイッチング素子
　Ｓ２　スイッチング素子
　Ｔ３　電源端子
　Ｔ４　制御端子（第１制御端子）
　Ｔ５　制御端子（第２制御端子）
　Ｖｂａｔ　バッテリ電圧
　Ｖｃｃ１　第１電源電圧
　Ｖｃｃ２　第２電源電圧
　Ｖｒａｍｐ　制御電圧

Claims (10)

  1. 　高周波信号を電力増幅する電力増幅回路であって、
    　第１入力端子、第１出力端子及び第１接地端子を有する第１トランジスタを含むドライブ段増幅器と、
    　第２入力端子、第２出力端子及び第２接地端子を有し、前記第２入力端子が前記第１出力端子に接続されている第２トランジスタを含む最終段増幅器と、
    　電源端子と、
    　前記電源端子と前記第１出力端子との間に接続されており、前記第１トランジスタに印加する第１電源電圧を制御する第１電圧制御回路と、
    　前記第１電圧制御回路とは異なる回路であって前記電源端子と前記第２出力端子との間に接続されており、前記第２トランジスタに印加する第２電源電圧を制御する第２電圧制御回路と、を備える、
    　電力増幅回路。
  2. 　前記第１電圧制御回路による前記第１電源電圧の制御と、前記第２電圧制御回路による前記第２電源電圧の制御とは、互いに独立している、
    　請求項１に記載の電力増幅回路。
  3. 　前記第２電圧制御回路が前記第２トランジスタに前記第２電源電圧を印加し始めるタイミングは、前記第１電圧制御回路が前記第１トランジスタに前記第１電源電圧を印加し始めるタイミングよりも後である、
    　請求項１又は２に記載の電力増幅回路。
  4. 　前記第２トランジスタの動作開始点において、前記第１電圧制御回路が前記第１トランジスタに印加している前記第１電源電圧は、前記第１トランジスタのニー電圧よりも大きな電圧である、
    　請求項１～３のいずれか一項に記載の電力増幅回路。
  5. 　前記第１電圧制御回路は、レギュレータである、
    　請求項１～４のいずれか一項に記載の電力増幅回路。
  6. 　前記第２電圧制御回路は、ＬＤＯレギュレータである、
    　請求項１～５のいずれか一項に記載の電力増幅回路。
  7. 　前記第２電圧制御回路は、ＤＣ－ＤＣコンバータである、
    　請求項１～５のいずれか一項に記載の電力増幅回路。
  8. 　前記第１入力端子に接続されている第１バイアス回路と、前記第２入力端子に接続されている第２バイアス回路と、を更に備える、
    　請求項１～７のいずれか一項に記載の電力増幅回路。
  9. 　請求項１～８のいずれか一項に記載の電力増幅回路と、
    　前記電力増幅回路で電力増幅されて前記電力増幅回路から出力される前記高周波信号を通すフィルタと、を備える、
    　高周波回路。
  10. 　請求項９に記載の高周波回路と、
    　前記高周波回路に高周波信号を出力する信号処理回路と、を備える、
    　通信装置。
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