JP2014022957A - 増幅回路、及び増幅素子 - Google Patents

Abstract

【課題】ＧＨｚ帯において発振することなく低雑音、且つ高利得の増幅回路を提供する。
【解決手段】増幅回路は、ソース接地の第１のトランジスタと、１つ以上のインダクタンス素子と１つ以上の容量素子とで構成される整合回路と、ゲート接地の第２のトランジスタと、を含む。ここで、第２のトランジスタのソースは、上記整合回路を介して第１のトランジスタのドレインに接続されている。該増幅回路は、さらに、第１のトランジスタのゲートにバイアス電位を供給する第１のバイアス回路と、第２のトランジスタのドレインにバイアス電位を供給する第２のバイアス回路と、を含む。該増幅回路は、第１のトランジスタのゲートに入力信号を入力して、第２のトランジスタのドレインから出力信号を出力する増幅回路として動作する。
【選択図】図１５

Description

本発明は、増幅回路、及び増幅素子に関する。特に、本発明は、高周波用で小信号低雑音の増幅回路、及び増幅素子に関する。

近時、ＧＨｚ帯の衛星放送受信用アンテナの初段増幅回路には、低雑音の特性が重視されるため、ＧａＡｓＦＥＴ（ガリウム砒素電界効果トランジスタ）単体の増幅素子が用いられる。アンテナセットの受信性能を高めるためには、この増幅素子の雑音指数を同じままに利得を高めることが求められる。

特開平９−２７０６４５号公報（特許文献１）には、次のような内容が開示されている。

利得を高める方法として、ソース接地ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）にゲート接地ＦＥＴを接続するカスコード接続が用いられる。ここで、ＧＨｚ帯以上の高周波においては入力反射係数が大きいため、寄生発振を起こす問題があり、対策として抵抗による負帰還回路を追加することで広帯域に安定化することを行っている。

また、特開平６−２２４６４７号公報（特許文献２）には、次のような内容が開示されている。

利得を高める方法として、特許文献１と同様に、ソース接地ＦＥＴにゲート接地ＦＥＴを接続するカスコード接続が用いられる。但し、特許文献２では、安定度を高めるために別の方法として、ソース接地ＦＥＴのソースと、ゲート接地ＦＥＴのゲートにそれぞれ適切なバイアス電位を与えて各々のＦＥＴを安定な領域で動作させることにより、カスコード回路としての動作の安定化を図っている。

尚、本明細書において、「カスコード接続」とは、図１、図１０、図１８に示すように、ソース接地の第１のトランジスタとゲート接地の第２のトランジスタとが互いに接続され、３つの端子（ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄ）を有する接続形態のことを言う。

また、バイポーラトランジスタの「カスコード接続」とは、図６、図１４に示すように、エミッタ接地の第１のバイポーラトランジスタとベース接地の第２のバイポーラトランジスタが互いに接続され、３つの端子（ベース電極Ｂ、エミッタ電極Ｅ、コレクタ電極Ｃ）を有する接続形態のことを言う。

特開平９−２７０６４５号公報 特開平６−２２４６４７号公報

市川古都美、市川裕一著「高周波回路設計のためのＳパラメータ詳解」ＣＱ出版、Ｐ１２０〜１２６ 「ノイズ指数を最適化するＬＮＡマッチング技法」、［ｏｎｌｉｎｅ］、［平成２４年６月２９日検索］、インターネットＵＲＬ http://pdfserv.maxim-ic.com/jp/an/AN3169J.pdf

特許文献１に記載の増幅回路では、カスコード回路の出力端子と入力端子を抵抗により結合し、負帰還回路を追加している。抵抗のみを用いるので、広い周波数帯域において安定化することができる。

しかし、利得と安定性はトレードオフの関係にあり、十分に安定性を高めるために抵抗値を低く設定すると、単体ＦＥＴの場合と変わらない程度まで利得が下がってしまうという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

第１の視点による増幅回路は、以下の構成要素を含む。即ち、該増幅回路は、ソース接地の第１のトランジスタと、１つ以上のインダクタンス素子と１つ以上の容量素子とで構成される整合回路と、ゲート接地の第２のトランジスタと、を含む。ここで、第２のトランジスタのソースは、上記整合回路を介して第１のトランジスタのドレインに接続されている。該増幅回路は、さらに、第１のトランジスタのゲートにバイアス電位を供給する第１のバイアス回路と、第２のトランジスタのドレインにバイアス電位を供給する第２のバイアス回路と、を含む。該増幅回路は、第１のトランジスタのゲートに入力信号を入力して、第２のトランジスタのドレインから出力信号を出力する増幅回路として動作する。

第２の視点による増幅素子は、以下の構成要素を含む。即ち、該増幅素子は、入力端子となるゲート電極と、出力端子となるドレイン電極と、接地端子となるソース電極と、第１のトランジスタと、第２のトランジスタと、整合回路と、を含む。前記第１のトランジスタにおいて、ゲートが前記ゲート電極と接続され、ソースが前記ソース電極と接続される。前記整合回路は、１つ以上のインダクタンス素子と１つ以上の容量素子とで構成される。また、前記第２のトランジスタにおいて、ゲートが前記ソース電極と接続され、ドレインが前記ドレイン電極と接続される。また、前記第２のトランジスタのソースが前記整合回路を介して前記第１のトランジスタのドレインに接続される。

第３の視点による増幅回路は、以下の構成要素を含む。即ち、該増幅回路は、エミッタ接地の第１のバイポーラトランジスタと、１つ以上のインダクタンス素子と１つ以上の容量素子とで構成される整合回路と、ベース接地の第２のバイポーラトランジスタと、を含む。ここで、第２のバイポーラトランジスタのエミッタは、上記整合回路を介して第１のバイポーラトランジスタのコレクタに接続されている。該増幅回路は、さらに、第１のバイポーラトランジスタのベースにバイアス電位を供給する第１のバイアス回路と、第２のバイポーラトランジスタのコレクタにバイアス電位を供給する第２のバイアス回路と、を含む。該増幅回路は、第１のバイポーラトランジスタのベースに入力信号を入力して、第２のバイポーラトランジスタのコレクタから出力信号を出力する増幅回路として動作する。

上記各視点によれば、使用する周波数において発振することなく低雑音、且つ高利得の増幅回路を提供することが可能になる。

第１の実施形態に係る増幅素子の等価回路図である。 第１の実施形態に係る増幅素子の上面図である。 第１の実施形態に係る増幅素子の側面図である。 第１の実施形態に係る増幅素子におけるＦＥＴペレットの上面図である。 第１の実施形態の変形例１に係る増幅素子における整合回路である。 第１の実施形態の変形例２に係る増幅素子の等価回路図である。 第２の実施形態に係る増幅素子の上面図である。 第２の実施形態に係る増幅素子の側面図である。 第２の実施形態に係る増幅素子におけるＦＥＴペレットの上面図である。 第３の実施形態に係る増幅素子の等価回路図である。 第３の実施形態に係る増幅素子の上面図である。 第３の実施形態に係る増幅素子の側面図である。 第３の実施形態の変形例１に係る増幅素子における整合回路である。 第３の実施形態の変形例２に係る増幅素子の等価回路図である。 一実施形態による増幅回路の構成を示すブロック図である。 各実施形態における増幅回路の構成を示す回路図である。 第４の実施形態に係る受信システムの構成を示すブロック図である。 比較例による増幅素子の回路図である。 従来技術１による増幅回路を示す回路図である。 従来技術２による増幅回路を示す回路図である。

まず、実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

一実施形態における増幅回路１００は、図１５に示すように、ソース接地の第１のトランジスタ４と、１つ以上のインダクタンス素子と１つ以上の容量素子とで構成される整合回路２４と、ゲート接地の第２のトランジスタ６と、を含む。ここで、第２のトランジスタ６のソースは、上記整合回路２４を介して第１のトランジスタ４のドレインに接続されている。該増幅回路は、さらに、第１のトランジスタ４のゲートにバイアス電位を供給する第１のバイアス回路４５と、第２のトランジスタ６のドレインにバイアス電位を供給する第２のバイアス回路４６と、を含む。該増幅回路は、第１のトランジスタ４のゲートに入力信号を入力して、第２のトランジスタ６のドレインから出力信号を出力する増幅回路として動作する。

上記したように整合回路（図１の２４、図１０の３４等）を設けて、第１のトランジスタ４の出力インピーダンスと第２のトランジスタ６の入力インピーダンスの整合を取ることにより、増幅回路の安定定数を確保して発振しないようにすることができる。特許文献１による増幅回路（図１９）では、十分に安定性を高めるために抵抗値（図１９の７４）を低く設定すると、単体ＦＥＴの場合と変わらない程度まで利得が下がってしまうという問題があったが、本実施形態によれば、特許文献１のような負帰還を行っていないので利得が下がってしまう問題は発生せず、使用するＧＨｚ帯の周波数において高利得の増幅回路を実現することができる。

上記増幅回路において、上記整合回路２４は、図１に示すように、第１の容量素子５と、第１及び第２のインダクタンス素子７、８とにより構成され、第１の容量素子５の一端に、第１及び第２のインダクタンス素子７、８の一端がそれぞれ接続されたＴ型回路であってもよい。ここで、第１及び第２のインダクタンス素子７、８の他端が、それぞれ第１のトランジスタ４のドレインと第２のトランジスタ６のソースに接続されている。

上記増幅回路において、上記整合回路３４は、図１０に示すように、第１のインダクタンス素子３７と第１及び第２の容量素子３５、３６で構成され、第１のインダクタンス素子３７の一端及び他端に、それぞれ第１及び第２の容量素子３５、３６の一端が接続されたπ型回路であってもよい。ここで、第１及び第２の容量素子３５、３６の一端が、それぞれ第１のトランジスタ４のドレインと第２のトランジスタ６のソースに接続されている。

上記整合回路は、図５に示すように、Ｔ型回路が多段接続されたものであってもよい。

上記整合回路は、図１３に示すように、π型回路が多段接続されたものであってもよい。

上記整合回路（図１の２４、図１０の３４等）における容量素子及びインダクタンス素子（図１の５、７、８；図１０の３５、３６、３７等）は、第１のトランジスタ４の出力インピーダンスと第２のトランジスタ６の入力インピーダンスが整合するように設定されていることが好ましい。

一実施形態における増幅素子は、図１〜３又は図１０〜１２に示すように、入力端子となるゲート電極１と、出力端子となるドレイン電極３と、接地端子となるソース電極２と、第１のトランジスタ４と、第２のトランジスタ６と、整合回路（図１の２４、図１０の３４等）とを備える。第１のトランジスタ４において、ゲートがゲート電極１と接続され、ソースがソース電極２と接続される。上記整合回路（図１の２４、図１０の３４等）は、１つ以上のインダクタンス素子と１つ以上の容量素子とで構成される。また、第２のトランジスタ６において、ゲートがソース電極２と接続され、ドレインがドレイン電極３と接続される。また、第２のトランジスタ６のソースが上記整合回路（図１の２４、図１０の３４等）を介して第１のトランジスタ４のドレインに接続される。

上記増幅素子は、図２〜３又は図１１〜１２に示すように、パッケージ内に形成された増幅素子であって、ソース電極２がパッケージのリードフレームとなり、第１及び第２のトランジスタ４、６と容量素子（図２の５；図１１の３５、３６）は、ソース電極２上に配置されるようにしてもよい。また、インダクタンス素子（図２〜３の７、８；図１１〜１２の３７）は、第１及び第２のトランジスタ４、６と容量素子（図２の５；図１１の３５、３６）のうちのいずかを接続するボンディングワイヤで形成されているものであってもよい。

上記増幅素子は、図７〜９に示すように、パッケージ内に形成された増幅素子であって、ソース電極２がパッケージのリードフレームとなり、第１及び第２のトランジスタ２２４、２２６と容量素子２２５は、１つの半導体素子２２１内に形成されて、該半導体素子２２１はソース電極２上に配置されるようにしてもよい。また、インダクタンス素子７、８は、第１及び第２のトランジスタ２２４、２２６と容量素子２２５のうちのいずかを接続するボンディングワイヤで形成されているものであってもよい。

上記整合回路２４は、図１〜３に示すように、第１の容量素子５と、ボンディングワイヤで形成された第１及び第２のインダクタンス素子７、８とにより構成され、第１の容量素子５の一端に、第１及び第２のインダクタンス素子７、８の一端がそれぞれ接続されたＴ型回路であってもよい。ここで、第１及び第２のインダクタンス素子７、８の他端が、それぞれ第１のトランジスタ４のドレインと第２のトランジスタ６のソースに接続されている。

上記整合回路３４は、図１０〜１２に示すように、ボンディングワイヤで形成された第１のインダクタンス素子３７と、第１及び第２の容量素子３５、３６で構成され、第１のインダクタンス素子３７の一端及び他端に、それぞれ第１及び第２の容量素子３５、３６の一端が接続されたπ型回路であってもよい。ここで、第１及び第２の容量素子３５、３６の一端が、それぞれ第１のトランジスタ４のドレインと第２のトランジスタ６のソースに接続されている。

上記整合回路は、図５に示すように、Ｔ型回路が多段接続されたものであってもよい。

上記整合回路は、図１３に示すように、π型回路が多段接続されたものであってもよい。

上記整合回路（図１の２４、図１０の３４等）における容量素子及びインダクタンス素子（図１の５、７、８；図１０の３５、３６、３７等）は、第１のトランジスタ（４、２２４）の出力インピーダンスと第２のトランジスタ（６、２２６）の入力インピーダンスが整合するように設定されていることが好ましい。

他の一実施形態における増幅回路は、図６又は図１４のいずれかに示すように、エミッタ接地の第１のバイポーラトランジスタ３０４と、１つ以上のインダクタンス素子と１つ以上の容量素子とで構成される整合回路（図６の２４、図１４の３４等）と、ベース接地の第２のバイポーラトランジスタ３０６と、を含む。ここで、第２のバイポーラトランジスタ３０６のエミッタは、上記整合回路（図６の２４、図１４の３４等）を介して第１のバイポーラトランジスタ３０４のコレクタに接続されている。該増幅回路は、図１５において、増幅素子２０の部分を図６又は図１４に示す回路で置き換えて構成され、第１のバイポーラトランジスタ３０４のベースにバイアス電位を供給する第１のバイアス回路（図１５の４５）と、第２のバイポーラトランジスタ３０６のコレクタにバイアス電位を供給する第２のバイアス回路（図１５の４６）と、を含む。該増幅回路は、第１のバイポーラトランジスタ３０４のベースに入力信号を入力して、第２のバイポーラトランジスタ３０３のコレクタから出力信号を出力する増幅回路として動作する。

以下、各実施形態について、図面を参照して詳しく説明する。

［第１の実施形態］
（第１の実施形態の構成）
第１の実施形態について、図１〜４、図１６を参照しながら、詳細に説明する。図１６は、第１の実施形態に係る増幅回路１０１を示す回路図である。増幅回路１０１は、図１５に示す増幅回路１００をより具体的に構成したものであり、増幅素子２０と、第１のバイアス回路４５と、第２のバイアス回路４６と、入力整合回路４７と、出力整合回路４８と、キャパシタ４２、４３とを備えている。

図１６に示すように、入力整合回路４７はインダクタンス素子４７１とキャパシタ４７２で構成され、出力整合回路４８はインダクタンス素子４８１とキャパシタ４８２で構成される。入力整合回路４７、出力整合回路４８は、それぞれ入力側の整合、出力側の整合が所望の条件になるように設定される（詳細は後述する）。

第１のバイアス回路４５は、インダクタンス素子４５１とキャパシタ４５２が、ゲート電極１と接地との間に直列に接続され、インダクタンス素子４５１とキャパシタ４５２が接続されるノードにゲート電位入力端子Ｖｇが接続される。第２のバイアス回路４６は、インダクタンス素子４６１とキャパシタ４６２が、ドレイン電極３と接地との間に直列に接続され、インダクタンス素子４６１とキャパシタ４６２が接続されるノードにドレイン電位入力端子Ｖｄが接続される。そして、ゲート電位入力端子Ｖｇ、ドレイン電位入力端子Ｖｄにそれぞれ電源が供給される。

図１は、図１６の増幅素子２０の具体的な回路構成の一例であり、等価回路として示したものである。図１において、増幅素子２０は、入力端子となるゲート電極１、接地端子となるソース電極２及び出力端子となるドレイン電極３と、第１のトランジスタ４と、第２のトランジスタ６と、整合回路２４とを含んで構成される。第２のトランジスタのソースは、整合回路２４を介して第１のトランジスタのドレインに接続される。

第１のトランジスタ４のゲートはゲート電極１に接続され、第１のトランジスタ４のソース及び第２のトランジスタ６のゲートはソース電極２に接続され、第２のトランジスタ６のドレインはドレイン電極３に接続される。

また、増幅素子２０のソース電極２は、図１６に示すように接地される。それにより第１のトランジスタ４はソース接地され、第２のトランジスタ６はゲート接地される。

図１において整合回路２４をなくして、第２のトランジスタ６のソースを第１のトランジスタ４のドレインに直接接続すると、図１８（比較例）に示す増幅素子４００の構成になる。図１８の増幅素子４００は、ソース接地の第１のトランジスタ４とゲート接地の第２のトランジスタ６を「カスコード接続」した回路であり、高周波用の増幅回路として広く知られた構成の回路である。

すなわち、図１の増幅素子２０は、図１８に示すカスコード接続された段間に、整合回路２４を設けた構成となっている。ここで、整合回路２４は、第１のトランジスタ４の出力インピーダンスと第２のトランジスタ６の入力インピーダンスの整合を取るために設けたものである。そのため、整合回路２４は、カスコード接続された段間位置の反射係数を、スミスチャート上で任意の位置に調整できる構成の回路であることが望ましい。

第１の実施形態では、整合回路２４として、図１に示すＴ型回路を用いている。Ｔ型回路は、該回路に含まれるインダクタンス素子と容量素子の値を選択することで、スミスチャート上の点を任意の位置に調整することが可能な回路である。

Ｔ型回路２４は、図１に示すように、第１の容量素子５と、第１及び第２のインダクタンス素子７、８とにより構成され、第１の容量素子５の一端に、第１及び第２のインダクタンス素子７、８の一端がそれぞれ接続された構成になっている。そして、第１及び第２のインダクタンス素子７、８の他端が、それぞれ第１のトランジスタ４のドレインと第２のトランジスタ６のソースに接続される。また、第１の容量素子５の他端は、ソース電極２に接続される。

図１では、等価回路を用いて増幅素子２０の構成を説明したが、増幅素子２０は、図２〜３に示すように、パッケージ内に形成される。以下に図２〜４を参照しながら、増幅素子２０の構造について詳細に説明する。

図２、図３は、それぞれ、パッケージ内に形成された増幅素子２０の上面図、側面図である。

第１及び第２のトランジスタ４、６は、ＧａＡｓＨＥＭＴ（ガリウム砒素 Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）で形成されたＦＥＴペレットが使用される。ＧａＡｓＨＥＭＴは衛星放送の前置増幅器などに使用されるデバイスであり、Ｓｉで形成されたトランジスタに比べて非常に低ノイズである。ＦＥＴペレット４、６はいずれもディプレッション型のＦＥＴであり、第１のバイアス回路４５によりゲート電極に供給される電位は負電位で、例えば、−０．５Ｖである。また、第２のバイアス回路４６によりドレイン電極に供給される電位は例えば、２．０Ｖである。出力端子となるドレイン電極３に流れる電流は、例えば１０ｍＡ程度である。

図４（Ａ）は、ＦＥＴペレット（第１のトランジスタ）４の上面図、図４（Ｂ）は、ＦＥＴペレット（第２のトランジスタ）６の上面図である。ＦＥＴペレット４上面には、図４（Ａ）に示すように、ＦＥＴペレットのゲート電極１０、ＦＥＴペレットのソース電極１１、及びＦＥＴペレットのドレイン電極１２が形成されている。また、ＦＥＴペレット６上面には、図４（Ｂ）に示すように、ＦＥＴペレットのゲート電極１３、ＦＥＴペレットのソース電極１４、及びＦＥＴペレットのドレイン電極１５が形成されている。

また、キャパシタ（第１の容量素子）５は、誘電体を上面、裏面の２つの電極で挟んで形成されている。

またパッケージ内では、図２、図３に示すように、樹脂１８上にパッケージのリードフレームとしてソース電極２が形成され、その上にＦＥＴペレット４、キャパシタ５、及びＦＥＴペレット６が並んで配置される。即ち、キャパシタ５は、ＦＥＴペレット４、６で挟まれる位置に配置される。そして、樹脂２８で形成されたパッケージのキャップによりパッケージは封止される。また、上記のパッケージのキャップはセラミックで形成してもよい。

また、パッケージ内には、ソース電極２の他、ゲート電極１、ドレイン電極３が電極パッドとして設けられ、ゲート電極１は入力信号が供給される入力端子、ソース電極２は接地端子、ドレイン電極３は増幅された出力信号が出力される出力端子として、それぞれパッケージの外部端子となる。

Ｔ型回路２４を構成する第１のインダクタンス素子７は、ＦＥＴペレット４のドレイン電極１２と、キャパシタ５の上面電極を繋ぐボンディングワイヤ７で形成される。また、Ｔ型回路２４を構成するもう１つの第２のインダクタンス素子８は、ＦＥＴペレット６のソース電極１４と、キャパシタ５の上面電極を繋ぐボンディングワイヤ８で形成される。

ボンディングワイヤ７、８には、φ２０μｍのＡｕワイヤが使用される。このＡｕワイヤは、長さ１００μｍで１００ｐＨのインダクタンスを有する。インダクタンス値は、Ａｕワイヤの長さに比例するので、ボンディングするＡｕワイヤの長さに設定することによって、所望のインダクタンス値が得られるようにする。例えば、図３に示すように、ボンディングワイヤ７、８を２００μｍ程度の高さに持ち上げることで全長は４００μｍ程度となり、ボンディングワイヤ７、８は、それぞれ約４００ｐＨのインダクタンスを有することになる。

キャパシタ５は、セラミックやＧａＡｓにより形成される。キャパシタ５をＧａＡｓで形成する場合、具体的にはＧａＡｓペレットをメタル電極で挟むことにより形成することができる。使用するＧａＡｓペレットの厚み、メタル電極のサイズを設定することにより、所望の容量値が得られるようにする。例えば、５０μｍ厚のＧａＡｓペレットの表面と裏面にそれぞれ３００μｍ角のメタル電極を形成した場合、容量は約２００ｆＦとなる。

キャパシタ５の下側の電極は、導電性のペーストにより、リードフレームであるソース電極２と導通している。また、ＦＥＴペレット４のゲート電極１０はゲート電極１に、ＦＥＴペレット４のソース電極１１はソース電極２に、それぞれボンディングワイヤで接続される。

また、ＦＥＴペレット６のドレイン電極１５はドレイン電極３に、ＦＥＴペレット６のゲート電極１３はソース電極２に、それぞれボンディングワイヤで接続される。

（第１の実施形態の動作）
第１の実施形態に係る増幅回路１０１（図１６）の動作説明を行う前に、一般的な高周波低雑音回路における整合条件と、安定係数について事前に説明しておく。低雑音回路では、雑音を最小に抑えることが重視されるので、入力整合条件は雑音が最小になるように設定する（「雑音整合」ともいう）。一方、出力整合条件は利得が最大になるように設定する（「共役整合」ともいう）。本実施形態の増幅回路１０１（図１６）の場合には、入力整合回路４７における入力整合条件は雑音整合にし、出力整合回路４８における出力整合条件は共役整合に設定する。

一般に、入力整合条件が雑音整合を満たすときの電力利得Ｇは、付随利得Ｇａ（Ａｓｓｏｃｉａｔｅｄ Ｇａｉｎ）と呼ばれる。入力整合において、雑音整合条件と共役整合条件は、一般に一致せず、スミスチャート上で異なる点にプロットされる。すなわち、雑音整合を満たす場合には、入力整合回路側から見たときのインピーダンスは、基準インピーダンスとは異なる値になる。本実施形態では、入力整合条件を雑音整合とするため、以降、増幅回路の利得を付随利得Ｇａで表している。

増幅回路における雑音指数の解析は、例えば、非特許文献２に記載されており、雑音指数ＮＦは式（１）によって表される。ここで、ＮＦ_ｍｉｎは最小雑音指数、ｒ_ｎは正規化された雑音抵抗、Г_ｓは反射係数、Г_ｏｐｔは最適雑音整合反射係数である。

式（１）を参照すると、雑音整合となるのは、Г_ｓがГ_ｏｐｔに等しいときであり、そのとき雑音指数ＮＦは最小雑音指数ＮＦ_ｍｉｎに一致することが分かる。

次に、高周波における増幅回路の安定係数Ｋは、例えば、非特許文献１に記載されている。安定係数は、増幅回路が発振せずに安定して動作するための条件を示すものであり、非特許文献１では、Ｓパラメータ（Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２）で表現された２ポート回路の安定係数Ｋが、式（２）〜（３）で表されることを示している。

一般に、増幅回路が発振条件に対して十分にマージンがあるようにするためには、安定係数Ｋが１に近いことが必要とされる。安定係数Ｋが１以上の場合には、いかなる入力側整合条件に対しても発振しないようにすることができる。

次に、本実施形態の比較例として、図１６の増幅回路１０１における増幅素子２０を、図１８の増幅素子４００に置き換えた場合を想定する。増幅素子４００は、図１８に示すように、ソース接地の第１のトランジスタ４とゲート接地の第２のトランジスタ６を整合回路なしに直接カスコード接続したものである。使用周波数１２ＧＨｚにおいて、この比較例の増幅回路の安定係数Ｋを算出すると−１以下となり、入力整合回路４７、出力整合回路４８において、どのような整合条件にしても、本比較例の増幅回路は発振する。

次に、増幅素子２０を有する増幅回路１０１（図１６）である本実施形態の場合には、以下に示すように、使用周波数１２ＧＨｚにおいて安定係数Ｋを１以上に確保し、発振しないようにすることで、上述した比較例の問題を解消している。

増幅回路１０１では、前述のように、入力側が雑音整合条件を満たすように設定している。入力側を雑音整合条件にしたときに、発振条件に対して十分にマージンがあるようにするためには安定係数Ｋがなるべく１に近いことが必要である。

そこで、増幅回路１０１の増幅素子２０では、図１に示すように、Ｔ型回路２４により第１のトランジスタ４の出力インピーダンスと第２のトランジスタ６の入力インピーダンスのインピーダンス整合を取ることで、安定係数Ｋを改善している。表１にＴ型回路２４の回路パラメータ（第１、第２のインダクタンス素子７、８のインダクタンス値Ｌ１、Ｌ２と、第１の容量素子５のキャパシタンス値Ｃ１）と、そのときに得られた安定係数Ｋ、雑音指数ＮＦ、及び付随利得Ｇａを示す。尚、使用周波数は１２ＧＨｚである。

表１の算出は、第１及び第２のトランジスタ４、６のＳパラメータを与えて、回路パラメータＬ１、Ｌ２、Ｃ１が第１のトランジスタ４の出力インピーダンスと第２のトランジスタ６の入力インピーダンスのインピーダンス整合を取れるようにし、その上で安定係数Ｋが１以上で、且つ付随利得Ｇａがなるべく大きくなるような条件をコンピュータで算出している。但し、一般に、安定係数Ｋと付随利得Ｇａはトレードオフの関係になるため、安定係数Ｋは発振しない下限値１．０とし、付随利得Ｇａがなるべく大きくなる値を選択している。

表１を参照すると、４通りのＴ型回路２４のパラメータが算出されている。どの場合も、安定係数Ｋは１．０で、雑音指数ＮＦはほぼ最小雑音指数が得られている。また、付随利得Ｇａもほぼ同程度の値が得られている。一般に、増幅素子を単体トランジスタで構成した場合の付随利得Ｇａは１２ｄＢ程度であり、表１の１７．４〜１８．３ｄＢは、単体トランジスタによる増幅素子に対して、＋５．４ｄＢ〜＋６．３ｄＢの利得向上を実現できている。以上のように、本実施形態の増幅回路１０１によれば、使用するＧＨｚ帯の高周波において安定係数Ｋと付随利得Ｇａの両方を高くすることができる。

次に、本実施形態と特許文献１に記載された従来技術１とを比較する。図１９は、従来技術１による増幅回路を示す回路図である。図１９に示すように、ソース接地ＦＥＴ７２（第１のトランジスタに相当）にゲート接地ＦＥＴ７３（第２のトランジスタに相当）がカスコード接続されている。さらに、図１９の増幅回路では、広帯域に動作を安定化するため、抵抗７４による負帰還を行うことにより、寄生発振を防止している。また、特許文献１には、抵抗７４による負帰還で、入力側の雑音整合と共役整合を一致させることが可能になると記載されている。

しかしながら、利得と安定性はトレードオフの関係にあり、十分に安定性を高めるために抵抗７４を低く設定すると、単体ＦＥＴの場合と変わらない程度まで利得が下がってしまうという問題がある。一方、本実施形態の増幅回路１０１によれば、負帰還により安定性を向上するのではなく、カスコード接続される段間に、整合回路（Ｔ型回路）２４を設けて第１のトランジスタ４の出力インピーダンスと第２のトランジスタ６の入力インピーダンスを整合させることで、安定性を向上させている。そのため、従来技術１のように、利得が低下してしまう問題を解消することができ、表１に示すように、高い付随利得Ｇａが得られている。

さらに、本実施形態では、特許文献１に記載されているように、入力側の雑音整合と共役整合を一致させなくても、十分な付随利得Ｇａを得ることができる。

次に、本実施形態と特許文献２に記載された従来技術２とを比較する。図２０は、従来技術２による増幅回路を示す回路図である。図２０に示すように、従来技術２の増幅回路では、従来技術１と同様に、ソース接地ＦＥＴ８２（第１のトランジスタに相当）にゲート接地ＦＥＴ８３（第２のトランジスタに相当）をカスコード接続することで利得を高めている。但し、従来技術２では、ソース接地ＦＥＴ８２のソース、ゲート接地ＦＥＴ８３のゲートに、それぞれバイアス電源８４、バイアス電源８５を供給して、各々のトランジスタを安定な領域で動作させることで、カスコード回路としての動作の安定化を図っている。

本願発明者は、本願発明に先立って、従来技術２の増幅回路においてカスコード接続された部分（図２０中の破線枠内）を増幅素子としてパッケージ化することを検討した。該増幅回路では、ソース接地ＦＥＴ８２のソースとゲート接地ＦＥＴ８３のゲートが直接接続されておらず、それぞれキャパシタ８６、８７を介して高周波信号に対して接地されている。そして、ソース接地ＦＥＴ８２のソースとゲート接地ＦＥＴ８３のゲートには、それぞれ異なるバイアス電圧を供給する必要があるため、パッケージ化した場合には外部端子を３つで構成することができず、新たに端子を設ける必要があることが分かった。図２０の構成の回路では、５つの端子（図２０中のＧ端子、Ｄ端子、Ｓ１端子、Ｓ２端子、Ｓ３端子）を外部端子として設けなければならない。そのため、パッケージを搭載する回路基板はそのままにして、パッケージのみを、トランジスタ単体のパッケージから、従来技術２によるカスコード接続されたトランジスタのパッケージに入れ替えて使うことができないという問題がある。

一方、本実施形態の増幅素子２０では、図１に示すように、単体トランジスタで構成された場合と同様に、外部端子を３つの端子（ゲート電極１、ソース電極２、ドレイン電極３）にすることができる。従って、パッケージを搭載する回路基板はそのままにして、パッケージのみを、トランジスタ単体のパッケージから、増幅素子２０のパッケージに入れ替えて使うことができるという利点がある。

以上説明したように、本実施形態の増幅回路１０１によれば、使用するＧＨｚ帯において発振することなく低雑音、且つ高利得の増幅回路を提供することが可能になる。また、本実施形態の増幅素子２０は、単体トランジスタによる増幅素子と同様に３つの外部端子で構成されるので、同じ回路基板で、単体トランジスタによる増幅素子のパッケージと、増幅素子２０のパッケージとを入れ替えて使用することができる。

また、本実施形態の増幅素子２０における整合回路（Ｔ型回路）２４の追加は、インダクタンス素子７、８はワイヤボンディングで形成することができるため、キャパシタ５による面積増加のみで済み、増幅素子２０のサイズが大きくなりすぎないようにすることができる。

（第１の実施形態の変形例１）
次に、第１の実施形態の変形例１について、図５を参照しながら説明する。第１の実施形態の変形例１は、第１の実施形態のＴ型回路２４（図１）を、図５（Ａ）、（Ｂ）に示す多段接続されたＴ型回路（１０５、１０７等）に置き換えたものである。それ以外の点は第１の実施形態と同じであり、重複する説明は省略する。

図５（Ａ）は５次の特性を有するＴ型回路、図５（Ｂ）は７次の特性を有するＴ型回路である（ちなみに、図１の２４は、３次の特性を有するＴ型回路である）。さらに、多段に接続することも可能であり、一般に（２ｎ＋１）次の特性を有するＴ型回路を構成することができる。但し、ｎは自然数。

パッケージ内で、５次以上のＴ型回路を形成した図は図示していないが、図２〜３と同様に、複数のキャパシタ（１１４〜１１６等）が、ＦＥＴペレット４とＦＥＴペレット６で挟まれるように、リードフレームとなるソース電極２上に配置される。また、インダクタンス素子（１１０〜１１３等）は、３次のＴ型回路２４と同様にワイヤボンディングで形成され、追加されたキャパシタの分だけ、キャパシタの上側電極間を繋ぐワイヤボンディングがインダクタンス素子として追加される。また、各キャパシタの下側電極は、導電性のペーストにより、リードフレームであるソース電極２と導通している。

Ｔ型回路はローパスフィルタの周波数特性を持つが、回路の次数を増やすことによって、カットオフ周波数より高周波側を急峻にカットすることができる。そのため、第１の実施形態の変形例１による増幅回路によれば、回路の次数を増やすことにより、寄生容量による寄生発振を抑制する効果が得られる。

（第１の実施形態の変形例２）
次に、第１の実施形態の変形例２について、図６を参照しながら説明する。第１の実施形態の変形例２は、第１の実施形態の増幅素子２０の第１及び第２のトランジスタ（図１の４、６）を、図６に示すように、第１及び第２のバイポーラトランジスタ３０４、３０６で置き換えたものである。図６に示すように、エミッタ接地の第１のバイポーラトランジスタ３０４と、ベース接地の第２のバイポーラトランジスタ３０６とがカスコード接続される段間にＴ型整合回路２４が挿入されている。図６のバイポーラトランジスタによる増幅素子３２０は、３つの外部端子（ベース電極３０１、エミッタ電極３０２、コレクタ電極３０３）を有している。また、ベース電極３０１、コレクタ電極３０３には第１のバイアス回路４５、第２のバイアス回路４６により、それぞれバイアス電位が供給される。

このように、第１の実施形態の変形例２では、増幅素子３２０をバイポーラトランジスタで構成することができ、第１の実施形態と同様の効果が得られる。

（第２の実施形態）
次に、第２の実施形態について、図７〜９を参照しながら詳細に説明する。第２の実施形態による増幅素子２２０は、ＦＥＴペレットと整合回路２４におけるキャパシタを１つの半導体ペレット（半導体素子）２２１内に形成した点が、第１の実施形態による増幅素子２０と異なっている。以下では、その相違点を中心に説明する。

整合回路２４におけるキャパシタ（容量素子）をＧａＡｓで形成する場合には、ＦＥＴペレットと整合回路２４のキャパシタをＧａＡｓによる同一材料で形成することになるため、それらを１つの半導体ペレットで形成することが可能になる。図９はＧａＡｓで形成された半導体ペレット２２１を示す上面図である。図９に示すように、半導体ペレット２２１内にＦＥＴペレット（第１のトランジスタ）２２４、キャパシタ（容量素子）２２５、及びＦＥＴペレット（第２のトランジスタ）２２６が形成されている。そして、ＦＥＴペレット２２４の上面には、ＦＥＴペレットのゲート電極２３１、ＦＥＴペレットのソース電極２３２、ＦＥＴペレットのドレイン電極２３３が形成されている。また、キャパシタ２２５の上面には、キャパシタ電極２４１、２４２が形成されている。また、ＦＥＴペレット２２６の上面には、ＦＥＴペレットのゲート電極２５１、ＦＥＴペレットのソース電極２５２、ＦＥＴペレットのドレイン電極２５３が形成されている。

図８に示すように、半導体ペレット２２１は、パッケージのリードフレームとなるソース電極２の上にマウントされる。半導体ペレット２２１内のＦＥＴペレット２２４、２２６、キャパシタ２２５、ゲート電極１、ソース電極２、及びドレイン電極３の間のボンディングワイヤによる接続は、図７に示すように第１の実施形態（図２）と同様であるため、説明は省略する。但し、第１の実施形態では、キャパシタ５の下側の電極は、導電性のペーストにより、リードフレームであるソース電極２と導通していたが、第２の実施形態では、キャパシタ２２５の２つのキャパシタ電極２４１、２４２はいずれも上面に形成されているため、図７に示すようにキャパシタ電極２４２がワイヤボンディングでソース電極と接続されている。

以上説明したように、第２の実施形態による増幅素子２２０によれば、第１の実施形態と同様の効果が得られる。第２の実施形態では、さらに、ＦＥＴペレット２２４、２２６と整合回路２４のキャパシタ２２５を１つの半導体ペレットとして形成することができるため、部品点数が削減され低コスト化を図ることができる。また、第１の実施形態では、２つのＦＥＴペレット４、６とキャパシタ５をソース電極２にマウントする工程が必要であるが、一方、第２の実施形態では、半導体ペレット２２１をソース電極２にマウントするだけでよいので、製造工程が短縮されるという利点が得られる。

尚、第１の実施形態の変形例１で示したような多段接続したＴ型回路（図５（Ａ）（Ｂ））を、１つの半導体ペレット内に形成することも可能である。その場合、複数のキャパシタが１つの半導体ペレット内に形成されることになる。

（第３の実施形態）
次に、第３の実施形態について、図１０〜１２、図１６を参照しながら、詳細に説明する。第３の実施形態に係る増幅回路１０２は、図１６に示した回路図において、増幅素子２０（図１）を増幅素子３０（図１０）で置き換えたものである。増幅素子３０を増幅素子２０と比較すると分かるように、増幅素子３０では整合回路としてπ型回路３４を使用している。

π型回路３４は、Ｔ型回路２４（図１）と同様に、該回路に含まれるインダクタンス素子と容量素子の値を設定することで、スミスチャート上の点を任意の位置に調整することが可能な回路である。また、π型回路は、Ｔ型回路から変換可能な回路である。すなわち、ある回路パラメータ（図１のＬ１、Ｃ１、Ｌ２）のＴ型回路を、それと同じ特性を有するπ型回路で実現することが可能であり、そのπ型回路の回路パラメータ（図１０のＣ１、Ｌ１、Ｃ２）は、対応するＴ型回路の回路パラメータ（図１のＬ１、Ｃ１、Ｌ２）から変換することができる。

π型回路３４は、図１０に示すように、第１及び第２の容量素子３５、３６と、第１のインダクタンス素子３７により構成され、第１のインダクタンス素子３７の一端及び他端に、それぞれ第１及び第２の容量素子３５、３６の一端が接続されている。そして、第１及び第２の容量素子３５、３６の一端が、それぞれ第１のトランジスタ４のドレインと第２のトランジスタ６のソースに接続されている。また、第１及び第２の容量素子３５、３６の他端は、ソース電極２に接続される。

図１０では、等価回路を用いて増幅素子３０の構成を説明したが、増幅素子３０は、図１１〜１２に示すように、パッケージ内に形成される。以下に図１１〜１２を参照しながら、増幅素子３０の構造について詳細に説明する。但し、増幅素子３０の構造において、増幅素子２０（第１の実施形態）と同様な箇所については重複する説明を省略する。

図１１、図１２は、それぞれ、パッケージ内に形成された増幅素子３０の上面図、及び側面図である。

またパッケージ内では、図１１、図１２に示すように、パッケージのリードフレームとしてソース電極２が形成され、その上にＦＥＴペレット４、キャパシタ３５、キャパシタ３６、及びＦＥＴペレット６が並んで配置される。即ち、キャパシタ３５、３６は、ＦＥＴペレット４、６で挟まれる位置に配置される。

π型回路３４を構成する第１のインダクタンス素子３７は、キャパシタ３５の上面電極とキャパシタ３６の上面電極を繋ぐボンディングワイヤ３７で形成される。このボンディングワイヤ３７は、図１２に示すように、中間部を高く持ち上げて、目的のインダクタンス値となるような全長に設定する。

キャパシタ３５、３６はキャパシタ５（第１の実施形態）と同様に、セラミック又はＧａＡｓペレットを、メタル電極で挟むことにより形成することができる。

キャパシタ３５、３６の下側の電極は、導電性のペーストにより、リードフレームであるソース電極２と導通している。

また、ＦＥＴペレット４のドレイン電極１２はキャパシタ３５の上面電極に、ＦＥＴペレット６のソース電極１４はキャパシタ３６の上面電極に、それぞれボンディングワイヤで接続される。これらのボンディングワイヤは最短距離で接続する。

表２にπ型回路３４の回路パラメータ（第１のインダクタンス素子３７のインダクタンス値Ｌ１と、第１及び第２の容量素子３５、３６のキャパシタンス値Ｃ１、Ｃ２）と、そのときに得られた安定係数Ｋ、雑音指数ＮＦ、及び付随利得Ｇａを示す。尚、使用周波数は１２ＧＨｚである。

表２を参照すると、２通りのπ型回路２４のパラメータが算出されている。どちらの場合も、安定係数Ｋは１．０で、雑音指数ＮＦはほぼ最小雑音指数が得られている。また、付随利得Ｇａは、表１（第１の実施形態）と同等の値が得られている。

以上説明したように、第３の実施形態の増幅回路によれば、第１の実施形態と同様の効果が得られる。第１の実施形態では、配置するキャパシタは１つ（図２〜３の５）であったのに対し、第３の実施形態では、２つキャパシタ３５、３６を配置することになり、一般にはコスト高となる。但し、第１の実施形態のＴ型回路２４において算出されるインダクタンス値や容量値を実現するのに形状が大きくなりすぎる場合があり、第３の実施形態のπ型回路３４を選択したほうが小型化できる回路パラメータとなることがある。そのような場合には第３の実施形態のπ型回路３４のほうが有利である。このように、回路の設計者はＴ型回路２４とπ型回路３４の回路パラメータを見比べて、小型化、低コスト化に有利なほうを選択することができる。

尚、第３の実施形態における増幅素子３０において、第２の実施形態で説明した１つの半導体ペレットを使用することも可能である。その場合、図１２で示した４つの素子である、ＦＥＴペレット４、キャパシタ３５、キャパシタ３６、ＦＥＴペレット６が、１つの半導体ペレット内に形成されることになる。

（第３の実施形態の変形例１）
次に、第３の実施形態の変形例１について、図１３を参照しながら説明する。第１の実施形態の変形例１は、第３の実施形態のπ型回路３４（図１０）を、図１３（Ａ）、（Ｂ）に示す多段接続されたπ型回路（２０５、２０７等）に置き換えたものである。それ以外の点は第３の実施形態と同じであり、重複する説明は省略する。

図１３（Ａ）は５次の特性を有するπ型回路、図１３（Ｂ）は７次の特性を有するπ型回路である（ちなみに、図１０の３４は、３次の特性を有するπ型回路である）。さらに、多段に接続することも可能であり、一般に（２ｎ＋１）次の特性を有するπ型回路を構成することができる。但し、ｎは自然数。

パッケージ内で、５次以上のπ型回路を形成した図は図示していないが、図１１〜１２と同様に、複数のキャパシタ（２１３〜２１６等）が、ＦＥＴペレット４とＦＥＴペレット６で挟まれるように、リードフレームとなるソース電極２上に配置される。また、インダクタンス素子（２１０〜２１２等）は、３次のπ型回路３４と同様にワイヤボンディングで形成され、追加されたキャパシタの分だけ、キャパシタの上側電極間を繋ぐワイヤボンディングがインダクタンス素子として追加される。また、各キャパシタの下側電極は、導電性のペーストにより、リードフレームであるソース電極２と導通している。

π型回路はローパスフィルタの周波数特性を持つが、回路の次数を増やすことによって、カットオフ周波数より高周波側を急峻にカットすることができる。そのため、第３の実施形態の変形例１による増幅回路によれば、回路の次数を増やすことにより、寄生容量による寄生発振を抑制する効果が得られる。

（第３の実施形態の変形例２）
次に、第３の実施形態の変形例２について、図１４を参照しながら説明する。第３の実施形態の変形例２は、図１４に示すように第１の実施形態の変形例１のＴ型回路２４（図６）をπ型回路３４に置き換えたものである。

第３の実施形態の変形例２によれば、第１の実施形態の変形例１と同様の効果が得られる。

尚、各実施形態における整合回路は、Ｔ型回路、π型回路、多段接続されたＴ型回路、多段接続されたπ型回路の場合について説明したが、それらに限定されない。１つの容量素子と１つのインダクタンス素子を有し、スミスチャート上の点を所望の範囲で移動させることができる整合回路であれば、任意の整合回路を適用することができる。

（第４の実施形態）
次に、第４の実施形態について、図１７を参照しながら詳細に説明する。図１７は、第４の実施形態に係る受信システムの構成を示すブロック図である。

図１７に示すように、パラボラアンテナ５０により集められた１２ＧＨｚ帯の衛星放送の電波は、ＬＮＢ（ローノイズ・ブロック・コンバータ）５１において、導波管（不図示）を経て、初段増幅回路６１、２段増幅回路６２、３段増幅回路６３の順に増幅される。増幅回路（６１〜６３）は低雑音であることが要求されるので、第１、第３の実施形態で説明したＧａＡｓＨＥＭＴを用いたＦＥＴペレット（図４の４、６）、或いは第２の実施形態で説明したＧａＡｓＨＥＭＴを用いた半導体ペレット（図９の２２１）が内蔵された増幅素子（２０、３０、２２０）のいずれかが使用される。

また、増幅素子（２０、３０、２２０）のいずれかを用いた増幅回路により、使用するＧＨｚ帯において発振することなく低雑音、且つ高利得の増幅を行うことができる。

次に、図１７の周波数変換器５３において、３段増幅回路６３の出力は、１０ＧＨｚ帯の局所発振出力（局所発振器５４の出力を緩衝増幅回路６５で増幅した信号）と混合され、２ＧＨｚ帯の周波数に変換される。そして、中間増幅回路６４を経た後、ＬＮＢ５１外部のケーブル５９に出力される。

ケーブル５９は、ＴＶセットのチューナー部５２に接続されており、ＴＶセットのチューナー部５２に入力された信号から、映像信号、音声信号がデコードされ、映像および音声が再生される。

以上説明したように、第４の実施形態による受信システムによれば、第１〜３の実施形態による増幅素子、及び増幅回路を適用することにより、使用するＧＨｚ帯において発振することなく低雑音、且つ高利得の増幅を行うことができるから、受信性能の高い受信システムを提供することができる。

なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１、４２１：ゲート電極
２、４２２：ソース電極
３、４２３：ドレイン電極
４、６、２２４、２２６：ＦＥＴペレット（トランジスタ）
５、３５、３６、１１４〜１１６、２１３〜２１６、２２５：キャパシタ（容量素子）
７、８、３７、１１０〜１１３、２１０〜２１２：ボンディングワイヤ（インダクタンス素子）
９、１９：ボンディングワイヤ
１０、１３、２３１、２５１：ＦＥＴペレットのゲート電極
１１、１４、２３２、２５２：ＦＥＴペレットのソース電極
１２、１５、２３３、２５３：ＦＥＴペレットのドレイン電極
１８、２８：樹脂
２０、３０、２２０、３２０、３３０、４００：増幅素子
２４、１０５、１０７：Ｔ型回路（整合回路）
３４：２０５、２０７：π型回路（整合回路）
４０、７０、８０：入力端子
４１、７１、８１：出力端子
４２、４３、８６、８７、８８、９０、９１、４５２、４６２、４７２、４８２：キャパシタ
４５：第１のバイアス回路
４６：第２のバイアス回路
４７：入力整合回路
４８：出力整合回路
５０：パラボラアンテナ
５１：ＬＮＢ（ローノイズ・ブロック・コンバータ）
５２：ＴＶセットのチューナー部
５３：周波数変換器
５４：局所発振器
５９：ケーブル
６１：初段増幅回路
６２：２段増幅回路
６３：３段増幅回路
６４：中間増幅回路
６５：緩衝増幅回路
７２、８２：ソース接地ＦＥＴ
７３、８３：ゲート接地ＦＥＴ
７４：抵抗
８４、８５：バイアス電源
８９、９２、４５１、４６１、４７１、４８１：インダクタンス素子
９３：電源
１００、１０１：増幅回路
２２１：半導体ペレット（半導体素子）
２４１、２４２：キャパシタ電極
３０１、３２１：ベース電極
３０２、３２２：エミッタ電極
３０３、３２３：コレクタ電極
３０４、３０６：バイポーラトランジスタ
Ｖｇ：ゲート電位入力端子
Ｖｄ：ドレイン電位入力端子

Claims (15)

1. ソース接地の第１のトランジスタと、
   １つ以上のインダクタンス素子と１つ以上の容量素子とで構成される整合回路と、
   ソースが前記整合回路を介して前記第１のトランジスタのドレインに接続された、ゲート接地の第２のトランジスタと、
   前記第１のトランジスタのゲートにバイアス電位を供給する第１のバイアス回路と、
   前記第２のトランジスタのドレインにバイアス電位を供給する第２のバイアス回路と、
   を備え、
   前記第１のトランジスタのゲートに入力信号を入力して、前記第２のトランジスタのドレインから出力信号を出力する、増幅回路。
2. 前記整合回路は、第１の容量素子と、第１及び第２のインダクタンス素子とにより構成され、前記第１の容量素子の一端に、前記第１及び第２のインダクタンス素子の一端がそれぞれ接続されたＴ型回路であり、
   前記第１及び第２のインダクタンス素子の他端が、それぞれ前記第１のトランジスタのドレインと前記第２のトランジスタのソースに接続された、請求項１に記載の増幅回路。
3. 前記整合回路は、第１のインダクタンス素子と第１及び第２の容量素子で構成され、前記第１のインダクタンス素子の一端及び他端に、それぞれ前記第１及び第２の容量素子の一端が接続されたπ型回路であり、
   前記第１及び第２の容量素子の一端が、それぞれ前記第１のトランジスタのドレインと前記第２のトランジスタのソースに接続された、請求項１に記載の増幅回路。
4. 前記整合回路は、前記Ｔ型回路を多段接続したものである請求項２に記載の増幅回路。
5. 前記整合回路は、前記π型回路を多段接続したものである請求項３に記載の増幅回路。
6. 前記整合回路における前記容量素子及び前記インダクタンス素子は、前記第１のトランジスタの出力インピーダンスと前記第２のトランジスタの入力インピーダンスが整合するように設定された、請求項１乃至５のいずれか一に記載の増幅回路。
7. 入力端子となるゲート電極と、出力端子となるドレイン電極と、接地端子となるソース電極と、
   ゲートが前記ゲート電極と接続され、ソースが前記ソース電極と接続された第１のトランジスタと、
   １つ以上のインダクタンス素子と１つ以上の容量素子とで構成された整合回路と、
   ゲートが前記ソース電極と接続され、ドレインが前記ドレイン電極と接続され、ソースが前記整合回路を介して前記第１のトランジスタのドレインに接続された、第２のトランジスタと、
   を備えた増幅素子。
8. パッケージ内に形成された増幅素子であって、
   前記ソース電極が前記パッケージのリードフレームとなり、
   前記第１及び第２のトランジスタと前記容量素子は、前記ソース電極上に配置され、
   前記インダクタンス素子は、前記第１及び第２のトランジスタと前記容量素子のうちのいずかを接続するボンディングワイヤで形成されている請求項７に記載の増幅素子。
9. パッケージ内に形成された増幅素子であって、
   前記ソース電極が前記パッケージのリードフレームとなり、
   前記第１及び第２のトランジスタと前記容量素子は、１つの半導体素子内に形成されて、前記半導体素子が前記ソース電極上に配置され、
   前記インダクタンス素子は、前記第１及び第２のトランジスタと前記容量素子のうちのいずかを接続するボンディングワイヤで形成されている請求項７に記載の増幅素子。
10. 前記整合回路は、第１の容量素子と、ボンディングワイヤで形成された第１及び第２のインダクタンス素子とにより構成され、前記第１の容量素子の一端に、前記第１及び第２のインダクタンス素子の一端がそれぞれ接続されたＴ型回路であり、
    前記第１及び第２のインダクタンス素子の他端が、それぞれ前記第１のトランジスタのドレインと前記第２のトランジスタのソースに接続された、請求項８または９に記載の増幅素子。
11. 前記整合回路は、ボンディングワイヤで形成された第１のインダクタンス素子と、第１及び第２の容量素子で構成され、前記第１のインダクタンス素子の一端及び他端に、それぞれ前記第１及び第２の容量素子の一端が接続されたπ型回路であり、
    前記第１及び第２の容量素子の一端が、それぞれ前記第１のトランジスタのドレインと前記第２のトランジスタのソースに接続された、請求項８または９に記載の増幅素子。
12. 前記整合回路は、前記Ｔ型回路が多段接続されたものである請求項１０に記載の増幅素子。
13. 前記整合回路は、前記π型回路が多段接続されたものである請求項１１に記載の増幅素子。
14. 前記整合回路における前記容量素子及び前記インダクタンス素子は、前記第１のトランジスタの出力インピーダンスと前記第２のトランジスタの入力インピーダンスが整合するように設定された、請求項７乃至１３のいずれか一に記載の増幅素子。
15. エミッタ接地の第１のバイポーラトランジスタと、
    １つ以上のインダクタンス素子と１つ以上の容量素子とで構成される整合回路と、
    エミッタが前記整合回路を介して前記第１のトランジスタのコレクタに接続された、ベース接地の第２のバイポーラトランジスタと、
    前記第１のバイポーラトランジスタのベースにバイアス電位を供給する第１のバイアス回路と、
    前記第２のバイポーラトランジスタのコレクタにバイアス電位を供給する第２のバイアス回路と、
    を備え、
    前記第１のバイポーラトランジスタのベースに入力信号を入力して、前記第２のバイポーラトランジスタのコレクタから出力信号を出力する、増幅回路。

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