JP3319252B2 - 歪補償回路 - Google Patents
歪補償回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は歪補償回路に関
し、特に衛星通信、地上マイクロ波通信、移動体通信等
に使用するＵＨＦ〜ＳＨＦ帯の増幅器に用いられるもの
に適用して好適なものである。
し、特に衛星通信、地上マイクロ波通信、移動体通信等
に使用するＵＨＦ〜ＳＨＦ帯の増幅器に用いられるもの
に適用して好適なものである。
【０００２】
【従来の技術】従来、増幅器の歪補償回路として、例え
ば「A Predistortion Type Equi-PathLinearizer in Ku
-Band 」（The 3rd Asia-Pacific Microwave Conferenc
e Proceedings, Tokyo, 1990, pp1077〜1080 ）に示さ
れるものがある。図１９は低歪増幅器１の等価回路であ
り、図中１ａは入力端子、１ｂは出力端子、２はリニア
ライザ、３はレベル調整用増幅器、４はレベル調整用可
変アッテネータ、５はＦＥＴを用いた高出力増幅器であ
る。リニアライザ２は、歪発生用増幅器６、線形増幅器
７、第１の90°ハイブリッド８Ａ、第２の90°ハイブリ
ッド８Ｂ、第３の90°ハイブリッド８Ｃ、第４の90°ハ
イブリッド８Ｄ、第５の90°ハイブリッド８Ｅ、第６の
90°ハイブリッド８Ｆ、第１の移相器９Ａ、第２の移相
器９Ｂ、第１の可変アッテネータ１０Ａ、第２の可変ア
ッテネータ１０Ｂ、第３の可変アッテネータ１０Ｃ、第
４の可変アッテネータ１０Ｄで構成されている。
ば「A Predistortion Type Equi-PathLinearizer in Ku
-Band 」（The 3rd Asia-Pacific Microwave Conferenc
e Proceedings, Tokyo, 1990, pp1077〜1080 ）に示さ
れるものがある。図１９は低歪増幅器１の等価回路であ
り、図中１ａは入力端子、１ｂは出力端子、２はリニア
ライザ、３はレベル調整用増幅器、４はレベル調整用可
変アッテネータ、５はＦＥＴを用いた高出力増幅器であ
る。リニアライザ２は、歪発生用増幅器６、線形増幅器
７、第１の90°ハイブリッド８Ａ、第２の90°ハイブリ
ッド８Ｂ、第３の90°ハイブリッド８Ｃ、第４の90°ハ
イブリッド８Ｄ、第５の90°ハイブリッド８Ｅ、第６の
90°ハイブリッド８Ｆ、第１の移相器９Ａ、第２の移相
器９Ｂ、第１の可変アッテネータ１０Ａ、第２の可変ア
ッテネータ１０Ｂ、第３の可変アッテネータ１０Ｃ、第
４の可変アッテネータ１０Ｄで構成されている。
【０００３】次に、動作について説明する。ＦＥＴ（fi
eld effect transistor ）を用いた高出力増幅器５は、
文献「Design Procedure for High-Efficiency Linear
Microwave Power Amplifier 」（IEEE、Transactions o
n Microwave Theory and Techniques, vol.MTT-28, No.
11, November 1990, pp1157-1163）で報告されているよ
うに、一般的に入力電力の増大に伴い、利得は低下し通
過位相は進む特性である。図２０に高出力増幅器５の入
力電力の増大に対する出 ヘ電力、通過位相特性を示す。
高出力増幅器５では、この利得及び通過位相の変化が原
因となり、振幅歪及び位相歪が発生する。高出力増幅器
５の前段に利得及び通過位相特性が高出力増幅器５と逆
特性となるリニアライザ２を設けると、高出力増幅器５
で発生する振幅歪及び位相歪を補償することができる。
eld effect transistor ）を用いた高出力増幅器５は、
文献「Design Procedure for High-Efficiency Linear
Microwave Power Amplifier 」（IEEE、Transactions o
n Microwave Theory and Techniques, vol.MTT-28, No.
11, November 1990, pp1157-1163）で報告されているよ
うに、一般的に入力電力の増大に伴い、利得は低下し通
過位相は進む特性である。図２０に高出力増幅器５の入
力電力の増大に対する出 ヘ電力、通過位相特性を示す。
高出力増幅器５では、この利得及び通過位相の変化が原
因となり、振幅歪及び位相歪が発生する。高出力増幅器
５の前段に利得及び通過位相特性が高出力増幅器５と逆
特性となるリニアライザ２を設けると、高出力増幅器５
で発生する振幅歪及び位相歪を補償することができる。
【０００４】図２１に高出力増幅器５の振幅歪及び位相
歪を補償するために必要な、リニアライザ２の入力電力
の増大に対する出力電力及び通過位相特性を示す。この
ような逆特性は、第１の移相器９Ａ、第２の移相器９
Ｂ、第１の可変アッテネータ１０Ａ、第２の可変アッテ
ネータ１０Ｂ、第３の可変アッテネータ１０Ｃ、第４の
可変アッテネータ１０Ｄを調整することにより実現する
ことができる。なお、レベル調整用増幅器３及びレベル
調整用可変アッテネータ４はリニアライザ２と高出力増
幅器５を縦続接続する際のレベル調整を行う。
歪を補償するために必要な、リニアライザ２の入力電力
の増大に対する出力電力及び通過位相特性を示す。この
ような逆特性は、第１の移相器９Ａ、第２の移相器９
Ｂ、第１の可変アッテネータ１０Ａ、第２の可変アッテ
ネータ１０Ｂ、第３の可変アッテネータ１０Ｃ、第４の
可変アッテネータ１０Ｄを調整することにより実現する
ことができる。なお、レベル調整用増幅器３及びレベル
調整用可変アッテネータ４はリニアライザ２と高出力増
幅器５を縦続接続する際のレベル調整を行う。
【０００５】また図２２に第２の従来例として、特開平
２−１４３６０４号公報に開示されたＦＥＴを用いる超
高周波増幅器１１を示す。図において、１２は半導体チ
ップであり、１３はソース接地用ボンディングワイヤで
ある。次に動作を説明する。１〜２[mm]長のソース接地
ボンディングワイヤ１３によりソースインダクタンスと
して 0.3〜１[ｎＨ]の値を得る。このソースインダクタ
ンスにより、小信号利得は減少するが、飽和出力は減少
しないため、入出力特性における直線性が改善され、ソ
ースインダクタンスを挿入した増幅器自体の混変調歪が
減少するというものである。
２−１４３６０４号公報に開示されたＦＥＴを用いる超
高周波増幅器１１を示す。図において、１２は半導体チ
ップであり、１３はソース接地用ボンディングワイヤで
ある。次に動作を説明する。１〜２[mm]長のソース接地
ボンディングワイヤ１３によりソースインダクタンスと
して 0.3〜１[ｎＨ]の値を得る。このソースインダクタ
ンスにより、小信号利得は減少するが、飽和出力は減少
しないため、入出力特性における直線性が改善され、ソ
ースインダクタンスを挿入した増幅器自体の混変調歪が
減少するというものである。
【０００６】図２３に第３の従来例として特開昭５７−
３３８３９号公報に開示されたアンテナブースタ増幅回
路１５を示す。図２３（Ａ）はアンテナブースタ増幅回
路５を一般化した図であり、図２３（Ｂ）はその具体例
である。図において１６はＦＥＴ、１７は負荷インピー
ダンスＺL 、１８はインピーダンスＺS の受動素子、Ｅ
i は入力電圧、Ｅo は出力電圧、１８Ａはリアクタンス
成分Ｌo のコイル、１８ＢはキャパシタンスＣo の可変
コンデンサである。次に動作を説明する。ＦＥＴ１６の
相互コンダクタンスをｇｍとすると、図２３（Ａ）の回
路において出力電圧Ｅo は入力電圧Ｅi により次の式
（１）で表される。
３３８３９号公報に開示されたアンテナブースタ増幅回
路１５を示す。図２３（Ａ）はアンテナブースタ増幅回
路５を一般化した図であり、図２３（Ｂ）はその具体例
である。図において１６はＦＥＴ、１７は負荷インピー
ダンスＺL 、１８はインピーダンスＺS の受動素子、Ｅ
i は入力電圧、Ｅo は出力電圧、１８Ａはリアクタンス
成分Ｌo のコイル、１８ＢはキャパシタンスＣo の可変
コンデンサである。次に動作を説明する。ＦＥＴ１６の
相互コンダクタンスをｇｍとすると、図２３（Ａ）の回
路において出力電圧Ｅo は入力電圧Ｅi により次の式
（１）で表される。
【０００７】
【数１】
【０００８】ここで、ｇｍ・Ｚs ＞＞１であれば、
【０００９】
【数２】
【００１０】と近似でき、ｇｍの非線形性の影響を小さ
く抑えることができ、混変調特性は改善される。図２３
（Ｂ）ではインピーダンスＺS の受動素子１８としてＬ
Ｃ直列回路を用いると、そのインピーダンスは
く抑えることができ、混変調特性は改善される。図２３
（Ｂ）ではインピーダンスＺS の受動素子１８としてＬ
Ｃ直列回路を用いると、そのインピーダンスは
【００１１】
【数３】
【００１２】となる。歪補償を行う周波数において、１
−ω2 Ｌo Ｃo ＝０となるように、Ｌo 及びＣo を定め
る。この場合、希望周波数ではＺS ＝０となるため利得
を減らさず、希望周波数以外ではＺS は大きくなるた
め、混変調特性を改善することができる。
−ω2 Ｌo Ｃo ＝０となるように、Ｌo 及びＣo を定め
る。この場合、希望周波数ではＺS ＝０となるため利得
を減らさず、希望周波数以外ではＺS は大きくなるた
め、混変調特性を改善することができる。
【００１３】図２４に第４の従来例として特開昭５４−
５６４４号公報に開示された増幅回路２０を示す。図中
２１はエミッタ接地トランジスタ、２１ｂはベース端
子、２１ｃはコレクタ端子、２１ｅはエミツタ端子、２
０ａは入力端子、２０ｂは出力端子、２２は入力整合回
路、２３はバイアス回路、２３ａはバイアス供給端子、
２４Ａ、２４Ｂは高調波阻止コイル、２５は出力整合回
路、２６はインダクタである。次に動作を説明する。エ
ミッタ接地トランジスタ２１のエミッタ端子２１ｅと接
地の間のインダクタ２６の値は、増幅を行う周波数に対
しては小さいインピーダンスとなり、高次高調波周波数
に対しては高いインピーダンスを有するように選ばれて
いる。これにより、高次高調波電流に対しては大きな負
帰還がかかるため高調波歪の発生が低減される。
５６４４号公報に開示された増幅回路２０を示す。図中
２１はエミッタ接地トランジスタ、２１ｂはベース端
子、２１ｃはコレクタ端子、２１ｅはエミツタ端子、２
０ａは入力端子、２０ｂは出力端子、２２は入力整合回
路、２３はバイアス回路、２３ａはバイアス供給端子、
２４Ａ、２４Ｂは高調波阻止コイル、２５は出力整合回
路、２６はインダクタである。次に動作を説明する。エ
ミッタ接地トランジスタ２１のエミッタ端子２１ｅと接
地の間のインダクタ２６の値は、増幅を行う周波数に対
しては小さいインピーダンスとなり、高次高調波周波数
に対しては高いインピーダンスを有するように選ばれて
いる。これにより、高次高調波電流に対しては大きな負
帰還がかかるため高調波歪の発生が低減される。
【００１４】
【発明が解決しようとする課題】ところが上述した第１
の従来例における低歪増幅器１は、高出力増幅器５で発
生する振幅歪及び位相歪を補償するためのリニアライザ
２を用いるが、一般に従来のリニアライザ２は複数個の
90°ハイブリッド８Ａ〜８Ｆ、可変アッテネータ１０Ａ
〜１０Ｄ、移相器９Ａ、９Ｂ、増幅器６、７から構成さ
れるために、全体として構造が複雑となり大型化すると
共に、モノリシック化に適さない問題があった。さらに
高出力増幅器５以外のリニアライザ２部分での消費電力
が大きく全体としての効率が低下する問題があった。
の従来例における低歪増幅器１は、高出力増幅器５で発
生する振幅歪及び位相歪を補償するためのリニアライザ
２を用いるが、一般に従来のリニアライザ２は複数個の
90°ハイブリッド８Ａ〜８Ｆ、可変アッテネータ１０Ａ
〜１０Ｄ、移相器９Ａ、９Ｂ、増幅器６、７から構成さ
れるために、全体として構造が複雑となり大型化すると
共に、モノリシック化に適さない問題があった。さらに
高出力増幅器５以外のリニアライザ２部分での消費電力
が大きく全体としての効率が低下する問題があった。
【００１５】また第２の従来例では、ＦＥＴ１２のソー
スとグランドの間にワイヤによるインダクタ１３をいれ
ることにより、そのＦＥＴ１２自体の混変調歪を改善す
ることはできるが、ＦＥＴ１２の入力電力に対する通過
位相特性を考慮していないため大きな歪の改善は期待で
きず、インダクタ１３により利得が低下することにより
効率は悪化する。またこの回路はインダクタ１３を挿入
した増幅回路自体の混変調歪を改善することはできる
が、他の高出力増幅器によって発生する混変調歪を改善
することはできない問題があった。
スとグランドの間にワイヤによるインダクタ１３をいれ
ることにより、そのＦＥＴ１２自体の混変調歪を改善す
ることはできるが、ＦＥＴ１２の入力電力に対する通過
位相特性を考慮していないため大きな歪の改善は期待で
きず、インダクタ１３により利得が低下することにより
効率は悪化する。またこの回路はインダクタ１３を挿入
した増幅回路自体の混変調歪を改善することはできる
が、他の高出力増幅器によって発生する混変調歪を改善
することはできない問題があった。
【００１６】さらに第３の従来例では、ＦＥＴ１６のソ
ースとグランドの間にインダクタ１８Ａとキャパシタ１
８Ｂの直列回路をいれることにより、ｇｍの非線形性、
すなわち入力電力に対する振幅特性の非線形性によるＦ
ＥＴ１６自体の混変調歪を改善することはできるが、Ｆ
ＥＴ１６の入力電力に対する通過位相特性を考慮してい
ないため大きな歪量の改善は期待できず、またインダク
タ１８Ａの値に対し、キャパシタ１８Ｂの値をチューニ
ングする必要があるため、調整が煩雑であるという問題
があった。またこの回路は、インダクタ１８Ａとキャパ
シタ１８Ｂの直列回路を挿入した増幅回路自体の混変調
歪を改善することはできるが、他の高出力増幅器１６に
よって発生する混変調歪は改善できない問題があった。
ースとグランドの間にインダクタ１８Ａとキャパシタ１
８Ｂの直列回路をいれることにより、ｇｍの非線形性、
すなわち入力電力に対する振幅特性の非線形性によるＦ
ＥＴ１６自体の混変調歪を改善することはできるが、Ｆ
ＥＴ１６の入力電力に対する通過位相特性を考慮してい
ないため大きな歪量の改善は期待できず、またインダク
タ１８Ａの値に対し、キャパシタ１８Ｂの値をチューニ
ングする必要があるため、調整が煩雑であるという問題
があった。またこの回路は、インダクタ１８Ａとキャパ
シタ１８Ｂの直列回路を挿入した増幅回路自体の混変調
歪を改善することはできるが、他の高出力増幅器１６に
よって発生する混変調歪は改善できない問題があった。
【００１７】さらにまた第４の従来例では、バイポーラ
トランジスタ２１のエミッタと接地との間にインダクタ
２６をいれることにより、入力電力に対する振幅特性の
非線形性による混変調歪を改善することはできる。そこ
でインダクタ２６の値を増幅する周波数で小さいインピ
ーダンスになり、高調波周波数で高いインピーダンスに
なるように設定する。しかし増幅する周波数におけるイ
ンピーダンスと高調波周波数におけるインピーダンスの
大きさの比には限界があり、さらに入力電力に対する通
過位相特性を考慮していないことから、大きな歪量の改
善は期待できないという問題があった。
トランジスタ２１のエミッタと接地との間にインダクタ
２６をいれることにより、入力電力に対する振幅特性の
非線形性による混変調歪を改善することはできる。そこ
でインダクタ２６の値を増幅する周波数で小さいインピ
ーダンスになり、高調波周波数で高いインピーダンスに
なるように設定する。しかし増幅する周波数におけるイ
ンピーダンスと高調波周波数におけるインピーダンスの
大きさの比には限界があり、さらに入力電力に対する通
過位相特性を考慮していないことから、大きな歪量の改
善は期待できないという問題があった。
【００１８】この発明は上記のような問題点を解決する
ためになされたもので、小型で高効率な歪補償回路を得
ることを目的とする。
ためになされたもので、小型で高効率な歪補償回路を得
ることを目的とする。
【００１９】
【課題を解決するための手段】この発明に係る歪補償回
路は、ゲート幅Ｗｇ[mm]でなるソース接地のＦＥＴ素子
を用いる歪補償回路において、歪補償を行う周波数でＦ
ＥＴ素子のソース側からグランドをみたインピーダンス
より計算された等価的な容量値が３／Ｗｇ[pF]より小さ
な値を有するインピーダンス素子と、直流成分を通す直
流回路素子とを、ＦＥＴ素子のソース及びグランド間に
備えるものである。
路は、ゲート幅Ｗｇ[mm]でなるソース接地のＦＥＴ素子
を用いる歪補償回路において、歪補償を行う周波数でＦ
ＥＴ素子のソース側からグランドをみたインピーダンス
より計算された等価的な容量値が３／Ｗｇ[pF]より小さ
な値を有するインピーダンス素子と、直流成分を通す直
流回路素子とを、ＦＥＴ素子のソース及びグランド間に
備えるものである。
【００２０】さらに次の発明に係る歪補償回路では、イ
ンピーダンス素子は歪補償を行う周波数でＦＥＴ素子の
ソース側からグランドをみたインピーダンスより計算さ
れた容量値が３／Ｗｇ[pF]よりも小さな容量値をもつキ
ャパシタでなり、直流回路素子は歪補償を行う周波数の
信号に対し十分に高いインピーダンスを持つインダクタ
でなり、キャパシタとインダクタとを並列接続して、Ｆ
ＥＴ素子のソース及びグランド間に備えるものである。
ンピーダンス素子は歪補償を行う周波数でＦＥＴ素子の
ソース側からグランドをみたインピーダンスより計算さ
れた容量値が３／Ｗｇ[pF]よりも小さな容量値をもつキ
ャパシタでなり、直流回路素子は歪補償を行う周波数の
信号に対し十分に高いインピーダンスを持つインダクタ
でなり、キャパシタとインダクタとを並列接続して、Ｆ
ＥＴ素子のソース及びグランド間に備えるものである。
【００２１】さらに次の発明に係る歪補償回路では、イ
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数でＦＥＴ素子のソース側からグランドをみたイ
ンピーダンスより計算された等価的な容量値が３／Ｗｇ
[pF]よりも小さな容量値をもつ分布定数線路を、ＦＥＴ
素子のソース及びグランド間に備えるものである。
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数でＦＥＴ素子のソース側からグランドをみたイ
ンピーダンスより計算された等価的な容量値が３／Ｗｇ
[pF]よりも小さな容量値をもつ分布定数線路を、ＦＥＴ
素子のソース及びグランド間に備えるものである。
【００２２】さらに次の発明に係る歪補償回路では、イ
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数でＦＥＴ素子のソース側からグランドをみたイ
ンピーダンスより計算された容量値が３／Ｗｇ[pF]より
も小さな容量値のキャパシタと、歪補償を行う周波数の
信号に対し十分に高いインピーダンスを持つインダクタ
とを並列接続した回路に、抵抗を直列接続する回路をＦ
ＥＴ素子のソース及びグランド間に備えるものである。
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数でＦＥＴ素子のソース側からグランドをみたイ
ンピーダンスより計算された容量値が３／Ｗｇ[pF]より
も小さな容量値のキャパシタと、歪補償を行う周波数の
信号に対し十分に高いインピーダンスを持つインダクタ
とを並列接続した回路に、抵抗を直列接続する回路をＦ
ＥＴ素子のソース及びグランド間に備えるものである。
【００２３】さらに次の発明に係る歪補償回路では、イ
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数でＦＥＴ素子のソース側からグランドをみたイ
ンピーダンスより計算された等価的な容量値が３／Ｗｇ
[pF]よりも小さな容量値の分布定数線路に、抵抗を直列
接続した回路を、ＦＥＴ素子のソース及びグランド間に
備えるものである。
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数でＦＥＴ素子のソース側からグランドをみたイ
ンピーダンスより計算された等価的な容量値が３／Ｗｇ
[pF]よりも小さな容量値の分布定数線路に、抵抗を直列
接続した回路を、ＦＥＴ素子のソース及びグランド間に
備えるものである。
【００２４】さらに次の発明に係る歪補償回路では、イ
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数でＦＥＴ素子のソース側からグランドをみたイ
ンピーダンスより計算された容量値が３／Ｗｇ[pF]より
も小さな容量値をもつキャパシタと抵抗とを並列接続し
た回路を、ＦＥＴ素子のソース及びグランド間に備える
ものである。
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数でＦＥＴ素子のソース側からグランドをみたイ
ンピーダンスより計算された容量値が３／Ｗｇ[pF]より
も小さな容量値をもつキャパシタと抵抗とを並列接続し
た回路を、ＦＥＴ素子のソース及びグランド間に備える
ものである。
【００２５】さらに次の発明に係る歪補償回路では、イ
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数の信号に対し十分に高いインピーダンスを持つ
インダクタ及び抵抗を直列接続した第１の回路と、歪補
償を行う周波数でＦＥＴ素子のソース側からグランドを
みたインピーダンスより計算された容量値が３／Ｗｇ[p
F]よりも小さな容量値をもつキャパシタとを並列接続し
た第２の回路、またはその第２の回路に抵抗を直列接続
した回路を、ＦＥＴ素子のソース及びグランド間に備え
るものである。
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数の信号に対し十分に高いインピーダンスを持つ
インダクタ及び抵抗を直列接続した第１の回路と、歪補
償を行う周波数でＦＥＴ素子のソース側からグランドを
みたインピーダンスより計算された容量値が３／Ｗｇ[p
F]よりも小さな容量値をもつキャパシタとを並列接続し
た第２の回路、またはその第２の回路に抵抗を直列接続
した回路を、ＦＥＴ素子のソース及びグランド間に備え
るものである。
【００２６】さらに次の発明に係る歪補償回路では、イ
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数でＦＥＴ素子のソース側からグランドをみたイ
ンピーダンスより計算された容量値が３／Ｗｇ[pF]より
も小さな容量値をもつキャパシタ及び抵抗を直列接続し
た第１の回路と、歪補償を行う周波数の信号に対し十分
に高いインピーダンスを持つインダクタとを並列接続し
た第２の回路、またはその第２の回路に抵抗を直列接続
した回路を、ＦＥＴ素子のソース及びグランド間に備え
るものである。
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数でＦＥＴ素子のソース側からグランドをみたイ
ンピーダンスより計算された容量値が３／Ｗｇ[pF]より
も小さな容量値をもつキャパシタ及び抵抗を直列接続し
た第１の回路と、歪補償を行う周波数の信号に対し十分
に高いインピーダンスを持つインダクタとを並列接続し
た第２の回路、またはその第２の回路に抵抗を直列接続
した回路を、ＦＥＴ素子のソース及びグランド間に備え
るものである。
【００２７】さらに次の発明に係る歪補償回路では、イ
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数の信号に対し十分に高いインピーダンスを持つ
インダクタ及び抵抗を直列接続した第１の回路と、歪補
償を行う周波数でＦＥＴ素子のソース側からグランドを
みたインピーダンスより計算された容量値が３／Ｗｇ[p
F]よりも小さな容量値をもつキャパシタ及び抵抗を直列
接続した第２の回路とを並列接続した第３の回路を、Ｆ
ＥＴ素子のソース及びグランド間に備えるものである。
ンピーダンス素子及び直流回路素子として、歪補償を行
う周波数の信号に対し十分に高いインピーダンスを持つ
インダクタ及び抵抗を直列接続した第１の回路と、歪補
償を行う周波数でＦＥＴ素子のソース側からグランドを
みたインピーダンスより計算された容量値が３／Ｗｇ[p
F]よりも小さな容量値をもつキャパシタ及び抵抗を直列
接続した第２の回路とを並列接続した第３の回路を、Ｆ
ＥＴ素子のソース及びグランド間に備えるものである。
【００２８】さらに次の発明に係る歪補償回路では、キ
ャパシタとして、トリマーコンデンサ等の可変コンデン
サを用いて容量値を可変するようにしたものである。
ャパシタとして、トリマーコンデンサ等の可変コンデン
サを用いて容量値を可変するようにしたものである。
【００２９】さらに次の発明に係る歪補償回路では、キ
ャパシタとして、ダイオードとそのダイオードによって
得られる容量に対し十分に大きな容量を持つキャパシタ
を直列接続した第１の回路と、歪補償を行う信号に対し
十分に高いインピーダンスを持つインダクタ又は抵抗を
ダイオードのカソード端子に接続し、インダクタ又は抵
抗を介して直流電圧を加える回路に置き換えた第２の回
路とを備えるものである。
ャパシタとして、ダイオードとそのダイオードによって
得られる容量に対し十分に大きな容量を持つキャパシタ
を直列接続した第１の回路と、歪補償を行う信号に対し
十分に高いインピーダンスを持つインダクタ又は抵抗を
ダイオードのカソード端子に接続し、インダクタ又は抵
抗を介して直流電圧を加える回路に置き換えた第２の回
路とを備えるものである。
【００３０】さらに次の発明に係る歪補償回路では、抵
抗を別のＦＥＴ素子のソース及びドレイン間抵抗、又は
ＢＪＴのコレクタ及びエミッタ間抵抗に置き換えるもの
である。
抗を別のＦＥＴ素子のソース及びドレイン間抵抗、又は
ＢＪＴのコレクタ及びエミッタ間抵抗に置き換えるもの
である。
【００３１】さらに次の発明に係る歪補償回路では、Ｆ
ＥＴ素子のゲートに抵抗を直列接続したものである。
ＥＴ素子のゲートに抵抗を直列接続したものである。
【００３２】
【発明の実施の形態】以下図面を参照しながら、この発
明の実施の形態について詳述する。
明の実施の形態について詳述する。
【００３３】実施の形態１．図１はこの発明による歪補
償回路３０の実施の形態１の構成を示す等価回路であ
る。図中３１は入力整合回路、３２はＦＥＴ、３３は出
力整合回路、３４はキャパシタ、３５はインダクタであ
る。この実施の形態１の歪補償回路３０の場合、ＦＥＴ
３２はソースがキャパシタ３４とインダクタ３５とを並
列接続した回路を通じて接地されている。ＦＥＴ３２の
ゲート幅をＷｇ[mm]とすると、キャパシタ４の容量値CS
は、３／Ｗｇ[pF]以下の値に設定されている。
償回路３０の実施の形態１の構成を示す等価回路であ
る。図中３１は入力整合回路、３２はＦＥＴ、３３は出
力整合回路、３４はキャパシタ、３５はインダクタであ
る。この実施の形態１の歪補償回路３０の場合、ＦＥＴ
３２はソースがキャパシタ３４とインダクタ３５とを並
列接続した回路を通じて接地されている。ＦＥＴ３２の
ゲート幅をＷｇ[mm]とすると、キャパシタ４の容量値CS
は、３／Ｗｇ[pF]以下の値に設定されている。
【００３４】次に動作について説明する。図２はキャパ
シタ３４の容量値CSをパラメータとした場合の、入力電
力に対する利得及び通過位相特性のシミュレーション結
果である。シミュレーションは、ゲート幅 2.4[mm]のＦ
ＥＴの大信号モデルパラメータを抽出し、ハーモニック
バランス法を用いて、周波数７[ＧHz]にて解析を行っ
た。図２（Ａ）及び（Ｂ）より、容量値CS ＝0.01[pF]
とすると、入力電力の増加に対して通過位相が遅れる特
性が得られ、CS＝ 0.1[pF]とすると、さらに、利得が増
大する特性が得られる。ゲート幅が大きなＦＥＴは、等
価回路的には、小さなＦＥＴを並列接続したものと考え
られるため、入力電力の増加に対して通過位相が遅れ、
利得が増大する特性が得られるのに必要となるキャパシ
タンスCSの値も、ＦＥＴ３２のゲート幅Ｗｇに依存す
る。従ってキャパシタ３４の容量値はCS＜３／Ｗｇ[pF]
となる。
シタ３４の容量値CSをパラメータとした場合の、入力電
力に対する利得及び通過位相特性のシミュレーション結
果である。シミュレーションは、ゲート幅 2.4[mm]のＦ
ＥＴの大信号モデルパラメータを抽出し、ハーモニック
バランス法を用いて、周波数７[ＧHz]にて解析を行っ
た。図２（Ａ）及び（Ｂ）より、容量値CS ＝0.01[pF]
とすると、入力電力の増加に対して通過位相が遅れる特
性が得られ、CS＝ 0.1[pF]とすると、さらに、利得が増
大する特性が得られる。ゲート幅が大きなＦＥＴは、等
価回路的には、小さなＦＥＴを並列接続したものと考え
られるため、入力電力の増加に対して通過位相が遅れ、
利得が増大する特性が得られるのに必要となるキャパシ
タンスCSの値も、ＦＥＴ３２のゲート幅Ｗｇに依存す
る。従ってキャパシタ３４の容量値はCS＜３／Ｗｇ[pF]
となる。
【００３５】入力整合回路３１を変化させることで、Ｆ
ＥＴ３２の入力側の負荷インピーダンスを変化させた場
合のシミュレーション結果の例を図３に示す。キャパシ
タ３４の値はCS＝ 0.1[pF]とした。図３（Ａ）は線形利
得からの利得の増加分の最大値をスミスチャート上にプ
ロットして示す。また図３（Ｂ）は利得が最大となる入
力電力のときの通過位相をスミスチャート上にプロット
して示す。図３より、入力負荷インピーダンスを変化さ
せることにより、図１の歪補償回路３０の利得特性及び
通過位相特性を調整できることがわかる。
ＥＴ３２の入力側の負荷インピーダンスを変化させた場
合のシミュレーション結果の例を図３に示す。キャパシ
タ３４の値はCS＝ 0.1[pF]とした。図３（Ａ）は線形利
得からの利得の増加分の最大値をスミスチャート上にプ
ロットして示す。また図３（Ｂ）は利得が最大となる入
力電力のときの通過位相をスミスチャート上にプロット
して示す。図３より、入力負荷インピーダンスを変化さ
せることにより、図１の歪補償回路３０の利得特性及び
通過位相特性を調整できることがわかる。
【００３６】出力整合回路３３を変化させることで、Ｆ
ＥＴ３２の出力側の負荷インピーダンスを変化させた場
合のシミュレーション結果の例を図４に示す。キャパシ
タ３４の値はCS＝ 0.1[pF]とした。図４（Ａ）は線形利
得からの利得の増加分の最大値をスミスチャート上にプ
ロットして示す。図４（Ｂ）は利得が最大となる入力電
力のときの通過位相をスミスチャート上にプロットして
示す。図４より、出力負荷インピーダンスを変化させる
ことにより、図１の歪補償回路３０の利得特性及び通過
位相特性を調整できることがわかる。
ＥＴ３２の出力側の負荷インピーダンスを変化させた場
合のシミュレーション結果の例を図４に示す。キャパシ
タ３４の値はCS＝ 0.1[pF]とした。図４（Ａ）は線形利
得からの利得の増加分の最大値をスミスチャート上にプ
ロットして示す。図４（Ｂ）は利得が最大となる入力電
力のときの通過位相をスミスチャート上にプロットして
示す。図４より、出力負荷インピーダンスを変化させる
ことにより、図１の歪補償回路３０の利得特性及び通過
位相特性を調整できることがわかる。
【００３７】実施の形態２．図１との対応部分に同一符
号を付けた図５は、この発明による歪補償回路４０の構
成を示す等価回路であり、図中４１は分布定数線路であ
る。ＦＥＴ３２のソース端子は分布定数線路４１を介し
て接地されている。分布定数線路４１はＦＥＴ３２のゲ
ート幅をＷｇ[mm]とすると、歪補償を行う周波数でＦＥ
Ｔ３２のソース端子からグランドをみたインピーダンス
より計算された等価的な容量値CSが３／Ｗｇ[pF]以下の
値である。
号を付けた図５は、この発明による歪補償回路４０の構
成を示す等価回路であり、図中４１は分布定数線路であ
る。ＦＥＴ３２のソース端子は分布定数線路４１を介し
て接地されている。分布定数線路４１はＦＥＴ３２のゲ
ート幅をＷｇ[mm]とすると、歪補償を行う周波数でＦＥ
Ｔ３２のソース端子からグランドをみたインピーダンス
より計算された等価的な容量値CSが３／Ｗｇ[pF]以下の
値である。
【００３８】次に動作について説明する。この歪補償回
路４０は、実施の形態１の歪補償回路３０と比較し、ソ
ースーグランド間のキャパシタ３４及びインダクタ３５
の代わりに分布定数線路４１を挿入した点が異なる。た
だし、ＦＥＴのソース端子からグランドをみたインピー
ダンスは実施の形態１の歪補償回路３０と同じインピー
ダンスを実現することができる。従って歪補償回路３０
と同様に入力電力の増加に対して、利得が増大し通過位
相が遅れる特性が得られる。分布定数線路４１により実
施の形態１のキャパシタ３４及びインダクタ３５を省く
ことができ、大幅に回路構成を簡略化できる。またＦＥ
Ｔ３２の３端子にバイアスを容易に印加することができ
る。
路４０は、実施の形態１の歪補償回路３０と比較し、ソ
ースーグランド間のキャパシタ３４及びインダクタ３５
の代わりに分布定数線路４１を挿入した点が異なる。た
だし、ＦＥＴのソース端子からグランドをみたインピー
ダンスは実施の形態１の歪補償回路３０と同じインピー
ダンスを実現することができる。従って歪補償回路３０
と同様に入力電力の増加に対して、利得が増大し通過位
相が遅れる特性が得られる。分布定数線路４１により実
施の形態１のキャパシタ３４及びインダクタ３５を省く
ことができ、大幅に回路構成を簡略化できる。またＦＥ
Ｔ３２の３端子にバイアスを容易に印加することができ
る。
【００３９】実施の形態３．図１との対応部分に同一符
号を付けた図６は、この発明による歪補償回路４５の構
成を示す等価回路であり、図中４６は抵抗である。ＦＥ
Ｔ３２はソースが、抵抗４６と、キャパシタ３４及びイ
ンダクタ３５を並列接続した回路とを直列接続した回路
を通じて接地されている。ＦＥＴ３２のゲート幅をＷｇ
[mm]とすると、キャパシタ３４の容量値CS は３／Ｗｇ
[pF]以下の値である。
号を付けた図６は、この発明による歪補償回路４５の構
成を示す等価回路であり、図中４６は抵抗である。ＦＥ
Ｔ３２はソースが、抵抗４６と、キャパシタ３４及びイ
ンダクタ３５を並列接続した回路とを直列接続した回路
を通じて接地されている。ＦＥＴ３２のゲート幅をＷｇ
[mm]とすると、キャパシタ３４の容量値CS は３／Ｗｇ
[pF]以下の値である。
【００４０】次に動作について説明する。図７に、キャ
パシタ３４の容量値CS＝ 0.1[pF]に固定し、抵抗４６の
抵抗値Ｒ［Ω］をパラメータとした場合の、入力電力に
対する利得特性及び通過位相特性のシミュレーション結
果の例を示す。図７より、抵抗値を変化させることによ
り、入力電力の増加に対して利得特性及び通過位相特性
を調整できることがわかる。
パシタ３４の容量値CS＝ 0.1[pF]に固定し、抵抗４６の
抵抗値Ｒ［Ω］をパラメータとした場合の、入力電力に
対する利得特性及び通過位相特性のシミュレーション結
果の例を示す。図７より、抵抗値を変化させることによ
り、入力電力の増加に対して利得特性及び通過位相特性
を調整できることがわかる。
【００４１】実施の形態４．図６との対応部分に同一符
号を付けた図８は、この発明による歪補償回路５０の構
成を示す等価回路であり、図中５１は分布定数線路であ
る。ＦＥＴ３２は、抵抗４６とソース端子からみたイン
ピーダンスより計算された等価的な値が容量性となるよ
うな分布定数線路５１とを直列接続した回路を通じて接
地されている。分布定数線路５１はＦＥＴ３２のゲート
幅をＷｇ[mm]とすると、歪補償を行う周波数でＦＥＴ３
２のソース端子からみたインピーダンスより計算された
等価的な容量値CS が３／Ｗｇ[pF]以下の値である。
号を付けた図８は、この発明による歪補償回路５０の構
成を示す等価回路であり、図中５１は分布定数線路であ
る。ＦＥＴ３２は、抵抗４６とソース端子からみたイン
ピーダンスより計算された等価的な値が容量性となるよ
うな分布定数線路５１とを直列接続した回路を通じて接
地されている。分布定数線路５１はＦＥＴ３２のゲート
幅をＷｇ[mm]とすると、歪補償を行う周波数でＦＥＴ３
２のソース端子からみたインピーダンスより計算された
等価的な容量値CS が３／Ｗｇ[pF]以下の値である。
【００４２】次に動作について説明する。この歪補償回
路５０は、実施の形態３の歪補償回路４５と比較し、ソ
ースーグランド間のキャパシタ３４及びインダクタ３５
の代わりに分布定数線路５１を挿入した点が異なる。従
って、歪補償回路４５と同様に入力電力の増加に対し
て、利得が増大し、通過位相が遅れる特性が得られる。
また抵抗４６の抵抗値を変化させることにより、利得特
性及び通過位相特性を調整できる。
路５０は、実施の形態３の歪補償回路４５と比較し、ソ
ースーグランド間のキャパシタ３４及びインダクタ３５
の代わりに分布定数線路５１を挿入した点が異なる。従
って、歪補償回路４５と同様に入力電力の増加に対し
て、利得が増大し、通過位相が遅れる特性が得られる。
また抵抗４６の抵抗値を変化させることにより、利得特
性及び通過位相特性を調整できる。
【００４３】実施の形態５．図１との対応部分に同一符
号を付けた図９は、この発明による歪補償回路５５の構
成を示す等価回路であり、図中に５６は抵抗である。Ｆ
ＥＴ３２はソースがキャパシタ３４及び抵抗５６を並列
接続した回路を通じて接地されている。ＦＥＴ３２のゲ
ート幅をＷｇ[mm]とすると、キャパシタの容量値CSは、
３／Ｗｇ[pF]以下の値である。
号を付けた図９は、この発明による歪補償回路５５の構
成を示す等価回路であり、図中に５６は抵抗である。Ｆ
ＥＴ３２はソースがキャパシタ３４及び抵抗５６を並列
接続した回路を通じて接地されている。ＦＥＴ３２のゲ
ート幅をＷｇ[mm]とすると、キャパシタの容量値CSは、
３／Ｗｇ[pF]以下の値である。
【００４４】次に動作について説明する。この歪補償回
路５５は、実施の形態１の歪補償回路３０と比較し、イ
ンダクタ３５の代わりに抵抗５６を挿入した点が異な
る。従って歪補償回路３０と同様に入力電力の増加に対
して、利得が増大し、通過位相が遅れる特性が得られ
る。抵抗５６の抵抗値を変化させることにより、消費電
流と、入力電力の増加に対する利得特性及び通過位相特
性を同時に調整できる。また抵抗５６により、実施の形
態３の歪補償回路４５と比較し、インダクタ３５を省く
ことができ小型化することができる。
路５５は、実施の形態１の歪補償回路３０と比較し、イ
ンダクタ３５の代わりに抵抗５６を挿入した点が異な
る。従って歪補償回路３０と同様に入力電力の増加に対
して、利得が増大し、通過位相が遅れる特性が得られ
る。抵抗５６の抵抗値を変化させることにより、消費電
流と、入力電力の増加に対する利得特性及び通過位相特
性を同時に調整できる。また抵抗５６により、実施の形
態３の歪補償回路４５と比較し、インダクタ３５を省く
ことができ小型化することができる。
【００４５】実施の形態６．図６との対応部分に同一符
号を付けた図１０は、この発明による歪補償回路６０の
構成を示す等価回路であり、図中６１は第１の抵抗４６
に対して第２の抵抗である。ＦＥＴ３２はソースが、第
１の抵抗４６と、インダクタ３５及び第２の抵抗６１の
直列回路にキャパシタ３４を並列接続した回路とを、直
列列接続した回路を通じて接地されている。ＦＥＴ３２
のゲート幅をＷｇ[mm]とすると、キャパシタ４７の容量
値CS は３／Ｗｇ[pF]以下の値である。
号を付けた図１０は、この発明による歪補償回路６０の
構成を示す等価回路であり、図中６１は第１の抵抗４６
に対して第２の抵抗である。ＦＥＴ３２はソースが、第
１の抵抗４６と、インダクタ３５及び第２の抵抗６１の
直列回路にキャパシタ３４を並列接続した回路とを、直
列列接続した回路を通じて接地されている。ＦＥＴ３２
のゲート幅をＷｇ[mm]とすると、キャパシタ４７の容量
値CS は３／Ｗｇ[pF]以下の値である。
【００４６】次に動作について説明する。この歪補償回
路６０は、実施の形態３の歪補償回路４５と比較し、イ
ンダクタ３５と直列に第２の抵抗６１を挿入した点が異
なる。従って歪補償回路４５と同様に入力電力の増加に
対して、利得が増大し、通過位相が遅れる特性が得られ
る。第１の抵抗４６により、抵抗値を変化させることに
より、入力電力の増加に対して利得、通過位相特性及び
消費電流特性を同時に調整できる。また第２の抵抗６１
により、利得特性及び通過位相特性には影響を与えるこ
となく、直流電流のみ減少させ、低消費電力化を図るこ
とができる。
路６０は、実施の形態３の歪補償回路４５と比較し、イ
ンダクタ３５と直列に第２の抵抗６１を挿入した点が異
なる。従って歪補償回路４５と同様に入力電力の増加に
対して、利得が増大し、通過位相が遅れる特性が得られ
る。第１の抵抗４６により、抵抗値を変化させることに
より、入力電力の増加に対して利得、通過位相特性及び
消費電流特性を同時に調整できる。また第２の抵抗６１
により、利得特性及び通過位相特性には影響を与えるこ
となく、直流電流のみ減少させ、低消費電力化を図るこ
とができる。
【００４７】実施の形態７．図６との対応部分に同一符
号を付けた図１１は、この発明による歪補償回路６５の
構成を示す等価回路であり、図中６６は第１の抵抗４６
に対して第２の抵抗である。ＦＥＴ３２はソースが第１
の抵抗４６と、キャパシタ３４及び第２の抵抗６６の第
１の直列回路にインダクタ３５を並列接続した回路とを
直列接続した回路を通じて接地されている。ＦＥＴ３２
のゲート幅をＷｇ[mm]とすると、キャパシタ３４の容量
値CS は３／Ｗｇ[pF]以下の値である。
号を付けた図１１は、この発明による歪補償回路６５の
構成を示す等価回路であり、図中６６は第１の抵抗４６
に対して第２の抵抗である。ＦＥＴ３２はソースが第１
の抵抗４６と、キャパシタ３４及び第２の抵抗６６の第
１の直列回路にインダクタ３５を並列接続した回路とを
直列接続した回路を通じて接地されている。ＦＥＴ３２
のゲート幅をＷｇ[mm]とすると、キャパシタ３４の容量
値CS は３／Ｗｇ[pF]以下の値である。
【００４８】次に動作について説明する。この歪補償回
路６５は、実施の形態３の歪補償回路４５と比較し、キ
ャパシタ３４と直列に第２の抵抗６６を挿入した点が異
なる。従って、歪補償回路４５と同様に入力電力の増加
に対して、利得が増大し、通過位相が遅れる特性が得ら
れる。第１の抵抗４６の抵抗値を変化させることによ
り、入力電力の増加に対する利得特性及び通過位相特性
と、消費電流とを調整できる。また第２の抵抗６６によ
り、直流電流には影響を与えること無く、利得特性及び
通過位相特性を調整できる。
路６５は、実施の形態３の歪補償回路４５と比較し、キ
ャパシタ３４と直列に第２の抵抗６６を挿入した点が異
なる。従って、歪補償回路４５と同様に入力電力の増加
に対して、利得が増大し、通過位相が遅れる特性が得ら
れる。第１の抵抗４６の抵抗値を変化させることによ
り、入力電力の増加に対する利得特性及び通過位相特性
と、消費電流とを調整できる。また第２の抵抗６６によ
り、直流電流には影響を与えること無く、利得特性及び
通過位相特性を調整できる。
【００４９】実施の形態８．図１との対応部分に同一符
号を付けた図１２は、この発明による歪補償回路７０の
構成を示す等価回路であり、図中７１は第１の抵抗、７
２は第２の抵抗である。ＦＥＴ３２はソースが、キャパ
シタ３４及び第１の抵抗７１の第１の直列回路と、イン
ダクタ３５及び第２の抵抗７２の第２の直列回路を並列
接続した回路を通じて接地されている。ＦＥＴ３２のゲ
ート幅をＷｇ[mm]とすると、キャパシタ３４の容量値CS
は３／Ｗｇ[pF]以下の値である。
号を付けた図１２は、この発明による歪補償回路７０の
構成を示す等価回路であり、図中７１は第１の抵抗、７
２は第２の抵抗である。ＦＥＴ３２はソースが、キャパ
シタ３４及び第１の抵抗７１の第１の直列回路と、イン
ダクタ３５及び第２の抵抗７２の第２の直列回路を並列
接続した回路を通じて接地されている。ＦＥＴ３２のゲ
ート幅をＷｇ[mm]とすると、キャパシタ３４の容量値CS
は３／Ｗｇ[pF]以下の値である。
【００５０】次に動作について説明する。この歪補償回
路７０は、実施の形態１の歪補償回路３０と比較して、
キャパシタ３４と直列に第１の抵抗７１を挿入し、イン
ダクタ３５と直列に第２の抵抗７２を挿入した点が異な
る。従って、歪補償回路３０と同様に入力電力の増加に
対して、利得が増大し、通過位相が遅れる特性が得られ
る。第１の抵抗７１により利得特性及び通過位相特性を
調整でき、第２の抵抗７２により消費電流特性を調整で
き、低消費電力化を図ることができる。
路７０は、実施の形態１の歪補償回路３０と比較して、
キャパシタ３４と直列に第１の抵抗７１を挿入し、イン
ダクタ３５と直列に第２の抵抗７２を挿入した点が異な
る。従って、歪補償回路３０と同様に入力電力の増加に
対して、利得が増大し、通過位相が遅れる特性が得られ
る。第１の抵抗７１により利得特性及び通過位相特性を
調整でき、第２の抵抗７２により消費電流特性を調整で
き、低消費電力化を図ることができる。
【００５１】実施の形態９．図１との対応部分に同一符
号を付けた図１３は、この発明による歪補償回路７５の
構成を示す等価回路の一例であり、図中７６はトリマー
コンデンサである。ＦＥＴ３２はソースがトリマーコン
デンサ７６とインダクタ３５を並列接続した回路を通じ
て接地されている。ＦＥＴ３２のゲート幅をＷｇ[mm]と
すると、トリマーコンデンサ７６の容量値CS は３／Ｗ
ｇ[pF]以下の値である。
号を付けた図１３は、この発明による歪補償回路７５の
構成を示す等価回路の一例であり、図中７６はトリマー
コンデンサである。ＦＥＴ３２はソースがトリマーコン
デンサ７６とインダクタ３５を並列接続した回路を通じ
て接地されている。ＦＥＴ３２のゲート幅をＷｇ[mm]と
すると、トリマーコンデンサ７６の容量値CS は３／Ｗ
ｇ[pF]以下の値である。
【００５２】次に動作について説明する。この歪補償回
路７５は、実施の形態１、３、５〜８の歪補償回路３
０、４５、５５、６０、６５、７０と比較し、キャパシ
タ３４がトリマーコンデンサ７６に置き換わった点が異
なる。従って、歪補償回路３０、４５、５５、６０、６
５、７０と同様に入力電力の増加に対して、利得が増大
し、通過位相が遅れる特性が得られる。トリマーコンデ
ンサ７６によって、容量値を変化させることにより、利
得特性及び通過位相特性を調整できる。
路７５は、実施の形態１、３、５〜８の歪補償回路３
０、４５、５５、６０、６５、７０と比較し、キャパシ
タ３４がトリマーコンデンサ７６に置き換わった点が異
なる。従って、歪補償回路３０、４５、５５、６０、６
５、７０と同様に入力電力の増加に対して、利得が増大
し、通過位相が遅れる特性が得られる。トリマーコンデ
ンサ７６によって、容量値を変化させることにより、利
得特性及び通過位相特性を調整できる。
【００５３】実施の形態１０．図１との対応部分に同一
符号を付けた図１４は、この発明による歪補償回路８０
の構成を示す等価回路の一例であり、図中８１はダイオ
ード、８２はＲＦカット用のインダクタである。ＦＥＴ
３２はソースが、インダクタ３５と、ＤＣカットのキャ
パシタ３４及び逆方向接続されたダイオード８１の直列
回路とを並列接続した回路を通じて接地されている。な
おキャパシタ３４及びダイオード８１の接続中点にイン
ダクタ８２が接続され、必要に応じてＤＣ電圧が印加さ
れる。またＦＥＴ３２のゲート幅をＷｇ[mm]とすると、
ダイオード８１の容量値CSは３／Ｗｇ[pF]以下の値であ
る。
符号を付けた図１４は、この発明による歪補償回路８０
の構成を示す等価回路の一例であり、図中８１はダイオ
ード、８２はＲＦカット用のインダクタである。ＦＥＴ
３２はソースが、インダクタ３５と、ＤＣカットのキャ
パシタ３４及び逆方向接続されたダイオード８１の直列
回路とを並列接続した回路を通じて接地されている。な
おキャパシタ３４及びダイオード８１の接続中点にイン
ダクタ８２が接続され、必要に応じてＤＣ電圧が印加さ
れる。またＦＥＴ３２のゲート幅をＷｇ[mm]とすると、
ダイオード８１の容量値CSは３／Ｗｇ[pF]以下の値であ
る。
【００５４】次に動作について説明する。この歪補償回
路８０は、実施の形態１、３、５〜８の歪補償回路３
０、４５、５５、６０、６５、７０と比較し、キャパシ
タ３４がダイオード８１に置き換わった点が異なる。従
って歪補償回路３０、４５、５５、６０、６５、７０と
同様に入力電力の増加に対して、利得が増大し、通過位
相が遅れる特性が得られる。ＲＦカット用のインダクタ
８２を通じてダイオード８１に加える電圧を変化させる
ことで、容量値を変化させ、利得特性及び通過位相特性
を調整できる。なおＲＦカット用のインダクタ８２に代
え、同様の周波数で高いインピーダンスを持つ抵抗を用
いるようにしても良い。
路８０は、実施の形態１、３、５〜８の歪補償回路３
０、４５、５５、６０、６５、７０と比較し、キャパシ
タ３４がダイオード８１に置き換わった点が異なる。従
って歪補償回路３０、４５、５５、６０、６５、７０と
同様に入力電力の増加に対して、利得が増大し、通過位
相が遅れる特性が得られる。ＲＦカット用のインダクタ
８２を通じてダイオード８１に加える電圧を変化させる
ことで、容量値を変化させ、利得特性及び通過位相特性
を調整できる。なおＲＦカット用のインダクタ８２に代
え、同様の周波数で高いインピーダンスを持つ抵抗を用
いるようにしても良い。
【００５５】実施の形態１１．図１との対応部分に同一
符号を付けて示す図１５は、この発明の歪補償回路８５
の構成を示す等価回路の一例であり、図中８６は第１の
ＦＥＴ３２に対して第２のＦＥＴである。第１のＦＥＴ
３２はソースがキャパシタ３４と、第２のＦＥＴ８６の
ソースードレインとを介して接地されている。第１のＦ
ＥＴ８６のゲート幅をＷｇ[mm]とすると、キャパシタ３
４の容量値CSは３／Ｗｇ[pF]以下の値である。
符号を付けて示す図１５は、この発明の歪補償回路８５
の構成を示す等価回路の一例であり、図中８６は第１の
ＦＥＴ３２に対して第２のＦＥＴである。第１のＦＥＴ
３２はソースがキャパシタ３４と、第２のＦＥＴ８６の
ソースードレインとを介して接地されている。第１のＦ
ＥＴ８６のゲート幅をＷｇ[mm]とすると、キャパシタ３
４の容量値CSは３／Ｗｇ[pF]以下の値である。
【００５６】次に動作について説明する。この歪補償回
路８５は、実施の形態３〜８の歪補償回路４５、５０、
５５、６０、６５、７０と比較し、抵抗４６、５６、６
１、６６、７１、７２が第２のＦＥＴ８６に置き換わっ
た点が異なる。従って、歪補償回路４５、５０、５５、
６０、６５、７０と同様に入力電力の増加に対して、利
得が増大し、通過位相が遅れる特性が得られる。第２の
ＦＥＴ８６のゲート電圧を可変させ、等価的にドレイン
ーソース間の抵抗を変化させることで、利得特性及び通
過位相特性を調整できる。なお第１のＦＥＴ３２のソー
ス及び接地間を、第２のＦＥＴ素子に代えてＢＪＴ（bi
polar junction transistor ）のコレクターエミッタで
接続し、ベース電流の変化によってコレクターエミッタ
間の抵抗を変化させても良い。
路８５は、実施の形態３〜８の歪補償回路４５、５０、
５５、６０、６５、７０と比較し、抵抗４６、５６、６
１、６６、７１、７２が第２のＦＥＴ８６に置き換わっ
た点が異なる。従って、歪補償回路４５、５０、５５、
６０、６５、７０と同様に入力電力の増加に対して、利
得が増大し、通過位相が遅れる特性が得られる。第２の
ＦＥＴ８６のゲート電圧を可変させ、等価的にドレイン
ーソース間の抵抗を変化させることで、利得特性及び通
過位相特性を調整できる。なお第１のＦＥＴ３２のソー
ス及び接地間を、第２のＦＥＴ素子に代えてＢＪＴ（bi
polar junction transistor ）のコレクターエミッタで
接続し、ベース電流の変化によってコレクターエミッタ
間の抵抗を変化させても良い。
【００５７】実施の形態１２．図１６はこの発明による
歪補償回路９０の構成を示す等価回路である。図におい
て９１は抵抗である。歪補償回路３０、４０、４５、５
０、５５、６０、６５、７０、７５、８０、８５のいず
れかの前段に抵抗９１を挿入している。この場合、歪補
償回路３０、４０、４５、５０、５５、６０、６５、７
０、７５、８０、８５における入力整合回路３１、出力
整合回路３３は省略することが可能である。
歪補償回路９０の構成を示す等価回路である。図におい
て９１は抵抗である。歪補償回路３０、４０、４５、５
０、５５、６０、６５、７０、７５、８０、８５のいず
れかの前段に抵抗９１を挿入している。この場合、歪補
償回路３０、４０、４５、５０、５５、６０、６５、７
０、７５、８０、８５における入力整合回路３１、出力
整合回路３３は省略することが可能である。
【００５８】次に、動作について説明する。この実施の
形態１２の歪補償回路９０は、歪補償回路３０、４０、
４５、５０、５５、６０、６５、７０、７５、８０、８
５と比較して、前段に抵抗９１を挿入した点が異なる。
従って、歪補償回路３０、４０、４５、５０、５５、６
０、６５、７０、７５、８０、８５と同様に入力電力の
増加に対して、利得が増大し、通過位相が遅れる特性が
得られる。抵抗９１を挿入することにより、回路の安定
化をはかる。図１７に、実施の形態１の歪補償回路３０
においてキャパシタ３４の容量値CS＝ 0.1[pF]とし、抵
抗９１の抵抗値Ｒse＝ 100［Ω］とした場合とＲse＝０
［Ω］とした場合の安定係数Ｋのシミュレーション結果
を示す。抵抗９１を挿入することにより、回路を安定化
できることがわかる。
形態１２の歪補償回路９０は、歪補償回路３０、４０、
４５、５０、５５、６０、６５、７０、７５、８０、８
５と比較して、前段に抵抗９１を挿入した点が異なる。
従って、歪補償回路３０、４０、４５、５０、５５、６
０、６５、７０、７５、８０、８５と同様に入力電力の
増加に対して、利得が増大し、通過位相が遅れる特性が
得られる。抵抗９１を挿入することにより、回路の安定
化をはかる。図１７に、実施の形態１の歪補償回路３０
においてキャパシタ３４の容量値CS＝ 0.1[pF]とし、抵
抗９１の抵抗値Ｒse＝ 100［Ω］とした場合とＲse＝０
［Ω］とした場合の安定係数Ｋのシミュレーション結果
を示す。抵抗９１を挿入することにより、回路を安定化
できることがわかる。
【００５９】また抵抗９１の大きさを変化させること
で、利得特性及び通過位相特性を調整することができ
る。図１８に実施の形態１の回路において、キャパシタ
３４の容量値CS＝ 0.1[pF]とし、抵抗９１の抵抗値Ｒse
をそれぞれ、Ｒse＝０、50、 100［Ω］とした場合の利
得特性及び通過位相特性のシミュレーション結果を示
す。抵抗９１の大きさを変化させることで、利得特性及
び通過位相特性を調整することができる。
で、利得特性及び通過位相特性を調整することができ
る。図１８に実施の形態１の回路において、キャパシタ
３４の容量値CS＝ 0.1[pF]とし、抵抗９１の抵抗値Ｒse
をそれぞれ、Ｒse＝０、50、 100［Ω］とした場合の利
得特性及び通過位相特性のシミュレーション結果を示
す。抵抗９１の大きさを変化させることで、利得特性及
び通過位相特性を調整することができる。
【００６０】
【発明の効果】以上のようにこの発明によれば、歪補償
を行う周波数でＦＥＴ素子のソース側からグランドをみ
たインピーダンスより計算された等価的な容量値が３／
Ｗｇ[pF]より小さな容量値を有するインピーダンス素子
と、直流成分を通す直流回路素子とを、ＦＥＴ素子のソ
ース及びグランド間に備えることにより、入力電力に対
し利得が増加し、通過位相が遅れる特性を得ることがで
き、かくして小型で高効率な歪補償回路を実現できる。
を行う周波数でＦＥＴ素子のソース側からグランドをみ
たインピーダンスより計算された等価的な容量値が３／
Ｗｇ[pF]より小さな容量値を有するインピーダンス素子
と、直流成分を通す直流回路素子とを、ＦＥＴ素子のソ
ース及びグランド間に備えることにより、入力電力に対
し利得が増加し、通過位相が遅れる特性を得ることがで
き、かくして小型で高効率な歪補償回路を実現できる。
【００６１】さらに次の発明によれば、インピーダンス
素子を歪補償を行う周波数でＦＥＴ素子のソース側から
グランドをみたインピーダンスより計算された容量値が
３／Ｗｇ[pF]よりも小さな容量値をもつキャパシタと
し、直流回路素子を歪補償を行う周波数の信号に対し十
分に高いインピーダンスを持つインダクタとしたことに
より、入力電力に対し利得が増加し、通過位相が遅れる
特性を得ることができ、かくして小型で高効率な歪補償
回路を実現できる。
素子を歪補償を行う周波数でＦＥＴ素子のソース側から
グランドをみたインピーダンスより計算された容量値が
３／Ｗｇ[pF]よりも小さな容量値をもつキャパシタと
し、直流回路素子を歪補償を行う周波数の信号に対し十
分に高いインピーダンスを持つインダクタとしたことに
より、入力電力に対し利得が増加し、通過位相が遅れる
特性を得ることができ、かくして小型で高効率な歪補償
回路を実現できる。
【００６２】さらに次の発明によれば、インピーダンス
素子及び直流回路素子を、歪補償を行う周波数でＦＥＴ
素子のソース側からグランドをみたインピーダンスより
計算された等価的な容量値が３／Ｗｇ[pF]よりも小さな
容量値をもつ分布定数線路としたことにより、入力電力
に対し利得が増加し、通過位相が遅れる特性を得ること
ができ、かくして高効率でかつインダクタが不要な分小
型化し得る歪補償回路を実現できる。さらにキャパシタ
に分布定数線路を用いることにより、ＦＥＴ素子に容易
にバイアスを印加でき、回路設計上の自由度を向上でき
る。
素子及び直流回路素子を、歪補償を行う周波数でＦＥＴ
素子のソース側からグランドをみたインピーダンスより
計算された等価的な容量値が３／Ｗｇ[pF]よりも小さな
容量値をもつ分布定数線路としたことにより、入力電力
に対し利得が増加し、通過位相が遅れる特性を得ること
ができ、かくして高効率でかつインダクタが不要な分小
型化し得る歪補償回路を実現できる。さらにキャパシタ
に分布定数線路を用いることにより、ＦＥＴ素子に容易
にバイアスを印加でき、回路設計上の自由度を向上でき
る。
【００６３】さらに次の発明によれば、インピーダンス
素子及び直流回路素子を、歪補償を行う周波数でＦＥＴ
素子のソース側からグランドをみたインピーダンスより
計算された容量値が３／Ｗｇ[pF]よりも小さな容量値の
キャパシタと、歪補償を行う周波数の信号に対し十分に
高いインピーダンスを持つインダクタとを並列接続した
回路に、抵抗を直列接続する回路としたことにより、入
力電力に対し利得が増加し、通過位相が遅れる特性を得
ることができ、かくして小型で高効率な歪補償回路を実
現できる。また抵抗の大きさを変えることで、入力電力
に対する利得特性及び通過位相特性を容易に調整でき
る。
素子及び直流回路素子を、歪補償を行う周波数でＦＥＴ
素子のソース側からグランドをみたインピーダンスより
計算された容量値が３／Ｗｇ[pF]よりも小さな容量値の
キャパシタと、歪補償を行う周波数の信号に対し十分に
高いインピーダンスを持つインダクタとを並列接続した
回路に、抵抗を直列接続する回路としたことにより、入
力電力に対し利得が増加し、通過位相が遅れる特性を得
ることができ、かくして小型で高効率な歪補償回路を実
現できる。また抵抗の大きさを変えることで、入力電力
に対する利得特性及び通過位相特性を容易に調整でき
る。
【００６４】さらに次の発明によれば、インピーダンス
素子及び直流回路素子を、歪補償を行う周波数でＦＥＴ
素子のソース側からグランドをみたインピーダンスより
計算された等価的な容量値が３／Ｗｇ[pF]よりも小さな
容量値の分布定数線路に、抵抗を直列接続した回路とし
たことにより、入力電力に対して利得が増加し、通過位
相が遅れる特性を得ることができ、かくして小型で高効
率な歪補償回路を実現できる。またキャパシタの代わり
に分布定数線路を用いることにより、ＦＥＴ素子に容易
にバイアスを印加でき、回路設計上の自由度を向上でき
る。さらに抵抗の大きさを変えることで、入力電力に対
する利得特性及び通過位相特性を容易に調整することが
できる。
素子及び直流回路素子を、歪補償を行う周波数でＦＥＴ
素子のソース側からグランドをみたインピーダンスより
計算された等価的な容量値が３／Ｗｇ[pF]よりも小さな
容量値の分布定数線路に、抵抗を直列接続した回路とし
たことにより、入力電力に対して利得が増加し、通過位
相が遅れる特性を得ることができ、かくして小型で高効
率な歪補償回路を実現できる。またキャパシタの代わり
に分布定数線路を用いることにより、ＦＥＴ素子に容易
にバイアスを印加でき、回路設計上の自由度を向上でき
る。さらに抵抗の大きさを変えることで、入力電力に対
する利得特性及び通過位相特性を容易に調整することが
できる。
【００６５】さらに次の発明によれば、インピーダンス
素子及び直流回路素子を、歪補償を行う周波数でＦＥＴ
素子のソース側からグランドをみたインピーダンスより
計算された容量値が３／Ｗｇ[pF]よりも小さな容量値を
もつキャパシタと抵抗とを並列接続した回路としたこと
により、入力電力に対し利得が増加し、通過位相が遅れ
る特性を得ることができ、かくして小型で高効率な歪補
償回路を実現できる。また抵抗の大きさを変えること
で、入力電力に対する利得特性及び通過位相特性を容易
に調整できる。さらに抵抗を用いることによりインダク
タが不要になり、その分小型化し得る歪補償回路を実現
できる。
素子及び直流回路素子を、歪補償を行う周波数でＦＥＴ
素子のソース側からグランドをみたインピーダンスより
計算された容量値が３／Ｗｇ[pF]よりも小さな容量値を
もつキャパシタと抵抗とを並列接続した回路としたこと
により、入力電力に対し利得が増加し、通過位相が遅れ
る特性を得ることができ、かくして小型で高効率な歪補
償回路を実現できる。また抵抗の大きさを変えること
で、入力電力に対する利得特性及び通過位相特性を容易
に調整できる。さらに抵抗を用いることによりインダク
タが不要になり、その分小型化し得る歪補償回路を実現
できる。
【００６６】さらに次の発明によれば、インピーダンス
素子及び直流回路素子を、歪補償を行う周波数の信号に
対し十分に高いインピーダンスを持つインダクタ及び抵
抗を直列接続した第１の回路と、歪補償を行う周波数で
ＦＥＴ素子のソース側からグランドをみたインピーダン
スより計算された容量値が３／Ｗｇ[pF]よりも小さな容
量値をもつキャパシタとを並列接続した第２の回路、ま
たはその第２の回路に抵抗を直列接続した回路としたこ
とにより、入力電力に対して利得が増加し、通過位相が
遅れる特性を得ることができ、かくして小型で高効率な
歪補償回路を実現できる。またキャパシタと直列接続し
た抵抗の大きさを変えることで、利得特性及び通過位相
特性だけを調整することができる。そしてインダクタと
直列接続した抵抗の大きさを変えることで、入力電力の
増加に対して利得が増加し、位相が遅れる特性を得なが
ら、直流特性のみを調整でき、低消費電力化を図ること
ができる。
素子及び直流回路素子を、歪補償を行う周波数の信号に
対し十分に高いインピーダンスを持つインダクタ及び抵
抗を直列接続した第１の回路と、歪補償を行う周波数で
ＦＥＴ素子のソース側からグランドをみたインピーダン
スより計算された容量値が３／Ｗｇ[pF]よりも小さな容
量値をもつキャパシタとを並列接続した第２の回路、ま
たはその第２の回路に抵抗を直列接続した回路としたこ
とにより、入力電力に対して利得が増加し、通過位相が
遅れる特性を得ることができ、かくして小型で高効率な
歪補償回路を実現できる。またキャパシタと直列接続し
た抵抗の大きさを変えることで、利得特性及び通過位相
特性だけを調整することができる。そしてインダクタと
直列接続した抵抗の大きさを変えることで、入力電力の
増加に対して利得が増加し、位相が遅れる特性を得なが
ら、直流特性のみを調整でき、低消費電力化を図ること
ができる。
【００６７】さらに次の発明によれば、インピーダンス
素子及び直流回路素子を、歪補償を行う周波数でＦＥＴ
素子のソース側からグランドをみたインピーダンスより
計算された容量値が３／Ｗｇ[pF]よりも小さな容量値を
もつキャパシタ及び抵抗を直列接続した第１の回路と、
歪補償を行う周波数の信号に対し十分に高いインピーダ
ンスを持つインダクタとを並列接続した第２の回路、ま
たはその第２の回路に抵抗を直列接続した回路としたこ
とにより、入力電力に対して利得が増加し、通過位相が
遅れる特性を得ることができ、かくして小型で高効率な
歪補償回路を実現できる。またキャパシタと直列接続し
た抵抗の大きさを変えることで、利得特性及び通過位相
特性だけを容易に調整することができる。さらに第２の
回路と直列接続した抵抗の大きさを変えることで、入力
電力の増加に対して利得が増加し、位相が遅れる特性
と、直流特性を同時に調整することができる。
素子及び直流回路素子を、歪補償を行う周波数でＦＥＴ
素子のソース側からグランドをみたインピーダンスより
計算された容量値が３／Ｗｇ[pF]よりも小さな容量値を
もつキャパシタ及び抵抗を直列接続した第１の回路と、
歪補償を行う周波数の信号に対し十分に高いインピーダ
ンスを持つインダクタとを並列接続した第２の回路、ま
たはその第２の回路に抵抗を直列接続した回路としたこ
とにより、入力電力に対して利得が増加し、通過位相が
遅れる特性を得ることができ、かくして小型で高効率な
歪補償回路を実現できる。またキャパシタと直列接続し
た抵抗の大きさを変えることで、利得特性及び通過位相
特性だけを容易に調整することができる。さらに第２の
回路と直列接続した抵抗の大きさを変えることで、入力
電力の増加に対して利得が増加し、位相が遅れる特性
と、直流特性を同時に調整することができる。
【００６８】さらに次の発明によれば、インピーダンス
素子及び直流回路素子として、歪補償を行う周波数の信
号に対し十分に高いインピーダンスを持つインダクタ及
び抵抗を直列接続した第１の回路と、歪補償を行う周波
数でＦＥＴ素子のソース側からグランドをみたインピー
ダンスより計算された容量値が３／Ｗｇ[pF]よりも小さ
な容量値をもつキャパシタ及び抵抗を直列接続した第２
の回路とを並列接続した第３の回路としたことにより、
入力電力に対して利得が増加し、通過位相が遅れる特性
を得ることができ、かくして小型で高効率な歪補償回路
を実現できる。またキャパシタを直列接続した抵抗の大
きさを変えることで、利得特性及び通過位相特性だけを
容易に調整することができる。さらにインダクタと直列
接続した抵抗の大きさを変えることで、入力電力の増加
に対して利得が増加し、位相が遅れる特性を得ながら、
直流特性のみを調整でき、低消費電力化を図ることがで
きる。
素子及び直流回路素子として、歪補償を行う周波数の信
号に対し十分に高いインピーダンスを持つインダクタ及
び抵抗を直列接続した第１の回路と、歪補償を行う周波
数でＦＥＴ素子のソース側からグランドをみたインピー
ダンスより計算された容量値が３／Ｗｇ[pF]よりも小さ
な容量値をもつキャパシタ及び抵抗を直列接続した第２
の回路とを並列接続した第３の回路としたことにより、
入力電力に対して利得が増加し、通過位相が遅れる特性
を得ることができ、かくして小型で高効率な歪補償回路
を実現できる。またキャパシタを直列接続した抵抗の大
きさを変えることで、利得特性及び通過位相特性だけを
容易に調整することができる。さらにインダクタと直列
接続した抵抗の大きさを変えることで、入力電力の増加
に対して利得が増加し、位相が遅れる特性を得ながら、
直流特性のみを調整でき、低消費電力化を図ることがで
きる。
【００６９】さらに次の発明によれば、キャパシタとし
て、トリマーコンデンサ等の可変コンデンサを用いて容
量値を可変するようにしたことにより、入力電力に対す
る利得特性及び通過位相特性を容易に調整し得る歪補償
回路を実現できる。
て、トリマーコンデンサ等の可変コンデンサを用いて容
量値を可変するようにしたことにより、入力電力に対す
る利得特性及び通過位相特性を容易に調整し得る歪補償
回路を実現できる。
【００７０】さらに次の発明によれば、キャパシタを、
ダイオードとそのダイオードによって得られる容量に対
し十分に大きな容量を持つキャパシタを直列接続した第
１の回路と、歪補償を行う信号に対し十分に高いインピ
ーダンスを持つインダクタ又は抵抗をダイオードのカソ
ード端子に接続し、インダクタ又は抵抗を介して直流電
圧を加える回路に置き換えた第２の回路としたことによ
り、ダイオードに加える直流電圧を可変することで、外
部より容易に入力電力に対する利得特性及び通過位相特
性を調整し得る歪補償回路を実現できる。
ダイオードとそのダイオードによって得られる容量に対
し十分に大きな容量を持つキャパシタを直列接続した第
１の回路と、歪補償を行う信号に対し十分に高いインピ
ーダンスを持つインダクタ又は抵抗をダイオードのカソ
ード端子に接続し、インダクタ又は抵抗を介して直流電
圧を加える回路に置き換えた第２の回路としたことによ
り、ダイオードに加える直流電圧を可変することで、外
部より容易に入力電力に対する利得特性及び通過位相特
性を調整し得る歪補償回路を実現できる。
【００７１】さらに次の発明によれば、抵抗を別のＦＥ
Ｔ素子のソースードレイン間抵抗又はＢＪＴのコレクタ
ーエミッタ間抵抗に置き換え、ＦＥＴ素子のゲート電圧
又はＢＪＴのベース電流を変化させることにより、外部
より容易に入力電力に対する利得特性及び通過位相特性
を調整し得る歪補償回路を実現できる。
Ｔ素子のソースードレイン間抵抗又はＢＪＴのコレクタ
ーエミッタ間抵抗に置き換え、ＦＥＴ素子のゲート電圧
又はＢＪＴのベース電流を変化させることにより、外部
より容易に入力電力に対する利得特性及び通過位相特性
を調整し得る歪補償回路を実現できる。
【００７２】さらに次の発明によれば、ＦＥＴ素子のゲ
ートに抵抗を直列接続したことにより、より回路を安定
化し得る歪補償回路を実現できる。また抵抗の大きさを
可変することで、利得特性及び通過位相特性を調整する
ことができる。
ートに抵抗を直列接続したことにより、より回路を安定
化し得る歪補償回路を実現できる。また抵抗の大きさを
可変することで、利得特性及び通過位相特性を調整する
ことができる。
【図１】 この発明による歪補償回路の実施の形態１の
等価回路を示す接続図である。
等価回路を示す接続図である。
【図２】 図１の歪補償回路の容量値CSをパラメータと
した入力電力に対する利得、通過位相特性のシミュレー
ションの結果を示す特性曲線図である。
した入力電力に対する利得、通過位相特性のシミュレー
ションの結果を示す特性曲線図である。
【図３】 図１の歪補償回路の入力側の負荷インピーダ
ンスをパラメータとした利得の最大増加量のシミュレー
ションの結果と、利得が最大となる入力電力での通過位
相量のシミュレーションの結果を示すスミスチャートで
ある。
ンスをパラメータとした利得の最大増加量のシミュレー
ションの結果と、利得が最大となる入力電力での通過位
相量のシミュレーションの結果を示すスミスチャートで
ある。
【図４】 図１の歪補償回路の出力側の負荷インピーダ
ンスをパラメータとした利得の最大増加量のシミュレー
ションの結果と、利得が最大となる入力電力での通過位
相量のシミュレーションの結果を示すスミスチャートで
ある。
ンスをパラメータとした利得の最大増加量のシミュレー
ションの結果と、利得が最大となる入力電力での通過位
相量のシミュレーションの結果を示すスミスチャートで
ある。
【図５】 この発明による歪補償回路の実施の形態２の
等価回路を示す接続図である。
等価回路を示す接続図である。
【図６】 この発明による歪補償回路の実施の形態３の
等価回路を示す接続図である。
等価回路を示す接続図である。
【図７】 図６の歪補償回路の抵抗値Ｒをパラメータと
した入力電力に対する利得、通過位相特性のシミュレー
ションの結果を示す特性曲線図である。
した入力電力に対する利得、通過位相特性のシミュレー
ションの結果を示す特性曲線図である。
【図８】 この発明による歪補償回路の実施の形態４の
等価回路を示す接続図である。
等価回路を示す接続図である。
【図９】 この発明による歪補償回路の実施の形態５の
等価回路を示す接続図である。
等価回路を示す接続図である。
【図１０】 この発明による歪補償回路の実施の形態６
の等価回路を示す接続図である。
の等価回路を示す接続図である。
【図１１】 この発明による歪補償回路の実施の形態７
の等価回路を示す接続図である。
の等価回路を示す接続図である。
【図１２】 この発明による歪補償回路の実施の形態８
の等価回路を示す接続図である。
の等価回路を示す接続図である。
【図１３】 この発明による歪補償回路の実施の形態９
の等価回路を示す接続図である。
の等価回路を示す接続図である。
【図１４】 この発明による歪補償回路の実施の形態１
０の等価回路を示す接続図である。
０の等価回路を示す接続図である。
【図１５】 この発明による歪補償回路の実施の形態１
１の等価回路を示す接続図である。
１の等価回路を示す接続図である。
【図１６】 この発明による歪補償回路の実施の形態１
２の等価回路を示す接続図である。
２の等価回路を示す接続図である。
【図１７】 図１６の歪補償回路の抵抗値Ｒseをパラメ
ータとした周波数に対する安定係数のシミュレーション
の結果を示す特性曲線図である。
ータとした周波数に対する安定係数のシミュレーション
の結果を示す特性曲線図である。
【図１８】 図１６の歪補償回路の抵抗値Ｒseをパラメ
ータとした入力電力に対する利得特性及び通過位相特性
のシミュレーションの結果を示す特性曲線図である。
ータとした入力電力に対する利得特性及び通過位相特性
のシミュレーションの結果を示す特性曲線図である。
【図１９】 従来例１の歪補償回路の等価回路を示す接
続図である。
続図である。
【図２０】 図２０の歪補償回路における高出力増幅器
の入力電力に対する、出力電力及び通過位相特性を示す
特性曲線図である。
の入力電力に対する、出力電力及び通過位相特性を示す
特性曲線図である。
【図２１】 図２０の歪補償回路におけるリニアライザ
の入力電力に対する、出力電力及び通過位相特性を示す
特性曲線図である。
の入力電力に対する、出力電力及び通過位相特性を示す
特性曲線図である。
【図２２】 従来例２の歪補償回路の等価回路を示す接
続図である。
続図である。
【図２３】 従来例３の歪補償回路の等価回路を示す接
続図である。
続図である。
【図２４】 従来例４の歪補償回路の等価回路を示す接
続図である。
続図である。
３０、４０、４５、５０、５５、６０、６５、７０、７
５、８０、８５、９０歪補償回路 ３１ 入力整合回路 ３２、８６ ＦＥＴ ３３ 出力整合回路 ３４ キャパシタ ３５ インダクタ ４１、５１ 分布定数線路 ４６、５６、６１、６６、７１、７２、９１ 抵抗 ７６ トリマーコンデンサ ８１ ダイオード
５、８０、８５、９０歪補償回路 ３１ 入力整合回路 ３２、８６ ＦＥＴ ３３ 出力整合回路 ３４ キャパシタ ３５ インダクタ ４１、５１ 分布定数線路 ４６、５６、６１、６６、７１、７２、９１ 抵抗 ７６ トリマーコンデンサ ８１ ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 康之 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (72)発明者 三井 康郎 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (56)参考文献 特開 平４−40106（ＪＰ，Ａ) 特開 平５−75357（ＪＰ，Ａ) 特開 昭57−33841（ＪＰ，Ａ) 特開 昭54−5644（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/32 - 3/60
Claims (13)
- 【請求項１】 ゲート幅Ｗｇ[mm]でなるソース接地のＦ
ＥＴ素子を用いる歪補償回路において、歪補償を行う周
波数で上記ＦＥＴ素子のソース側からグランドをみたイ
ンピーダンスより計算された等価的な容量値が３／Ｗｇ
[pF]より小さな値を有するインピーダンス素子と、直流
成分を通す直流回路素子とを、上記ＦＥＴ素子のソース
及びグランド間に備えることを特徴とする歪補償回路。 - 【請求項２】 上記インピーダンス素子は上記歪補償を
行う周波数で上記ＦＥＴ素子のソース側からグランドを
みたインピーダンスより計算された容量値が３／Ｗｇ[p
F]よりも小さな容量値をもつキャパシタでなり、上記直
流回路素子は上記歪補償を行う周波数の信号に対し十分
に高いインピーダンスを持つインダクタでなり、上記キ
ャパシタと上記インダクタとを並列接続して、上記ＦＥ
Ｔ素子のソース及びグランド間に備えることを特徴とす
る請求項１に記載の歪補償回路。 - 【請求項３】 上記インピーダンス素子及び上記直流回
路素子として、上記歪補償を行う周波数で上記ＦＥＴ素
子のソース側からグランドをみたインピーダンスより計
算された等価的な容量値が３／Ｗｇ[pF]よりも小さな容
量値をもつ分布定数線路を、上記ＦＥＴ素子のソース及
びグランド間に備えることを特徴とする請求項１に記載
の歪補償回路。 - 【請求項４】 上記インピーダンス素子及び上記直流回
路素子として、上記歪補償を行う周波数で上記ＦＥＴ素
子のソース側からグランドをみたインピーダンスより計
算された容量値が３／Ｗｇ[pF]よりも小さな容量値のキ
ャパシタと、上記歪補償を行う周波数の信号に対し十分
に高いインピーダンスを持つインダクタとを並列接続し
た回路に、抵抗を直列接続する回路を、上記ＦＥＴ素子
のソース及びグランド間に備えることを特徴とする請求
項１に記載の歪補償回路。 - 【請求項５】 上記インピーダンス素子及び上記直流回
路素子として、上記歪補償を行う周波数で上記ＦＥＴ素
子のソース側からグランドをみたインピーダンスより計
算された等価的な容量値が３／Ｗｇ[pF]よりも小さな容
量値の分布定数線路に、抵抗を直列接続した回路を、上
記ＦＥＴ素子のソース及びグランド間に備えることを特
徴とする請求項１に記載の歪補償回路。 - 【請求項６】 上記インピーダンス素子及び上記直流回
路素子として、上記歪補償を行う周波数で上記ＦＥＴ素
子のソース側からグランドをみたインピーダンスより計
算された容量値が３／Ｗｇ[pF]よりも小さな容量値をも
つキャパシタと抵抗とを並列接続した回路を、上記ＦＥ
Ｔ素子のソース及びグランド間に備えることを特徴とす
る請求項１に記載の歪補償回路。 - 【請求項７】 上記インピーダンス素子及び上記直流回
路素子として、上記歪補償を行う周波数の信号に対し十
分に高いインピーダンスを持つインダクタ及び抵抗を直
列接続した第１の回路と、上記歪補償を行う周波数で上
記ＦＥＴ素子のソース側からグランドをみたインピーダ
ンスより計算された容量値が３／Ｗｇ[pF]よりも小さな
容量値をもつキャパシタとを並列接続した第２の回路、
または当該第２の回路に抵抗を直列接続した回路を、上
記ＦＥＴ素子のソース及びグランド間に備えることを特
徴とする請求項１に記載の歪補償回路。 - 【請求項８】 上記インピーダンス素子及び上記直流回
路素子として、上記歪補償を行う周波数で上記ＦＥＴ素
子のソース側からグランドをみたインピーダンスより計
算された容量値が３／Ｗｇ[pF]よりも小さな容量値をも
つキャパシタ及び抵抗を直列接続した第１の回路と、上
記歪補償を行う周波数の信号に対し十分に高いインピー
ダンスを持つインダクタとを並列接続した第２の回路、
または当該第２の回路に抵抗を直列接続した回路を、上
記ＦＥＴ素子のソース及びグランド間に備えることを特
徴とする請求項１に記載の歪補償回路。 - 【請求項９】 上記インピーダンス素子及び上記直流回
路素子として、上記歪補償を行う周波数の信号に対し十
分に高いインピーダンスを持つインダクタ及び抵抗を直
列接続した第１の回路と、上記歪補償を行う周波数で上
記ＦＥＴ素子のソース側からグランドをみたインピーダ
ンスより計算された容量値が３／Ｗｇ[pF]よりも小さな
容量値をもつキャパシタ及び抵抗を直列接続した第２の
回路とを並列接続した第３の回路を、上記ＦＥＴ素子の
ソース及びグランド間に備えることを特徴とする請求項
１に記載の歪補償回路。 - 【請求項１０】 上記キャパシタとして、トリマーコン
デンサ等の可変コンデンサを用いて容量値を可変するよ
うにしたことを特徴とする請求項２、請求項４、請求項
６〜請求項９に記載の歪補償回路。 - 【請求項１１】 上記キャパシタとして、ダイオードと
当該ダイオードによって得られる容量に対し十分に大き
な容量を持つキャパシタを直列接続した第１の回路と、
上記歪補償を行う信号に対し十分に高いインピーダンス
を持つインダクタ又は抵抗を上記ダイオードのカソード
端子に接続し、上記インダクタ又は上記抵抗を介して直
流電圧を加える回路に置き換えた第２の回路とを備える
ことを特徴とする請求項２、請求項４、請求項６〜請求
項９に記載の歪補償回路。 - 【請求項１２】 上記抵抗を別のＦＥＴ素子のソース及
びドレイン間抵抗またはＢＪＴのコレクタ及びエミッタ
間抵抗に置き換えることを特徴とする請求項４〜請求項
９に記載の歪補償回路。 - 【請求項１３】 上記ＦＥＴ素子のゲートに抵抗を直列
接続したことを特徴とする請求項１に記載の歪補償回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32471995A JP3319252B2 (ja) | 1995-12-13 | 1995-12-13 | 歪補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32471995A JP3319252B2 (ja) | 1995-12-13 | 1995-12-13 | 歪補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162648A JPH09162648A (ja) | 1997-06-20 |
| JP3319252B2 true JP3319252B2 (ja) | 2002-08-26 |
Family
ID=18168952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32471995A Expired - Fee Related JP3319252B2 (ja) | 1995-12-13 | 1995-12-13 | 歪補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3319252B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2317517B (en) * | 1996-09-20 | 2001-03-14 | Nokia Mobile Phones Ltd | Amplifier system |
| JP3405401B2 (ja) * | 1999-06-15 | 2003-05-12 | 日本電気株式会社 | 前置補償型線形化器および線形化増幅器 |
| JP2001223539A (ja) * | 2000-02-08 | 2001-08-17 | Nec Corp | アクティブフィードフォワード型プレディストーションに基づく線形電力増幅器 |
| US7786806B2 (en) * | 2004-09-10 | 2010-08-31 | Nxp B.V. | Tunable cascode LNA with flat gain response over a wide frequency range |
| JP2008228149A (ja) * | 2007-03-15 | 2008-09-25 | New Japan Radio Co Ltd | 低雑音増幅器 |
| JP4616861B2 (ja) * | 2007-05-25 | 2011-01-19 | 富士ゼロックス株式会社 | 信号伝送回路及び信号伝送システム |
-
1995
- 1995-12-13 JP JP32471995A patent/JP3319252B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09162648A (ja) | 1997-06-20 |
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