JP3517777B2 - 線形高出力増幅装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナル無線通
信、移動通信、衛星通信等のように概ね数百ＭHz帯以上
で使用される線形高出力増幅装置に係わり、特にバッテ
リ小型化への要求が厳しく低電圧動作が要求される携帯
端末用として好適な線形高出力増幅装置に関するもので
ある。

【０００２】

【従来の技術】携帯電話に代表される移動通信サービス
の普及に伴い、携帯端末の一層の小型化・低消費電力化
への要求が高まっている。このため、特に多くの電力を
消費する電力増幅器を小型化・高効率化することならび
に低電圧で動作可能にすることは、極めて重要になって
いる。

【０００３】ところで、一般的に増幅器の高効率化と線
形化はトレードオフの関係にある。このため、効率を向
上したために線形性が損なわれると、相互変調歪みによ
り隣接チャネル漏洩電力の増大を招き、通信品質が劣化
する。従って、線形性を確保しつつ効率を向上すること
が求められている。

【０００４】これらの問題点を解決するため、増幅器の
バイアスを入力信号の振幅に応じて制御し、線形化する
方法が知られている。この従来の方法は、入力信号の振
幅が小さくなった時に出力電流が小さくなるように制御
することにより、線形性を確保しつつ消費電力を低減し
たり、あるいは、入出力振幅特性の線形化を図ることが
可能な技術である。

【０００５】しかしながら、ゲートバイアスを制御する
構成では、ダイナミックレンジが小さくなり高効率とな
る飽和領域近傍で制御ができず、また、ドレインバイア
スを制御する構成では、ＤＣ−ＤＣコンバータによる消
費電力が大きくなるという問題点がある。

【０００６】そこで、これらの問題を克服するため、カ
スコード接続ＦＥＴにおけるゲート接地ＦＥＴのゲート
バイアスを制御する構成が考案された。1995 IEEE GaAs
IC Symp.Dig.,pp.288-291に記載されたこの構成を図１
４に示す。

【０００７】この従来例の増幅装置の動作原理は、ソー
ス接地ＦＥＴ５１Ａとゲート接地ＦＥＴ５１Ｂからなる
カスコードＦＥＴ回路５１の出力電力をゲート接地ＦＥ
Ｔ５１Ｂのゲートバイアスで制御できることに基づいて
おり、ゲートバイアス制御法のＤＣ−ＤＣコンバータが
不要という利点と、ドレインバイアス制御法の飽和領域
まで制御可能という利点を合わせた構成といえる。１２
Ａ、１２Ｂは整合回路、５２は高周波接地用キャパシ
タ、５３は高周波カット用チョークインダクタである。

【０００８】入力信号を分配器１で分配した信号は、整
合回路１２Ａを介してカスコードＦＥＴ回路５１に入力
する他に、包絡線検波器２に入力されて振幅が検出さ
れ、Ａ／Ｄコンバータ３でディジタル化され、ＬＵＴと
してのＲＯＭ４でその振幅特性が変換され、Ｄ／Ａコン
バータ５でアナログ化されてゲート電圧Ｖｃに変換され
る。ここで、ＲＯＭ４のデータを増幅器の入出力特性が
線形になるように設定しておくことにより、効率が高く
なる飽和領域近傍において歪みを低減することが可能と
なる。

【０００９】

【発明が解決しようとする課題】しかしながら、この従
来例においては、ＦＥＴを２個使用するため、ＦＥＴが
１段の増幅器のほぼ２倍のデバイスサイズが必要な上、
ソース接地とゲート接地の２つのＦＥＴ５１Ａ，５１Ｂ
に直列にバイアスを供給する必要があるため、低電圧動
作が困難であるという問題点があった。これは、チョー
クインダクタ５３を介して印加される電圧（Ｖdd）が、
ソース接地ＦＥＴ５１Ａとゲート接地ＦＥＴ５１Ｂで分
圧されることに起因する。

【００１０】例えば、現在携帯端末に広く適用されてい
るＬiイオン電池の場合、３Ｖ程度の給電となるが、カ
スコードＦＥＴ回路５１の構成で３Ｖ動作のパワーアン
プを構成する場合、出力に寄与する後段のゲート接地Ｆ
ＥＴ５１Ｂの電圧は２Ｖ程度以下に制限される。このた
め、３Ｖ動作のＦＥＴ１段の増幅器と同一出力を得よう
とした場合、電流を増大させるためにゲート幅を２倍程
度大きくする必要があり、小型化が困難なこと、ならび
にデバイスサイズに比例するコスト増を招いてしまうと
いう問題点があった。

【００１１】一方、低電圧動作のＦＥＴ増幅器の出力を
制御できる手法として、可変負帰還増幅器の構成があ
る。しかしながら、高出力ＦＥＴの実現には、比較的小
さな単位セルの直列／並列合成で総ゲート幅の大きいＦ
ＥＴを構成することが行われるため、入出力間に一括し
て共通の帰還回路で可変負帰還をかけた場合には、(1)
帰還回路の配線長がＦＥＴサイズにほぼ比例して長くな
り、これが波長に比べて無視できなくなると、可変負帰
還信号に周波数特性が生じる、(2)小さな単位セル間の
配置間隔に比例して可変負帰還信号に位相差が生じると
いう現象が生じるため、帯域制限を招いたり、線形化制
御が困難になる、という問題点がある。特に、マイクロ
波帯以上の超高周波領域で使用する場合では、周波数が
高くなればなるほどこれが顕著になるという問題点があ
った。

【００１２】本発明の目的は上記従来の問題点を解決
し、携帯端末に容易に適用できる小型で低電圧動作が可
能で経済的な線形高出力増幅装置を提供することにあ
る。

【００１３】

【課題を解決するための手段】上記目的を達成するため
第１の発明は、入力信号を増幅して出力する可変負帰還
増幅器と、前記入力信号の振幅に応じて前記可変負帰還
増幅器の帰還量を制御するための制御信号を発生する制
御信号発生手段とを備えた線形高出力増幅装置におい
て、前記可変負帰還増幅器は共通入力端子と共通出力端
子との間に並列接続且つ並列配置された複数の同一の単
位セルを有し、該各単位セルは、一端の第１の接続点が
前記共通入力端子に接続され他端の第２の接続点が前記
共通出力端子に臨むゲートを備え、ソースが接地されド
レインが前記共通出力端子に接続された増幅用ＦＥＴ
と、ソース又はドレインの一方が前記第２の接続点に接
続され他方が前記共通出力端子に第１のキャパシタを介
して接続されゲートが前記制御信号発生手段に接続され
る制御配線に接続された可変抵抗用ＦＥＴとを含み、前
記可変抵抗用ＦＥＴは、前記第２の接続点と前記共通出
力端子との間に前記増幅用ＦＥＴと横並びで配置されて
いるよう構成した。第２の発明は、第１の発明におい
て、前記第２の接続点又は前記共通出力端子と前記可変
抵抗用ＦＥＴのソース又はドレインとの間に固定抵抗が
接続されているよう構成した。第３の発明は、第１又は
第２の発明において、前記可変抵抗用ＦＥＴのゲート
は、第２のキャパシタを介して前記増幅用ＦＥＴのソー
スに接続されているよう構成した。第４の発明は、第３
の発明において、前記第２のキャパシタが、前記各単位
セル内において、前記増幅用ＦＥＴのソースと前記可変
抵抗用ＦＥＴのゲートとの間に配置されているよう構成
した。第５の発明は、第１乃至第４のいずれか１つの発
明において、前記増幅用ＦＥＴを増幅用バイポーラトラ
ンジスタに置換し、前記可変抵抗用ＦＥＴを可変抵抗用
バイポーラトランジスタに置換して構成した。

【００１４】

【発明の実施の形態】［第１の実施形態］ 図１は、本発明の第１の実施形態に係わる線形高出力増
幅装置の回路構成を示す図である。本実施形態の線形高
出力増幅装置は、入力信号を分配する分配器１、入力信
号の包絡線の振幅を検出する包絡線検波器２、包絡線信
号をディジタル信号に変換するるＡ／Ｄコンバータ３、
ＬＵＴとしてのＲＯＭ４、ディジタル信号をアナログの
制御電圧Ｖｃに変換するＤ／Ａコンバータ５を従来例と
同様に具備し、さらにこの制御電圧Ｖｃが入力する制御
端子６を備えた可変負帰還増幅器７を有する。

【００１５】 この可変負帰還増幅器７は、ソース接地の
増幅用ＦＥＴ８、帰還回路を構成する可変抵抗用ＦＥＴ
９、および同様に帰還回路を構成するＤＣカット用キャ
パシタ１０からなる回路を単位セル１１として、これを
６個並列に入力側の整合回路１２Ａと出力側の整合回路
１２Ｂに接続することにより構成されている。また、可
変抵抗用ＦＥＴ９のゲートバイアス端子である制御端子
６は、キャパシタ１３を介して高周波的に接地されてい
る。本構成は、増幅器として可変負帰還増幅器７を使用
した以外は図１４に示した従来例と同じである。

【００１６】 図２に、入出力用の整合回路１２Ａ，１２
Ｂを除く可変負帰還増幅器７のパタンレイアウト例を示
す。この可変負帰還増幅器７では、２本のゲート２１、
ドレイン２２、ソース２３、そのソース２３間を相互に
接続するエアブリッジ２４Ａにより２ゲートフインガ型
の単位増幅セル２５（前記増幅用ＦＥＴ８）を形成し
て、これを６個並列に配置接続している。

【００１７】 この単位増幅セル２５のゲート２１は、第
１のゲート接続点２６Ａにより配線３１を介して共通ゲ
ート端子（共通入力端子）２７に接続され、第２のゲー
ト接続点２６Ｂにより配線３２を介して単位可変抵抗セ
ル２８（前記可変抵抗用ＦＥＴ９）のソースに接続され
ている。この単位可変抵抗セル２８も２ゲートフィンガ
型であり、各ドレインは所定の容量値を有するキャパシ
タ１０を介して共通ドレイン端子（共通出力端子）２９
に接続されている。すなわち、この単位可変抵抗セル２
８は、単位増幅セル２５の第２のゲート接続点２６Ｂと
共通ドレイン端子２９の間に配置されている。以上によ
り、各々の単位増幅セル２５毎にそのドレインからその
ゲートに対して個々の単位可変抵抗セル２８により可変
負帰還がかけられる構成となっている。

【００１８】 なお、単位増幅セル２５のドレイン２２と
共通ドレイン端子２９はエアブリッジ２４Ｂで接続され
ている。また、単位可変抵抗セル２８のゲートは第３の
ゲート接続点２６Ｃにより制御配線３０に接続され、さ
らにこの制御配線３０を介して制御端子６に接続されて
いる。この制御配線３０は、単位可変抵抗セル２８の寄
生容量の影響による位相変化量を減少させるため、所定
の容量値のキャパシタ１３と接地配線３３を介してソー
ス２３に接続され、高周波的に接地されている。また、
この制御配線３０を下層配線で形成し、第２のゲート接
続点２６Ｂと単位可変抵抗セル２８のソースを接続する
配線３２を上層配線で形成することにより、制御電圧の
印加を可能にしている。

【００１９】 また、前記した可変抵抗用ＦＥＴ９で実現
する可変抵抗値は概ね数百Ω以上であるため、その可変
抵抗用ＦＥＴ９としての単位可変抵抗セル２９のゲート
幅は増幅用ＦＥＴ８としての単位増幅セル２５のゲート
幅に比べて大幅に小さくすることができる。

【００２０】 以上により、本可変負帰還増幅器７では、 (1)ほぼ増幅用ＦＥＴのサイズで全体を構成できるた
め、装置の小型化、簡易化を図ることができる、 (2)増幅用の素子はソース接地ＦＥＴ一段で構成してい
るため、低電圧動作が可能である、 (3)単位増幅セルの共通ドレイン端子側に第２のゲート
接続点を設け、そのゲート接続点と共通ドレイン端子の
間に可変抵抗用ＦＥＴからなる可変負帰還回路を配置し
ているため、単位増幅セルのゲート幅の大小に関係な
く、その単位可変抵抗セルを最短に接続できる、 (4)特に半導体基板上にＦＥＴ、抵抗、キャパシタ等を
一体的に形成するＭＭＩＣの場合、単位セルの数の大小
に関係なく、各単位増幅セル毎に設けた可変負帰還用の
単位可変抵抗セルの物理的な長さを全く同一にできる、
のような特徴点がある。

【００２１】 このため、小型化、経済化ならびにバッテ
リへの負担軽減を要求される携帯端末に容易に適用可能
となっている。また、上記の(3)、(4)の効果により、出
力を増大するために単位増幅セル２５のゲート幅を長く
したり単位セル１１の数を増やした場合においても、超
高周波領域に至るまで帰還回路のインダクタンスの影響
を大幅に低減でき、かつ各単位増幅セル２５間で帰還振
幅／位相を同一に保つことができるため、高出力化、高
周波化にも容易に対応できる。

【００２２】 図３は、図２のパタンで実際に試作した本
発明の可変負帰還増幅回路７の入力電力に対する利得の
帰還量依存性を測定した特性を示す図である。この図３
に示すように、可変負帰還効果により利得を制御できる
ことがわかる。ここで、図中の●印に示すように、入力
レベルに応じて帰還量を制御すれば、矢印で示したよう
にＡＭ−ＡＭ変換特性を大幅に改善でき、増幅器の線形
化を達成できることがわかる。

【００２３】 したがって、図１に示したように、包絡線
検波器２で検出された振幅を、Ａ／Ｄコンバータ３、Ｒ
ＯＭ４、Ｄ／Ａコンバータ５を経て制御電圧Ｖｃに変換
する際、ＲＯＭ４のデータを可変負帰還増幅器７のＡＭ
−ＡＭ変換特性（入力信号レベル／利得特性）が線形に
なるように設定しておくことにより、効率が高くなる飽
和領域近傍においても歪みを低減することが可能とな
る。

【００２４】 図４は、可変負帰還増幅器７の変形例のパ
タンレイアウトを示す図であり、１ゲートフィンガ型で
ソース接地ＦＥＴ８の単位増幅セル２５’と可変抵抗用
ＦＥＴ９の単位可変抵抗セル２８’を形成することによ
り単位セル１１を構成し、この単位セル１１を６並列し
たものである。なお、ここでは単位増幅セル２５’のド
レイン２２はキャパシタ１０の下面において共通ドレイ
ン端子２９に直接的に接続されている。また、単位可変
抵抗セル２８’では、ドレインが単位増幅セル２５’の
ゲートに、ソースがキャパシタ１０を介して単位増幅セ
ル２５’のドレインに接続されているが、可変抵抗用Ｆ
ＥＴではソースとドレインを入れ替えても同一の機能が
実現できるので、問題ない。

【００２５】 ［第２の実施形態］ 図５，図６は、本発明の第２の実施形態に係わる可変負
帰還増幅器７の等価回路を示す図である。本実施形態の
特徴は、可変抵抗用ＦＥＴ９のソース・ドレイン間に並
列に所定の抵抗値を持つ固定抵抗１４を配置接続して単
位セル１１Ａ（図５）を構成し、又は可変抵抗用ＦＥＴ
９のソースと増幅用ＦＥＴ８のゲートとの間に固定抵抗
１５に配置接続して単位セル１１Ｂ（図６）を構成して
いることである。

【００２６】 これにより、利得可変範囲は減少するもの
の、可変抵抗用ＦＥＴ９の寄生容量の影響による位相変
化量をさらに減少させることができるため、可変負帰還
動作の安定化を図ることができる。

【００２７】 図７は、直列接続の固定抵抗１５を付加し
た図６に対応した実施の形態の可変負帰還増幅器７のパ
タンレイアウト例を示す図である。ここでは、図２に示
したパタンレイアウトにおいて、第２のゲート接続点２
６Ｂと単位可変抵抗セル２８（９）のソースに接続され
た配線３２との間に固定抵抗１５を配置した構成となっ
ている。

【００２８】 このようなパタンレイアウトにすることに
より、第１の実施形態と同様に、単位可変抵抗セル２８
（９）を最短で単位増幅セル２５のドレイン・ゲート間
に配置できる。このため単位可変抵抗セル２８（９）の
物理長をほとんど無視でき、インダクタンスや位相回り
の影響のない理想的な可変負帰還特性を広帯域に実現す
ることが可能になる。なお、固定抵抗１５は共通ドレイ
ン端子２９と単位可変抵抗セル２８（９）のドレインと
の間に接続することもできる。

【００２９】 図８は、図７の構成を１ゲートフィンガ型
の単位増幅セル２５’（８）、単位可変抵抗セル２８’
（９）に変形したパタンレイアウトの例であり、図７の
構成と全く同様な効果が実現できる。

【００３０】 また、図９は図５に示した並列接続の固定
抵抗１４を使用する場合のパタンレイアウトを示す図
で、１ゲートフィンガ型の単位増幅セル２５’（８）、
単位可変抵抗セル２８’（９）に適用して、その単位可
変抵抗セル２８’（９）と共通ドレイン端子２９との間
に固定抵抗１４を配置して接続したものである。４１，
４２は固定抵抗１４を単位可変抵抗セル２８’（９）の
ソース・ドレイン間に接続するための配線である。

【００３１】 ［第３の実施形態］ 図１０、図１１、図１２は、本発明の第３の実施形態に
係わる可変負帰還増幅器７の等価回路を示す図である。
ここで、図１０は図１の可変負帰還増幅器７を発展さ
せ、図１１および図１２は、図５および図６の可変負帰
還増幅器７を発展させた形態を示している。

【００３２】 本実施形態の特徴は、各々の単位セル１１
Ｃ（１１Ｄ，１１Ｅも同じ）の可変抵抗用ＦＥＴ９のゲ
ートをキャパシタ１３ａにより高周波的に接地したもの
である。これにより、単位セル１１Ｃ、１１Ｄ、１１Ｅ
の数の増大に伴い制御端子６（制御配線３０）の物理長
が長くなることに起因するインダクタンス成分を無視で
きる程度にまで低減できるため、より一層、可変抵抗用
ＦＥＴ９の寄生容量の影響を低減できる。

【００３３】 図１３は図１２に対応した可変負帰還増幅
器７のパタンレイアウトを示す図である。ここでは、図
８に示したパタンレイアウト中で、単位可変抵抗セル２
８’（９）のゲートをキャパシタ１３ａを介して最短距
離で同一単位セル１１Ｅ内の単位増幅セル２５’（８）
のソース２２に接続した構成となっている。このような
パタンレイアウトにすることにより、全ての単位可変抵
抗セル２８’（９）のゲートを同一の接続距離でかつ最
短に高周波的に接地することが可能になる。

【００３４】 したがって、各々の単位セル１１Ｅの可変
負帰還制御を全く同一にできる上、可変抵抗用ＦＥＴ９
の寄生容量の影響を大幅に除去した極めて理想的な可変
負帰還を実現することが可能になる。なお、図としては
示さないが、図７に示した２ゲートフインガ構成にも同
様に適用可能である。

【００３５】 ［その他の実施形態］ なお、図１に示した実施形態の線形高出力増幅装置にお
いては、入力信号の包絡線の振幅を高出力増幅器の前段
で検出しているが、増幅器の前段に限定されるものでは
なく、増幅器の内部や出力段で検出しても構わない。ま
た、入力信号のレベル検出は、包絡線検波によらず、そ
のレベルをそのまま検出して制御信号としても良い。

【００３６】 また、上記すべての実施形態においては、
トランジスタとしてＦＥＴを使用しているが、パイポー
ラトランジスタを用いても当然ながら同様な効果が期待
できる。このとき、ゲートはベースと、ドレインはコレ
クタと、ソースはエミッタと、共通ゲート端子は共通ベ
ース端子と、共通ドレイン端子は共通コレクタ端子と、
それぞれ置換される。

【００３７】

【発明の効果】以上から本発明によれば、 (1)ほぼ増幅用素子のサイズで可変負帰還増幅器を構成
できるため装置の小型化、簡易化を図ることができる、 (2)増幅用の素子は一段で構成しているため低電圧動作
が可能である、 (3)可変抵抗セルが単位増幅セルと共通出力端子との間
に設けられることになるため、単位増幅セルのサイズの
大小に関係なく、その単位可変抵抗セルを最短に接続で
きる、 (4)半導体基板上に増幅素子、抵抗、キャパシタ等を一
体的に形成するＭＭＩＣの場合では、単位セルの数の大
小に関係なく単位可変抵抗セルの物理的な長さを全く同
一にできる、のような特徴点がある。

【００３８】 従って、電力増幅装置の小型化、経済化、
低歪み化、高効率化ならびにバッテリへの負担軽減を達
成できることに加えて、出力を増大するため単位セルの
サイズを大きくしたりセル数を増やした場合において
も、超高周波領域に至るまで帰還回路のインダクタンス
の影響を大幅に低力でき、かつ単位セル間で帰還振幅／
位相を同一に保つことができるため、高出力化、高周波
化にも容易に対応できる。

【００３９】 以上から、本発明の線形電力増幅装置は、
パーソナル無線通信、移動通信、衛星通信等に使用され
る概ね数百ＭHz帯以上の高出力増幅器の広帯域化・低歪
み化・低コスト化に寄与できる携帯端末用の高出力増幅
器の小型化、経済化に寄与するところが大である。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態の線形高出力増幅装
置のブロック図である。

【図２】 図１の可変負帰還増幅器に２ゲートフィンガ
型の単位セルを使用したパタンレイアウト図である。

【図３】 図１の可変負帰還増幅器の入力信号に対する
利得の特性図である。

【図４】 図１の可変負帰還増幅器に１ゲートフィンガ
型の単位セルを使用したパタンレイアウト図である。

【図５】 第２の実施形態の可変負帰還増幅器の回路図
である。

【図６】 第２の実施形態の変形例の可変負帰還増幅器
の回路図である。

【図７】 図６の可変負帰還増幅器に２ゲートフィンガ
型の単位セルを使用したパタンレイアウト図である。

【図８】 図６の可変負帰還増幅器に１ゲートフィンガ
型の単位セルを使用したパタンレイアウト図である。

【図９】 図５の可変負帰還増幅器に１ゲートフィンガ
型の単位セルを使用したパタンレイアウト図である。

【図１０】 第３の実施形態の可変負帰還増幅器の回路
図である。

【図１１】 第３の実施形態の変形例の可変負帰還増幅
器の回路図である。

【図１２】 第３の実施形態の別の変形例の可変負帰還
増幅器の回路図である。

【図１３】 図１１の可変負帰還増幅器に１ゲートフィ
ンガ型の単位セルを使用したパタンレイアウト図であ
る。

【図１４】 従来の線形高出力増幅装置のブロック図で
ある。

【符号の説明】

１：分配器、２：包絡線検波器、３：Ａ／Ｄコンバー
タ、４：ＲＯＭ、５：Ｄ／Ａコンバータ、６：制御端
子、７：可変負帰還増幅器、８：増幅用ＦＥＴ、９：可
変抵抗用ＦＥＴ、１０：キャパシタ、１１、１１Ａ〜１
１Ｅ：単位セル、１２Ａ，１２Ｂ：整合回路、１３：キ
ャパシタ、１４，１５：固定抵抗、２１：ゲート、２
２：ドレイン、２３：ソース、２４Ａ、２４Ｂ：エアー
ブリッジ、２５：単位増幅セル、２６Ａ、２６Ｂ、２６
Ｃ：ゲート接続点、２７：共通ゲート端子（共通入力端
子）、２８：単位可変抵抗セル、２９：共通ドレイン端
子（共通出力端子）、３０：制御配線、３１，３２：配
線、３３：接地配線、４１，４２：配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０３Ｆ 1/02 Ｈ０３Ｇ 3/30 (56)参考文献 特開 平４−238407（ＪＰ，Ａ) 特開 平８−307159（ＪＰ，Ａ) 特開 平９−18347（ＪＰ，Ａ) 実開 平５−11531（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03F 1/32 - 1/34 H03F 3/213 H03G 3/30

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】入力信号を増幅して出力する可変負帰還増
   幅器と、前記入力信号の振幅に応じて前記可変負帰還増
   幅器の帰還量を制御するための制御信号を発生する制御
   信号発生手段とを備えた線形高出力増幅装置において、 前記可変負帰還増幅器は共通入力端子と共通出力端子と
   の間に並列接続且つ並列配置された複数の同一の単位セ
   ルを有し、 該各単位セルは、一端の第１の接続点が前記共通入力端
   子に接続され他端の第２の接続点が前記共通出力端子に
   臨むゲートを備え、ソースが接地されドレインが前記共
   通出力端子に接続された増幅用ＦＥＴと、 ソース又はドレインの一方が前記第２の接続点に接続さ
   れ他方が前記共通出力端子に第１のキャパシタを介して
   接続されゲートが前記制御信号発生手段に接続される制
   御配線に接続された可変抵抗用ＦＥＴとを含み、 前記可変抵抗用ＦＥＴは、前記第２の接続点と前記共通
   出力端子との間に前記増幅用ＦＥＴと横並びで配置され
   ている、 ことを特徴とする線形高出力増幅装置。
2. 【請求項２】請求項１に記載の線形高出力増幅装置にお
   いて、前記第２の接続点又は前記共通出力端子と前記可
   変抵抗用ＦＥＴのソース又はドレインとの間に固定抵抗
   が接続されていることを特徴とする線形高出力増幅装
   置。
3. 【請求項３】請求項１又は２に記載の線形高出力増幅装
   置において、前記可変抵抗用ＦＥＴのゲートは、第２の
   キャパシタを介して前記増幅用ＦＥＴのソースに接続さ
   れていることを特徴とする線形高出力増幅装置。
4. 【請求項４】請求項３に記載の線形高出力増幅装置にお
   いて、前記第２のキャパシタが、前記各単位セル内にお
   いて、前記増幅用ＦＥＴのソースと前記可変抵抗用ＦＥ
   Ｔのゲートとの間に配置されていることを特徴とする線
   形高出力増幅装置。
5. 【請求項５】請求項１乃至４にのいずれか１つに記載の
   線形高出力増幅装置において、前記増幅用ＦＥＴを増幅
   用バイポーラトランジスタに置換し、前記可変抵抗用Ｆ
   ＥＴを可変抵抗用バイポーラトランジスタに置換したこ
   とを特徴とする線形高出力増幅装置。