JP2008236354A

JP2008236354A - 増幅器

Info

Publication number: JP2008236354A
Application number: JP2007072875A
Authority: JP
Inventors: Hisao Shigematsu; 寿生重松
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-03-20
Filing date: 2007-03-20
Publication date: 2008-10-02
Also published as: US7928815B2; DE102008011629B4; US20080231367A1; DE102008011629A1

Abstract

【課題】例えばマイクロ波増幅器において、高出力化を図りながら、実装スペース及び実装コストを低減できるようにする。
【解決手段】増幅器を、増幅用トランジスタ１と、増幅用トランジスタ１の出力部に接続され、入力インピーダンスの異なる複数のインピーダンス変換用トランジスタ９，１２を直列に接続してなるインピーダンス変換回路３とを備えるものとする。
【選択図】図１

Description

本発明は、増幅器に関し、例えば無線通信システムにおいて用いられる高出力増幅器（マイクロ波増幅器）に関する。

近年、インターネットの急速な普及により高速で大容量のデータを送受信できる無線通信システムの需要が高まり、その構成部品の一つである高出力増幅器の高出力化が求められている。特に、無線通信基地局において使用されるパワーアンプの高出力化が求められている。
このため、大きなトランジスタ（高出力トランジスタ）を用いてアンプを設計すると、トランジスタの出力インピーダンスが低くなるため、負荷整合（インピーダンス整合）を取るためにインピーダンス変換が必要になる。

従来、マイクロ波高出力増幅器は、例えば図８に示すように、入力整合回路１００と、高出力トランジスタ１０１と、インピーダンス変換回路１０２とを備えるものとして構成される。なお、図８中、符号１０４はバイアス用の伝送線路、符号１０５は終端抵抗を示している。また、Z１，Ｚ２，Ｚ３，ZLはインピーダンス値である。
そして、インピーダンス変換回路１０２は、例えば図８に示すように、１／４波長の伝送線路１０３によって構成される。このため、線路長が長くなってしまう。特に、低マイクロ波の周波数帯においては線路長が非常に長くなってしまう。

例えば、高出力トランジスタ１０１の出力インピーダンスは、通常、数Ω程度と非常に低い。このため、広帯域化を行なわなければならないアプリケーションの場合、例えば図８に示すように、１／４波長の伝送線路１０３を３つ設け、３段のインピーダンス変換を行なうことが必要になる。
なお、先行技術調査を行なった結果、マイクロ波領域で用いられる高出力増幅器に関するものとして、以下の特許文献１が得られた。
特開２０００−７７９５７号公報

上述のように、マイクロ波高出力増幅器は、実装スペースが大きくなるという課題がある。特に、広帯域設計を行なわなければならない場合に大きなスペースが必要になるという課題がある。
また、マイクロ波高出力増幅器としては、従来、様々な部品を組み合わせてハイブリッドに集積したものが用いられており、実装コストがかかるという課題もある。

本発明は、このような課題に鑑み創案されたもので、高出力化を図りながら、実装スペース及び実装コストを低減できるようにした、増幅器を提供することを目的とする。

このため、本発明の増幅器は、増幅用トランジスタと、増幅用トランジスタの出力部に接続され、入力インピーダンスの異なる複数のインピーダンス変換用トランジスタを直列に接続してなるインピーダンス変換回路とを備えることを特徴としている。

したがって、本発明の増幅器によれば、高出力化を図りながら、実装スペース及び実装コストを低減できるという利点がある。

以下、図面により、本発明の実施の形態にかかる増幅器について説明する。
［第１実施形態］
まず、本発明の第１実施形態にかかる増幅器について、図１〜図３を参照しながら説明する。
本実施形態にかかる増幅器は、例えばマイクロ波（低マイクロ波を含む）の周波数帯で用いられるマイクロ波高出力増幅器であって、例えば図１に示すように、入力トランジスタ（増幅用トランジスタ）１と、入力トランジスタ１の入力端子（入力部）に接続される入力整合回路２と、入力トランジスタ１の出力端子（出力部）に接続されるインピーダンス変換回路３とを備える。

ここで、インピーダンス変換回路３は、図１に示すように、低いインピーダンスＺ_lowを高いインピーダンスＺ_highに変換しうる第１インピーダンス変換部４及び第２インピーダンス変換部５を備え、これらは、入力トランジスタ１の出力端子と負荷（図示せず）との間にキャパシタ６，７，８を介して接続されている。このようにインピーダンス変換回路３を複数のインピーダンス変換部を備えるものとして構成することで、広帯域なインピーダンス整合を行なえるようにしている。

そして、第１インピーダンス変換部４は、インピーダンス変換用トランジスタ９と、インピーダンス変換用トランジスタ９の入力インピーダンスを調整するためのフィードバック回路１０と、インピーダンス変換用トランジスタ９にバイアスを供給するためのバイアス用の１／４波長伝送線路（バイアス回路）１１，２１とを備え、１０Ωのインピーダンスを２５Ωのインピーダンスに変換するものとして構成される。

同様に、第２インピーダンス変換部５は、インピーダンス変換用トランジスタ１２と、インピーダンス変換用トランジスタ１２の入力インピーダンスを調整するためのフィードバック回路１３と、インピーダンス変換用トランジスタ１２にバイアスを供給するためのバイアス用の１／４波長伝送線路（バイアス回路）１４，２４とを備え、２５Ωのインピーダンスを５０Ωのインピーダンスに変換するものとして構成される。

このように、インピーダンス変換回路３は、フィードバック回路１０，１３を備えるため、各インピーダンス変換用トランジスタ９，１２の入力インピーダンスをより細かく調整することができる。この結果、各インピーダンス変換用トランジスタ９，１２の特性バラツキを吸収することができる。
なお、図１中、符号１５は入力トランジスタ１のバイアス用の１／４波長伝送線路、符号１６は終端抵抗を示している。また、ZLはインピーダンス値である。

本実施形態では、図２に示すように、インピーダンス変換回路３は、入力インピーダンスの異なる複数（ここでは２つ）のインピーダンス変換用トランジスタ［ここではデプレッション型（ノーマリオン型）電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）］９，１２を直列に接続してなるトランジスタパターンを有するものとして構成される。

ここでは、インピーダンス変換回路３は、図２に示すように、入力インピーダンスが１０Ωのトランジスタ９と、入力インピーダンスが２５Ωのトランジスタ１２とを備える。
このように、インピーダンス変換回路３を入力インピーダンスの異なるトランジスタによって構成することで、従来のもの（１／４波長の伝送線路によって構成されるもの）よりも小型化を図ることができる。

本実施形態では、複数のインピーダンス変換用トランジスタ９，１２が互いに異なる入力インピーダンスを持つように、図２に示すように、互いにフィンガ数が異なる複数の多フィンガゲートトランジスタ（マルチフィンガゲートトランジスタ）を用いている。つまり、各多フィンガゲートトランジスタのフィンガ数を段階的に変化させることで、段階的にインピーダンス変換が行なわれるようにしている。なお、図２中、Ｗ_gは多フィンガゲートトランジスタ全体のゲート幅、Ｗ_guは１個のトランジスタのゲート幅、ｎはトランジスタの個数を示している。

特に、本実施形態では、図２に示すように、各インピーダンス変換用トランジスタ９，１２は、ゲート接地トランジスタである。なお、図２中、符号２２，２３は各インピーダンス変換用トランジスタ９，１２にバイアスを供給するためのバイアス用の１／４波長伝送線路である。
各インピーダンス変換用トランジスタ９，１２のソース及びドレインは、図２に示すように、それぞれ、バイアス回路１１，２１，１４，２４を構成する１／４波長伝送線路（又はチョークコイル）に接続されており、これらの１／４波長伝送線路１１，２１，１４，２４を介してバイアスが印加されるようになっている。

そして、各インピーダンス変換用トランジスタ９，１２は、図２に示すように、キャパシタ６，７，８によって互いに容量結合されている。つまり、各インピーダンス変換用トランジスタ９，１２は容量結合されており、各インピーダンス変換用トランジスタ９，１２に等しい電圧が印加されるようになっている。このように、容量結合された各インピーダンス変換用トランジスタ９，１２に電圧が振り分けられるため、各インピーダンス変換用トランジスタ９，１２の耐圧を超えることなく、高出力化を実現することができる。

ところで、本実施形態では、各フィードバック回路１０，１３は、図２に示すように、各インピーダンス変換用トランジスタ９，１２のドレイン・ソース間に備えられており、抵抗１７，１８及びキャパシタ１９，２０（固定容量キャパシタであっても可変容量キャパシタであっても良い）を備えるものとして構成される。
上述のように、本実施形態では、図２に示すように、インピーダンス変換回路（インピーダンス変換器）３を、フィードバック回路付きゲート接地回路を備えるものとして構成している。

さらに、本実施形態では、図２に示すように、インピーダンス変換回路３の出力部に微調整用出力整合回路２５が接続されている。この微調整用出力整合回路２５は、負荷側のインピーダンス（ここでは５０Ω）に完全に整合させるための回路である。
また、本実施形態では、上述のように構成される増幅器は、半導体基板上にモノリシックに集積されたものとして構成される。このため、本高出力増幅器を半導体増幅器（半導体装置）ともいう。

したがって、本実施形態にかかる増幅器によれば、耐圧を損なうことなく、高出力化を図りながら、実装スペース及び実装コストを低減できるという利点がある。特に、広帯域設計を行なわなければならない場合に実装スペースを低減できるという利点がある。
つまり、本実施形態にかかる増幅器によれば、１／４波長の伝送線路によって形成される従来のインピーダンス変換回路を用いないため、実装スペースを低減でき、特に、低マイクロ波高出力増幅器の場合、１／４波長のセラミック伝送線路によって形成される従来のインピーダンス変換器を用いないため、実装コストを低減できるという利点がある。

特に、本実施形態にかかる増幅器によれば、増幅器を半導体基板上にモノリシックに集積した小型の単一チップによって実現できるという利点もある。この結果、従来のように複数の部品をハイブリッドに集積する必要がなくなり、実装コストを低減することができるという利点もある。
ここで、図３は、インピーダンス変換用トランジスタとして４Ｗのゲート接地トランジスタを３段設けた増幅器の入出力特性のシミュレーション結果を示している。なお、図３中、実線Ａは電力付加効率（Ｐ．Ａ．Ｅ：Power Added Efficiency）を示しており、実線Ｂは出力電力を示しており、実線Ｃは利得を示している。

図３に示すように、周波数ｆ＝１０GHzにおいて、出力約１２W、Ｐ．Ａ．Ｅ約４６%が得られた。
［第２実施形態］
次に、本発明の第２実施形態にかかる増幅器について、図４，図５を参照しながら説明する。

本実施形態にかかる増幅器は、上述の第１実施形態のものに対し、図４に示すように、インピーダンス変換回路３を構成するインピーダンス変換用トランジスタ［ここではデプレッション型（ノーマリオン型）電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）］としてソース接地トランジスタ３０，３１を用いている点で異なる。なお、図４では、上述の第１実施形態（図２参照）と同一のものには同一の符号を付している。また、図４中、符号３２〜３５は各インピーダンス変換用トランジスタ３０，３１にバイアスを供給するためのバイアス用のλ／４伝送線路である。

つまり、本実施形態では、図４に示すように、インピーダンス変換回路（インピーダンス変換器）３を、フィードバック回路付きソース接地回路を備えるものとして構成している。
ここでは、インピーダンス変換回路３は、図４に示すように、入力インピーダンスが１０Ωのトランジスタ３０と、入力インピーダンスが２５Ωのトランジスタ３１とを備える。

各インピーダンス変換用トランジスタ３０，３１のゲート及びドレインは、図４に示すように、それぞれ、バイアス回路３２〜３５を構成する１／４波長伝送線路（又はチョークコイル）に接続されており、これらの１／４波長伝送線路３２〜３５を介してバイアスが印加されるようになっている。
そして、各インピーダンス変換用トランジスタ３０，３１は、図４に示すように、キャパシタ６，７，８によって互いに容量結合されている。つまり、各インピーダンス変換用トランジスタ３０，３１は容量結合されており、各インピーダンス変換用トランジスタ３０，３１に等しい電圧が印加されるようになっている。このように、容量結合された各インピーダンス変換用トランジスタ３０，３１に電圧が振り分けられるため、各インピーダンス変換用トランジスタ３０，３１の耐圧を超えることなく、高出力化を実現することができる。

さらに、本実施形態では、図４に示すように、各フィードバック回路１０，１３は、各インピーダンス変換用トランジスタ３０，３１のドレイン・ゲート間に備えられており、抵抗及びキャパシタ（固定容量キャパシタであっても可変容量キャパシタであっても良い）を備えるものとして構成される。
なお、その他の構成は、上述の第１実施形態のものと同じであるため、ここでは説明を省略する。

したがって、本実施形態にかかる増幅器によれば、上述の第１実施形態のものと同様に、耐圧を損なうことなく、高出力化を図りながら、実装スペース及び実装コストを低減できるという利点がある。特に、広帯域設計を行なわなければならない場合に実装スペースを低減できるという利点がある。
ここで、図５は、インピーダンス変換用トランジスタとして４Ｗのソース接地トランジスタを３段設けた増幅器の入出力特性のシミュレーション結果を示している。なお、図５中、実線Ａは電力付加効率（Ｐ．Ａ．Ｅ：Power Added Efficiency）を示しており、実線Ｂは出力電力を示している。

図５に示すように、周波数ｆ＝１０GHzにおいて、出力約１２W、Ｐ．Ａ．Ｅ約４８%が得られた。
［第３実施形態］
次に、本発明の第３実施形態にかかる増幅器について、図６を参照しながら説明する。
本実施形態にかかる増幅器は、上述の第１実施形態のものに対し、図６に示すように、インピーダンス変換回路３を構成するインピーダンス変換用トランジスタ［ここではデプレッション型（ノーマリオン型）電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）］がソース接地トランジスタ４０，４１を用いている点で異なり、上述の第２実施形態のものに対し、インピーダンス変換回路（インピーダンス変換器）３を、ゲート・ソース間にフィードバック回路を有するソース接地回路を備えるものとして構成している点で異なる。なお、図６では、上述の第１実施形態（図２参照）や第２実施形態（図４参照）と同一のものには同一の符号を付している。また、図６中、符号４２〜４５は各インピーダンス変換用トランジスタ４０，４１にバイアスを供給するためのバイアス用のλ／４伝送線路である。

ここでは、インピーダンス変換回路３は、図６に示すように、入力インピーダンスが１０Ωのトランジスタ４０と、入力インピーダンスが２５Ωのトランジスタ４１とを備える。
各インピーダンス変換用トランジスタ４０，４１のゲート及びドレインは、図６に示すように、それぞれ、バイアス回路４２〜４５を構成する１／４波長伝送線路（又はチョークコイル）に接続されており、これらの１／４波長伝送線路４２〜４５を介してバイアスが印加されるようになっている。

そして、各インピーダンス変換用トランジスタ４０，４１は、図６に示すように、キャパシタ６，７，８によって互いに容量結合されている。つまり、各インピーダンス変換用トランジスタ４０，４１は容量結合されており、各インピーダンス変換用トランジスタ４０，４１に等しい電圧が印加されるようになっている。このように、容量結合された各インピーダンス変換用トランジスタ４０，４１に電圧が振り分けられるため、各インピーダンス変換用トランジスタ４０，４１の耐圧を超えることなく、高出力化を実現することができる。

さらに、本実施形態では、図６に示すように、各フィードバック回路１０，１３は、各インピーダンス変換用トランジスタ４０，４１のゲート・ソース間に備えられており、抵抗及びキャパシタ（固定容量キャパシタであっても可変容量キャパシタであっても良い）を備えるものとして構成される。
なお、その他の構成は、上述の第１実施形態のものと同じであるため、ここでは説明を省略する。

したがって、本実施形態にかかる増幅器によれば、上述の第１実施形態のものと同様に、耐圧を損なうことなく、高出力化を図りながら、実装スペース及び実装コストを低減できるという利点がある。特に、広帯域設計を行なわなければならない場合に実装スペースを低減できるという利点がある。
［その他］
なお、上述の各実施形態では、インピーダンス変換用トランジスタとして、デプレッション型（ノーマリオン型）電界効果トランジスタ（ＦＥＴ）を用いた例を挙げて説明しているが、これに限られるものではなく、例えば、エンハンスメント型（ノーマリオフ型）電界効果トランジスタ（ＦＥＴ）、バイポーラトランジスタ（ＢＪＴ；Bipolar Junction Transistor）、ＣＭＯＳトランジスタなどを用いても良く、この場合も同様の効果が得られる。

特に、エンハンスメント型（ノーマリオフ型）電界効果トランジスタ（ＦＥＴ）、バイポーラトランジスタ（ＢＪＴ）、ＣＭＯＳトランジスタなどを用いる場合、フィードバック回路は抵抗を備えるものとして構成すれば良い。
また、上述の各実施形態では、フィードバック回路を、抵抗及びキャパシタを備えるものとして構成しているが、これに限られるものではなく、例えば図７に示すように、フィードバック回路１０，１３を、それぞれ、可変容量ダイオード５１及び抵抗５０、可変容量ダイオード５３及び抵抗５２を備えるものとして構成しても良い。なお、ここでは、フィードバック回路１０，１３を、それぞれ、抵抗５０，５２を備えるものとして構成しているが、抵抗を備えないものとして構成しても良い。また、図７では、上述の第１実施形態（図２参照）と同一のものには同一の符号を付している。

また、上述の各実施形態にかかる増幅器は、半導体基板上にモノリシックに集積されているが、使用する半導体材料としては例えばＧａＡｓ，ＩｎＰ，Ｓｉ，ＧａＮなどを用いれば良い。
また、上述の各実施形態では、インピーダンス変換回路を２つのインピーダンス変換用トランジスタを備える２段構成とし、２段階のインピーダンス変換を行なうようにしているが、これに限られるものではなく、例えば３段以上の構成としても良く、この場合、入力トランジスタとして、より高出力のものを用いることができ、さらなる高出力化が可能となる。また、より広帯域なインピーダンス整合を行なえるようになる。

また、広帯域化を図るという点では、上述の第１実施形態のようにインピーダンス変換回路３を構成するインピーダンス変換用トランジスタをゲート接地トランジスタ９，１２とするのが好ましいが、上述の第２及び第３実施形態のようにソース接地ドランジスタを用いる場合であっても、トランジスタのサイズを大きくしたり、フィードバック回路１０，１３のフィードバック量を増やしたりすることで、トランジスタの入力インピーダンスを下げることができるため、十分に有用な増幅器を実現することができる。

また、本発明は、上述した各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することができる。
以下、上述の実施形態に関し、更に、付記を開示する。
（付記１）
増幅用トランジスタと、
前記増幅用トランジスタの出力部に接続され、入力インピーダンスの異なる複数のインピーダンス変換用トランジスタを直列に接続してなるインピーダンス変換回路とを備えることを特徴とする増幅器。

（付記２）
前記入力インピーダンスを調整するためのフィードバック回路を備えることを特徴とする、付記１記載の増幅器。
（付記３）
前記インピーダンス変換用トランジスタは、ゲート接地トランジスタであり、
前記フィードバック回路は、前記インピーダンス変換用トランジスタのドレイン・ソース間に備えられることを特徴とする、付記２記載の増幅器。

（付記４）
前記インピーダンス変換用トランジスタは、ソース接地トランジスタであり、
前記フィードバック回路は、前記インピーダンス変換用トランジスタのドレイン・ゲート間に備えられることを特徴とする、付記２記載の増幅器。
（付記５）
前記インピーダンス変換用トランジスタは、ソース接地トランジスタであり、
前記フィードバック回路は、前記インピーダンス変換用トランジスタのゲート・ソース間に備えられることを特徴とする、付記２記載の増幅器。

（付記６）
前記フィードバック回路は、抵抗を備えるものとして構成されることを特徴とする、付記２〜５のいずれか１項に記載の増幅器。
（付記７）
前記フィードバック回路は、抵抗及びキャパシタを備えるものとして構成されることを特徴とする、付記２〜５のいずれか１項に記載の増幅器。

（付記８）
前記フィードバック回路は、可変容量ダイオードを備えるものとして構成されることを特徴とする、付記２〜５のいずれか１項に記載の増幅器。
（付記９）
前記複数のインピーダンス変換用トランジスタは、いずれもマルチフィンガゲートトランジスタであり、互いにフィンガ数が異なることを特徴とする、付記１〜８のいずれか１項に記載の増幅器。

（付記１０）
前記複数のインピーダンス変換用トランジスタは、互いに容量結合されていることを特徴とする、付記１〜９のいずれか１項に記載の増幅器。
（付記１１）
前記インピーダンス変換回路の出力部に接続される微調整用出力整合回路を備えることを特徴とする、付記１〜１０のいずれか１項に記載の増幅器。

（付記１２）
半導体基板上にモノリシックに集積されていることを特徴とする、付記１〜１１のいずれか１項に記載の増幅器。

本発明の第１実施形態にかかる増幅器の全体構成を示す図である。本発明の第１実施形態にかかる増幅器の具体的な全体構成を示す図である。本発明の第１実施形態にかかる増幅器の入出力特性のシミュレーション結果を示す図である。本発明の第２実施形態にかかる増幅器の具体的な全体構成を示す図である。本発明の第２実施形態にかかる増幅器の入出力特性のシミュレーション結果を示す図である。本発明の第３実施形態にかかる増幅器の具体的な全体構成を示す図である。本発明の各実施形態の変形例にかかる増幅器の具体的な全体構成を示す図である。従来の高出力増幅器の全体構成を示す図である。

符号の説明

１入力トランジスタ（増幅用トランジスタ）
２入力整合回路
３インピーダンス変換回路
４第１インピーダンス変換部
５第２インピーダンス変換部
６，７，８キャパシタ
９，１２ゲート接地トランジスタ（インピーダンス変換用トランジスタ）
１０，１３フィードバック回路
１１，１４，１５，２１〜２４，３２〜３５，４２〜４５バイアス用の１／４波長伝送線路
１６終端抵抗
１７，１８，５０，５２抵抗
１９，２０キャパシタ
２５微調整用出力整合回路
３０，３１，４０，４１ソース接地トランジスタ（インピーダンス変換用トランジスタ）
５１，５３可変容量ダイオード

Claims

増幅用トランジスタと、
前記増幅用トランジスタの出力部に接続され、入力インピーダンスの異なる複数のインピーダンス変換用トランジスタを直列に接続してなるインピーダンス変換回路とを備えることを特徴とする増幅器。
前記入力インピーダンスを調整するためのフィードバック回路を備えることを特徴とする、請求項１記載の増幅器。
前記インピーダンス変換用トランジスタは、ゲート接地トランジスタであり、
前記フィードバック回路は、前記インピーダンス変換用トランジスタのドレイン・ソース間に備えられることを特徴とする、請求項２記載の増幅器。
前記インピーダンス変換用トランジスタは、ソース接地トランジスタであり、
前記フィードバック回路は、前記インピーダンス変換用トランジスタのドレイン・ゲート間に備えられることを特徴とする、請求項２記載の増幅器。
前記インピーダンス変換用トランジスタは、ソース接地トランジスタであり、
前記フィードバック回路は、前記インピーダンス変換用トランジスタのゲート・ソース間に備えられることを特徴とする、請求項２記載の増幅器。
前記フィードバック回路は、抵抗及びキャパシタを備えるものとして構成されることを特徴とする、請求項２〜５のいずれか１項に記載の増幅器。
前記フィードバック回路は、可変容量ダイオードを備えるものとして構成されることを特徴とする、請求項２〜５のいずれか１項に記載の増幅器。
前記複数のインピーダンス変換用トランジスタは、いずれもマルチフィンガゲートトランジスタであり、互いにフィンガ数が異なることを特徴とする、請求項１〜７のいずれか１項に記載の増幅器。
前記複数のインピーダンス変換用トランジスタは、互いに容量結合されていることを特徴とする、請求項１〜８のいずれか１項に記載の増幅器。
半導体基板上にモノリシックに集積されていることを特徴とする、請求項１〜９のいずれか１項に記載の増幅器。