JP3131931B2 - 高周波高出力増幅装置 - Google Patents
高周波高出力増幅装置Info
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
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- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/226—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with junction-FET's
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/72—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
- H03F2203/7236—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal the gated amplifier being switched on or off by putting into parallel or not, by choosing between amplifiers by (a ) switch(es)
Description
【０００１】
【産業上の利用分野】本発明は、高周波通信装置に利用
するのに適し、飽和出力の切り替えが可能で且つ小型・
高効率な高周波高出力増幅装置に関する。
するのに適し、飽和出力の切り替えが可能で且つ小型・
高効率な高周波高出力増幅装置に関する。
【０００２】
【従来の技術】携帯電話機（以下、携帯機とする）に用
いる高周波回路は、低消費電力であることが要求され
る。特に、送信部の最終段に置かれる高周波高出力増幅
器は、携帯機の消費電力の大部分を占めているため、効
率向上は必須の課題である。さらに、携帯機では、基地
局との距離によって送信出力電力を切り替える機能が不
可欠となっており、高出力時と同様に、使用時間が長い
低出力時においても、高効率を維持する事が要求されて
いる。
いる高周波回路は、低消費電力であることが要求され
る。特に、送信部の最終段に置かれる高周波高出力増幅
器は、携帯機の消費電力の大部分を占めているため、効
率向上は必須の課題である。さらに、携帯機では、基地
局との距離によって送信出力電力を切り替える機能が不
可欠となっており、高出力時と同様に、使用時間が長い
低出力時においても、高効率を維持する事が要求されて
いる。
【０００３】そこで、増幅器を高効率で動作させるに
は、電界効果トランジスタ（以下、ＦＥＴとする）、若
しくはバイポーラ・トランジスタを飽和出力領域で使用
する必要があることは、従来からよく知られている。従
来、増幅器を高出力時とともに低出力時でも飽和出力状
態で動作させる技術として、次の３つの技術が主に知ら
れている。
は、電界効果トランジスタ（以下、ＦＥＴとする）、若
しくはバイポーラ・トランジスタを飽和出力領域で使用
する必要があることは、従来からよく知られている。従
来、増幅器を高出力時とともに低出力時でも飽和出力状
態で動作させる技術として、次の３つの技術が主に知ら
れている。
【０００４】
【発明が解決しようとする課題】図５乃至図７は、従来
より用いられてきた、増幅器を飽和出力状態で動作させ
る技術を示す、ブロック・ダイアグラムである。図５に
示す従来技術は、低出力時にソース接地型ＦＥＴのドレ
イン電圧を下げてバイアス制御を行う増幅回路Ａであ
る。
より用いられてきた、増幅器を飽和出力状態で動作させ
る技術を示す、ブロック・ダイアグラムである。図５に
示す従来技術は、低出力時にソース接地型ＦＥＴのドレ
イン電圧を下げてバイアス制御を行う増幅回路Ａであ
る。
【０００５】図中、１は入力整合回路、２はＤＣ電源回
路、３は出力電圧可変ＤＣ／ＤＣコンバータ、４はソー
ス接地型ＦＥＴ、５は出力整合回路、６は増幅回路Ａ全
体の入力端子、７は増幅回路Ａ全体の出力端子、８は制
御端子、９はゲート電圧（Ｖｇｇ）の制御に用いるゲー
ト・バイアス端子である。
路、３は出力電圧可変ＤＣ／ＤＣコンバータ、４はソー
ス接地型ＦＥＴ、５は出力整合回路、６は増幅回路Ａ全
体の入力端子、７は増幅回路Ａ全体の出力端子、８は制
御端子、９はゲート電圧（Ｖｇｇ）の制御に用いるゲー
ト・バイアス端子である。
【０００６】図５に示す増幅回路Ａを用いる方法には、
次のような問題があった。即ち、ドレイン電圧制御に
は、電流容量が大きく且つ出力電圧が可変であるＤＣ／
ＤＣコンバータ３が必要であり、増幅回路Ａの効率と電
源回路２の効率を合わせた総合効率では、必ずしも高効
率とはならないという問題点である。また、電源回路２
及び制御回路が大規模になり、小型化に限界があるとい
う問題点も存在する。
次のような問題があった。即ち、ドレイン電圧制御に
は、電流容量が大きく且つ出力電圧が可変であるＤＣ／
ＤＣコンバータ３が必要であり、増幅回路Ａの効率と電
源回路２の効率を合わせた総合効率では、必ずしも高効
率とはならないという問題点である。また、電源回路２
及び制御回路が大規模になり、小型化に限界があるとい
う問題点も存在する。
【０００７】図６に示す従来技術は、飽和出力の異なる
増幅器をスイッチで切り替える方法を行う回路Ｂであ
る。図中、１０ａ，１０ｂ，１０ｃはそれぞれ増幅率の
異なる単位増幅器、１１は単位増幅器１０ａ，１０ｂ，
１０ｃの入力の切り替えを行う入力側スイッチ、１２は
単位増幅器１０ａ，１０ｂ，１０ｃの出力の切り替えを
行う出力側スイッチである。
増幅器をスイッチで切り替える方法を行う回路Ｂであ
る。図中、１０ａ，１０ｂ，１０ｃはそれぞれ増幅率の
異なる単位増幅器、１１は単位増幅器１０ａ，１０ｂ，
１０ｃの入力の切り替えを行う入力側スイッチ、１２は
単位増幅器１０ａ，１０ｂ，１０ｃの出力の切り替えを
行う出力側スイッチである。
【０００８】図６に示す回路Ｂを用いる方法には、次の
ような問題点が存在した。つまり、出力側スイッチ１２
の挿入損失が効率を極端に悪化させるという問題点であ
る。例えば、出力側スイッチ１２の挿入損失が１ｄＢあ
ったとすると、効率は、約２０％低下することになる。
また、出力側スイッチ１２は高出力電力が要求されるた
め、必然的に回路が大型化し、且つ高価な部品となると
いう問題点もある。
ような問題点が存在した。つまり、出力側スイッチ１２
の挿入損失が効率を極端に悪化させるという問題点であ
る。例えば、出力側スイッチ１２の挿入損失が１ｄＢあ
ったとすると、効率は、約２０％低下することになる。
また、出力側スイッチ１２は高出力電力が要求されるた
め、必然的に回路が大型化し、且つ高価な部品となると
いう問題点もある。
【０００９】図７に示す従来技術は、ソース接地型ＦＥ
Ｔを複数個多段並列接続し、制御端子からゲート・バイ
アスを変化させることによりＦＥＴをオン・オフさせる
ことにより接続使用するＦＥＴの素子数を変化させ、飽
和出力を切り替える方法を行う増幅回路Ｃである。図
中、４ａ〜４ｎはそれぞれ並列に接続されるソース接地
型ＦＥＴ、６ａは増幅回路Ｃの入力端子、７ａは増幅回
路Ｃの出力端子、８ａ〜８ｎはゲート・バイアスを変化
させる制御端子、１３ａ〜１３ｎはそれぞれソース接地
型ＦＥＴ４ａ〜４ｎのゲート・バイアス経路を分離する
ために接続されるＤＣブロックキャパシタである。
Ｔを複数個多段並列接続し、制御端子からゲート・バイ
アスを変化させることによりＦＥＴをオン・オフさせる
ことにより接続使用するＦＥＴの素子数を変化させ、飽
和出力を切り替える方法を行う増幅回路Ｃである。図
中、４ａ〜４ｎはそれぞれ並列に接続されるソース接地
型ＦＥＴ、６ａは増幅回路Ｃの入力端子、７ａは増幅回
路Ｃの出力端子、８ａ〜８ｎはゲート・バイアスを変化
させる制御端子、１３ａ〜１３ｎはそれぞれソース接地
型ＦＥＴ４ａ〜４ｎのゲート・バイアス経路を分離する
ために接続されるＤＣブロックキャパシタである。
【００１０】図７に示す増幅回路Ｃを用いる方法には、
次のような３つの問題点が存在した。 （１）高周波特性の悪化 大信号がゲートに入力された場合にソース接地型ＦＥＴ
４ａ〜４ｎをオフ状態に保つためには、ゲートに対して
充分な負電圧を印加する必要があり、耐圧の充分大きな
ＦＥＴ４ａ〜４ｎが必要となるが、ＦＥＴ４ａ〜４ｎの
高耐圧化は一般的に言って高周波特性を悪化させること
と同義である。
次のような３つの問題点が存在した。 （１）高周波特性の悪化 大信号がゲートに入力された場合にソース接地型ＦＥＴ
４ａ〜４ｎをオフ状態に保つためには、ゲートに対して
充分な負電圧を印加する必要があり、耐圧の充分大きな
ＦＥＴ４ａ〜４ｎが必要となるが、ＦＥＴ４ａ〜４ｎの
高耐圧化は一般的に言って高周波特性を悪化させること
と同義である。
【００１１】（２）増幅器特性の劣化 並列接続された複数のソース接地型ＦＥＴ４ａ〜４ｎを
個別にオン・オフさせるためには、ＦＥＴ４ａ〜４ｎ間
でゲート・バイアス経路をキャパシタ１３ａ〜１３ｎで
分離しなければならない。このキャパシタ１３ａ〜１３
ｎは信号経路に対して直列に入るため、周波数帯域特性
等の増幅器特性を劣化させる。
個別にオン・オフさせるためには、ＦＥＴ４ａ〜４ｎ間
でゲート・バイアス経路をキャパシタ１３ａ〜１３ｎで
分離しなければならない。このキャパシタ１３ａ〜１３
ｎは信号経路に対して直列に入るため、周波数帯域特性
等の増幅器特性を劣化させる。
【００１２】（３）自己発振の可能性 ＦＥＴ４ａ〜４ｎに大信号が入力された時の簡易等価回
路は図８のように表される。図中、αは入力側インピー
ダンスの等価回路、βは出力側アドミッタンスの等価回
路を示す。即ち、ＦＥＴ４ａ〜４ｎの入力側インピーダ
ンスαは、抵抗Ｒ１と容量Ｃｇｓの直列回路で、また、
出力側アドミッタンスβは抵抗Ｒ２，容量Ｃｄｓ及び直
流電源Ｂａｔの並列回路として近似的に表される。
路は図８のように表される。図中、αは入力側インピー
ダンスの等価回路、βは出力側アドミッタンスの等価回
路を示す。即ち、ＦＥＴ４ａ〜４ｎの入力側インピーダ
ンスαは、抵抗Ｒ１と容量Ｃｇｓの直列回路で、また、
出力側アドミッタンスβは抵抗Ｒ２，容量Ｃｄｓ及び直
流電源Ｂａｔの並列回路として近似的に表される。
【００１３】ここで、図９に実測値によるグラフを示
す。図９は、ゲート幅４．８ｍｍのＧａＡｓＭＥＳＦＥ
Ｔの９００ＭＨｚにおける実測値で、（ａ）は入力イン
ピーダンスの実部及び虚部の制御電圧依存性を示すグラ
フ、（ｂ）は出力アドミッタンスの実部及び虚部の制御
電圧依存性を示すグラフである。
す。図９は、ゲート幅４．８ｍｍのＧａＡｓＭＥＳＦＥ
Ｔの９００ＭＨｚにおける実測値で、（ａ）は入力イン
ピーダンスの実部及び虚部の制御電圧依存性を示すグラ
フ、（ｂ）は出力アドミッタンスの実部及び虚部の制御
電圧依存性を示すグラフである。
【００１４】図９に示すようにゲート・バイアスにより
ＦＥＴ４ａ〜４ｎをオン・オフさせた場合、ＦＥＴ４ａ
〜４ｎの入力インピーダンス及び出力アドミッタンスの
実部（抵抗部）とともに虚部（容量部）も大きく変化す
る。これは、ゲート・バイアスを変化させると、ＦＥＴ
４ａ〜４ｎ内のゲート下部の空乏層の厚さが変化し、ゲ
ート・ソース間容量Ｃｇｓ及びドレイン・ソース間容量
Ｃｄｓがそれに伴って変化するためである。
ＦＥＴ４ａ〜４ｎをオン・オフさせた場合、ＦＥＴ４ａ
〜４ｎの入力インピーダンス及び出力アドミッタンスの
実部（抵抗部）とともに虚部（容量部）も大きく変化す
る。これは、ゲート・バイアスを変化させると、ＦＥＴ
４ａ〜４ｎ内のゲート下部の空乏層の厚さが変化し、ゲ
ート・ソース間容量Ｃｇｓ及びドレイン・ソース間容量
Ｃｄｓがそれに伴って変化するためである。
【００１５】ＦＥＴ４ａ〜４ｎの入力インピーダンス及
び出力アドミッタンスの虚部（容量部）は周波数依存性
が大きいため、虚部が変化すると増幅回路Ｃの周波数特
性も変化する。そのため、増幅回路Ｃの安定性を損な
い、発振を生じさせることがある（実部は周波数依存性
が小さく、増幅回路Ｃの利得変化をもたらすが、周波数
特性への影響はそれほど大きくない）。ここにおいて本
発明は、前記従来の問題点に鑑み、小型にして、低出力
時においても高出力時と同等の高効率を安定に実現する
ことができる高周波高出力増幅装置を提供せんとするも
のである。
び出力アドミッタンスの虚部（容量部）は周波数依存性
が大きいため、虚部が変化すると増幅回路Ｃの周波数特
性も変化する。そのため、増幅回路Ｃの安定性を損な
い、発振を生じさせることがある（実部は周波数依存性
が小さく、増幅回路Ｃの利得変化をもたらすが、周波数
特性への影響はそれほど大きくない）。ここにおいて本
発明は、前記従来の問題点に鑑み、小型にして、低出力
時においても高出力時と同等の高効率を安定に実現する
ことができる高周波高出力増幅装置を提供せんとするも
のである。
【００１６】
【課題を解決するための手段】前記従来の課題の解決
は、本発明が次に列挙する新規な特徴的構成手段を採用
する事により達成される。即ち、本発明の第一の特徴
は、ソース接地型ＦＥＴのドレイン端子とゲート接地型
ＦＥＴのソース端子を互いに接続したカスコード接続増
幅素子を複数個設け、当該複数のカスコード接続増幅素
子のそれぞれ前記ソース接地型ＦＥＴのゲート端子同士
を互いに接続して１つの入力端子としかつ前記ゲート接
地型ＦＥＴのドレイン端子同士を互いに接続して１つの
出力端子として複数多段に並列した前記各カスコード接
続増幅素子の前記ゲート接地型ＦＥＴのゲート端子が個
別に電圧を付与自在としてなる高周波高出力増幅装置で
ある。
は、本発明が次に列挙する新規な特徴的構成手段を採用
する事により達成される。即ち、本発明の第一の特徴
は、ソース接地型ＦＥＴのドレイン端子とゲート接地型
ＦＥＴのソース端子を互いに接続したカスコード接続増
幅素子を複数個設け、当該複数のカスコード接続増幅素
子のそれぞれ前記ソース接地型ＦＥＴのゲート端子同士
を互いに接続して１つの入力端子としかつ前記ゲート接
地型ＦＥＴのドレイン端子同士を互いに接続して１つの
出力端子として複数多段に並列した前記各カスコード接
続増幅素子の前記ゲート接地型ＦＥＴのゲート端子が個
別に電圧を付与自在としてなる高周波高出力増幅装置で
ある。
【００１７】本発明の第二の特徴は、前記第一の特徴に
おけるカスコード接続増幅素子群が、その各ゲート接地
型ＦＥＴのゲート端子同士を束ねて１つの制御端子とし
て同時に等しい電圧を付与自在としてなる高周波高出力
増幅装置である。
おけるカスコード接続増幅素子群が、その各ゲート接地
型ＦＥＴのゲート端子同士を束ねて１つの制御端子とし
て同時に等しい電圧を付与自在としてなる高周波高出力
増幅装置である。
【００１８】本発明の第三の特徴は、エミッタ接地型バ
イポーラ・トランジスタのコレクタ端子とベース接地型
バイポーラ・トランジスタのエミッタ端子を互いに接続
したカスコード接続増幅素子を複数個設け、当該複数の
カスコード接続増幅素子のそれぞれ前記エミッタ接地型
バイポーラ・トランジスタのベース端子同士を互いに接
続して１つの入力端子としかつ前記ベース接地型バイポ
ーラ・トランジスタのコレクタ端子同士を互いに接続し
て１つの出力端子として複数多段に並列した前記各カス
コード接続増幅素子の前記ベース接地型バイポーラ・ト
ランジスタのベース端子が個別に電圧を付与自在として
なる高周波高出力増幅装置である。
イポーラ・トランジスタのコレクタ端子とベース接地型
バイポーラ・トランジスタのエミッタ端子を互いに接続
したカスコード接続増幅素子を複数個設け、当該複数の
カスコード接続増幅素子のそれぞれ前記エミッタ接地型
バイポーラ・トランジスタのベース端子同士を互いに接
続して１つの入力端子としかつ前記ベース接地型バイポ
ーラ・トランジスタのコレクタ端子同士を互いに接続し
て１つの出力端子として複数多段に並列した前記各カス
コード接続増幅素子の前記ベース接地型バイポーラ・ト
ランジスタのベース端子が個別に電圧を付与自在として
なる高周波高出力増幅装置である。
【００１９】本発明の第四の特徴は、前記第三の特徴に
おけるカスコード接続増幅素子群がその各ベース接地型
バイポーラ・トランジスタのベース端子同士を束ねて１
つの制御端子として同時に等しい電圧を付与自在として
なる高周波高出力増幅装置である。
おけるカスコード接続増幅素子群がその各ベース接地型
バイポーラ・トランジスタのベース端子同士を束ねて１
つの制御端子として同時に等しい電圧を付与自在として
なる高周波高出力増幅装置である。
【００２０】
【作用】本発明は上記のように構成するので、前記図５
に示す従来回路Ａと比較して、ドレイン電圧を切り替え
る必要がなく、可変出力電圧のＤＣ／ＤＣコンバータ３
を必要としないので、増幅回路の電源回路２による効率
劣化はなく、かつ小型構成が可能となる。また、前記図
６に示す従来回路Ｂと比較して、スイッチ回路１１，１
２を付加せずにすむ構成であるので、それに伴う効率の
変化を生じない。
に示す従来回路Ａと比較して、ドレイン電圧を切り替え
る必要がなく、可変出力電圧のＤＣ／ＤＣコンバータ３
を必要としないので、増幅回路の電源回路２による効率
劣化はなく、かつ小型構成が可能となる。また、前記図
６に示す従来回路Ｂと比較して、スイッチ回路１１，１
２を付加せずにすむ構成であるので、それに伴う効率の
変化を生じない。
【００２１】さらに、前記図７に示す従来回路Ｃと比較
して、後段のゲート接地型ＦＥＴ又はベース接地型バイ
ポーラ・トランジスタのそれぞれゲート・バイアス制御
又はベース・バイアス制御で、カスコード接続増幅素子
をオン・オフするため、前段のソース接地型ＦＥＴ又は
エミッタ接地型バイポーラ・トランジスタの入力信号の
大小に関係なくカスコード接続増幅素子をオフ状態に保
つことができる。
して、後段のゲート接地型ＦＥＴ又はベース接地型バイ
ポーラ・トランジスタのそれぞれゲート・バイアス制御
又はベース・バイアス制御で、カスコード接続増幅素子
をオン・オフするため、前段のソース接地型ＦＥＴ又は
エミッタ接地型バイポーラ・トランジスタの入力信号の
大小に関係なくカスコード接続増幅素子をオフ状態に保
つことができる。
【００２２】また、ＦＥＴの耐圧は、図７に示す従来回
路Ｃの２／３程度で良い。そして、並列接続されたカス
コード接続増幅素子を個別にオン・オフさせる場合、カ
スコード接続増幅素子間でバイアス経路をキャパシタで
分離する必要はない。
路Ｃの２／３程度で良い。そして、並列接続されたカス
コード接続増幅素子を個別にオン・オフさせる場合、カ
スコード接続増幅素子間でバイアス経路をキャパシタで
分離する必要はない。
【００２３】
【実施例】（第１実施例）本発明の第一の実施例を図面
につき説明する。図１は本実施例の高周波高出力増幅装
置の構成を示す等価回路図、図２は本実施例を使用した
際の入力インピーダンスの実部及び虚部と出力アドミッ
タンスの実部及び虚部の制御電圧依存性を示す特性グラ
フである。
につき説明する。図１は本実施例の高周波高出力増幅装
置の構成を示す等価回路図、図２は本実施例を使用した
際の入力インピーダンスの実部及び虚部と出力アドミッ
タンスの実部及び虚部の制御電圧依存性を示す特性グラ
フである。
【００２４】図中、Ｄは本実施例の高周波高出力増幅装
置、１４ａ〜１４ｎはゲート接地型ＦＥＴ、１５ａ〜１
５ｎはソース接地型ＦＥＴ４ａ〜４ｎとゲート接地型Ｆ
ＥＴ１４ａ〜１４ｎを直接接続したカスコード接続増幅
素子である。なお、従来例と同一の素子には同一の符号
を付した。
置、１４ａ〜１４ｎはゲート接地型ＦＥＴ、１５ａ〜１
５ｎはソース接地型ＦＥＴ４ａ〜４ｎとゲート接地型Ｆ
ＥＴ１４ａ〜１４ｎを直接接続したカスコード接続増幅
素子である。なお、従来例と同一の素子には同一の符号
を付した。
【００２５】図１に示すとおり、本実施例の高周波高出
力増幅装置Ｄは、ソース接地型ＦＥＴ４ａ〜４ｎのドレ
イン端子とゲート接地型ＦＥＴ１４ａ〜１４ｎのソース
端子とを互いに直接接続したカスコード接続増幅素子１
５ａ〜１５ｎをｎ個設け、当該ｎ個のカスコード接続増
幅素子１５ａ〜１５ｎのそれぞれのソース接地型ＦＥＴ
４ａ〜４ｎのゲート端子同士は互いに接続されて１つの
入力端子６ａを形成し、ゲート接地型ＦＥＴ１４ａ〜１
４ｎのドレイン端子同士は互いに接続されて１つの出力
端子７ａを形成し、各カスコード接続増幅素子１５ａ〜
１５ｎのゲート接地型ＦＥＴ１４ａ〜１４ｎのゲート端
子（以下、制御端子とする）８ａ〜８ｎは個別に制御電
圧を与えることが可能な回路構成となっている。
力増幅装置Ｄは、ソース接地型ＦＥＴ４ａ〜４ｎのドレ
イン端子とゲート接地型ＦＥＴ１４ａ〜１４ｎのソース
端子とを互いに直接接続したカスコード接続増幅素子１
５ａ〜１５ｎをｎ個設け、当該ｎ個のカスコード接続増
幅素子１５ａ〜１５ｎのそれぞれのソース接地型ＦＥＴ
４ａ〜４ｎのゲート端子同士は互いに接続されて１つの
入力端子６ａを形成し、ゲート接地型ＦＥＴ１４ａ〜１
４ｎのドレイン端子同士は互いに接続されて１つの出力
端子７ａを形成し、各カスコード接続増幅素子１５ａ〜
１５ｎのゲート接地型ＦＥＴ１４ａ〜１４ｎのゲート端
子（以下、制御端子とする）８ａ〜８ｎは個別に制御電
圧を与えることが可能な回路構成となっている。
【００２６】図１に示すとおり、並列接続された各カス
コード接続増幅素子１５ａ〜１５ｎのソース接地型ＦＥ
Ｔ４ａ〜４ｎ及びゲート接地型ＦＥＴ１４ａ〜１４ｎの
ドレインバイアス電圧（Ｖｄｄ）は出力端子７ａより共
通に印加され、ソース接地型ＦＥＴ４ａ〜４ｎのゲート
バイアス電圧（Ｖｇｇ）は入力端子６ａより共通に印加
される。
コード接続増幅素子１５ａ〜１５ｎのソース接地型ＦＥ
Ｔ４ａ〜４ｎ及びゲート接地型ＦＥＴ１４ａ〜１４ｎの
ドレインバイアス電圧（Ｖｄｄ）は出力端子７ａより共
通に印加され、ソース接地型ＦＥＴ４ａ〜４ｎのゲート
バイアス電圧（Ｖｇｇ）は入力端子６ａより共通に印加
される。
【００２７】本実施例の仕様は、このような具体的実施
態様であって、本実施例において飽和出力を切り替える
には、オンにしたいカスコード接続増幅素子１５ａ〜１
５ｎの制御端子８ａ〜８ｎに、正の制御電圧（例えば
０．５〜１Ｖ）を印加し、オフにしたいカスコード接続
増幅素子１５ａ〜１５ｎの制御端子８ａ〜８ｎに、負の
制御電圧（例えば−２Ｖ）を印加することで切り替えら
れる。
態様であって、本実施例において飽和出力を切り替える
には、オンにしたいカスコード接続増幅素子１５ａ〜１
５ｎの制御端子８ａ〜８ｎに、正の制御電圧（例えば
０．５〜１Ｖ）を印加し、オフにしたいカスコード接続
増幅素子１５ａ〜１５ｎの制御端子８ａ〜８ｎに、負の
制御電圧（例えば−２Ｖ）を印加することで切り替えら
れる。
【００２８】本実施例の高周波高出力増幅装置Ｄでは、
オンにしたいカスコード接続増幅素子１５ａ〜１５ｎの
ゲート接地型ＦＥＴ１４ａ〜１４ｎのドレイン・ソース
間電圧をソース接地型ＦＥＴ４ａ〜４ｎのドレインソー
ス間電圧に対して充分高くなるように制御電圧を設定す
る。これは、高効率・高出力を得るためには、後段のゲ
ート接地型ＦＥＴ１４ａ〜１４ｎのドレイン・ソース間
に印可される電圧をなるべく高くすることが必要である
とともに、前段のソース接地型ＦＥＴ４ａ〜４ｎのドレ
イン・ソース間には充分な利得が得られる程度の電圧、
例えば１Ｖが印可されれば良いという理由による。
オンにしたいカスコード接続増幅素子１５ａ〜１５ｎの
ゲート接地型ＦＥＴ１４ａ〜１４ｎのドレイン・ソース
間電圧をソース接地型ＦＥＴ４ａ〜４ｎのドレインソー
ス間電圧に対して充分高くなるように制御電圧を設定す
る。これは、高効率・高出力を得るためには、後段のゲ
ート接地型ＦＥＴ１４ａ〜１４ｎのドレイン・ソース間
に印可される電圧をなるべく高くすることが必要である
とともに、前段のソース接地型ＦＥＴ４ａ〜４ｎのドレ
イン・ソース間には充分な利得が得られる程度の電圧、
例えば１Ｖが印可されれば良いという理由による。
【００２９】こゝで、図９に示す従来装置Ｃの入力イン
ピーダンスと出力アドミッタンスのそれぞれ実部と虚部
と本実施例の装置Ｄの実測値の同じ条件におけるグラフ
を、図２に示す。（ａ）は入力インピーダンスの実部及
び虚部の制御電圧依存性、（ｂ）は出力アドミッタンス
の実部及び虚部の制御電圧依存性を示すグラフである。
ピーダンスと出力アドミッタンスのそれぞれ実部と虚部
と本実施例の装置Ｄの実測値の同じ条件におけるグラフ
を、図２に示す。（ａ）は入力インピーダンスの実部及
び虚部の制御電圧依存性、（ｂ）は出力アドミッタンス
の実部及び虚部の制御電圧依存性を示すグラフである。
【００３０】図２（ａ）及び図９（ａ）に示す、入力イ
ンピーダンスの実部及び虚部のグラフにおいては、図７
に示すソース接地型ＦＥＴ４ａ〜４ｎでは実部及び虚部
ともに大きく変化するのに対して、本実施例の装置Ｄの
カスコード接続増幅素子１５ａ〜１５ｎでは殆ど変化し
ない。これは、カスコード接続増幅素子１５ａ〜１５ｎ
を並列接続した本実施例の場合では、オン及びオフのカ
スコード接続増幅素子数を変化させても入力インピーダ
ンスの変化が小さいことを意味している。
ンピーダンスの実部及び虚部のグラフにおいては、図７
に示すソース接地型ＦＥＴ４ａ〜４ｎでは実部及び虚部
ともに大きく変化するのに対して、本実施例の装置Ｄの
カスコード接続増幅素子１５ａ〜１５ｎでは殆ど変化し
ない。これは、カスコード接続増幅素子１５ａ〜１５ｎ
を並列接続した本実施例の場合では、オン及びオフのカ
スコード接続増幅素子数を変化させても入力インピーダ
ンスの変化が小さいことを意味している。
【００３１】図２（ｂ）及び図９（ｂ）に示す、出力ア
ドミッタンスの実部及び虚部のグラフにおいては、本実
施例装置Ｄのカスコード接続増幅素子１５ａ〜１５ｎで
は図７に示すソース接地型ＦＥＴ４ａ〜４ｎと比較して
虚部の変化が小さく、実部の変化が大きい。ここで、実
部の変化は、素子及びＦＥＴのオン・オフ特性に寄与
し、変化が大きいほどオフ特性が優れていることにな
る。一方、虚部の変化は、増幅器の周波数特性や安定性
に悪影響を与える。
ドミッタンスの実部及び虚部のグラフにおいては、本実
施例装置Ｄのカスコード接続増幅素子１５ａ〜１５ｎで
は図７に示すソース接地型ＦＥＴ４ａ〜４ｎと比較して
虚部の変化が小さく、実部の変化が大きい。ここで、実
部の変化は、素子及びＦＥＴのオン・オフ特性に寄与
し、変化が大きいほどオフ特性が優れていることにな
る。一方、虚部の変化は、増幅器の周波数特性や安定性
に悪影響を与える。
【００３２】以上、実測例からも分かるように、カスコ
ード接続増幅素子１５ａ〜１５ｎでは、制御電圧により
オン・オフさせても、入力インピーダンス及び出力アド
ミッタンスの虚部は殆ど変化しない。このため、オン・
オフによる増幅器の周波数特性の変化は小さく、安定で
ありかつ発振の危険性も小さい。
ード接続増幅素子１５ａ〜１５ｎでは、制御電圧により
オン・オフさせても、入力インピーダンス及び出力アド
ミッタンスの虚部は殆ど変化しない。このため、オン・
オフによる増幅器の周波数特性の変化は小さく、安定で
ありかつ発振の危険性も小さい。
【００３３】（実施例２）本発明の第２の実施例を図面
につき説明する。図３は本実施例の高周波高出力増幅装
置を示す回路図である。図中、Ｄ′は本実施例の高周波
高出力増幅装置である。本実施例は、前記第１実施例の
制御端子８ａ〜８ｎを束ねて１つの制御端子８としたも
のである。
につき説明する。図３は本実施例の高周波高出力増幅装
置を示す回路図である。図中、Ｄ′は本実施例の高周波
高出力増幅装置である。本実施例は、前記第１実施例の
制御端子８ａ〜８ｎを束ねて１つの制御端子８としたも
のである。
【００３４】本実施例においては、制御端子８に印加す
る制御電圧を０Ｖ〜１Ｖの範囲内の適当値に設定するこ
とにより、最大出力・最大効率が得られ、制御電圧を負
電圧方向に操作することで飽和出力を減少させることが
できる。このことにより、前記第１実施例と比較して、
各カスコード接続増幅素子１５ａ〜１５ｎの制御端子８
ａ〜８ｎの各々に対して、一つ一つ電圧制御を行う必要
がなくなる。ただ、前記第１実施例の装置Ｄと比較し
て、低出力時の効率の点において劣っている。
る制御電圧を０Ｖ〜１Ｖの範囲内の適当値に設定するこ
とにより、最大出力・最大効率が得られ、制御電圧を負
電圧方向に操作することで飽和出力を減少させることが
できる。このことにより、前記第１実施例と比較して、
各カスコード接続増幅素子１５ａ〜１５ｎの制御端子８
ａ〜８ｎの各々に対して、一つ一つ電圧制御を行う必要
がなくなる。ただ、前記第１実施例の装置Ｄと比較し
て、低出力時の効率の点において劣っている。
【００３５】（適用例）本発明の前記第１実施例と前記
第２実施例の実際上の適用例を図面について説明する。
図４は前記第１実施例と前記第２実施例の高周波高出力
増幅装置を利用した高出力増幅器への適用構成を示すブ
ロック回路図である。
第２実施例の実際上の適用例を図面について説明する。
図４は前記第１実施例と前記第２実施例の高周波高出力
増幅装置を利用した高出力増幅器への適用構成を示すブ
ロック回路図である。
【００３６】図中、αは本適用例に適用する前記第１実
施例又は第２実施例に示した高周波高出力増幅装置、β
は高出力増幅器、１′は高周波高出力増幅装置αの入力
を整合する入力整合回路、５′は高周波高出力増幅装置
αの出力を整合する出力整合回路、９′はソース接地型
ＦＥＴのゲート端子にゲート・バイアス電圧Ｖｇｇをか
ける共通ゲート・バイアス端子、１６は共通ドレイン・
バイアス端子である。なお、前記実施例と同一の素子に
は同一の符号を付した。
施例又は第２実施例に示した高周波高出力増幅装置、β
は高出力増幅器、１′は高周波高出力増幅装置αの入力
を整合する入力整合回路、５′は高周波高出力増幅装置
αの出力を整合する出力整合回路、９′はソース接地型
ＦＥＴのゲート端子にゲート・バイアス電圧Ｖｇｇをか
ける共通ゲート・バイアス端子、１６は共通ドレイン・
バイアス端子である。なお、前記実施例と同一の素子に
は同一の符号を付した。
【００３７】本適用例は、高周波高出力増幅装置αに入
出力整合回路１′，５′およびドレンバイアス回路、ゲ
ートバイアス回路を付加した構成である。実際には、共
通ドレインバイアス端子９′より印加する電圧Ｖｄｄを
６Ｖとした場合、制御端子８ａ〜８ｎ又は８の制御電圧
を０Ｖ〜１Ｖの範囲内の適当値に設定すると、ゲート接
地型ＦＥＴ１４ａ〜１４ｎのドレイン・ソース間電圧が
５Ｖ程度，ソース接地型ＦＥＴ４ａ〜４ｎのドレイン・
ソース間電圧が１Ｖ程度となり、高効率かつ高出力特性
が得られる。
出力整合回路１′，５′およびドレンバイアス回路、ゲ
ートバイアス回路を付加した構成である。実際には、共
通ドレインバイアス端子９′より印加する電圧Ｖｄｄを
６Ｖとした場合、制御端子８ａ〜８ｎ又は８の制御電圧
を０Ｖ〜１Ｖの範囲内の適当値に設定すると、ゲート接
地型ＦＥＴ１４ａ〜１４ｎのドレイン・ソース間電圧が
５Ｖ程度，ソース接地型ＦＥＴ４ａ〜４ｎのドレイン・
ソース間電圧が１Ｖ程度となり、高効率かつ高出力特性
が得られる。
【００３８】ここで、増幅器β全体として最大出力を得
るには、全ての制御端子８ａ〜８ｎ又は８に対して等し
い正の制御電圧を印可することにより可能になる。ま
た、離散的でない連続した飽和出力変化を得るために
は、オン状態のカスコード接続増幅素子１５ａ〜１５ｎ
の制御端子８ａ〜８ｎ又は８に印加する制御電圧をオン
・オフの任意の電圧に設定すれば良い。
るには、全ての制御端子８ａ〜８ｎ又は８に対して等し
い正の制御電圧を印可することにより可能になる。ま
た、離散的でない連続した飽和出力変化を得るために
は、オン状態のカスコード接続増幅素子１５ａ〜１５ｎ
の制御端子８ａ〜８ｎ又は８に印加する制御電圧をオン
・オフの任意の電圧に設定すれば良い。
【００３９】本適用例において、カスコード接続増幅素
子１５ａ〜１５ｎのオン・オフ数に関係なく常に最高効
率を維持するためには、カスコード接続増幅素子１５ａ
〜１５ｎのオン・オフの素子数に応じて、出力整合回路
５′のパラメータを最適制御する必要がある。これは、
カスコード接続増幅素子１５ａ〜１５ｎのオン・オフの
素子数によって、出力アドミッタンスの実部が変化する
ためである。
子１５ａ〜１５ｎのオン・オフ数に関係なく常に最高効
率を維持するためには、カスコード接続増幅素子１５ａ
〜１５ｎのオン・オフの素子数に応じて、出力整合回路
５′のパラメータを最適制御する必要がある。これは、
カスコード接続増幅素子１５ａ〜１５ｎのオン・オフの
素子数によって、出力アドミッタンスの実部が変化する
ためである。
【００４０】しかしながら、出力整合回路５′のパラメ
ータを最適制御しない場合でも、本適用例の効果はある
程度期待できることが確認されている。例えば、９００
ＭＨｚ帯でカスコード接続増幅素子１５ｎを１０個並列
接続（ｎ＝ｊ）した本適用例の実測では、全素子１５ａ
〜１５ｊがオンの場合と１素子１５ａのみがオンの場合
とでは、約１０ｄＢの飽和出力差が生じ、その時の電力
付加効率は、全素子１５ａ〜１５ｊがオンで約６０％，
１素子１５ａのみがオンで約４０％であるという結果を
得ている。確かに、後者では、整合条件を満たさないた
め効率は低下するが、それでも従来技術と比較して同等
以上の特性が得られる。
ータを最適制御しない場合でも、本適用例の効果はある
程度期待できることが確認されている。例えば、９００
ＭＨｚ帯でカスコード接続増幅素子１５ｎを１０個並列
接続（ｎ＝ｊ）した本適用例の実測では、全素子１５ａ
〜１５ｊがオンの場合と１素子１５ａのみがオンの場合
とでは、約１０ｄＢの飽和出力差が生じ、その時の電力
付加効率は、全素子１５ａ〜１５ｊがオンで約６０％，
１素子１５ａのみがオンで約４０％であるという結果を
得ている。確かに、後者では、整合条件を満たさないた
め効率は低下するが、それでも従来技術と比較して同等
以上の特性が得られる。
【００４１】
【発明の効果】以上のように、本発明の高周波高出力増
幅装置を用いて増幅器を構成すれば、増幅器の周波数特
性及び安定度を損なうことなく、飽和出力特性を変化さ
せることができ、高出力時と低出力時の両方で高効率を
実現することが可能となる。また、本発明を用いた増幅
器は、１段増幅器でありながら、ソース接地増幅素子を
用いた２段増幅器に近い利得が得られるため、高利得が
要求されるシステムでは増幅器の段数を減らすことがで
き、装置の小型化を図ることができる等、優れた有用性
を発揮する。
幅装置を用いて増幅器を構成すれば、増幅器の周波数特
性及び安定度を損なうことなく、飽和出力特性を変化さ
せることができ、高出力時と低出力時の両方で高効率を
実現することが可能となる。また、本発明を用いた増幅
器は、１段増幅器でありながら、ソース接地増幅素子を
用いた２段増幅器に近い利得が得られるため、高利得が
要求されるシステムでは増幅器の段数を減らすことがで
き、装置の小型化を図ることができる等、優れた有用性
を発揮する。
【図１】本発明の第１の実施例を示す回路図である。
【図２】同上、入力インピーダンスの実部及び虚部と、
出力アドミッタンスの実部及び虚部の制御電圧依存性を
示す特性グラフである。
出力アドミッタンスの実部及び虚部の制御電圧依存性を
示す特性グラフである。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の実施例を用いた高出力増幅器への適用
例を示すブロック構成図である。
例を示すブロック構成図である。
【図５】従来の増幅器を高出力時・低出力時どちらでも
飽和出力状態で動作させる方法で、低出力時にＦＥＴの
ドレイン電圧を下げてバイアス制御を行う回路を示すブ
ロックダイアグラムである。
飽和出力状態で動作させる方法で、低出力時にＦＥＴの
ドレイン電圧を下げてバイアス制御を行う回路を示すブ
ロックダイアグラムである。
【図６】同上、飽和出力の異なる増幅器をスイッチで切
り替える回路を示すブロックダイアグラムである。
り替える回路を示すブロックダイアグラムである。
【図７】同上、ソース接地型ＦＥＴを複数個並列接続
し、ゲート・バイアスによりＦＥＴをオン・オフさせる
ことにより接続使用するＦＥＴの素子数を変化させ、飽
和出力を切り替える回路を示すブロック・ダイアグラム
である。
し、ゲート・バイアスによりＦＥＴをオン・オフさせる
ことにより接続使用するＦＥＴの素子数を変化させ、飽
和出力を切り替える回路を示すブロック・ダイアグラム
である。
【図８】図７のブロック・ダイアグラムにおいて、ソー
ス接地型ＦＥＴに大信号が入力された際の簡易等価回路
を示す図である。
ス接地型ＦＥＴに大信号が入力された際の簡易等価回路
を示す図である。
【図９】図８に示した簡易等価回路による、入力インピ
ーダンスの実部及び虚部と、出力アドミッタンスの実部
及び虚部の制御電圧依存性を示す特性グラフである。
ーダンスの実部及び虚部と、出力アドミッタンスの実部
及び虚部の制御電圧依存性を示す特性グラフである。
Ｄ，Ｄ′，α…高周波高出力増幅装置 β…高出力増幅器 １，１′…入力整合回路 ２…ＤＣ電源 ３…出力電圧可変ＤＣ／ＤＣコンバータ ４，４ａ〜４ｎ…ソース接地型ＦＥＴ ５，５′…出力整合回路 ６，６ａ…入力端子 ７，７ａ…出力端子 ８，８ａ〜８ｎ…制御端子 ９…ゲート・バイアス端子 ９′…共通ドレインバイアス端子 １０ａ，１０ｂ，１０ｃ…単位増幅器 １１…入力側スイッチ １２…出力側スイッチ １３ａ〜１３ｎ…ＤＣブロックキャパシタ １４ａ〜１４ｎ…ゲート接地型ＦＥＴ １５ａ〜１５ｎ…カスコード接続増幅素子 １６…共通ドレイン・バイアス端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72
Claims (4)
- 【請求項１】ソース接地型ＦＥＴのドレイン端子とゲー
ト接地型ＦＥＴのソース端子を互いに接続したカスコー
ド接続増幅素子を複数個設け、当該複数のカスコード接
続増幅素子のそれぞれ前記ソース接地型ＦＥＴのゲート
端子同士を互いに接続して１つの入力端子としかつ前記
ゲート接地型ＦＥＴのドレイン端子同士を互いに接続し
て１つの出力端子として複数多段に並列した前記各カス
コード接続増幅素子の前記ゲート接地型ＦＥＴのゲート
端子が個別に電圧を付与自在としたことを特徴とする高
周波高出力増幅装置 - 【請求項２】カスコード接続増幅素子群は、その各ゲー
ト接地型ＦＥＴのゲート端子同士を束ねて１つの制御端
子として同時に等しい電圧を付与自在としたことを特徴
とする請求項１に記載の高周波高出力増幅装置 - 【請求項３】エミッタ接地型バイポーラ・トランジスタ
のコレクタ端子とベース接地型バイポーラ・トランジス
タのエミッタ端子を互いに接続したカスコード接続増幅
素子を複数個設け、当該複数のカスコード接続増幅素子
のそれぞれエミッタ接地型バイポーラ・トランジスタの
ベース端子同士を互いに接続して１つの入力端子としか
つ前記ベース接地型バイポーラ・トランジスタのコレク
タ端子同士を互いに接続して１つの出力端子として複数
多段に並列した前記各カスコード接続増幅素子の前記ベ
ース接地型バイポーラ・トランジスタのベース端子が個
別に電圧を付与自在としたことを特徴とする高周波高出
力増幅装置 - 【請求項４】カスコード接続増幅素子群は、その各ベー
ス接地型バイポーラ・トランジスタのベース端子同士を
束ねて、１つの制御端子として同時に等しい電圧を付与
自在としたことを特徴とする請求項３に記載の高周波高
出力増幅装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04055090A JP3131931B2 (ja) | 1992-03-13 | 1992-03-13 | 高周波高出力増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04055090A JP3131931B2 (ja) | 1992-03-13 | 1992-03-13 | 高周波高出力増幅装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259765A JPH05259765A (ja) | 1993-10-08 |
| JP3131931B2 true JP3131931B2 (ja) | 2001-02-05 |
Family
ID=12989035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04055090A Expired - Lifetime JP3131931B2 (ja) | 1992-03-13 | 1992-03-13 | 高周波高出力増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3131931B2 (ja) |
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| JP2713253B2 (ja) * | 1995-06-30 | 1998-02-16 | 日本電気株式会社 | 固体化電力増幅器 |
| DE19545904C2 (de) * | 1995-12-08 | 1998-01-15 | Siemens Ag | Integrierte Schaltung mit programmierbarem Pad-Treiber |
| US6069525A (en) * | 1997-04-17 | 2000-05-30 | Qualcomm Incorporated | Dual-mode amplifier with high efficiency and high linearity |
| EP0998033A4 (en) * | 1998-05-14 | 2004-07-07 | Mitsubishi Electric Corp | SEMICONDUCTOR CIRCUIT |
| EP1345322B1 (en) * | 2000-12-15 | 2010-08-11 | Panasonic Corporation | Power amplifier and communication apparatus |
| JP4498595B2 (ja) * | 2000-12-15 | 2010-07-07 | 三菱電機株式会社 | 高周波回路装置 |
| JPWO2003079542A1 (ja) * | 2002-03-15 | 2005-07-21 | 三菱電機株式会社 | マイクロ波回路 |
| EP1573904B1 (en) * | 2002-12-12 | 2010-06-02 | Nxp B.V. | Preserving linearity of an isolator-free power amplifier by dynamically switching active devices |
| KR100656333B1 (ko) * | 2005-04-27 | 2006-12-13 | 한국과학기술원 | 자동 스위칭 기능을 갖는 전력증폭기 |
| JP4821214B2 (ja) * | 2005-08-26 | 2011-11-24 | 三菱電機株式会社 | カスコード接続回路 |
| JP2007104141A (ja) * | 2005-09-30 | 2007-04-19 | Mitsumi Electric Co Ltd | 可変利得回路 |
| JP2007221402A (ja) * | 2006-02-16 | 2007-08-30 | Fujitsu Ltd | 可変利得増幅器及びその半導体集積装置 |
| JP4956059B2 (ja) | 2006-06-12 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 可変利得増幅器 |
| JP4905551B2 (ja) * | 2007-03-08 | 2012-03-28 | 日本電気株式会社 | Ｏｆｄｍ変調波出力装置、及び、歪補償方法 |
| JP2009089225A (ja) * | 2007-10-02 | 2009-04-23 | Toshiba Corp | 利得可変増幅装置 |
| JP2009284329A (ja) * | 2008-05-23 | 2009-12-03 | Toshiba Corp | 半導体集積回路装置 |
| US7804365B2 (en) * | 2008-11-07 | 2010-09-28 | Epcos Ag | Multilayer amplifier module |
| JP5864898B2 (ja) * | 2010-09-03 | 2016-02-17 | 株式会社日立国際電気 | 電力増幅装置 |
| JPWO2012098863A1 (ja) * | 2011-01-20 | 2014-06-09 | パナソニック株式会社 | 高周波電力増幅器 |
| JP2014096696A (ja) | 2012-11-09 | 2014-05-22 | Mitsubishi Electric Corp | カスコードアンプ |
-
1992
- 1992-03-13 JP JP04055090A patent/JP3131931B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
| JPH05259765A (ja) | 1993-10-08 |
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