JPS6313571B2 - - Google Patents
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- JPS6313571B2 JPS6313571B2 JP55093420A JP9342080A JPS6313571B2 JP S6313571 B2 JPS6313571 B2 JP S6313571B2 JP 55093420 A JP55093420 A JP 55093420A JP 9342080 A JP9342080 A JP 9342080A JP S6313571 B2 JPS6313571 B2 JP S6313571B2
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- transistors
- amplifier
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- 230000000295 complement effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 2
- 206010065929 Cardiovascular insufficiency Diseases 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3071—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with asymmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3217—Modifications of amplifiers to reduce non-linear distortion in single ended push-pull amplifiers
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は低歪率および高効率を両立させた増
幅回路に関する。
幅回路に関する。
歪率特性の改善を図るためにＡ級やAB級で動
作させる増幅回路が知られている。第１図ａは従
来におけるＡ級プツシユプル増幅回路の一例で、
コンプリメンタリプツシユプル回路を構成するト
ランジスタQ1，Q2のベース間に直流電源１，２
を介挿してＡ級のベース間バイアス電圧VE／２＋ VE／２を加え、該トランジスタQ1，Q2の共通エミツ タから負荷Rlに負荷電流I0を供給するようにした
ものである。この回路においてはトランジスタ
Q1，Q2のコレクタ電流I1，I2は電源１，２の中点
と共通エミツタ間の電圧Viに対して第１図ｂの
ように変化し（アイドル電流はID1，ID2）、それら
の差I1―I2が負荷電流I0として負荷Rlに供給され
る。かかる増幅回路においては全動作領域でクロ
スオーバがないので特に小出力時の歪率が良好で
あるが、小出力時ほどコレクタ損失Pcが大きい
ので（無信号時のアイドル電流は最大出力電流の
ほぼ１／２に設定されこのとき損失は最大となる）、 これに耐えうる最大コレクタ損失を持つ素子およ
び電源、放熱器の作用が要求される。また、この
ことから効率が極めて悪くなるという欠点もあ
る。
作させる増幅回路が知られている。第１図ａは従
来におけるＡ級プツシユプル増幅回路の一例で、
コンプリメンタリプツシユプル回路を構成するト
ランジスタQ1，Q2のベース間に直流電源１，２
を介挿してＡ級のベース間バイアス電圧VE／２＋ VE／２を加え、該トランジスタQ1，Q2の共通エミツ タから負荷Rlに負荷電流I0を供給するようにした
ものである。この回路においてはトランジスタ
Q1，Q2のコレクタ電流I1，I2は電源１，２の中点
と共通エミツタ間の電圧Viに対して第１図ｂの
ように変化し（アイドル電流はID1，ID2）、それら
の差I1―I2が負荷電流I0として負荷Rlに供給され
る。かかる増幅回路においては全動作領域でクロ
スオーバがないので特に小出力時の歪率が良好で
あるが、小出力時ほどコレクタ損失Pcが大きい
ので（無信号時のアイドル電流は最大出力電流の
ほぼ１／２に設定されこのとき損失は最大となる）、 これに耐えうる最大コレクタ損失を持つ素子およ
び電源、放熱器の作用が要求される。また、この
ことから効率が極めて悪くなるという欠点もあ
る。
AB級増幅回路はＡ級増幅回路の上述のような
欠点を改善したもので例えば第１図ａの回路のベ
ースバイアスVE／２＋VE／２をAB級に設定することに より構成される。かかる回路においては電圧Vi
に対するコレクタ電流I1，I2および負荷電流I0は
第２図に示すようになり小出力時の歪率をＡ級動
作程度に良好に保つたままで効率を改善すること
ができるが、電圧Viすなわち入力信号のレベル
が大きくなるとトランジスタQ1，Q2のいずれか
がカツトオフし、プツシユプル回路の相互コンダ
クタンスgmが正常に動作しているときと異なる
（約１／２になる）ため、この大出力時には特に第三 次歪が増加するという欠点がある。
欠点を改善したもので例えば第１図ａの回路のベ
ースバイアスVE／２＋VE／２をAB級に設定することに より構成される。かかる回路においては電圧Vi
に対するコレクタ電流I1，I2および負荷電流I0は
第２図に示すようになり小出力時の歪率をＡ級動
作程度に良好に保つたままで効率を改善すること
ができるが、電圧Viすなわち入力信号のレベル
が大きくなるとトランジスタQ1，Q2のいずれか
がカツトオフし、プツシユプル回路の相互コンダ
クタンスgmが正常に動作しているときと異なる
（約１／２になる）ため、この大出力時には特に第三 次歪が増加するという欠点がある。
このように従来の増幅回路においては歪率を改
善しようとすると効率が悪くなり、効率を改善し
ようとすると歪率が悪くなるという欠点があつ
た。
善しようとすると効率が悪くなり、効率を改善し
ようとすると歪率が悪くなるという欠点があつ
た。
この発明は上述の点に鑑みてなされたもので、
低歪率および高効率の両立を図ることができる増
幅回路を提供しようとするものである。この発明
は、正負電源間に順次第１，第２の増幅素子をシ
ングルエンデツドプツシユプル接続してなる第１
のプツシユプル増幅回路と、正負電源間に順次第
３，第４の増幅素子をシングルエンデツドプツシ
ユプル接続してなる第２のプツシユプル増幅回路
と、これら第１，第２のプツシユプル増幅回路の
出力端が共通接続される出力端子と、入力端子に
印加される共通の入力信号にそれぞれ所定のバイ
アス電圧を付加して前記第１，第２のプツシユプ
ル増幅回路に供給するバイアス回路とを有し、こ
のバイアス回路は前記第１のプツシユプル増幅回
路をAB級以上にバイアス設定すると共に前記第
１の増幅素子がカツトオフするとき前記第４の増
幅素子をオンさせ前記第２の増幅素子がカツトオ
フするとき前記第３の増幅素子をオンさせるよう
に前記第２のプツシユプル増幅回路をバイアス設
定するように構成されていることを特徴とするも
のである。
低歪率および高効率の両立を図ることができる増
幅回路を提供しようとするものである。この発明
は、正負電源間に順次第１，第２の増幅素子をシ
ングルエンデツドプツシユプル接続してなる第１
のプツシユプル増幅回路と、正負電源間に順次第
３，第４の増幅素子をシングルエンデツドプツシ
ユプル接続してなる第２のプツシユプル増幅回路
と、これら第１，第２のプツシユプル増幅回路の
出力端が共通接続される出力端子と、入力端子に
印加される共通の入力信号にそれぞれ所定のバイ
アス電圧を付加して前記第１，第２のプツシユプ
ル増幅回路に供給するバイアス回路とを有し、こ
のバイアス回路は前記第１のプツシユプル増幅回
路をAB級以上にバイアス設定すると共に前記第
１の増幅素子がカツトオフするとき前記第４の増
幅素子をオンさせ前記第２の増幅素子がカツトオ
フするとき前記第３の増幅素子をオンさせるよう
に前記第２のプツシユプル増幅回路をバイアス設
定するように構成されていることを特徴とするも
のである。
この発明によれば、第１のプツシユプル増幅回
路は比較的低いバイアスで（例えばAB級で）駆
動し、第２のプツシユプル増幅回路は第１のプツ
シユプル増幅回路の各トランジスタがカツトオフ
しているときにそれぞれ駆動されるようにしてい
る。このような構成により小出力時は上記第１の
プツシユプル増幅回路のみが駆動されることによ
り高効率を実現し、大出力時は第１，第２両方の
プツシユプル増幅回路が駆動されることにより相
互コンダクタンスの変動をなくして低歪率を実現
している。
路は比較的低いバイアスで（例えばAB級で）駆
動し、第２のプツシユプル増幅回路は第１のプツ
シユプル増幅回路の各トランジスタがカツトオフ
しているときにそれぞれ駆動されるようにしてい
る。このような構成により小出力時は上記第１の
プツシユプル増幅回路のみが駆動されることによ
り高効率を実現し、大出力時は第１，第２両方の
プツシユプル増幅回路が駆動されることにより相
互コンダクタンスの変動をなくして低歪率を実現
している。
以下、この発明を添付図面の実施例にもとづい
て詳しく説明する。
て詳しく説明する。
第３図において第１，第２のトランジスタQ1，
Q2および第３，第４のトランジスタQ3，Q4はそ
れぞれコンプリメンタリプツシユプル回路を形成
している。これらのプツシユプル回路は正負電源
＋Ｂ，−Ｂが共通に加えられ、入力信号がトラン
ジスタQ5を介して共通に入力され、それぞれの
共通エミツタ出力が負荷Rlに共通に供給される
ように構成されている。すなわち、第３図の増幅
回路はシングルエンデツドコンプリメンタリプツ
シユプル回路を入出力間に２組並列に接続したも
のである。後述するようにトランジスタQ1，Q2
で構成されるプツシユプル回路（第１のプツシユ
プル増幅回路）はメインの増幅回路であり、トラ
ンジスタQ3，Q4で構成されるプツシユプル回路
（第２のプツシユプル増幅回路）は大出力時にお
ける出力電流I0のリニアリテイを補償するために
補助的に駆動される増幅回路である。
Q2および第３，第４のトランジスタQ3，Q4はそ
れぞれコンプリメンタリプツシユプル回路を形成
している。これらのプツシユプル回路は正負電源
＋Ｂ，−Ｂが共通に加えられ、入力信号がトラン
ジスタQ5を介して共通に入力され、それぞれの
共通エミツタ出力が負荷Rlに共通に供給される
ように構成されている。すなわち、第３図の増幅
回路はシングルエンデツドコンプリメンタリプツ
シユプル回路を入出力間に２組並列に接続したも
のである。後述するようにトランジスタQ1，Q2
で構成されるプツシユプル回路（第１のプツシユ
プル増幅回路）はメインの増幅回路であり、トラ
ンジスタQ3，Q4で構成されるプツシユプル回路
（第２のプツシユプル増幅回路）は大出力時にお
ける出力電流I0のリニアリテイを補償するために
補助的に駆動される増幅回路である。
この発明では上記各トランジスタQ1，Q2，Q3，
Q4を共通エミツタとバイアス回路１２の中間点
の電圧Viに応じて第４図にI1，I2，I3，I4でそれ
ぞれ示すように動作させている。すなわち、トラ
ンジスタQ1，Q2に対してはベース間に電圧VE＋
2VDのバイアスをかけてViが−VE／２−VD＜Vi＜ VE／２＋VDの区間Ａ級プツシユプル動作をさせるよ うにしている。なお、この場合無信号時のアイド
ル電流はそれぞれID1，ID2である。また、トラン
ジスタQ3，Q4に対してはベース間に−VEのバイ
アスをかけてViがVi＞VE／２のときトランジスタ Q3が動作し、Vi＜−VE／２のときトランジスタQ4 が動作するようにしてある。したがつて、トラン
ジスタQ1とQ4およびトランジスタQ2とQ3はあた
かも従来のＢ級のごときプツシユプル動作をする
ことになる。このときトランジスタQ1，Q4のベ
ース間およびトランジスタQ2，Q3のベース間に
それぞれ加わるバイアス電圧VDはＢ級プツシユ
プル動作におけるクロスオーバでの歪を低減する
働きをする。
Q4を共通エミツタとバイアス回路１２の中間点
の電圧Viに応じて第４図にI1，I2，I3，I4でそれ
ぞれ示すように動作させている。すなわち、トラ
ンジスタQ1，Q2に対してはベース間に電圧VE＋
2VDのバイアスをかけてViが−VE／２−VD＜Vi＜ VE／２＋VDの区間Ａ級プツシユプル動作をさせるよ うにしている。なお、この場合無信号時のアイド
ル電流はそれぞれID1，ID2である。また、トラン
ジスタQ3，Q4に対してはベース間に−VEのバイ
アスをかけてViがVi＞VE／２のときトランジスタ Q3が動作し、Vi＜−VE／２のときトランジスタQ4 が動作するようにしてある。したがつて、トラン
ジスタQ1とQ4およびトランジスタQ2とQ3はあた
かも従来のＢ級のごときプツシユプル動作をする
ことになる。このときトランジスタQ1，Q4のベ
ース間およびトランジスタQ2，Q3のベース間に
それぞれ加わるバイアス電圧VDはＢ級プツシユ
プル動作におけるクロスオーバでの歪を低減する
働きをする。
第３図においてバイアス回路１２はトランジス
タQ1〜Q4が第４図で示す動作をするようにバイ
アス電圧を供給するものである。すなわちバイア
ス回路１２は電源電圧がそれぞれVD，VE，VDの
直流電源１３，１４，１５が直列に接続されてな
り、トランジスタQ1，Q2のベース間にバイアス
電圧VE＋2VDを供給し、トランジスタQ2，Q3間
にバイアス電圧−VEを供給する。
タQ1〜Q4が第４図で示す動作をするようにバイ
アス電圧を供給するものである。すなわちバイア
ス回路１２は電源電圧がそれぞれVD，VE，VDの
直流電源１３，１４，１５が直列に接続されてな
り、トランジスタQ1，Q2のベース間にバイアス
電圧VE＋2VDを供給し、トランジスタQ2，Q3間
にバイアス電圧−VEを供給する。
ところで、バイアス用の直流電圧VE，VDの値
は次のように設定される。
は次のように設定される。
直流電圧VDはトランジスタQ1とQ4およびトラ
ンジスタQ2とQ3がそれぞれＢ級プツシユプル動
作をする際にクロスオーバ歪を低減するものであ
るから、その値はクロスオーバ歪を打ち消すため
のアイドル電流を供給する程度に設定される。ま
た、トランジスタQ1，Q2に供給されるベース間
バイアス電圧VE＋2VDの値はこれらのトランジス
タQ1，Q2が音楽再生において最も聴感上歪率の
目立ちやすい比較的小出力時にＡ級動作をするよ
うに設定される。これは従来のAB級程度のバイ
アスであつてもよいし、更にアイドリング電流を
大きくしてＡ級に近似させてもよい。効率とのか
ねあいで目的に応じ適宜定めればよい。
ンジスタQ2とQ3がそれぞれＢ級プツシユプル動
作をする際にクロスオーバ歪を低減するものであ
るから、その値はクロスオーバ歪を打ち消すため
のアイドル電流を供給する程度に設定される。ま
た、トランジスタQ1，Q2に供給されるベース間
バイアス電圧VE＋2VDの値はこれらのトランジス
タQ1，Q2が音楽再生において最も聴感上歪率の
目立ちやすい比較的小出力時にＡ級動作をするよ
うに設定される。これは従来のAB級程度のバイ
アスであつてもよいし、更にアイドリング電流を
大きくしてＡ級に近似させてもよい。効率とのか
ねあいで目的に応じ適宜定めればよい。
直流電圧VEの値は上で定めたVE＋2VDとVDと
から定めることができる。
から定めることができる。
以上のようにバイアス電圧を設定することによ
り負荷Rlに供給される電流I0（I0＝IC11＋IC13−IC12
−IC14）の特性（回路の相互コンダクタンス）は
第４図に示すようにリニアリテイが改善されて特
に奇数次歪において低歪率が得られる。尚、第４
図から明らかなようにトランジスタQ1〜Q4の相
互コンダクタンスgmが等しいほどより良好なリ
ニアリテイが得られる。
り負荷Rlに供給される電流I0（I0＝IC11＋IC13−IC12
−IC14）の特性（回路の相互コンダクタンス）は
第４図に示すようにリニアリテイが改善されて特
に奇数次歪において低歪率が得られる。尚、第４
図から明らかなようにトランジスタQ1〜Q4の相
互コンダクタンスgmが等しいほどより良好なリ
ニアリテイが得られる。
第３図の構成による効率はほぼバイアス用電圧
VEの設定（すなわちＡ級動作の範囲）によつて
左右されるが、上述のようにトランジスタQ3，
Q4のはたらきによつて大出力時の歪は低減され
るからVEの値は比較的小さくすることが可能で
ある。したがつて従来のＡ級増幅回路に比較して
格段の改善を図ることができる。たとえばアイド
ル電流を１／４に設定すれば無信号時の損失は１／４に なる。
VEの設定（すなわちＡ級動作の範囲）によつて
左右されるが、上述のようにトランジスタQ3，
Q4のはたらきによつて大出力時の歪は低減され
るからVEの値は比較的小さくすることが可能で
ある。したがつて従来のＡ級増幅回路に比較して
格段の改善を図ることができる。たとえばアイド
ル電流を１／４に設定すれば無信号時の損失は１／４に なる。
第５図はこの発明を負帰還直結増幅回路に適用
した例を示すものである。第３図と共通する部分
には同一の符号を付してある。
した例を示すものである。第３図と共通する部分
には同一の符号を付してある。
第５図において入力信号は電界効果トランジス
タQ6，Q7で構成される差動増幅器に加わり電圧
増幅される。トランジスタQ6，Q7のドレイン電
圧はトランジスタQ8，Q9で構成される次段の差
動増幅器に更に加えられる。この差動増幅器には
トランジスタQ10，Q11で構成されるカレントミ
ラー回路２０が負荷として接続されている。これ
によりトランジスタQ9のコレクタには入力信号
に応じた電圧が現われる。
タQ6，Q7で構成される差動増幅器に加わり電圧
増幅される。トランジスタQ6，Q7のドレイン電
圧はトランジスタQ8，Q9で構成される次段の差
動増幅器に更に加えられる。この差動増幅器には
トランジスタQ10，Q11で構成されるカレントミ
ラー回路２０が負荷として接続されている。これ
によりトランジスタQ9のコレクタには入力信号
に応じた電圧が現われる。
トランジスタQ9のコレクタ出力はコンプリメ
ンタリプツシユプル回路を形成するトランジスタ
Q1，Q2およびトランジスタQ3，Q4にそれぞれ供
給され電流増幅される。トランジスタQ1，Q2に
はトランジスタQ12，Q13がそれぞれダーリント
ン接続され、該トランジスタQ12，Q13のエミツ
タ抵抗R12，Q13の中点からは負荷Rlに電力が供
給されるようになつている。また、トランジスタ
Q3，Q4にはトランジスタQ14，Q15がそれぞれダ
ーリントン接続され、該トランジスタQ14，Q15
のエミツタ抵抗R14，R15の中点からは前記トラ
ンジスタQ12，Q13の出力と共通に負荷Rlに電力
が供給されるようになつている。
ンタリプツシユプル回路を形成するトランジスタ
Q1，Q2およびトランジスタQ3，Q4にそれぞれ供
給され電流増幅される。トランジスタQ1，Q2に
はトランジスタQ12，Q13がそれぞれダーリント
ン接続され、該トランジスタQ12，Q13のエミツ
タ抵抗R12，Q13の中点からは負荷Rlに電力が供
給されるようになつている。また、トランジスタ
Q3，Q4にはトランジスタQ14，Q15がそれぞれダ
ーリントン接続され、該トランジスタQ14，Q15
のエミツタ抵抗R14，R15の中点からは前記トラ
ンジスタQ12，Q13の出力と共通に負荷Rlに電力
が供給されるようになつている。
前記トランジスタQ9，Q11のコレクタ間にはバ
イアス回路１２として定電圧回路２３，２４，２
５が直列に介挿されている。定電圧回路２３，２
５はバリスタダイオードで構成されておりそれぞ
れの両端間の電圧はVDに設定されている。また
定電圧回路２４はトランジスタQ16のコレクタ・
ベース間、ベース・エミツタ間に抵抗R31，R32
を接続して構成され、両端間の電圧はVEに設定
されている。これらの定電圧回路２３，２４，２
５の組合せによりトランジスタQ1，Q2のベース
間バイアス電圧はVE＋2VDに設定され、また、ト
ランジスタQ3，Q4のベース間バイアス電圧は−
VEに設定されている。これにより、第４図の回
路からは第３図の回路と同様にリニアな特性を有
する電流I0が負荷に供給される。
イアス回路１２として定電圧回路２３，２４，２
５が直列に介挿されている。定電圧回路２３，２
５はバリスタダイオードで構成されておりそれぞ
れの両端間の電圧はVDに設定されている。また
定電圧回路２４はトランジスタQ16のコレクタ・
ベース間、ベース・エミツタ間に抵抗R31，R32
を接続して構成され、両端間の電圧はVEに設定
されている。これらの定電圧回路２３，２４，２
５の組合せによりトランジスタQ1，Q2のベース
間バイアス電圧はVE＋2VDに設定され、また、ト
ランジスタQ3，Q4のベース間バイアス電圧は−
VEに設定されている。これにより、第４図の回
路からは第３図の回路と同様にリニアな特性を有
する電流I0が負荷に供給される。
第６図は第３図におけるバイアス回路１２の変
更例である。
更例である。
第６図においてバイアス回路１２′は直流電源
３０，３１，３２の組合せで構成されている。す
なわち、トランジスタQ1，Q2のベース間には直
流電源３１の電圧VAが加えられている。また、
トランジスタQ3，Q4のベース間には直流電源３
１の電圧VAから直流電源３０，３２の電圧VB，
VBを引いた電圧が加えられている。第６図の回
路が第４図の特性を持つためには電圧VA，VBを
電圧VE，VDに対して次のような関係に設定すれ
ばよい。
３０，３１，３２の組合せで構成されている。す
なわち、トランジスタQ1，Q2のベース間には直
流電源３１の電圧VAが加えられている。また、
トランジスタQ3，Q4のベース間には直流電源３
１の電圧VAから直流電源３０，３２の電圧VB，
VBを引いた電圧が加えられている。第６図の回
路が第４図の特性を持つためには電圧VA，VBを
電圧VE，VDに対して次のような関係に設定すれ
ばよい。
VA＝VE＋2VD
VB＝−VD
尚、以上の実施例においてはバイポーラトラン
ジスタを用いたが電界効果トランジスタで構成し
てもよい。
ジスタを用いたが電界効果トランジスタで構成し
てもよい。
以上説明したように、この発明によれば、第１
のプツシユプル増幅回路をAB級以上にバイアス
設定すると共に第１の増幅素子がカツトオフする
とき第４の増幅素子をオンさせ第２の増幅素子が
カツトオフするとき第３の増幅素子をオンさせる
ように第２のプツシユプル増幅回路をバイアス設
定するように構成したので、大出力時においても
リニアな（すなわち低歪率の）出力電流特性が得
られる。この結果第１のプツシユプル増幅回路を
構成する第１，第２のトランジスタに対するバイ
アス電圧を小さくできるので高い効率を得ること
ができ、第１，第２のトランジスタ素子も最大コ
レクタ損失の小さいものが利用できる。また、第
２のプツシユプル増幅回路を構成する第３，第４
のトランジスタは小出力時はカツトオフしている
のでこれを設けたことによる損失は少ない。
のプツシユプル増幅回路をAB級以上にバイアス
設定すると共に第１の増幅素子がカツトオフする
とき第４の増幅素子をオンさせ第２の増幅素子が
カツトオフするとき第３の増幅素子をオンさせる
ように第２のプツシユプル増幅回路をバイアス設
定するように構成したので、大出力時においても
リニアな（すなわち低歪率の）出力電流特性が得
られる。この結果第１のプツシユプル増幅回路を
構成する第１，第２のトランジスタに対するバイ
アス電圧を小さくできるので高い効率を得ること
ができ、第１，第２のトランジスタ素子も最大コ
レクタ損失の小さいものが利用できる。また、第
２のプツシユプル増幅回路を構成する第３，第４
のトランジスタは小出力時はカツトオフしている
のでこれを設けたことによる損失は少ない。
第１図ａは従来におけるＡ級シングルエンデツ
ドプツシユプル増幅回路の一例を示す回路図、第
１図ｂは第１図ａの回路における電流特性を示す
グラフ、第２図は第１図ａの回路のバイアスを
AB級にした場合の電流特性を示すグラフ、第３
図はこの発明の一実施例を示す回路図、第４図は
第３図の回路における電流特性を示すグラフ、第
５図はこの発明を負帰還直結増幅回路に適用した
例を示す回路図、第６図は第３図におけるバイア
ス回路を変更したこの発明の他の実施例を示す回
路図である。 １２，１２′…バイアス回路、２３，２４，２
５…定電圧回路、Q1，Q2…第１のプツシユプル
増幅回路を構成する第１，第２のトランジスタ、
Q3，Q4…第２のプツシユプル増幅回路を構成す
る第３，第４のトランジスタ。
ドプツシユプル増幅回路の一例を示す回路図、第
１図ｂは第１図ａの回路における電流特性を示す
グラフ、第２図は第１図ａの回路のバイアスを
AB級にした場合の電流特性を示すグラフ、第３
図はこの発明の一実施例を示す回路図、第４図は
第３図の回路における電流特性を示すグラフ、第
５図はこの発明を負帰還直結増幅回路に適用した
例を示す回路図、第６図は第３図におけるバイア
ス回路を変更したこの発明の他の実施例を示す回
路図である。 １２，１２′…バイアス回路、２３，２４，２
５…定電圧回路、Q1，Q2…第１のプツシユプル
増幅回路を構成する第１，第２のトランジスタ、
Q3，Q4…第２のプツシユプル増幅回路を構成す
る第３，第４のトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 正負電源間に順次第１，第２の増幅素子をシ
ングルエンデツドプツシユプル接続してなる第１
のプツシユプル増幅回路と、 正負電源間に順次第３，第４の増幅素子をシン
グルエンデツドプツシユプル接続してなる第２の
プツシユプル増幅回路と、 これら第１，第２のプツシユプル増幅回路の出
力端が共通接続される出力端子と、 入力端子に印加される共通の入力信号にそれぞ
れ所定のバイアス電圧を付加して前記第１，第２
のプツシユプル増幅回路に供給するバイアス回路
とを有し、 このバイアス回路は前記第１のプツシユプル増
幅回路をAB級以上にバイアス設定すると共に前
記第１の増幅素子がカツトオフするとき前記第４
の増幅素子をオンさせ前記第２の増幅素子がカツ
トオフするとき前記第３の増幅素子をオンさせる
ように前記第２のプツシユプル増幅回路をバイア
ス設定するように構成されていることを特徴とす
る増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9342080A JPS5718107A (en) | 1980-07-09 | 1980-07-09 | Amplifying circuit |
| US06/279,253 US4422050A (en) | 1980-07-09 | 1981-07-01 | Single-ended push-pull amplifier with two complementary push-pull circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9342080A JPS5718107A (en) | 1980-07-09 | 1980-07-09 | Amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5718107A JPS5718107A (en) | 1982-01-29 |
| JPS6313571B2 true JPS6313571B2 (ja) | 1988-03-26 |
Family
ID=14081801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9342080A Granted JPS5718107A (en) | 1980-07-09 | 1980-07-09 | Amplifying circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4422050A (ja) |
| JP (1) | JPS5718107A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6463328A (en) * | 1987-09-02 | 1989-03-09 | Takaichi Yoshida | Method for scattering feed and scattering feed-packed body |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2758552B2 (ja) * | 1993-08-27 | 1998-05-28 | 浜松ホトニクス株式会社 | プッシュプル共振型スイッチング電源回路 |
| EP1350315A1 (en) * | 2000-12-18 | 2003-10-08 | Eugene Sergeyevich Aleshin | Power amplifier |
| US8036402B2 (en) | 2005-12-15 | 2011-10-11 | Harman International Industries, Incorporated | Distortion compensation |
| TWI323556B (en) * | 2006-07-28 | 2010-04-11 | Realtek Semiconductor Corp | Hybrid output stage circuit and related method thereof |
| CN101409532B (zh) * | 2007-10-12 | 2011-07-13 | 瑞昱半导体股份有限公司 | 混合式输出级电路与相关方法 |
| US20090115464A1 (en) * | 2007-11-05 | 2009-05-07 | Matsushita Electric Industrial Co., Ltd. | Multiple-branching configuration for output driver to achieve fast settling time |
| GB2512916A (en) * | 2013-04-11 | 2014-10-15 | Nujira Ltd | Output stage for class AB amplifier |
| US9787303B2 (en) * | 2015-12-03 | 2017-10-10 | General Electric Company | Driver circuit and switch driving method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3968450A (en) * | 1974-03-29 | 1976-07-06 | Sony Corporation | Transistor amplifier |
-
1980
- 1980-07-09 JP JP9342080A patent/JPS5718107A/ja active Granted
-
1981
- 1981-07-01 US US06/279,253 patent/US4422050A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6463328A (en) * | 1987-09-02 | 1989-03-09 | Takaichi Yoshida | Method for scattering feed and scattering feed-packed body |
Also Published As
| Publication number | Publication date |
|---|---|
| US4422050A (en) | 1983-12-20 |
| JPS5718107A (en) | 1982-01-29 |
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