JP2020184691A - 増幅装置 - Google Patents
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Abstract
【課題】利得と線形性とを両立しやすい増幅装置を提供すること。【解決手段】増幅装置1は、基板10に配置され、増幅器を構成するトランジスタT1と、増幅器に高周波信号を入力する入力端子RFinと、増幅器により増幅された高周波信号を出力する出力端子RFoutと、基板10に形成され、トランジスタT1のソースと接地との間に接続された第1インダクタL1と、基板10に形成され、トランジスタT1のゲートと入力端子との間に接続された第2インダクタL2と、を備える。基板10を平面視した場合に、第1インダクタL1と第2インダクタL2とが互いに重ならない。第1インダクタL1と第2インダクタL2とは、互いに磁界結合している。【選択図】図3
Description
本発明は増幅装置に関する。
従来、無線端末装置などの各種の通信装置において、無線周波数の送信信号を増幅する電力増幅モジュールが用いられている(例えば、特許文献1)。
特許文献1には、2つの増幅器がカスコード接続されて構成された増幅回路と、増幅器のゲートに直列に接続された第1インダクタ、および、増幅器のゲートとグランドとの間に接続されたインダクタを含む入力整合回路と、を備える低雑音増幅システムが開示されている(例えば、特許文献1の図41A)。
増幅器のソースには第2インダクタが接続されており、第1インダクタと第2インダクタとを磁界結合させることで負帰還をかけて、低雑音増幅システムの線形性を改善している。第1インダクタと第2インダクタとは、互いに重なるように(インターリーブしあうように)配置されている(例えば、特許文献1の図43)。
負帰還回路を構成するインダクタ同士を上記のように配置すると、インダクタ同士が強く磁界結合するため高い線形性を得られる一方、強い電界結合も生じるために、増幅器のゲート・ソース間に寄生キャパシタンスが発現して増幅回路の利得が大きく低下してしまう。そのため、近年利用される比較的高い周波数帯域での通信に求められる、利得と線形性との両立が困難である。
そこで、本発明は、利得と線形性とを両立しやすい増幅装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る増幅装置は、基板に配置され、増幅器を構成するトランジスタと、前記増幅器に高周波信号を入力する入力端子と、前記増幅器により増幅された前記高周波信号を出力する出力端子と、前記基板に形成され、前記トランジスタのソースと接地との間に接続された第1インダクタと、前記基板に形成され、前記トランジスタのゲートと前記入力端子との間に接続された第2インダクタと、を備え、前記基板を平面視した場合に、前記第1インダクタと前記第2インダクタとが互いに重ならない。
上述の増幅装置によれば、第1インダクタと第2インダクタとの間に、ある程度大きな磁界結合を設けた場合でも電界結合は大きくなりにくいので、トランジスタのゲート−ソース間に発生する寄生キャパシタンスが抑制される。これにより、トランジスタの等価的な遮断周波数が低下しにくくなるので、増幅器の利得の低下が小幅に抑えられると同時に、第1インダクタと第2インダクタとの磁界結合を介した負帰還により増幅器の線形性を向上できる。その結果、利得と線形性とを両立しやすい増幅装置が得られる。
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。
また、以下の実施の形態において「接続する」という記述は、2個以上の対象物または対象物の部分を、互いに、直接、もしくは1個以上の部品または回路要素を介して接続することを意味する。「磁界結合」および「電界結合」という記述は、磁界および電界がそれぞれ重要な働きをする電磁気的な結合を意味する。
また、本発明は、高周波信号の増幅器の、特に入力部の高周波的動作に主眼を置いたものであるため、冗長を避けるため、バイアス回路の説明や出力部の説明は省略している場合がある。
レイアウト図は発明の趣旨を伝える目的であるため、主要部以外を省略している場合がある。またレイアウト図間の縮尺は同一とは限らない。レイアウト図内における線路の太さの関係や比率は厳密を求めるものではない。
(実施の形態1)
実施の形態1に係る増幅装置について、インダクタ間の磁界結合によって形成される負帰還を有する増幅装置の例を挙げて説明する。
実施の形態1に係る増幅装置について、インダクタ間の磁界結合によって形成される負帰還を有する増幅装置の例を挙げて説明する。
図1は、実施の形態1に係る増幅装置の回路構成の一例を示す回路図である。図1に示されるように、増幅装置1は、トランジスタT1、T2、インダクタL1、L2、L3、キャパシタC1、C2、C3、C4、C5、C6、リアクタンス素子X1、および抵抗R1を備える。
トランジスタT1、T2は、一例として、カスコード増幅器を構成している。トランジスタT1は、カスコード増幅器の初段のトランジスタである。なお、増幅器は、カスコード増幅器には限られない。例えば、トランジスタT1が単独でソース接地型の増幅器を構成していてもよい。
トランジスタT1のソースと接地(図1において小さい三角形で示される)との間にインダクタL1が接続されている。インダクタL1を設けることで、負帰還をかけて安定性を向上し、同時に、トランジスタT1の入力インピーダンス整合も取りやすくできる。
トランジスタT1のゲートと入力端RFinとの間にインダクタL2が接続されている。インダクタL2を設けることで、他の回路素子とも併せて、トランジスタT1の入力インピーダンスを入出力用の特性インピーダンスに整合させることができる。
インダクタL1とインダクタL2とは、負帰還を形成するように磁界結合している。インダクタL1とインダクタL2とが磁界結合していることで、高利得の周波数において利得が抑えられ、一定周波数範囲にわたって利得が均一化するため、帯域内の利得リプルが抑圧される。また、負帰還により増幅の線形性が高まるため、3次入力インターセプトポイントIIP3が増大するなど、増幅歪が減少する。
また、インダクタL1とインダクタL2との磁界結合によって負帰還を形成するので、抵抗器などの損失素子が帰還路に含まれない。そのため、負帰還のない場合と比較して雑音指数(NF)の増大がなく、抵抗器による負帰還の場合と比較して雑音指数を低減できる。
インダクタL2と並列にキャパシタC1が接続されている。インダクタL2とキャパシタC1とは、共振回路20を構成している。共振回路20の共振周波数は、トランジスタT1、T2によって構成される増幅器の動作帯域の高域側の帯域外にある。
共振回路20においてインダクタL2とキャパシタC1とが並列共振することで、高周波側の帯域外の不要波を高インピーダンスで反射して、トランジスタT1への侵入を防ぐことができるので、帯域外(高域側)の減衰を増大させることができる。
共振回路20とトランジスタT1のゲートとの間に、トランジスタT1のゲートにおける直流阻止用のキャパシタC3が接続されている。
トランジスタT1のゲートと接地の間にインダクタL3が接続されている。インダクタL3と直列にキャパシタC2が接続されている。インダクタL3とキャパシタC2とは、共振回路30を構成している。共振回路30の共振周波数は、トランジスタT1、T2によって構成される増幅器の動作帯域の低域側の帯域外にある。
共振回路30においてインダクタL3とキャパシタC2とが直列共振することで、低周波側の帯域外の不要波を短絡で反射して、トランジスタT1への侵入を防ぐことができるので、帯域外(低域側)の減衰を増大させることができる。
トランジスタT2のソースはトランジスタT1のドレインに接続されている。トランジスタT2のゲートは第1バイアス端Bias1に接続されている。第1バイアス端Bias1と接地との間にキャパシタC4が接続されている。トランジスタT1のゲートは抵抗R1を介して第2バイアス端Bias2に接続されている。
トランジスタT2のドレインと出力端RFoutと間にトランジスタT2のドレインにおける直流阻止と整合用のキャパシタC5が接続されている。トランジスタT2のドレインと接地との間にトランジスタT2のドレインの整合用のリアクタンス素子X1が接続されている。リアクタンス素子X1と接地との間にキャパシタC6が接続されている。リアクタンス素子X1とキャパシタC6との接続点は第3バイアス端Bias3に接続されている。
上述のように構成された増幅装置1は、第1バイアス端Bias1、第2バイアス端Bias2、および第3バイアス端Bias3に所定のバイアスが供給されたとき、入力端RFinに供給されるRF信号を増幅し、増幅されたRF信号を出力端RFoutから出力する
なお、実施の形態1に係る増幅装置において、共振回路20、30は必須ではない。
なお、実施の形態1に係る増幅装置において、共振回路20、30は必須ではない。
図2は、実施の形態1に係る増幅装置の回路構成の他の一例を示す回路図である。図2に示されるように、増幅装置1aは、図1の増幅装置1と比べて、キャパシタC1、C2が削除される。増幅装置1aには、増幅装置1での共振回路20、30がない。
増幅装置1、1aの回路要素は、基板に形成または実装されている。
図3は、増幅装置1における主要な回路要素の配置の一例を示すレイアウト図である。図3では、基板10を平面視した場合に見られる回路要素の配置を、図1で用いた符号と同一の符号を付して示している。図1で示されたいくつかの回路要素は、図3では省略される。なお、増幅装置1aにおける主要な回路要素の配置は、キャパシタC1、C2が削除される点を除き、図3に示される増幅装置1aの主要な回路要素の配置と同一である。したがって、図3での説明の要部は、増幅装置1aについても成り立つ。
基板10は、例えば、セラミックス材料または樹脂材料からなる複数の基材層が積層された多層のプリント基板であってもよく、シリコンまたはガリウムヒ素などの半導体材料からなる半導体基板であってもよい。半導体基板は、半導体材料の下層に絶縁膜が形成されたSOI(シリコン オン インシュレータ)基板であってもよい。
インダクタL1、L2、L3は、基板10に形成された配線導体によって構成される。配線導体は、例えば、アルミニウム、銅、または銀を含有する金属材料、合金、または複数種の金属層の積層体で構成される。配線導体は、基板10がプリント基板の場合、プリント基板の内層または表層に形成された金属箔で構成されてもよく、基板10が半導体基板の場合、半導体基板上に設けられる配線層に形成された金属膜で構成されてもよい。
キャパシタC1、C2、C3、C4、C5、C6(C4、C6は図3には示さず)、トランジスタT1、T2、およびリアクタンス素子X1(図3には示さず)は、基板10に形成された所定の構造体で構成されてもよく、基板10とは別体の部品で構成され基板10に実装されてもよい。
接地電極GNDは、基板10の表層に形成された外部接続用の電極であり、図1の接地に対応する。
図3の例では、インダクタL1、L2、L3は、一定方向に1回以上周回し続ける形状の配線導体で構成されるスパイラルインダクタである。スパイラルインダクタを構成する配線導体の周回時の軌跡の形状は、直径を連続または断続的に変える円状であってもよいし、辺長を連続または断続的に変える多角形状であってもよい。配線導体の幅または隣接する配線導体間のギャップを連続的または角毎や周毎などで断続的に変えてもよい。
基板10を平面視した場合に、インダクタL1、L2は互いに重ならない。同様に、基板10を平面視した場合に、インダクタL1、L3は互いに重ならず、インダクタL2、L3は互いに重ならない。
ここで、「2つのインダクタが互いに重ならない」という記述は、基板10を平面視した場合に、一方のインダクタを構成する配線導体のうち最外周に位置する配線導体で囲まれた領域内に、他方のインダクタを構成する配線導体が存在しないことを意味する。「2つのインダクタが互いに重ならない」という記述は、「2つのインダクタが互いの側方に配置されている」と言い換えることができる。
インダクタL1、L2の最外周の配線導体同士の距離は、インダクタL1、L2同士が所望の負帰還を形成するために適した大きさで磁界結合するように設計される(図3の点線円11)。インダクタL1、L2を互いに重ならないように配置するので、インダクタL1、L2同士を近接させて、インダクタL1、L2間にある程度大きな磁界結合を設けた場合でも、電界結合が大きくなりにくい。
このように構成された増幅装置1、1aの効果について、比較例に係る増幅装置との対比に基づいて説明する。
図4は、比較例に係る増幅装置の回路構成の一例を示す回路図である。図4に示されるように、増幅装置9は、図1の増幅装置1と比べて、インダクタL3に代えてインダクタL4を有し、キャパシタC3の配置が変更され、かつキャパシタC1が省略される点で相違する。
インダクタL4は、トランジスタT1のゲートと入力端RFinとの間に、インダクタL2と直列に接続される。キャパシタC3は、入力端RFinとインダクタL4との間に接続される。増幅装置9には、増幅装置1での共振回路20、30がない。
図5は、増幅装置9のインダクタL1、L2の配置の一例を示すレイアウト図である。図5の例では、増幅装置9のインダクタL1、L2は、特許文献1に開示される低雑音増幅システムでの第1インダクタと第2インダクタとの配置に倣い、互いに重なるように配置されている。
上述した増幅装置1、1a、および9に基づいて次の4種類の増幅装置(実施例1、2および比較例1、2)を設定し、増幅装置ごとに利得の周波数特性を求めた。
実施例1:増幅装置1の回路構成(図1)を有し、インダクタL1、L2が互いに重ならないように配置されている(図3)増幅装置。
実施例2:増幅装置1aの回路構成(図2)を有し、インダクタL1、L2が互いに重ならないように配置されている(図3)増幅装置。
比較例1:増幅装置9の回路構成(図4)を有し、インダクタL1、L2が互いに重なって配置されている(図5)増幅装置。
比較例2:比較例1の増幅装置において、インダクタL1、L2が互いに磁界結合していないとした増幅装置。
図6は、実施例1、2および比較例1、2の増幅装置の利得の一例を表すグラフである。
図6に示されるように、比較例2では、比較例1、実施例1、2と比べて、より大きな利得が得られるが、線形性(例えば、3次入力インターセプトポイントIIP3の値)については比較例1、実施例1、2に劣ることが確かめられている(図示せず)。線形性を改善するために、比較例1、実施例1、2では、インダクタL1、L2間の磁界結合による負帰還が設けられる。負帰還を設けることにより、利得が一定程度低下するとともに、線形性が改善される。
比較例1では、実施例1、2と比べて、比較例2からの利得の低下量がより大きい。これは、次の理由によるものと考えられる。
インダクタL1、L2間の磁界結合による負帰還を設ける際、インダクタL1、L2間に発生する電界結合によって、トランジスタT1のゲート−ソース間に寄生キャパシタンスCPが生じることで、トランジスタT1の等価的な遮断周波数が低下する。
寄生キャパシタンスCPがある場合のトランジスタT1の等価的な遮断周波数fT’は、(式1)で表される。
ここで、fTはトランジスタT1の元の(つまり、寄生キャパシタンスCPがない場合の)遮断周波数である。CGSはトランジスタT1のゲート−ソース間キャパシタンスであり、CGDはトランジスタT1のゲート−ドレイン間キャパシタンスである。
(式1)から、寄生キャパシタンスCPが大きいほど、等価的な遮断周波数fT’は元の遮断周波数fTより小さくなる。例えば、寄生キャパシタンスCPが、ゲート−ソース間キャパシタンスCGSとゲート−ドレイン間キャパシタンスCGDとの和と同程度の場合でさえ、等価的な遮断周波数fT’は元の遮断周波数fTの1/2程度にまで下がってしまう。その結果、負帰還に活用すべき余剰の利得も大幅に減じてしまう。
比較例1では、インダクタL1、L2が互いに重なって配置されているので、実施例1、2と比べて、インダクタL1、L2間に大きな電界結合が生じやすい。そのため、実施例1、2と比べてより大きな寄生キャパシタンスCPが生じることで、等価的な遮断周波数fT’が低下し、利得がより大幅に低下したと考えられる。
また、寄生キャパシタンスCPがある場合に、ノイズマッチとゲインマッチとを両立するためにインダクタL1に必要とされるインダクタンス値L1’は、(式2)で表される。
ここで、L1は、寄生キャパシタンスCPがない場合に、ノイズマッチとゲインマッチとを両立するためにインダクタL1に必要とされる元のインダクタンス値である。
(式2)から、寄生キャパシタンスCPが大きいほど、インダクタL1に必要とされるインダクタンス値L1’は元のインダクタンス値L1より大きくなる。例えば、寄生キャパシタンスCPが、ゲート−ソース間キャパシタンスCGSとゲート−ドレイン間キャパシタンスCGDとの和と同程度の場合でさえ、インダクタL1に必要とされるインダクタンス値L1’は元のインダクタンス値L1の2倍程度にまで増えてしまう。その結果、インダクタL1が大型化してしまう。インダクタL1が大型化することで、不要の寄生キャパシタンスCPがさらに増大する懸念もある。
そこで、実施例1、2では、インダクタL1、L2が互いに重ならないように配置される。言い換えれば、インダクタL1、L2が互いの側方に配置される。
これにより、インダクタL1、L2間にある程度大きな磁界結合を設けた場合でも、インダクタL1、L2間の電界結合が大きくなりにくいので、トランジスタT1のゲート−ソース間に発生する寄生キャパシタンスCPが抑制される。その結果、等価的な遮断周波数fT’が低下しにくくなり、利得の低下が小幅に抑えられる。利得の低下が抑制された分を負帰還に充当し、さらなる線形性の向上を図ることができる。
図6に示されるように、増幅器の動作帯域内において、実施例1、2での利得はいずれも比較例1での利得より大きい。つまり、図6から、実施例1、2での利得の比較例2からの利得の低下は、比較例1での利得の比較例2からの低下と比べて、小幅に抑えられていることが確認できる。
特に、実施例1では、共振回路20、30により、増幅器の動作帯域外での大きな減衰(図6で増幅器の動作帯域外に見られるノッチ)を確保している。これにより、実施例1では、実施例2と比べて、利得の周波数選択性が向上する。
共振回路20、30は、増幅器の動作帯域外に増幅器の通過特性上の減衰極を形成することにより、動作帯域外の不要波を減衰させる。共振回路20、30は、インダクタL2、L3とキャパシタC1、C2というわずかな回路要素で構成されるので、増幅装置1の他の電気特性を大きく損なうことなく、動作帯域外での減衰の不足を解消することができる。
なお、インダクタL1、L3の最外周の配線導体同士の距離も、インダクタL1、L3同士が所望の負帰還を形成するために適した大きさで磁界結合するように設計される。インダクタL1、L3を互いに重ならないように配置するので、インダクタL1、L3同士を近接させて、インダクタL1、L3間にある程度大きな磁界結合を設けた場合でも、電界結合が大きくなりにくいので、トランジスタT1のゲート−ソース間に発生する寄生キャパシタンスCPが抑制される。その結果、等価的な遮断周波数fT’が低下しにくくなり、利得の低下が小幅に抑えられる。利得の低下が抑制された分を負帰還に充当し、さらなる線形性の向上を図ることができる。
以下、図3に示されるレイアウトの細部について補足する。
図3に示されるように、インダクタL1の内周端がトランジスタT1のソースに接続され、インダクタL1の外周端が接地に接続されていてもよい。
インダクタL1の外周端が接地に接続されることにより、インダクタL1の外周部分で発生する電界が小さくなるので、インダクタL1とインダクタL2との不要の電界結合による寄生キャパシタンスCPの発生が抑制される。
また、インダクタL2の内周端がトランジスタT1のゲートに接続され、インダクタL2の外周端が入力端RFinに接続されていてもよい。
インダクタL2の外周端が入力端RFinに接続されることにより、インダクタL2の外周部分で発生する電界が小さくなるので、インダクタL2とインダクタL1との不要の電界結合による寄生キャパシタンスCPの発生が抑制される。
また、インダクタL3の内周端がトランジスタT1のゲートに接続され、インダクタL3の外周端が接地に接続されていてもよい。
インダクタL3の外周端が接地に接続されることにより、インダクタL3の外周部分で発生する電界が小さくなるので、インダクタL3とインダクタL1との不要の電界結合による寄生キャパシタンスCPの発生が抑制される。
また、インダクタL1、L2、L3をスパイラルインダクタとすることで、集積回路装置への組み込みが容易になる。さらに、インダクタL1、L2、L3同士を略同一面に配置することで、投影面積の重なりを小さくすることができ、電界結合を減少させられ、増幅器の利得の確保や小型化に有利となる。
(実施の形態2)
実施の形態2に係る増幅装置について、インダクタ間の磁界結合によって形成される負帰還を有する増幅装置の例を挙げて説明する。
実施の形態2に係る増幅装置について、インダクタ間の磁界結合によって形成される負帰還を有する増幅装置の例を挙げて説明する。
図7は、実施の形態2に係る増幅装置の回路構成の一例を示す回路図である。図7に示されるように、増幅装置2は、図1の増幅装置1と比べて、キャパシタC1が削除される点で相違する。増幅装置2には、増幅装置1での共振回路20がない。
図8は、増幅装置2における主要な回路要素の配置の一例を示すレイアウト図である。図8では、基板10を平面視した場合に見られる回路要素の配置を、図7で用いた符号と同一の符号を付して示している。図7で示されたいくつかの回路要素は、図8では省略される。基板10および各種の回路要素の材料および構成は、図3での説明と同一のため、詳細な説明を省略する。
図8のレイアウトは、図3のレイアウトと比べて、インダクタL1の形状において相違する。増幅回路2でのインダクタL1は、線状の配線導体で構成される。配線導体の形状は、直線を主体とする形状であってもよいし、屈曲していてもよいが、一定方向に1回以上周回し続ける形状は除外される。図8の例では、インダクタL1は、屈曲のある線状の(スパイラル状ではない)配線導体で構成されている。
増幅装置2の回路構成(図7)およびレイアウトによっても、実施の形態1で増幅装置1(実施例1、2)について説明した効果と同等の効果が得られる。すなわち、増幅装置2においても、インダクタL1、L2が互いに重ならないように配置される。言い換えれば、インダクタL1、L2が互いの側方に配置される。
これにより、インダクタL1、L2間にある程度大きな磁界結合を設けた場合でも、インダクタL1、L2間の電界結合が大きくなりにくいので、トランジスタT1のゲート−ソース間に発生する寄生キャパシタンスCPが抑制される。その結果、トランジスタT1の等価的な遮断周波数fT’が低下しにくくなり、利得の低下が小幅に抑えられる。利得の低下が抑制された分を負帰還に充当し、さらなる線形性の向上を図ることができる。
このように、増幅装置2によっても、増幅装置1と同様、利得と線形性とを両立しやすい増幅装置が得られる。
以下、図8に示されるレイアウトの細部について補足する。
インダクタL1は、トランジスタT1のソース側に位置する第1部分(図8での右側部分)と接地側に位置する第2部分(図8での左側部分)とを有している。インダクタL2は、インダクタL1の第1部分(図8での右側部分)と比べて、インダクタL1の第2部分(図8での左側部分)に近接して配置されている(図8の点線円12)。
インダクタL1の主面を、スパイラルインダクタであるインダクタL2の巻き面と平行とすることで、対向面の面積を最小とすることができ、不要の電界結合による不要の寄生キャパシタンスCPの発生を最小限にできる。
インダクタL1の接地側に位置する第2部分と、インダクタL2とが対向していてもよい。
これにより、接地側にあるために発生する電界が小さいインダクタL1の第2部分とインダクタL2とが対向するので、インダクタL2との不要の電界結合による寄生キャパシタンスCPの発生が抑制される。
また、インダクタL2の内周端がトランジスタT1のゲートに接続され、インダクタL2の外周端が入力端RFinに接続されていてもよい。
インダクタL2の外周端が接地に接続されることにより、インダクタL2の外周部分で発生する電界が小さくなるので、インダクタL1との不要の電界結合による寄生キャパシタンスCPの発生が抑制される。
(実施の形態3)
実施の形態3に係る増幅装置について、インダクタ間の磁界結合によって形成される負帰還を有する増幅装置の例を挙げて説明する。
実施の形態3に係る増幅装置について、インダクタ間の磁界結合によって形成される負帰還を有する増幅装置の例を挙げて説明する。
図9は、実施の形態3に係る増幅装置の回路構成の一例を示す回路図である。図9に示されるように、増幅装置3は、図1の増幅装置1と比べて、インダクタL2およびキャパシタC1が削除され、抵抗R1がインダクタL3とキャパシタC2との接続点と第2バイアス端Bias2との間に接続され、かつキャパシタC3の配置が変更される点で相違する。増幅装置3には、増幅装置1での共振回路20がない。
増幅装置3では、インダクタL1とインダクタL3とが、負帰還を形成するように磁界結合している。増幅装置3では、インダクタL1とインダクタL3との磁界結合による負帰還によって、増幅器の線形性が向上する。
図10は、増幅装置3における主要な回路要素の配置の一例を示すレイアウト図である。図10では、基板10を平面視した場合に見られる回路要素の配置を、図9で用いた符号と同一の符号を付して示している。図9で示されたいくつかの回路要素は、図10では省略される。基板10および各種の回路要素の材料および構成は、図3での説明と同一のため、詳細な説明を省略する。
図10の例では、基板10を平面視した場合に、インダクタL1、L3は互いに重ならない。言い換えれば、インダクタL1、L3は互いの側方に配置されている。
インダクタL1、L3の最外周の配線導体同士の距離は、インダクタL1、L3同士が所望の負帰還を形成するために適した大きさで磁界結合するように設計される(図10の点線円13)。インダクタL1、L3を互いに重ならないように配置するので、インダクタL1、L3同士を近接させて、インダクタL1、L3間にある程度大きな磁界結合を設けた場合でも、電界結合が大きくなりにくいので、トランジスタT1のゲート−ソース間に発生する寄生キャパシタンスCPが抑制される。その結果、等価的な遮断周波数fT’が低下しにくくなり、利得の低下が小幅に抑えられる。利得の低下が抑制された分を負帰還に充当し、さらなる線形性の向上を図ることができる。
このように、インダクタL2を備えない増幅装置3によっても、増幅装置1、2と同様、利得と線形性とを両立しやすい増幅装置が得られる。
以上、本発明の実施の形態に係る増幅装置について説明したが、本発明は、個々の実施の形態には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つ又は複数の態様の範囲内に含まれてもよい。
本発明は、増幅装置として、各種の通信装置に広く利用できる。
1、1a、2、3、9 増幅装置
10 基板
20、30 共振回路
BC バイアス回路
Bias1 第1バイアス端
Bias2 第2バイアス端
Bias3 第3バイアス端
C1、C2、C3、C4、C5、C6 キャパシタ
GND 接地電極
L1、L2、L3、L4 インダクタ
M 磁界結合
R1 抵抗
RFin 入力端
RFout 出力端
T1、T2 トランジスタ
X1 リアクタンス素子
10 基板
20、30 共振回路
BC バイアス回路
Bias1 第1バイアス端
Bias2 第2バイアス端
Bias3 第3バイアス端
C1、C2、C3、C4、C5、C6 キャパシタ
GND 接地電極
L1、L2、L3、L4 インダクタ
M 磁界結合
R1 抵抗
RFin 入力端
RFout 出力端
T1、T2 トランジスタ
X1 リアクタンス素子
Claims (13)
- 基板に配置され、増幅器を構成するトランジスタと、
前記増幅器に高周波信号を入力する入力端子と、
前記増幅器により増幅された前記高周波信号を出力する出力端子と、
前記基板に形成され、前記トランジスタのソースと接地との間に接続された第1インダクタと、
前記基板に形成され、前記トランジスタのゲートと前記入力端子との間に接続された第2インダクタと、を備え、
前記基板を平面視した場合に、前記第1インダクタと前記第2インダクタとが互いに重ならない、
増幅装置。 - 前記第1インダクタと前記第2インダクタとは、互いに磁界結合している、
請求項1に記載の増幅装置。 - 前記第1インダクタおよび前記第2インダクタのうちの少なくとも一方のインダクタは、スパイラル状のインダクタである、
請求項1または2に記載の増幅装置。 - 前記第1インダクタは、スパイラル状のインダクタであり、
前記第1インダクタの内周端が前記トランジスタのソースに接続され、前記第1インダクタの外周端が接地に接続されている、
請求項3に記載の増幅装置。 - 前記第2インダクタは、スパイラル状のインダクタであり、
前記第2インダクタの内周端がトランジスタのゲートに接続され、前記第2インダクタの外周端が前記入力端子に接続されている、
請求項3に記載の増幅装置。 - 前記基板に形成され、前記トランジスタのゲートと接地との間に接続された第3インダクタを、さらに備え、
前記基板を平面視した場合に、前記第1インダクタと前記第3インダクタとが互いに重ならない、
前記1から5のいずれか1項に記載の増幅装置。 - 前記第1インダクタと前記第3インダクタとは、互いに磁界結合している、
請求項6に記載の増幅装置。 - 前記第3インダクタは、スパイラル状のインダクタである、
請求項6または7に記載の増幅装置。 - 前記第3インダクタの内周端が前記トランジスタのゲートに接続され、前記第3インダクタの外周端が接地に接続されている、
請求項8に記載の増幅装置。 - 前記第2インダクタと並列に接続された第1キャパシタをさらに備える、
請求項1から9のいずれか1項に記載の増幅装置。 - 前記第2インダクタと前記第1キャパシタとで構成される共振回路の共振周波数が、前記トランジスタによって構成される前記増幅器の動作周波数帯域の高域側の外部にある、
請求項10に記載の増幅装置。 - 前記第3インダクタと直列に接続された第2キャパシタをさらに備える、
請求項1から11のいずれか1項に記載の増幅装置。 - 前記第3インダクタと前記第2キャパシタとで構成される共振回路の共振周波数が、前記トランジスタによって構成される前記増幅器の動作周波数帯域の低域側の外部にある、
請求項12に記載の増幅装置。
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