JP2022047019A

JP2022047019A - 高周波増幅回路

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Publication number: JP2022047019A
Application number: JP2020152714A
Authority: JP
Inventors: 敏樹瀬下; Toshiki Seshimo; 保彦栗山; Yasuhiko Kuriyama
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2020-09-11
Filing date: 2020-09-11
Publication date: 2022-03-24

Abstract

【課題】逆方向アイソレーションに優れた高周波増幅回路を提供する。【解決手段】実施形態の高周波増幅回路は、ゲートに入力信号が入力される第１トランジスタＦＥＴ１と、第１トランジスタのソースと接地電位端ＧＮＤとの間に接続された第１インダクタＬｓと、ゲートが交流的に接地された第２トランジスタＦＥＴ２と、第２トランジスタのドレインと電源電圧端VDD_LNAとの間に接続された第２インダクタＬｄと、第１トランジスタのドレインと第２トランジスタのソースとの間に接続された第３インダクタＬｘとを備える。第２インダクタＬｄと第３インダクタＬｘは磁気結合を有し、第２インダクタＬｄにおいて電源電圧端VDD_LNA側のノードに結合マークがあり、第３インダクタＬｘにおいて第１トランジスタＦＥＴ１のドレイン側のノードに結合マークがあるとした場合、第２インダクタＬｄと第３インダクタＬｘとの磁気結合係数は正である。【選択図】図２

Description

実施形態は、高周波増幅回路に関する。

無線装置等に用いられる高周波低雑音増幅器（ＬＮＡ：Low Noise Amplifier）は、ＳｉＧｅバイポーラプロセスを用いて製造されてきた。しかし、近年、ＳＯＩ（Silicon On Insulator）基板にＣＭＯＳプロセスを用いた製造に置き換えられつつある。高周波スイッチ電界効果トランジスタをＳＯＩ基板にＣＭＯＳプロセスで形成することで、高機能なＬＮＡを実現できるためである。

ＬＮＡにおける特性の１つとして、出力側から入力側への通過特性である逆方向アイソレーションがある。この逆方向アイソレーションに対して厳しい要求が出される場合がある。しかし、高い逆方向アイソレーションを実現することは容易ではない。

特許第５４３７５３４号明細書

逆方向アイソレーションに優れた高周波増幅回路を提供する。

実施形態の高周波増幅回路は、ゲートに入力信号が入力される第１トランジスタと、前記第１トランジスタのソースと基準電圧端との間に接続された第１インダクタと、ゲートが交流的に接地された第２トランジスタと、前記第２トランジスタのドレインと電源電圧端との間に接続された第２インダクタと、前記第１トランジスタのドレインと前記第２トランジスタのソースとの間に接続された第３インダクタとを具備する。前記第２インダクタと前記第３インダクタは磁気結合を有し、前記第２インダクタにおいて前記電源電圧端側のノードに結合マークがあり、前記第３インダクタにおいて前記第１トランジスタのドレイン側のノードに結合マークがあるとした場合、前記第２インダクタと前記第３インダクタとの磁気結合係数は正である。

図１は、第１実施形態の高周波増幅回路を含む無線装置の構成を示すブロック図である。図２は、第１実施形態の高周波増幅回路の構成を示す回路図である。図３は、第１実施形態の高周波増幅回路におけるＳパラメータを示す図である。図４は、比較例の高周波増幅回路におけるＳパラメータを示す図である。図５は、第１実施形態の高周波増幅回路におけるノイズ指数ＮＦを示す図である。図６は、比較例の高周波増幅回路におけるノイズ指数ＮＦを示す図である。図７は、第１実施形態の高周波増幅回路におけるＩＩＰ３を示す図である。図８は、比較例の高周波増幅回路におけるＩＩＰ３を示す図である。図９は、第２実施形態の高周波増幅回路の構成を示す回路図及びインダクタＬｄ及びＬｘのレイアウト図である。図１０は、第３実施形態の高周波増幅回路の構成を示す回路図である。図１１は、第３実施形態における歪補償回路の構成を示す回路図である。図１２は、第３実施形態における歪補償回路の他の構成を示す回路図である。図１３は、第３実施形態における歪補償回路の他の構成を示す回路図である。図１４は、第３実施形態の高周波増幅回路におけるＳパラメータを示す図である。図１５は、第３実施形態の高周波増幅回路におけるノイズ指数ＮＦを示す図である。図１６は、第３実施形態の高周波増幅回路におけるＩＩＰ３を示す図である。図１７は、第１実施形態、第３実施形態、及び比較例における各種特性の値を示す図である。図１８は、第１変形例の高周波増幅回路の構成を示す回路図である。図１９は、第２変形例の高周波増幅回路の構成を示す回路図である。図２０は、第３変形例の高周波増幅回路の構成を示す回路図である。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

１．第１実施形態
第１実施形態の高周波低雑音増幅器（以下、高周波増幅回路あるいはＬＮＡとも記す）は、例えば、携帯電話やスマートフォンなどの無線装置で用いられる。図１は、第１実施形態の高周波増幅回路を含む無線装置の構成を示すブロック図である。

図１に示すように、無線装置は、高周波増幅回路１、アンテナ２、アンテナスイッチ３、バンドパスフィルタ（ＢＰＦ：Band Pass Filter）４、無線周波数集積回路（ＲＦＩＣ：Radio frequency Integrated Circuit）５、パワーアンプ（ＰＡ：Power Amplifier）６、及びローパスフィルタ（ＬＰＦ：Low Pass Filter）７を備える。

アンテナ２は、高周波信号を送信あるいは受信する。アンテナスイッチ３は、高周波信号の送受信を切り替えるスイッチである。図１では、送信側と受信側がそれぞれ１系統の例を示しているが、送信側と受信側がそれぞれ、複数の周波数帯域の信号を送受信する複数系統を有していてもよい。

バンドパスフィルタ４は、所定の周波数帯域の信号を通過させ、それ以外の周波数帯域の信号をカットする。本実施形態の高周波増幅回路１は、バンドパスフィルタ４を通過した信号を増幅し、ＲＦＩＣ５に出力する。ＲＦＩＣ５は、高周波増幅回路１から受信した信号を処理し、例えば画像あるいは音声などとして出力する。

また、ＲＦＩＣ５は、所定の信号をパワーアンプ６に出力する。パワーアンプ６は、ＲＦＩＣ５から出力された信号を増幅し、ローパスフィルタ７に出力する。ローパスフィルタ７は、パワーアンプ６から出力された信号のうち、所定の周波数より高い周波数の信号を遮断し、所定の周波数より低い周波数の信号を通過させる。

図１に示すアンテナスイッチ３と高周波増幅回路１は、同一のＳＯＩ基板上に配置可能であり、ワンチップ化することができる。アンテナスイッチ３と高周波増幅回路１をＳＯＩ基板にてワンチップ化することにより、高周波信号の伝送損失を低減できると共に、消費電力の削減と小型化も可能となる。

１．１第１実施形態の構成
第１実施形態の高周波増幅回路１の回路構成について説明する。図２は、第１実施形態の高周波増幅回路１の構成を示す回路図である。

以下に、第１実施形態の高周波増幅回路１内の回路素子の接続関係を説明する。ｎ型ＭＯＳ電界効果トランジスタ（以下、第１トランジスタ）ＦＥＴ１のゲートには、キャパシタＣｘを介して入力端子ＬＮＡinが接続される。入力端子ＬＮＡinには、外付けのインダクタＬextを介して高周波の入力信号ＲＦinが入力される。また、第１トランジスタＦＥＴ１のゲートには、バイアス電圧生成回路１４から抵抗ＲＢ１を介してバイアス電圧ＶＢ１が供給される。第１トランジスタＦＥＴ１のソースは、インダクタＬｓを介して基準電圧端（例えば、接地電位端）ＧＮＤに接続される。

第１トランジスタＦＥＴ１のドレインは、インダクタＬｘを介してｎ型ＭＯＳ電界効果トランジスタ（以下、第２トランジスタ）ＦＥＴ２のソースに接続される。第２トランジスタＦＥＴ２のゲートには、バイアス電圧生成回路１４から抵抗ＲＢ２を介してバイアス電圧ＶＢ２が供給される。第２トランジスタＦＥＴ２のゲートと抵抗ＲＢ２との間のノードは、キャパシタＣＢ２を介して接地電位端ＧＮＤに接続される。第２トランジスタＦＥＴ２のドレインは、並列接続されたインダクタＬｄと抵抗Ｒｄを介して電源電圧端VDD_LNAに接続される。電源電圧端VDD_LNAは、例えば１．８Ｖである。インダクタＬｘとインダクタＬｄは、磁気結合を有している。

さらに、第２トランジスタＦＥＴ２のドレインは、キャパシタＣoutを介して出力端子ＬＮＡoutに接続される。

なおここでは、第１、第２トランジスタＦＥＴ１、ＦＥＴ２がｎ型ＭＯＳ電界効果トランジスタで構成される例を示すが、ｐ型ＭＯＳ電界効果トランジスタで構成することも可能である。ただし、第１、第２トランジスタＦＥＴ１、ＦＥＴ２をｎ型ＭＯＳ電界効果トランジスタで構成するほうが、ｐ型ＭＯＳ電界効果トランジスタで構成する場合より、電気的な特性がよい。

１．２第１実施形態の動作及び機能
以下に、第１実施形態の高周波増幅回路１の動作及び機能について説明する。図２に示すように、高周波増幅回路１は、カスコード接続の増幅回路１１と、入力整合回路１２と、出力整合回路１３と、バイアス電圧生成回路１４とを備える。

カスコード接続の増幅回路１１は、ソース接地の第１トランジスタＦＥＴ１と、インダクタＬｘを介して第１トランジスタＦＥＴ１に接続されたゲート接地の第２トランジスタＦＥＴ２とを有する。第１トランジスタＦＥＴ１のドレインは、インダクタＬｘを介して第２トランジスタＦＥＴ２のソースに接続される。

第１トランジスタＦＥＴ１のゲートには、抵抗ＲＢ１を介してバイアス電圧ＶＢ１が供給される。第１トランジスタＦＥＴ１のソースがインダクタＬｓを介して接地電位端ＧＮＤに接続されているため、第１トランジスタＦＥＴ１はソース接地の増幅器として機能する。

第２トランジスタＦＥＴ２のゲートには、抵抗ＲＢ２を介してバイアス電圧ＶＢ２が供給される。第２トランジスタＦＥＴ２のゲートは、キャパシタＣＢ２を介して接地電位端ＧＮＤに接続される。すなわち、第２トランジスタＦＥＴ２のゲートは、交流的に接地電位端ＧＮＤに接続されており、交流的に接地されている。キャパシタＣＢ２の容量と抵抗ＲＢ２の抵抗値はいずれも十分に大きいため、第２トランジスタＦＥＴ２はゲート接地の増幅器として機能する。

第１トランジスタＦＥＴ１は、入力端子ＬＮＡinに入力された入力信号ＲＦinを増幅する。第２トランジスタＦＥＴ２は、第１トランジスタＦＥＴ１で増幅された信号をさらに増幅して出力信号ＲＦoutを生成する。

なお、第１トランジスタＦＥＴ１と第２トランジスタＦＥＴ２は、ゲート幅は互いに異なるが、それ以外の回路定数は同一である。第２トランジスタＦＥＴ２のゲート幅Ｗｇ２は、第１トランジスタＦＥＴ１のゲート幅Ｗｇ１よりも大きい。第１トランジスタＦＥＴ１のゲート幅Ｗｇ１は、例えば２００μｍであり、第２トランジスタＦＥＴ２のゲート幅Ｗｇ２は例えば３００μｍである。

また、第１トランジスタＦＥＴ１と第２トランジスタＦＥＴ２は、ゲート幅以外の少なくとも一部の回路定数を互いに相違させてもよい。例えば、第２トランジスタＦＥＴ２のゲート酸化膜厚を、第１トランジスタＦＥＴ１のゲート酸化膜厚よりも厚くしてもよい。この場合、第２トランジスタＦＥＴ２の相互コンダクタンスｇｍが第１トランジスタＦＥＴ１のそれよりも低下するが、第２トランジスタＦＥＴ２のゲート幅を第１トランジスタＦＥＴ１のゲート幅よりも大きくすることで、第２トランジスタＦＥＴ２の相互コンダクタンスｇｍの低下を抑制できる。

入力整合回路１２は、インダクタＬｓ及びＬext、キャパシタＣｘ、及び入力端子ＬＮＡｉｎを有する。入力整合回路１２では、入力インピーダンスが５０オームになるように、インダクタＬｓ及びＬext、キャパシタＣｘの回路定数が構成される。

インダクタＬｓは、高周波増幅回路１における利得とノイズ指数ＮＦとの整合性を取る機能を有する。インダクタＬｓのインダクタンスを調整することにより、利得とノイズ指数ＮＦを適する値に設定する。インダクタＬｓのインダクタンスは、例えば０．５ｎＨである。

インダクタＬextは、高周波増幅回路１の外部に設けられる。すなわち、インダクタＬextは、ＳＯＩ基板に設けられず、ディスクリート部品などで外付けされる。また、キャパシタＣｘは、入力信号ＲＦinの直流成分をカットする機能も有する。

出力整合回路１３は、インダクタＬｄ及びＬｘ、キャパシタＣout、抵抗Ｒｄ、及び出力端子ＬＮＡoutを有する。出力整合回路１３では、出力インピーダンスが５０オームになるように、インダクタＬｄ及びＬｘ、キャパシタＣout、及び抵抗Ｒｄの回路定数が構成される。抵抗Ｒｄは、利得調整及び安定化のために設けられており、利得を可変にする場合、可変抵抗器が用いられる。

インダクタＬｄとインダクタＬｘは磁気結合を有する。インダクタＬｄにおいて電源電圧端VDD_LNA側のノードに結合マークがあり、インダクタＬｘにおいて第１トランジスタＦＥＴ１のドレイン側のノードに結合マークがあるとした場合、インダクタＬｄとインダクタＬｘとの磁気結合係数ｋは正（例えば、ｋは０．３以上）である。言い換えると、インダクタＬｄの電源電圧端VDD_LNAに接続された側に極性マークがあり、インダクタＬｘの第１トランジスタＦＥＴ１のドレインに接続された側に極性マークがあるとした場合、インダクタＬｄとインダクタＬｘとの磁気結合係数ｋは正である。インダクタＬｄとインダクタＬｘに結合マーク側から電流を流した場合、磁気結合係数ｋは正であるインダクタＬｄとインダクタＬｘとに同一方向の磁力線が発生する。インダクタＬｄのインダクタンスは、例えば１５ｎＨであり、インダクタＬｘのインダクタンスは例えば１ｎＨである。図２において、結合マークはインダクタＬｄの一端とインダクタＬｘの一端とに付したドットで表現される。

インダクタＬｄは、出力端子ＬＮＡoutから入りインダクタＬｘを通る信号を、減衰させる機能を有する。すなわち、出力側から入力側へ伝送される信号は、インダクタＬｘを通る際に、インダクタＬｄを流れる電流によって生じる磁力線により減衰する。

バイアス電圧生成回路１４は、第１及び第２トランジスタＦＥＴ１及びＦＥＴ２にそれぞれ供給されるバイアス電圧ＶＢ１及びＶＢ２を生成する。抵抗ＲＢ１及びＲＢ２は、入力信号ＲＦinがバイアス電圧生成回路１４に回り込むのを防止するために設けられている。バイアス電圧ＶＢ１は、例えば０．５Ｖであり、バイアス電圧ＶＢ２は例えば１．２Ｖである。

１．３第１実施形態の効果
第１実施形態によれば、逆方向アイソレーションに優れた高周波増幅回路を提供することができる。

以下に、比較例と対比しつつ、第１実施形態の効果について説明する。比較例は、図２に示した回路構成から、インダクタＬｘを削除した回路である。すなわち、比較例は、第１実施形態の高周波増幅回路１から、インダクタＬｄに対して磁気結合を有するインダクタＬｘを削除した構成を有する回路である。

第１実施形態の高周波増幅回路１と比較例に対して、本実施形態における重要指標であるＳパラメータ（Scattering parameters）、ノイズ指数ＮＦ、及びＩＩＰ３をシミュレーションにより算出した。

Ｓパラメータは、高周波回路における通過及び反射特性を表すパラメータであり、Ｓ１２は出力側から入力側への通過特性、Ｓ２２は出力側の反射特性、Ｓ１１は入力側の反射特性、Ｓ２１は入力側から出力側への通過特性をそれぞれ表す。ノイズ指数（ＮＦ：Noise figure）は、入力信号ＲＦinのＳ／Ｎと出力信号ＲＦoutのＳ／Ｎとの比である。ＩＩＰ３（Input 3rd-order Intercept Point）は、基本波出力の延長線と３次混変調波歪みの延長線との交点であり、ＩＩＰ３が大きいほど、３次混変調波歪みが少ないことを示す。

シミュレーションにおける回路素子の設定条件は以下の通りである。第１及び第２トランジスタＦＥＴ１及びＦＥＴ２に関し、ゲート酸化膜厚は２．５ｎｍ、ゲート長は０．１４μｍ、閾値電圧Ｖthは０．３Ｖにそれぞれ設定した。第１トランジスタＦＥＴ１のゲート幅Ｗg１は３００μｍに、第２トランジスタＦＥＴ２のゲート幅Ｗg２は４００μｍにそれぞれ設定した。さらに、インダクタＬｄのインダクタンスは１５ｎＨに、インダクタＬｘのインダクタンスは１ｎＨにそれぞれ設定した。

図３は、第１実施形態の高周波増幅回路１におけるＳパラメータを示し、図４は比較例の高周波増幅回路におけるＳパラメータを示す。図３及び図４の横軸は入力信号ＲＦinの周波数（ＧＨｚ）を表し、縦軸はＳパラメータ（ｄＢ）を表す。第１実施形態の高周波増幅回路１は、入力信号ＲＦinの周波数帯域８５９．０～９６０．０ＭＨｚにおいて使用することを念頭に置いて設計したものである。

第１実施形態では、図３に示すように、入力信号ＲＦinの周波数帯域８５９．０～９６０．０ＭＨｚにおけるＳパラメータＳ１２の最も悪い値は、－４８．２５８ｄＢである。比較例では、図４に示すように、ＳパラメータＳ１２の最も悪い値は、－３５．７４９ｄＢである。第１実施形態のＳパラメータＳ１２は、比較例に比べて１２．５ｄＢ程度良くなっている。したがって、第１実施形態の高周波増幅回路１における逆方向アイソレーションは、比較例よりも優れていることが判る。

また、第１実施形態におけるその他のＳパラメータも良好である。例えば、周波数帯域８５９．０～９６０．０ＭＨｚの中心周波数９１０．０ＭＨｚにおけるＳパラメータＳ１１、Ｓ２２は、－１６～－１８ｄＢであり、一般に要求される基準値（－１２ｄＢ以下）を確保している。

図５は、第１実施形態の高周波増幅回路１におけるノイズ指数ＮＦを示し、図６は比較例の高周波増幅回路におけるノイズ指数ＮＦを示す。図５及び図６の横軸は入力信号ＲＦinの周波数（ＧＨｚ）を表し、縦軸はノイズ指数ＮＦ（ｄＢ）を表す。

第１実施形態では、図５に示すように、入力信号ＲＦinの周波数帯域８５９．０～９６０．０ＭＨｚにおけるノイズ指数ＮＦは０．９６４～１．０１９ｄＢである。比較例では、図６に示すように、ノイズ指数ＮＦは０．９５１～０．９９９ｄＢである。第１実施形態と比較例のノイズ指数ＮＦの差は、０．０２０ｄＢ以下であり、誤差範囲内である。したがって、第１実施形態の高周波増幅回路１におけるノイズ指数ＮＦは、比較例と変わらないことが判る。

図７は、第１実施形態の高周波増幅回路１におけるＩＩＰ３を示し、図８は比較例の高周波増幅回路におけるＩＩＰ３を示す。図７及び図８の横軸は入力信号電力Ｐin（ｄＢｍ）を表し、縦軸はＩＩＰ３（ｄＢｍ）を表す。

第１実施形態では、図７に示すように、入力信号電力Ｐinが十分に小さい領域（例えば、－５０ｄＢｍ）でのＩＩＰ３は－４ｄＢｍである。比較例では、図８に示すように、入力信号電力Ｐinが十分に小さい領域でのＩＩＰ３は０ｄＢｍである。ＩＩＰ３は、－６ｄＢｍ以上であれば問題がない。

第１実施形態では、第１トランジスタＦＥＴ１のドレインと第２トランジスタＦＥＴ２のソースとの間にインダクタＬｘが設けられ、第２トランジスタＦＥＴ２のドレインと電源電圧端VDD_LNA間に設けられたインダクタＬｄとインダクタＬｘとが磁気結合を構成している。これにより、ノイズ指数ＮＦを悪化させることなく、ＳパラメータＳ１２を改善することができる。詳述すると、第１実施形態の高周波増幅回路１では、ノイズ指数ＮＦ及びＳパラメータを悪化させることなく、出力端子ＬＮＡoutから入力端子ＬＮＡinへの通過特性を示す値を低下させることができる。すなわち、逆方向アイソレーションを向上させることができる。

２．第２実施形態
次に、第２実施形態の高周波増幅回路１Ａについて説明する。第２実施形態は、前記第１実施形態が備えるインダクタＬｄ及びＬｘのレイアウトの具体例を模式的に示す。第２実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成、動作、及び効果等は第１実施形態と同様である。

２．１第２実施形態の構成
図９は、第２実施形態の高周波増幅回路１Ａの構成を示す回路図、及びインダクタＬｄ及びＬｘのレイアウト図である。インダクタＬｄ及びＬｘは、ＳＯＩ基板の上方から見たレイアウトを示す。言い換えると、ＳＯＩ基板を構成する絶縁層と絶縁層上の半導体層とがあり、図９に示すインダクタＬｄ及びＬｘは、前記半導体層の上方から見た様子を表す。

インダクタＬｄ及びＬｘの各々は、ＳＯＩ基板に設けられたスパイラルインダクタである。すなわち、インダクタＬｄ及びＬｘの各々は、絶縁層上の半導体層上に形成された渦巻き状（または、螺旋状）の導電パターン（または、配線パターン）である。

図９に示すように、インダクタＬｄは矩形状の渦巻き状に形成される。インダクタＬｘは、インダクタＬｄの内側に設けられ、矩形状の渦巻き状に形成される。すなわち、インダクタＬｘは、インダクタＬｄの内周の内側領域に形成される。

詳述すると、ＳＯＩ基板の上方から見て、インダクタＬｄは、時計回りに内側に向かって渦巻き状に配置される。インダクタＬｄの最外周の一端は、第２トランジスタＦＥＴ２のドレインに接続され、インダクタＬｄの最内周の他端は、電源電圧端VDD_LNAに接続される。ＳＯＩ基板の上方から見て、インダクタＬｘは、時計回りに内側に向かって渦巻き状に配置される。インダクタＬｘの最外周の一端は、第２トランジスタＦＥＴ２のソースに接続され、インダクタＬｘの最内周の他端は、第１トランジスタＦＥＴ１のドレインに接続される。

例えば、インダクタＬｄ及びＬｘの主なパラメータは以下の通りである。

インダクタＬｄ及びＬｘを構成する配線の幅は４μｍであり、配線間の距離は２μｍである。インダクタＬｄの最外周は一辺が１９４μｍの正方形であり、巻き数は７．２５である。インダクタＬｘの最外周は一辺が９０μｍの正方形であり、巻き数は３である。

このような形状のインダクタＬｄ及びＬｘを設けることにより、インダクタＬｄとインダクタＬｘとの磁気結合係数ｋを十分な値、例えば０．３以上に設定する。

また、インダクタＬｓは、ＳＯＩ基板に設けられたスパイラルインダクタである。すなわち、インダクタＬｓは、絶縁層上の半導体層上に形成された渦巻き状（または、螺旋状）の導電パターン（または、配線パターン）である。

２．２第２実施形態の効果
第２実施形態では、インダクタＬｄの内側にインダクタＬｘを設けることにより、チップ面積の増大を抑制しつつ、出力端子ＬＮＡoutから入力端子ＬＮＡinへの通過特性を示す値を低下させることができる。すなわち、逆方向アイソレーションを向上させることができる。

さらに、第２実施形態の高周波増幅回路１Ａは、第１トランジスタＦＥＴ１、第２トランジスタＦＥＴ２、及びインダクタＬｄ、Ｌｘ、ＬｓをＳＯＩ基板に設けることにより、信号伝達損失を低減できると共に、低消費電力化及び小型化を図ることができる。その他の効果は、前述した第１実施形態と同様である。

なお、第２実施形態の高周波増幅回路１Ａは、結合係数ｋが正となるように、インダクタＬｄ及びインダクタＬｘの渦巻きの回転方向を反転することや、インダクタＬｄ及びインダクタＬｘの最内周の一端と最外周の他端との接続関係を入れ替えることが可能である。つまり、第２実施形態の高周波増幅回路１Ａにおいて、インダクタＬｄ及びインダクタＬｘは、ＳＯＩ基板の上方から見て反時計回りの回転方向において、内側に向かって渦巻き状に配置されることが可能である。第２実施形態の高周波増幅回路１Ａにおいて、インダクタＬｄの最内周の一端は第２トランジスタＦＥＴ２のドレインに接続され、インダクタＬｄの最外周の他端は電源電圧端VDD_LNAに接続され、インダクタＬｘの最内周の一端は第２トランジスタＦＥＴ２のソースに接続され、インダクタＬｘの最外周の他端は第１トランジスタＦＥＴ１のドレインに接続されることが可能である。また、第２実施形態の高周波増幅回路１Ａは、インダクタＬｄはインダクタＬｘの内周の内側領域に形成されることが可能である。

３．第３実施形態
次に、第３実施形態の高周波増幅回路１Ｂについて説明する。前述したように、ＩＩＰ３に関しては第１実施形態よりも比較例のほうが優れていた。第３実施形態では、第１実施形態におけるＩＩＰ３を改善する例を説明する。第３実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成、動作、及び効果等は第１実施形態と同様である。

３．１第３実施形態の構成
第３実施形態の高周波増幅回路１Ｂの回路構成について説明する。図１０は、第３実施形態の高周波増幅回路１Ｂの構成を示す回路図である。

第３実施形態の高周波増幅回路１Ｂは、図２に示した第１実施形態の高周波増幅回路１において、第１トランジスタＦＥＴ１のドレインに歪補償回路１５が接続される点で第１実施形態の高周波増幅回路１と異なる。歪補償回路１５は、第１端子ｎ１、第２端子ｎ２、及び第３端子ｎ３を有する。第１端子ｎ１は電源電圧端VDD_LNAに接続され、第２端子ｎ２は第１トランジスタＦＥＴ１のドレインに接続され、第３端子ｎ３は接地電位端ＧＮＤに接続される。第３実施形態のその他の回路構成は、図２に示した回路構成と同様である。

上述では、図２に示した高周波増幅回路１に歪補償回路１５が追加される例を示したが、図９に示した第２実施形態の高周波増幅回路１Ａに歪補償回路１５が追加されてもよい。

次に、図１１を用いて歪補償回路１５の回路構成を説明する。図１１は、高周波増幅回路１Ｂ内の歪補償回路１５の構成を示す回路図である。歪補償回路１５は、ｎ型ＭＯＳ電界効果トランジスタ（以下、第３トランジスタ）ＦＥＴ３、抵抗Ｒ１、及びキャパシタＣ１を有する。第１端子ｎ１と第３端子ｎ３との間に、抵抗Ｒ１とダイオード接続された第３トランジスタＦＥＴ３が直列に接続される。言い換えると、第１端子ｎ１は、抵抗Ｒ１を介して第３トランジスタＦＥＴ３のゲート及びドレインに接続される。第３トランジスタＦＥＴ３のソースは、第３端子ｎ３に接続される。さらに、第２端子ｎ２は、抵抗Ｒ１と第３トランジスタＦＥＴ３との接続ノードに、キャパシタＣ１を介して接続される。

また、図１１に示した歪補償回路１５は、図１２あるいは図１３に示すような回路構成としてもよい。図１２に示す歪補償回路１５は、第１端子ｎ１と第３端子ｎ３との間に、ダイオード接続された第３トランジスタＦＥＴ３と抵抗Ｒ１とが直列に接続される。言い換えると、第１端子ｎ１は、第３トランジスタＦＥＴ３のゲート及びドレインに接続される。第３トランジスタＦＥＴ３のソースは、抵抗Ｒ１を介して第３端子ｎ３に接続される。さらに、第２端子ｎ２は、第３トランジスタＦＥＴ３と抵抗Ｒ１との接続ノードに、キャパシタＣ１を介して接続される。

図１３に示す歪補償回路１５は、第３トランジスタＦＥＴ３、ｎ型ＭＯＳ電界効果トランジスタ（以下、第４トランジスタ）ＦＥＴ４、抵抗Ｒ１及びＲ２、及びキャパシタＣ１及びＣ２を有する。第１端子ｎ１は、抵抗Ｒ１を介して第３トランジスタＦＥＴ３のゲート及びドレインに接続される。第３トランジスタＦＥＴ３のソースは、第３端子ｎ３に接続される。さらに、抵抗Ｒ１と第３トランジスタＦＥＴ３との接続ノードは、キャパシタＣ１を介して第２端子ｎ２に接続される。また、第１端子ｎ１は、第４トランジスタＦＥＴ４のゲート及びドレインに接続される。第４トランジスタＦＥＴ４のソースは、抵抗Ｒ２を介して第３端子ｎ３に接続される。さらに、第４トランジスタＦＥＴ４のソースは、キャパシタＣ２を介して第２端子ｎ２に接続される。

歪補償回路１５を備える高周波増幅回路１Ｂでは、抵抗Ｒ１（及びＲ２）、キャパシタＣ１（及びＣ２）、及び第３トランジスタＦＥＴ３（及び第４トランジスタＦＥＴ４）の回路定数を調整することにより、ＩＩＰ３を改善することができる。

３．２第３実施形態の効果
第３実施形態によれば、逆方向アイソレーションに優れた高周波増幅回路を提供することができる。

以下に、前述の比較例と対比しつつ、第３実施形態の効果について説明する。第３実施形態の高周波増幅回路１Ｂに対して、第１実施形態と同様に、Ｓパラメータ、ノイズ指数ＮＦ、及びＩＩＰ３をシミュレーションにより算出した。

図１４は、第３実施形態の高周波増幅回路１ＢにおけるＳパラメータを示す。図１４の横軸は入力信号ＲＦinの周波数（ＧＨｚ）を表し、縦軸はＳパラメータ（ｄＢ）を表す。

第３実施形態では、図１４に示すように、入力信号ＲＦinの周波数帯域８５９．０～９６０．０ＭＨｚにおけるＳパラメータＳ１２の最も悪い値は、－４８．４２０ｄＢである。図４に示した比較例では、ＳパラメータＳ１２の最も悪い値は、－３５．７４９ｄＢである。第３実施形態のＳパラメータＳ１２は、比較例に比べて１２．７ｄＢ程度良くなっている。したがって、第３実施形態の高周波増幅回路１Ｂにおける逆方向アイソレーションは、比較例よりも優れていることが判る。

また、第３実施形態におけるその他のＳパラメータも良好である。例えば、周波数帯域８５９．０～９６０．０ＭＨｚの中心周波数９１０．０ＭＨｚにおけるＳパラメータＳ１１、Ｓ２２は、－１６～－１８ｄＢであり、一般に要求される基準値（－１２ｄＢ以下）を確保している。

図１５は、第３実施形態の高周波増幅回路１Ｂにおけるノイズ指数ＮＦを示す。図１５の横軸は入力信号ＲＦinの周波数（ＧＨｚ）を表し、縦軸はノイズ指数ＮＦ（ｄＢ）を表す。

第３実施形態では、図１５に示すように、入力信号ＲＦinの周波数帯域８５９．０～９６０．０ＭＨｚにおけるノイズ指数ＮＦは０．９６８～１．０２４ｄＢである。第３実施形態と比較例のノイズ指数ＮＦの差は、０．０２５ｄＢ以下であり、誤差範囲内である。したがって、第３実施形態の高周波増幅回路１Ｂにおけるノイズ指数ＮＦは、比較例と変わらないことが判る。

図１６は、第３実施形態の高周波増幅回路１ＢにおけるＩＩＰ３を示す。図１６の横軸は入力信号電力Ｐin（ｄＢｍ）を表し、縦軸はＩＩＰ３（ｄＢｍ）を表す。

第３実施形態では、図１６に示すように、入力信号電力Ｐinが十分に小さい領域（例えば、－５０ｄＢｍ）でのＩＩＰ３は３．２ｄＢｍである。図８に示した比較例では、入力信号電力Ｐinが十分に小さい領域でのＩＩＰ３は０ｄＢｍである。したがって、第３実施形態の高周波増幅回路１ＢにおけるＩＩＰ３は、比較例のＩＩＰ３よりも３．２ｄＢ優れていることが判る。

第３実施形態では、第１トランジスタＦＥＴ１のドレインと第２トランジスタＦＥＴ２のソースとの間にインダクタＬｘを設け、第２トランジスタＦＥＴ２のドレインと電源電圧端VDD_LNAとの間に設けられたインダクタＬｄとインダクタＬｘとが磁気結合を構成している。さらに、第２トランジスタＦＥＴ２のドレインに歪補償回路１５を接続する。これにより、ノイズ指数ＮＦを悪化させることなく、ＳパラメータＳ１２及びＩＩＰ３を改善することができる。詳述すると、第３実施形態の高周波増幅回路１Ｂでは、ノイズ指数ＮＦ、Ｓパラメータ、及びＩＩＰ３を悪化させることなく、出力端子ＬＮＡoutから入力端子ＬＮＡinへの通過特性を示す値を低下させることができる。すなわち、逆方向アイソレーションを向上させることができる。

図１７に、第１実施形態、第３実施形態、及び比較例における各種特性（Ｓパラメータ、ノイズ指数ＮＦ、ＩＩＰ３、及びバイアス電流）の値を示す。各種特性の算出条件は、入力信号ＲＦinの周波数帯域が８５９．０～９６０．０ＭＨｚであり、電源電圧端VDD_LNAが１．２Ｖである。図１７から解るように、第１及び第３実施形態は、比較例に比べてＳパラメータＳ１２を改善することができる。第１実施形態は比較例に比べてＩＩＰ３が悪化するが、第３実施形態は比較例に比べてＩＩＰ３を改善することができる。

４．その他変形例等
前述した実施形態は、以下のような回路構成を有していてもよい。

図２に示した第１実施形態の高周波増幅回路１は、図１８に示すように、第１トランジスタＦＥＴ１のゲートとソースとが、キャパシタＣinを介して接続された回路構成としてもよい。

同様に、図９及び図１０に示した第２及び第３実施形態の高周波増幅回路１Ａ及び１Ｂは、図１９及び図２０にそれぞれ示すように、第１トランジスタＦＥＴ１のゲートとソースとが、キャパシタＣinを介して接続された回路構成としてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１，１Ａ，１Ｂ…高周波増幅回路、２…アンテナ、３…アンテナスイッチ、４…バンドパスフィルタ、５…無線周波数集積回路（ＲＦＩＣ）、６…パワーアンプ、７…ローパスフィルタ、１１…増幅回路、１２…入力整合回路、１３…出力整合回路、１４…バイアス電圧生成回路、１５…歪補償回路、Ｃ１…キャパシタ、Ｃ２…キャパシタ、ＣＢ２…キャパシタ、ＦＥＴ１…ｎ型ＭＯＳ電界効果トランジスタ、ＦＥＴ２…ｎ型ＭＯＳ電界効果トランジスタ、ＦＥＴ３…ｎ型ＭＯＳ電界効果トランジスタ、ＦＥＴ４…ｎ型ＭＯＳ電界効果トランジスタ、Ｒ１…抵抗、Ｒ２…抵抗、ＲＢ１…抵抗、ＲＢ２…抵抗、ＶＢ１…バイアス電圧、ＶＢ２…バイアス電圧。

Claims

ゲートに入力信号が入力される第１トランジスタと、
前記第１トランジスタのソースと基準電圧端との間に接続された第１インダクタと、
ゲートが交流的に接地された第２トランジスタと、
前記第２トランジスタのドレインと電源電圧端との間に接続された第２インダクタと、
前記第１トランジスタのドレインと前記第２トランジスタのソースとの間に接続された第３インダクタと、
を具備し、
前記第２インダクタと前記第３インダクタは磁気結合を有し、
前記第２インダクタにおいて前記電源電圧端側のノードに結合マークがあり、前記第３インダクタにおいて前記第１トランジスタのドレイン側のノードに結合マークがあるとした場合、前記第２インダクタと前記第３インダクタとの磁気結合係数は正である高周波増幅回路。
前記第２インダクタ及び前記第３インダクタは、ＳＯＩ(Silicon On Insulator)基板上に設けられた渦巻き状の導電パターンである請求項１に記載の高周波増幅回路。
前記第２インダクタはＳＯＩ(Silicon On Insulator)基板上に設けられた渦巻き状の第１導電パターンを含み、前記第３インダクタは前記ＳＯＩ基板上に設けられた渦巻き状の第２導電パターンを含み、
前記第１導電パターンと前記第２導電パターンとの一方は、前記第１導電パターンと前記第２導電パターンとの他方の内周の内側領域に配置されている請求項１に記載の高周波増幅回路。
前記第２インダクタの前記第１導電パターンは、前記ＳＯＩ基板の上方から見て第１の回転方向おいて内側に向かう渦巻き状に配置され、前記第１導電パターンの外周の一端は前記第２トランジスタのドレインに接続され、前記第１導電パターンの内周の他端は前記電源電圧端に接続され、
前記第３インダクタの前記第２導電パターンは、前記ＳＯＩ基板の上方から見て前記第１の回転方向において内側に向かう渦巻き状に配置され、前記第２導電パターンの外周の一端は前記第２トランジスタのソースに接続され、前記第２導電パターンの内周の他端は前記第１トランジスタのドレインに接続される請求項３に記載の高周波増幅回路。
前記電源電圧端に接続された第１端子、前記第１トランジスタのドレインに接続された第２端子、及び前記基準電圧端に接続された第３端子を有する歪補償回路をさらに具備する請求項１に記載の高周波増幅回路。
前記歪補償回路は、
一端が前記第１端子に接続された抵抗と、
ドレイン及びゲートが前記抵抗の他端に接続され、ソースが前記第３端子に接続された第３トランジスタと、
一端が前記第３トランジスタのドレインに接続され、他端が前記第２端子に接続されたキャパシタと、
を備える請求項５に記載の高周波増幅回路。
前記歪補償回路は、
ドレイン及びゲートが前記第１端子に接続された第３トランジスタと、
前記第３トランジスタのソースと前記第３端子との間に接続された抵抗と、
一端が前記第３トランジスタのソースに接続され、他端が前記第２端子に接続されたキャパシタと、
を備える請求項５に記載の高周波増幅回路。
前記第１トランジスタ、前記第２トランジスタ、前記第１インダクタ、前記第２インダクタ、及び前記第３インダクタは、ＳＯＩ(Silicon On Insulator)基板上に設けられている請求項１に記載の高周波増幅回路器。
前記第２インダクタの前記第１導電パターンは、前記ＳＯＩ基板の上方から見て第１の回転方向おいて内側に向かう渦巻き状に配置され、前記第１導電パターンの内周の一端は前記第２トランジスタのドレインに接続され、前記第１導電パターンの外周の他端は前記電源電圧端に接続され、
前記第３インダクタの前記第２導電パターンは、前記ＳＯＩ基板の上方から見て前記第１の回転方向において内側に向かう渦巻き状に配置され、前記第２導電パターンの内周の一端は前記第２トランジスタのソースに接続され、前記第２導電パターンの外周の他端は前記第１トランジスタのドレインに接続される請求項３に記載の高周波増幅回路。