JP2020005173A - 高周波増幅回路 - Google Patents

Abstract

【課題】複数の利得モードにて所望の性能を得ることができる。【解決手段】高周波増幅回路は、高周波入力信号を増幅するソース接地の第１トランジスタと、第１トランジスタで増幅された信号をさらに増幅して出力信号を生成するゲート接地の第２トランジスタと、第１トランジスタのソースと第１基準電位ノードとの間に接続される第１インダクタと、第２トランジスタのドレインと第２基準電位との間に接続される第２インダクタと、高周波入力信号が入力されるノードと、第１減衰器を接続するか否かを切り替える第１切替器と、入力信号経路と第１基準電位ノードとの間に第１抵抗を接続するか否かを切り替える第２切替器と、第２インダクタに並列接続される複数の第２抵抗の中から少なくとも一つを選択する第３切替器と、複数の第１キャパシタの中から少なくとも一つを選択する第４切替器と、を備える。【選択図】図１

Description

本発明の実施形態は、高周波増幅回路に関する。

近年、高周波低雑音増幅器（ＬＮＡ：Low Noise Amplifier）をＳｉＧｅバイポーラプロセス（以下、ＳｉＧｅプロセス）からＳＯＩ（Silicon On Insulator）ＣＭＯＳプロセス（以下、ＳＯＩプロセス）に置換する検討が進められている。ＳＯＩプロセスはＳｉＧｅプロセスよりも低コストであり、またＳＯＩプロセスで形成したＭＯＳトランジスタの寄生容量が小さいことから、高周波信号の電力損失が小さくなる。よって、ＳＯＩプロセスを用いれば、電気的特性を劣化させずに、高周波スイッチと高周波低雑音増幅器とを同一のＳＯＩ基板上に形成でき、ワンチップ化が可能となる。

ＬＮＡには、利得可変機能が要求されることが多い。無線通信規格にて、複数の利得モードの仕様が規定されている場合がある。より具体的には、各利得モードごとに、反射特性Ｓ１１，Ｓ２２、ノイズ指数ＮＦ、ＩＩＰ３（Input 3^rd-order Intercept Point）の許容範囲が定められている場合がある。利得が小さい利得モードほど、ＩＩＰ３を許容範囲内に収めるのは容易ではない。また、各利得モード間での通過位相偏差として例えば２０ｄｅｇを要求される場合もあるが、その要求を満たすのも容易ではない。

特表２０１６−５０４８９３号公報

本発明が解決しようとする課題は、複数の利得モードにて所望の性能を得ることができる高周波増幅回路及び半導体装置を提供するものである。

本実施形態によれば、高周波入力信号を増幅するソース接地の第１トランジスタと、第１トランジスタで増幅された信号をさらに増幅して出力信号を生成するゲート接地の第２トランジスタと、第１トランジスタのソースと第１基準電位ノードとの間に接続される第１インダクタと、第２トランジスタのドレインと第２基準電位との間に接続される第２インダクタと、高周波入力信号が入力されるノードと、第１減衰器を接続するか否かを切り替える第１切替器と、入力信号経路と第１基準電位ノードとの間に第１抵抗を接続するか否かを切り替える第２切替器と、第２インダクタに並列接続される複数の第２抵抗の中から少なくとも一つを選択する第３切替器と、複数の第１キャパシタの中から少なくとも一つを選択する第４切替器と、を備え、
前記第１切替器、前記第２切替器、前記第３切替器、及び前記第４切替器は、それぞれ利得が異なる複数の利得モードの中から選択される利得モードに応じた切替を行う、高周波増幅回路が提供される。

第１の実施形態によるＬＮＡ１を内蔵する無線装置２の概略構成を示すブロック図。 第１の実施形態によるＬＮＡ１の内部構成を示す回路図。 図２のバイアス電圧と第１〜第１０トランジスタスイッチのゲートに入力されるゲート信号の電圧値を示す図。 （ａ）は図２のＧ０モード時のＬＮＡのＳパラメータ、（ｂ）は図２のＧ０モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図２のＧ１モード時のＬＮＡのＳパラメータ、（ｂ）は図２のＧ１モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図２のＧ２モード時のＬＮＡのＳパラメータ、（ｂ）は図２のＧ２モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図２のＧ３モード時のＬＮＡのＳパラメータ、（ｂ）は図２のＧ３モード時のＬＮＡのノイズ指数ＮＦを示す図。 図２のＬＮＡの各利得モードでのＩＩＰ３を示す図。 Ｇ０〜Ｇ３モードでのシミュレーション結果を示す図。 第２の実施形態によるＬＮＡの回路図。 図１０の一変形例によるＬＮＡの回路図。 図１１のバイアス電圧と第１〜第１０トランジスタスイッチのゲートに入力されるゲート信号の電圧値を示す図。 （ａ）は図１１のＧ０モード時のＬＮＡのＳパラメータ、（ｂ）は図１１のＧ０モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図１１のＧ１モード時のＬＮＡのＳパラメータ、（ｂ）は図１１のＧ１モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図１１のＧ２モード時のＬＮＡのＳパラメータ、（ｂ）は図１１のＧ２モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図１１のＧ３モード時のＬＮＡのＳパラメータ、（ｂ）は図１１のＧ３モード時のＬＮＡのノイズ指数ＮＦを示す図。 図１１のＬＮＡのＧ０〜Ｇ３モードでのシミュレーション結果を示す図。 図１７に示す各利得モードでのＩＩＰ３をグラフ化した図。 図２のＬＮＡに、図１１と同様の回路構成の非線形補償回路を追加した回路図。 第３の実施形態によるＬＮＡの回路図。 図２０のＬＮＡに、図１１と同様の非線形補償回路を接続したＬＮＡの回路図。 図２１のバイアス電圧と第１〜第１０トランジスタスイッチのゲートに入力されるゲート信号の電圧値を示す図。 （ａ）は図２１のＧ０モード時のＬＮＡのＳパラメータ、（ｂ）は図２１のＧ０モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図２１のＧ１モード時のＬＮＡのＳパラメータ、（ｂ）は図２１のＧ１モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図２１のＧ２モード時のＬＮＡのＳパラメータ、（ｂ）は図２１のＧ２モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図２１のＧ３モード時のＬＮＡのＳパラメータ、（ｂ）は図２１のＧ３モード時のＬＮＡのノイズ指数ＮＦを示す図。 図２１のＬＮＡのＧ０〜Ｇ３モードでのシミュレーション結果を示す図。 図２７に示す各利得モードごとのＩＩＰ３をグラフ化した図。 第４の実施形態によるＬＮＡの回路図。 図２９のＬＮＡに図１１と同様の非線形補償回路を接続したＬＮＡ１の回路図。 図３０のバイアス電圧と第１〜第１０トランジスタスイッチのゲートに入力されるゲート信号の電圧値を示す図。 （ａ）は図３０のＧ０モード時のＬＮＡのＳパラメータ、（ｂ）は図３０のＧ０モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図３０のＧ１モード時のＬＮＡのＳパラメータ、（ｂ）は図３０のＧ１モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図３０のＧ２モード時のＬＮＡのＳパラメータ、（ｂ）は図３０のＧ２モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図３０のＧ３モード時のＬＮＡのＳパラメータ、（ｂ）は図３０のＧ３モード時のＬＮＡのノイズ指数ＮＦを示す図。 図３０のＬＮＡのＧ０〜Ｇ３モードでのシミュレーション結果を示す図。 図３６に示す各利得モードごとのＩＩＰ３をグラフ化した図。 第５の実施形態によるＬＮＡの回路図。 図３８のＬＮＡに図１１と同様の非線形補償回路を接続したＬＮＡの回路図。 図３９のバイアス電圧と第１〜第１０トランジスタスイッチのゲートに入力されるゲート信号の電圧値を示す図。 （ａ）は図４０のＧ０モード時のＬＮＡのＳパラメータ、（ｂ）は図４０のＧ０モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図４０のＧ１モード時のＬＮＡのＳパラメータ、（ｂ）は図４０のＧ１モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図４０のＧ２モード時のＬＮＡのＳパラメータ、（ｂ）は図４０のＧ２モード時のＬＮＡのノイズ指数ＮＦを示す図。 （ａ）は図４０のＧ３モード時のＬＮＡのＳパラメータ、（ｂ）は図４０のＧ３モード時のＬＮＡのノイズ指数ＮＦを示す図。 図３９のＬＮＡのＧ０〜Ｇ３モードでのシミュレーション結果を示す図。 図４５に示す各利得モードごとのＩＩＰ３をグラフ化した図。 キャリアアグリゲーションに対応した無線装置の概略構成を示すブロック図。

以下、図面を参照して実施の形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。また、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物から変更し誇張してある。

（第１の実施形態）
第１の実施形態による高周波増幅回路（以下、ＬＮＡ）は、携帯電話やスマートフォンなどの無線装置２で用いられる。図１は第１の実施形態によるＬＮＡ１を内蔵する無線装置２の概略構成を示すブロック図である。図１の無線装置２は、アンテナ３と、アンテナスイッチ４と、バンドパスフィルタ（ＢＰＦ）５と、ＬＮＡ１と、無線ＩＣ（ＲＦＩＣ）６と、パワーアンプ（ＰＡ）７と、ローパスフィルタ（ＬＰＦ）８とを備えている。

アンテナスイッチ４は、送受信を切り替えるスイッチである。図１では、送信側と受信側がそれぞれ１系統の例を示しているが、送信側と受信側がそれぞれ、複数の周波数帯域の信号を送受する複数系統を有していてもよい。図１のアンテナスイッチ４とＬＮＡ１は同一のＳＯＩ基板上に配置可能であり、ワンチップにすることができる。アンテナスイッチ４とＬＮＡ１をＳＯＩ基板上に配置することで、消費電力の削減と小型化も可能となる。

図２は第１の実施形態によるＬＮＡ１の内部構成を示す回路図である。図２のＬＮＡ１は、それぞれ利得が異なる４つの利得モードＧ０〜Ｇ３モードのいずれか一つを選択する機能を持っている。Ｇ０モードが最も利得が高く、Ｇ０→Ｇ１→Ｇ２→Ｇ３の順に利得が低くなる。

図２のＬＮＡ１は、高周波入力信号を増幅するソース接地の第１トランジスタＱ１と、第１トランジスタＱ１で増幅された信号をさらに増幅して出力信号を生成するゲート接地の第２トランジスタＱ２と、バイアス生成回路９と、第１インダクタＬsと、第２インダクタＬdと、第１減衰器１０と、第１切替器１１と、第１抵抗Ｒsh23と、第２切替器１２と、複数の第２抵抗Ｒd0，Ｒd1，Ｒd2と、第３切替器１３と、複数の第１キャパシタＣout0，Ｃout1，Ｃout2と、第４切替器１４と、第２減衰器１５と、第５切替器１６とを備えている。

図２の第１トランジスタＱ１と第２トランジスタＱ２はＮＭＯＳトランジスタであるが、ＰＭＯＳトランジスタにすることも設計上は可能である。ただし、電気的特性はＮＭＯＳトランジスタで構成した方が優れているため、以下では第１トランジスタＱ１と第２トランジスタＱ２をＮＭＯＳトランジスタで構成する例を説明する。

第１トランジスタＱ１のゲートには、入力信号経路が接続されている。この入力信号経路上には、入力端子ＲＦinと、第１減衰器１０と、第１切替器１１と、外付けインダクタ（第３インダクタ）Ｌextと、第１抵抗Ｒsh23とが接続されている。

第１切替器１１は、第１〜第３トランジスタスイッチＳＷ１〜ＳＷ３を有する。第１トランジスタスイッチＳＷ１は、入力端子ＲＦinと外付けインダクタＬextの一端であるノードｎ１との間に接続されている。第２トランジスタスイッチＳＷ２は、入力端子ＲＦinと第１減衰器１０の一端との間に接続されている。第３トランジスタスイッチＳＷ３は、第１減衰器１０の他端とノードｎ１との間に接続されている。第１トランジスタスイッチＳＷ１のゲートには、Ｇ３モード以外の利得モードのときにハイになるｘＧ３信号が入力されている。第１トランジスタスイッチＳＷ１は、Ｇ３モードでないときにオンし、Ｇ３モードのときにオフする。第２トランジスタスイッチＳＷ２と第３トランジスタスイッチＳＷ３のゲートには、Ｇ３モードのときにハイになるＧ３信号が入力されている。第２トランジスタスイッチＳＷ２と第３トランジスタスイッチＳＷ３は、Ｇ３モードのときにオンし、Ｇ０〜Ｇ２モードのときにオフする。

このように、Ｇ０〜Ｇ２モードのときは、第１減衰器１０の入出力が遮断されるため、高周波入力信号は、第１トランジスタスイッチＳＷ１により、第１減衰器１０をバイパスして、外付けインダクタＬextに入力される。第１減衰器１０は、図２のようなπ型構成でもよいし、Ｔ型構成でもよい。

外付けインダクタＬextは、インピーダンス整合のために設けられている。外付けインダクタＬextから入力端子ＲＦin側を見たインピーダンスは、５０Ωになるように設計される。なお、外付けインダクタＬextは、外付けではなく、ＳＯＩ基板上に形成することも可能であるが、広いパターン面積を必要とするため、現実的には外付けされる可能性が高い。そこで、本明細書では、外付けインダクタＬextと呼ぶ。図２のＬＮＡ１のうち、外付けインダクタＬext以外の回路部品は、ＳＯＩ基板上に配置可能である。実際には、ノードｎ１とｎ２にはパッドが設けられ、これらパッド間に外付けインダクタＬextを接続することになる。

第１トランジスタＱ１のソースと接地ノードの間には、第１インダクタＬsが接続されている。第１トランジスタＱ１のゲートには、抵抗ＲＢ１を介してバイアス電圧ＶＢ１が供給される。また、第１トランジスタＱ１のゲートと外付けインダクタＬextの他端側のノードｎ２との間の入力信号経路上には、キャパシタＣｘが接続されている。キャパシタＣxは、入力信号経路上の高周波入力信号のＤＣ成分をカットする。

ノードｎ２と接地ノードの間には、第１抵抗Ｒsh23と第２切替器１２とが直列接続されている。第２切替器１２は、第４トランジスタスイッチＳＷ４を有する。第４トランジスタスイッチＳＷ４のゲートには、Ｇ２モード又はＧ３モードのときにハイになるＧ２３信号が入力されている。よって、第４トランジスタスイッチＳＷ４は、Ｇ２モード又はＧ３モードのときにオンし、それ以外の利得モードではオフする。

第２切替器１２内の第４トランジスタスイッチＳＷ４がオンのときには、第１抵抗Ｒsh23はシャント抵抗として機能する。第４トランジスタスイッチＳＷ４がオフのときには、第１抵抗Ｒsh23は入力信号経路から遮断される。よって、Ｇ２モード又はＧ３モードの時は、第１抵抗Ｒsh23がシャント抵抗として機能して、高周波入力信号の利得を下げる作用を行う。Ｇ０モード又はＧ１モードの時は、第１抵抗Ｒsh23は高周波入力信号の利得を下げる作用を行わない。

また、第１トランジスタＱ１のゲートとソースとの間に、不図示のキャパシタＣinを接続してもよい。第１トランジスタＱ１のソースは、インダクタＬsを介して接地ノードに接続されているため、第１トランジスタＱ１はソース接地の増幅器として機能する。

外付けインダクタＬext、キャパシタＣx、Ｃin、第１インダクタＬsは、入力整合回路を構成している。入力整合回路内の各構成部品の素子値は、第１トランジスタＱ１の利得整合とノイズ整合を考慮に入れて設定される。

第２トランジスタＱ２のゲートには、抵抗ＲＢ２を介してバイアス電圧ＶＢ２が供給される。また、第２トランジスタＱ２のゲートと接地ノードとの間には、キャパシタＣＢ２が接続されている。キャパシタＣＢ２の容量と抵抗ＲＢ２の抵抗値はいずれも十分に大きいため、第２トランジスタＱ２はゲート接地の増幅器として機能する。

第２トランジスタＱ２のドレインと第１基準電位VDD_LNAとの間には、第２インダクタＬdと、複数の第２抵抗Ｒd0，Ｒd1，Ｒd2とが並列接続されており、また、複数の第２抵抗Ｒd0，Ｒd1，Ｒd2のうち少なくとも一つを選択する第３切替器１３が設けられている。第３切替器１３は、第５トランジスタスイッチＳＷ５と第６トランジスタスイッチＳＷ６とを有する。第５トランジスタスイッチＳＷ５は第２抵抗Ｒd1に直列接続されている。第６トランジスタスイッチＳＷ６は、第２抵抗Ｒd2に直列接続されている。第５トランジスタスイッチＳＷ５は、ゲート信号Ｇ１Ｒがハイのときにオンする。ゲート信号Ｇ１Ｒは、Ｇ１モードのときにハイになる。よって、第２抵抗Ｒd1は、Ｇ１モードのときに第２抵抗Ｒd0及び第２インダクタＬdに並列接続される。第６トランジスタスイッチＳＷ６は、ゲート信号Ｇ２３Ｒがハイのときにオンする。ゲート信号Ｇ２３Ｒは、Ｇ２モード又はＧ３モードのときにハイになる。よって、第２抵抗Ｒd2は、Ｇ２モード又はＧ３モードのときに第２抵抗Ｒd0及び第２インダクタＬdに並列接続される。

このように、Ｇ０モードでは、第２抵抗Ｒd0だけが第２インダクタＬdに並列接続される。Ｇ１モードでは、第２抵抗Ｒd0とＲd1が第２インダクタＬdに並列接続される。Ｇ２モード又はＧ３モードでは、第２抵抗Ｒd0とＲd2が第２インダクタＬdに並列接続される。

複数の第２抵抗Ｒd0，Ｒd1，Ｒd2の抵抗値は、Ｒd0＞Ｒd1＞Ｒd2である。よって、第２インダクタＬdに並列接続される第２抵抗の抵抗値は、Ｇ０のときに最大になり、次にＧ１のときに大きくなり、Ｇ２とＧ３のときに最小になる。第２抵抗の抵抗値が小さいほど、出力信号の利得を下げることができる。

第２トランジスタＱ２のドレインと出力端子ＲＦoutとの間には、複数の第１キャパシタＣout0，Ｃout1，Ｃout2が並列接続されており、また、複数の第１キャパシタＣout0，Ｃout1，Ｃout2のうち少なくとも一つを選択する第４切替器１４が設けられている。第４切替器１４は、第７トランジスタスイッチＳＷ７と第８トランジスタスイッチＳＷ８とを有する。第７トランジスタスイッチＳＷ７は、第１キャパシタＣout1に直列接続されている。第７トランジスタスイッチＳＷ７は、ゲート信号Ｇ１がハイのときにオンする。ゲート信号Ｇ１はＧ１モードのときにハイになる。よって、第１キャパシタＣout1は、Ｇ１モードのときに第１キャパシタＣout0に並列接続される。第８トランジスタスイッチＳＷ８は、第１キャパシタＣout2に直列接続されている。第８トランジスタスイッチＳＷ８は、ゲート信号Ｇ２３がハイのときにオンする。ゲート信号Ｇ２３はＧ２モード又はＧ３モードのときにハイになる。よって、第１キャパシタＣout2は、Ｇ２モード又はＧ３モードのときに第１キャパシタＣout0に並列接続される。

これにより、Ｇ０〜Ｇ３モードでの複数の第１キャパシタＣout0，Ｃout1，Ｃout2の容量は、Ｇ０モードが最小でＣout1、次にＧ１モードのＣout0＋Ｃout1、次にＧ２モードとＧ３モードのＣout0＋Ｃout2の順に大きくなる。複数の第１キャパシタの合成容量を調整することで各利得モードにおける出力整合を最適化することができる。

本実施形態によるＬＮＡ１は、ＳＯＩ基板上に形成されるため、第１インダクタＬsと第２インダクタＬdは、渦巻き状の配線パターンからなるスパイラルインダクタで形成される。一方、外付けインダクタＬextは、上述したようにインダクタンスが大きいことから、ＳＯＩ基板上には形成されず、ＬＮＡ１に外付けされる。

図１のＬＮＡ１では、第１キャパシタ素子Ｃout0と出力端子ＲＦoutとの間に、第２減衰器１５と第５切替器１６とを接続しているが、第２減衰器１５と第５切替器１６は、省略してもよい。第２減衰器１５は、第１減衰器１０と同様に、π型構成でもよいし、Ｔ型構成でもよい。

第５切替器１６は、第９トランジスタスイッチＳＷ９と第１０トランジスタスイッチＳＷ１０を有する。第９トランジスタスイッチＳＷ９は、第１キャパシタ素子Ｃoutの一端であるノードｎ３と出力端子ＲＦoutとの間に接続されている。第１０トランジスタスイッチＳＷ１０は、第２減衰器１５と接地ノードの間に接続されている。第９トランジスタスイッチＳＷ９は、ｘＧ３信号がハイのときにオンする。ｘＧ３信号は、Ｇ３モード以外のときにハイになる。よって、第９トランジスタスイッチＳＷ９は、Ｇ０〜Ｇ２モードのときにオンし、第２減衰器１５をバイパスさせる。第１０トランジスタスイッチＳＷ１０は、Ｇ３信号がハイのときにオンする。Ｇ３信号は、Ｇ３モードのときにハイになる。よって、第１０トランジスタスイッチＳＷ１０は、Ｇ３モードのときに出力信号経路と接地ノードとの間に第２減衰器１５を接続する。

バイアス生成回路９は、バイアス電圧ＶＢ１、ＶＢ２を生成する。抵抗ＲＢ１、ＲＢ２は、高周波入力信号がバイアス生成回路９に回り込むのを防止するために設けられている。バイアス電圧ＶＢ１は利得モードによって電圧値が異なる。具体的には、バイアス電圧ＶＢ１とＶＢ２は、Ｇ０モードとＧ１モードの時が最大値になり、Ｇ２モードのときの電圧値が次に大きく、Ｇ３モードのときの電圧値が最小になる。

図３は、各利得モードでの図１のバイアス電圧ＶＢ１、ＶＢ２と第１〜第１０トランジスタスイッチＳＷ１〜ＳＷ１０のゲートに入力されるゲート信号Ｇ１、Ｇ１Ｒ、Ｇ２３、Ｇ２３Ｒ、Ｇ３、ｘＧ３の電圧値を示す図である。

図３に示すように、Ｇ０モードでは、バイアス電圧ＶＢ１は最大のＶＢ１＿Ｇ０に、バイアス電圧ＶＢ２は最大のＶＢ２＿Ｇ０に設定される。また、ゲート信号Ｇ１は−２Ｖに、ゲート信号Ｇ１Ｒは０Ｖに、ゲート信号Ｇ２３は−２Ｖに、ゲート信号Ｇ２３Ｒは０Ｖに、ゲート信号Ｇ３は−２Ｖに、ゲート信号ｘＧ３は３Ｖに設定される。よって、第１トランジスタスイッチＳＷ１がオンして、第１減衰器１０はバイパスされる。バイパス抵抗である第１抵抗Ｒsh23は入力信号経路から遮断される。第２インダクタＬdには、第２抵抗Ｒd0のみが並列接続される。出力信号経路には、第１キャパシタＣout0のみが接続される。第２減衰器１５は出力信号経路から遮断される。これにより、Ｇ０モードでは、高周波入力信号が減衰されることなく、第１トランジスタＱ１のゲートに入力される。また、第２インダクタＬdに並列接続される第２抵抗は最大値になる。よって、Ｇ０モードでは、最大の利得が得られる。

なお、各トランジスタスイッチＳＷ１〜ＳＷ１０の閾値電圧は０Ｖである。各トランジスタスイッチＳＷ１〜ＳＷ１０をオフする場合に、ゲートに０Ｖを印加する場合と−２Ｖを印加する場合があるのは、本来的にはオフ時にゲートに−２Ｖを印加した方が、ボディに溜まったホールをゲートに吸い出すことができるため、望ましい。ただし、トランジスタスイッチのドレインが１．８Ｖの電源電圧に接続されている場合、ゲートが−２Ｖだと、ドレイン−ゲート間に３Ｖを超える電圧が印加され、耐圧をオーバーしてしまう。このため、ドレイン電圧に高い電圧が印加される場合は、ゲートを０Ｖに設定している。図１では、トランジスタスイッチがオフ時にゲートに０Ｖを印加する場合には、ゲート信号の末尾に「Ｒ」を付している。ゲート信号の末尾に「Ｒ」が付いていない場合は、オフ時に−２Ｖが印加される。

Ｇ１モードでは、図３に示すように、バイアス電圧ＶＢ１はＧ０モードに次いで大きな値ＶＢ１＿Ｇ１に、バイアス電圧ＶＢ２もＧ０モードに次いで大きな値ＶＢ２＿Ｇ１に設定される。また、ゲート信号Ｇ１は３Ｖに、ゲート信号Ｇ１Ｒは３Ｖに、ゲート信号Ｇ２３は−２Ｖに、ゲート信号Ｇ２３Ｒは０Ｖに、ゲート信号Ｇ３は−２Ｖに、ゲート信号ｘＧ３は３Ｖに設定される。よって、第１トランジスタスイッチＳＷ１がオンして、第１減衰器１０はバイパスされる。第１抵抗Ｒsh23は入力信号経路から遮断される。第２インダクタＬdには、第２抵抗Ｒd0とＲd1が並列接続される。出力信号経路には、第１キャパシタＣout0とＣout1が並列接続される。第２減衰器１５は出力信号経路から遮断される。これにより、Ｇ１モードでは、高周波入力信号が減衰されることなく、第１トランジスタＱ１のゲートに入力される。また、第２インダクタＬdに並列接続される第２抵抗はＧ０モードに次いで小さな値になる。よって、Ｇ１モードでは、Ｇ０モードに次いで大きな利得が得られる。

Ｇ２モードでは、図３に示すように、バイアス電圧ＶＢ１はＧ１モードに次いで大きな値ＶＢ１＿Ｇ２に、バイアス電圧ＶＢ２もＧ１モードに次いで大きな値ＶＢ２＿Ｇ２に設定される。また、ゲート信号Ｇ１は−２Ｖに、ゲート信号Ｇ１Ｒは０Ｖに、ゲート信号Ｇ２３は３Ｖに、ゲート信号Ｇ２３Ｒは３Ｖに、ゲート信号Ｇ３は−２Ｖに、ゲート信号ｘＧ３は３Ｖに設定される。よって、第１トランジスタスイッチＳＷ１がオンして、第１減衰器１０はバイパスされる。また、第４トランジスタスイッチＳＷ４がオンし、入力信号経路と接地ノードの間に第１抵抗Ｒsh23が接続される。第２インダクタＬdには、第２抵抗Ｒd0とＲd2が並列接続される。出力信号経路には、第１キャパシタＣout0とＣout2が並列接続される。第２減衰器１５は出力信号経路から遮断される。これにより、Ｇ２モードでは、高周波入力信号がRsh23により減衰され、第１トランジスタＱ１のゲートに入力される。また、第２インダクタＬdに並列接続される第２抵抗はＧ１モードに次いで小さな値になる。よって、Ｇ２モードでは、Ｇ１モードに次いで大きな利得が得られる。

Ｇ３モードでは、図３に示すように、バイアス電圧ＶＢ１は最小のＶＢ１＿Ｇ３に、バイアス電圧ＶＢ２も最小のＶＢ２＿Ｇ３に設定される。また、ゲート信号Ｇ１は−２Ｖに、ゲート信号Ｇ１Ｒは０Ｖに、ゲート信号Ｇ２３は３Ｖに、ゲート信号Ｇ２３Ｒは３Ｖに、ゲート信号Ｇ３は３Ｖに、ゲート信号ｘＧ３は−２Ｖに設定される。よって、第１トランジスタスイッチＳＷ１がオフして、第２及び第３トランジスタスイッチＳＷ３がオンし、高周波入力信号は第１減衰器１０で減衰された後、外付けインダクタＬextを通過する。また、第４トランジスタスイッチＳＷ４がオンし、入力信号経路と接地ノードの間に第１抵抗Ｒsh23が接続される。これにより、入力信号経路上の高周波入力信号はさらに減衰される。第２インダクタＬdには、第２抵抗Ｒd0とＲd2が並列接続される。出力信号経路には、第１キャパシタＣout0とＣout2が並列接続される。第９トランジスタスイッチＳＷ９がオフして、第１０トランジスタスイッチＳＷ１０がオンするため、出力信号経路と接地ノードの間に第２減衰器１５が接続され、出力信号が第２減衰器１５により減衰される。これにより、Ｇ３モードでは、出力信号の利得が最小になる。

図４（ａ）は図２のＧ０モード時のＬＮＡ１のＳパラメータを示す図である。図４（ａ）の横軸は周波数［ＧＨｚ］、縦軸はＳパラメータ値［ｄＢ］である。図４（ａ）の曲線ｃｂ１は入力側の反射特性Ｓ１１、曲線ｃｂ２は出力側の反射特性Ｓ２２、曲線ｃｂ３は入力側からの通過特性Ｓ２１、曲線ｃｂ４はＳ２１の位相を表している。

図４（ｂ）は図２のＧ０モード時のＬＮＡ１のノイズ指数ＮＦを示す図である。図４（ｂ）の横軸は周波数［ＧＨｚ］、縦軸はノイズ指数ＮＦである。

図４（ａ）と図４（ｂ）では、ＬＴＥ（Long Term Evolution）バンドの一つであるバンド４１の周波数帯域である２．４９６ＧＨｚ、２．５９３ＧＨｚ、２．６９０ＧＨｚに目印を付している。本実施形態によるＬＮＡ１は、バンド４１の周波数帯域で使用することを念頭に置いて設計したものであるが、図４（ａ）からわかるように、バンド４１の周波数帯域内のＳパラメータは良好である。例えば、帯域中心周波数２．５９３ＧＨｚの利得は、１８．０ｄＢであり、Ｓ１１とＳ２２も、一般に要求される基準値（−１２ｄＢ以下）を確保している。

図５（ａ）〜図７（ａ）は図２のＧ１〜Ｇ３モード時のＬＮＡ１のＳパラメータをそれぞれ示す図、図５（ｂ）〜図７（ｂ）は図２のＧ１〜Ｇ３モード時のＬＮＡ１のノイズ指数ＮＦをそれぞれ示す図である。これらの図から明らかなように、Ｇ０→Ｇ１→Ｇ２→Ｇ３の順に利得が下がっており、Ｇ０モードが約１８ｄＢ、Ｇ１モードが約１５ｄＢ、Ｇ２モードが約９ｄＢ、Ｇ３モードが約−３ｄＢになるように設計されている。

図８は図２のＬＮＡ１の各利得モードでのＩＩＰ３を示す図である。図８の横軸は入力信号電力Ｐin［ｄＢｍ］であり、縦軸はＩＩＰ３［ｄＢｍ］である。図８に示すように、Ｇ３→Ｇ２→Ｇ１→Ｇ０の順にＩＩＰ３は下がるが、一般的な要求値よりも十分に大きな値になっている。特に、Ｇ３モードでのＩＩＰ３は、一般的な要求値１２ｄＢｍよりも３．３ｄＢ大きな値になっている。

図９はＧ０〜Ｇ３モードでのシミュレーション結果を示す図である。図９は、各利得モードごとに、バイアス電流Idd_lna［ｍＡ］、Ｓ２１の帯域中心値［ｄＢ］、ノイズ指数ＮＦの帯域中心値［ｄＢ］、Ｓ１１のバンド４１内の最悪値［ｄＢ］、Ｓ２２のバンド４１内の最悪値［ｄＢ］、ＩＩＰ３の帯域中心値［ｄＢｍ］、Ｓ２１の位相［ｄｅｇ］を示している。

図９のＳ２１位相から、利得モード間の最大位相偏差［ｄｅｇ］は、１０．５７になる。この値は、一般的な要求値である２０［ｄｅｇ］に対して十分に余裕があることがわかる。

このように、第１の実施形態では、複数の利得モードを有するＬＮＡ１において、最小利得のＧ３モードが選択された場合には、入力信号経路をシャント抵抗Ｒsh23にて接地ノードに接続するため、ＩＩＰ３を改善することができる。

（第２の実施形態）
第２の実施形態は、シャント抵抗の回路構成が第１の実施形態とは異なるものである。

図１０は第２の実施形態によるＬＮＡ１の回路図である。図１０では、図２と共通する構成部材には同一符号を付しており、以下では相違点を中心に説明する。図２のＬＮＡ１は、Ｇ２モードとＧ３モードのときにシャント抵抗として機能する第１抵抗Ｒsh23を備えている。これに対して、図１０のＬＮＡ１は、Ｇ２モードのときにシャント抵抗として機能する第１抵抗Ｒsh2と、Ｇ３モードのときにシャント抵抗として機能する第１抵抗Ｒsh3と、第１抵抗Ｒsh3に並列に接続される第２キャパシタＣsh3とを備えている。

第１抵抗Ｒsh2には第１１トランジスタスイッチＳＷ１１が直列接続されており、第１抵抗Ｒsh3には第１２トランジスタスイッチＳＷ１２が直列接続されている。第１１トランジスタスイッチＳＷ１１はＧ２信号がハイのときにオンし、第１２トランジスタスイッチＳＷ１２はＧ３信号がハイのときにオンする。よって、Ｇ２モード時には、入力信号経路と接地ノードの間に第１抵抗Ｒsh2が接続される。Ｇ３モード時には、入力信号経路と接地ノードの間に第１抵抗Ｒsh3と第２キャパシタＣsh3が並列接続される。

本発明者が検証したところ、第１抵抗Ｒsh3に第２キャパシタＣsh3を並列接続することにより、Ｇ３モード時のＩＩＰ３がより大きくなることがわかった。このため、図１０のＬＮＡ１によれば、図１のＬＮＡ１よりも、Ｇ３モード時のＩＩＰ３をより大きくできる。

このように、図１０のＬＮＡ１では、Ｇ２モード専用のシャント抵抗Ｒsh2と、Ｇ３モード専用のシャント抵抗Ｒsh3及び第２キャパシタＣsh3とを有するため、Ｇ２モードとＧ３モードのときのＩＩＰ３をそれぞれ最適化することができる。

図１１は図１０の一変形例によるＬＮＡ１の回路図である。図１１のＬＮＡ１は、図１０のＬＮＡ１に非線形補償回路１７と第６切替器１８を追加したものである。図１１の非線形補償回路１７は、第１トランジスタＱ１と第２トランジスタＱ２の接続ノードに接続されている。すなわち、非線形補償回路１７は、第１トランジスタＱ１のドレインと、第２トランジスタＱ２のソースとに接続されている。

また、非線形補償回路１７には、第１基準電位VDD_LNAと接地ノードが接続されている。なお、非線形補償回路１７は、２つの基準電位間に接続されていればよいため、VDD_LNA以外の第３基準電位と、接地電位以外の第４基準電位との間に非線形補償回路１７を接続してもよい。

非線形補償回路１７は、第１トランジスタＱ１と第２トランジスタＱ２の接続ノードに接続されており、高周波入力信号に対する出力信号の非線形性を補償する。第６切替器１８は、高周波入力信号に対する出力信号経路から出力される出力信号の非線形性を補償する非線形補償回路１７を有効にするか否かを切り替える。

非線形補償回路１７は、第１整流回路１９と、第２整流回路２０と、抵抗Ｒ１Ａと、抵抗Ｒ１Ｂと、第３キャパシタＣ１Ａと、第４キャパシタＣ１Ｂとを有する。第６切替器１８は、第１３トランジスタスイッチＳＷ１３を有する。

第１整流回路１９と抵抗Ｒ１Ａは、第１基準電位VDD_LNAと第１３トランジスタスイッチＳＷ１３のドレインとの間に直列接続されている。抵抗Ｒ１Ｂと第２整流回路２０は、第１基準電位VDD_LNAと第１３トランジスタスイッチＳＷ１３のドレインとの間に直列接続されている。

第１整流回路１９と抵抗Ｒ１Ａの接続ノードは、第３キャパシタＣ１Ａを介して、第１トランジスタＱ１と第２トランジスタＱ２の接続ノードに接続されている。同様に、抵抗Ｒ１Ｂと第２整流回路２０の接続ノードは、第４キャパシタＣ１Ｂを介して、第１トランジスタＱ１と第２トランジスタＱ２の接続ノードに接続されている。

第１３トランジスタスイッチＳＷ１３は、Ｇ０１信号がハイのときにオンして、抵抗Ｒ１Ａの一端と第２整流回路２０の一端とを接地ノードに導通させる。よって、Ｇ０モードとＧ１モードのときに、非線形補償回路１７は高周波入力信号に対する出力信号の非線形性を補償し、Ｇ２モードとＧ３モードのときには、非線形補償回路１７は遮断される。

第１整流回路１９は、ダイオード接続された第３トランジスタＱ３を有する。第２整流回路２０は、ダイオード接続された第４トランジスタＱ４を有する。第３トランジスタＱ３のドレイン及びゲートには、第１基準電位VDD_LNAが接続され、第３トランジスタＱ３のソースには抵抗Ｒ１Ａの一端が接続されている。第４トランジスタＱ４のドレイン及びゲートの一端には抵抗Ｒ１Ｂの一端が接続され、第４トランジスタＱ４のソースには接地ノードが接続されている。

第３トランジスタＱ３と第４トランジスタＱ４の素子定数は同一である。ここで、素子定数とは、ゲート幅、ゲート長、閾値電圧、ゲート酸化膜厚など、トランジスタの電気的特性を決める各種パラメータを指す。また、抵抗Ｒ１ＡとＲ１Ｂの抵抗値は同一であり、第３キャパシタＣ１Ａと第４キャパシタＣ１Ｂの容量も同一である。

このように、非線形補償回路１７は、トランジスタと抵抗からなる直列回路を２つ設けて、これら直列回路におけるトランジスタと抵抗の接続順序を逆にしている。これにより、偶数次の相互変調歪を相殺できる。

また、本実施形態による非線形補償回路１７は、Ｇ０モードとＧ１モードでのＩＩＰ３ができるだけ大きくなるように、第３トランジスタＱ３と第４トランジスタＱ４の素子定数、抵抗Ｒ１ＡとＲ１Ｂの抵抗値、及び第３キャパシタＣ１Ａと第４キャパシタＣ１Ｂの容量の少なくとも一つを調整することができる。これにより、利得とノイズ指数をそれほど低下させずに、ＩＩＰ３を大きくできる。

図１２は、各利得モードでの図１１のＬＮＡ１のバイアス電圧ＶＢ１、ＶＢ２と第１〜第１０トランジスタスイッチＳＷ１〜ＳＷ１０のゲートに入力されるゲート信号Ｇ１、Ｇ１Ｒ、Ｇ２３、Ｇ２３Ｒ、Ｇ３、ｘＧ３の電圧値を示す図である。図１２は、図２と比べて、Ｇ０１信号についての論理が追加されている。Ｇ０１信号が入力される第１３トランジスタスイッチＳＷ１３は、Ｇ０モードとＧ１モードのときにオンする。

図１３（ａ）〜図１６（ａ）は、図１１のＧ０〜Ｇ３モード時のＬＮＡ１のＳパラメータをそれぞれ示す図、図１３（ｂ）〜図１６（ｂ）は図１１のＧ０〜Ｇ３モード時のＬＮＡ１のノイズ指数ＮＦをそれぞれ示す図である。

図１７は図１１のＬＮＡ１のＧ０〜Ｇ３モードでのシミュレーション結果を示す図である。図１７のＳ２１位相からわかるように、利得モード間の最大位相偏差［ｄｅｇ］は９．７６であり、図９よりも最大位相偏差が小さくなる。

図１８は図１７に示す各利得モードでのＩＩＰ３をグラフ化した図である。図１８の横軸は利得モード、縦軸はＩＩＰ３［ｄＢｍ］である。図示のように、非線形補償回路１７を設けたことで、Ｇ０モードとＧ１モードのＩＩＰ３が大きくなる。また、Ｇ３モード専用のシャント抵抗である第１抵抗Ｒsh3と、この第１抵抗Ｒsh3に並列接続された第２キャパシタＣsh3とを備えているため、Ｇ３モードでのＩＩＰ３がより大きくなる。

図１１のＬＮＡ１に設けた非線形補償回路１７は、図２のＬＮＡ１に追加してもよい。図１９は図２のＬＮＡ１に、図１１と同様の回路構成の非線形補償回路１７を追加した回路図である。図１９のＬＮＡ１によれば、図１１のＬＮＡ１と同様に、Ｇ０モードとＧ１モードでのＩＩＰ３をより大きくできる。

このように、第２の実施形態では、第１トランジスタＱ１のゲートに繋がる入力信号経路と接地ノードとの間に接続されるシャント抵抗である第１抵抗Ｒsh3に第２キャパシタＣsh3を並列接続するため、Ｇ３モード時のＩＩＰ３をより大きくすることができる。

また、第２の実施形態では、第１トランジスタＱ１と第２トランジスタＱ２の接続ノードに非線形補償回路１７を接続して、Ｇ０モードとＧ１モードのときに高周波入力信号に対する出力信号の非線形性を補償するため、Ｇ０モードとＧ１モードでのＩＩＰ３をより大きくできる。

（第３の実施形態）
第３の実施形態は、外付けインダクタＬextに並列に第５抵抗を接続するか否かを切り替えるものである。

図２０は第３の実施形態によるＬＮＡ１の回路図である。図２０のＬＮＡ１は、図１０のＬＮＡ１と共通する構成部材には同一符号を付しており、以下では相違点を中心に説明する。図２０のＬＮＡ１は、外付けインダクタＬextに並列に第５抵抗Ｒtを接続するか否かを切り替える第７切替器２１を備えている。第７切替器２１は、Ｇ３信号がハイのときに、第５抵抗Ｒtを外付けインダクタＬextに並列接続する第１４トランジスタスイッチＳＷ１４である。すなわち、Ｇ３モード時には、外付けインダクタＬextに第５抵抗Ｒtが並列接続され、Ｇ０〜Ｇ２モード時には、第５抵抗Ｒtは遮断されて外付けインダクタＬextのみとなる。

本発明者が検証したところ、Ｇ３モード時に、外付けインダクタＬextに第５抵抗Ｒtを並列接続することにより、入力インピーダンスが変化し、ＩＩＰ３がより大きくなることがわかった。、そのため、図２０の第７切替器２１は、Ｇ３モード時のみ、外付けインダクタＬextに第５抵抗Ｒtを並列接続している。

図２１は、図２０のＬＮＡ１に、図１１と同様の回路構成の非線形補償回路１７を接続したＬＮＡ１の回路図である。図２１の非線形補償回路１７は、Ｇ０〜Ｇ２モード時に、高周波入力信号に対する出力信号の非線形性を補償する。これにより、Ｇ０〜Ｇ２モード時にＩＩＰ３がより大きくなる。なお、図１１のＬＮＡ１内の非線形補償回路１７は、Ｇ０モードとＧ１モードのときのみ非線形性を補償していた。これは、Ｇ２モードでは補償効果があまり得られなかったためである。よって、図２１の非線形補償回路１７でも、図１１に合わせて、Ｇ０モードとＧ１モードのときのみ非線形性の補償を行ってもよい。あるいは、逆に、図１１の非線形補償回路１７において、Ｇ０〜Ｇ２モード時に非線形性の補償を行ってもよい。

図２２は、各利得モードでの図２１のＬＮＡ１のバイアス電圧ＶＢ１、ＶＢ２と第１〜第１０トランジスタスイッチＳＷ１〜ＳＷ１０のゲートに入力されるゲート信号Ｇ１、Ｇ１Ｒ、Ｇ２３、Ｇ２３Ｒ、Ｇ３、ｘＧ３の電圧値を示す図である。図２２の真理値表は、図１２からＧ０１信号を省略したものになっている。

図２３（ａ）〜図２６（ａ）は、図２１のＧ０〜Ｇ３モード時のＬＮＡ１のＳパラメータをそれぞれ示す図、図２３（ｂ）〜図２６（ｂ）は図２１のＧ０〜Ｇ３モード時のＬＮＡ１のノイズ指数ＮＦをそれぞれ示す図である。

図２７は図２１のＬＮＡ１のＧ０〜Ｇ３モードでのシミュレーション結果を示す図である。図２７のＳ２１位相からわかるように、利得モード間の最大位相偏差［ｄｅｇ］は１２．８であり、図１７の最大位相偏差よりは大きいが、実用上は問題ない値である。

図２８は図２７に示す各利得モードごとのＩＩＰ３をグラフ化した図である。図２８の横軸は利得モード、縦軸はＩＩＰ３［ｄＢｍ］である。Ｇ３モードの時のＩＩＰ３は１５．６ｄＢｍであり、図１７に示される２０．３ｄＢｍに対しては小さい。しかし、図２７の方がバイアス電流Idd_lnaが小さいことに留意されたい。すなわち第３の実施形態では、バイアス電流Idd_lnaが小さくても良好なＩＩＰ３が得られる。

このように、第３の実施形態では、Ｇ３モード時に外付けインダクタＬextに第５抵抗Ｒtを並列接続することにより、小さいバイアス電流Idd_lnaに対しても良好なＩＩＰ３を得ることができる。

（第４の実施形態）
第４の実施形態は、第１トランジスタＱ１のゲートと接地ノードとの間に、抵抗とキャパシタからなる直列回路を接続するか否かを切り替える回路（以下では、第１ＩＩＰ３改善回路と呼ぶ）を設けるものである。

図２９は第４の実施形態によるＬＮＡ１の回路図である。図２９のＬＮＡ１は、図２のＬＮＡ１に第１ＩＩＰ３改善回路２２を追加した回路構成になっている。第１ＩＩＰ３改善回路２２は、第１トランジスタＱ１のゲートと接地ノードの間に、第５キャパシタＣx3と第６抵抗Ｒb3とを直列接続した直列回路を設けるか否かを切り替える第８切替器２３を有する。

第８切替器２３は、Ｇ３信号がハイのときにオンする第１５トランジスタスイッチＳＷ１５である。この第１５トランジスタスイッチＳＷ１５がオンすると、第１トランジスタＱ１のゲートと接地ノードの間に、第５キャパシタＣx3と第６抵抗Ｒb3とが直列接続される。

Ｇ３モード時に、第１ＩＩＰ３改善回路２２の第５キャパシタＣx3の容量と第６抵抗Ｒb3の抵抗値を最適化することで、ＩＩＰ３をより大きくすることができる。

図３０は、図２９のＬＮＡ１に、図１１と同様の回路構成の非線形補償回路１７を接続したＬＮＡ１の回路図である。図３０の非線形補償回路１７は、Ｇ０〜Ｇ２モード時に、出力信号の非線形性を補償する。

このように、図２９のＬＮＡ１では、非線形補償回路１７にてＧ０〜Ｇ２モード時のＩＩＰ３をより高くでき、第１ＩＩＰ３改善回路２２にてＧ３モード時のＩＩＰ３をより高くできる。

図３１は、各利得モードでの図３０のＬＮＡ１のバイアス電圧ＶＢ１、ＶＢ２と第１〜第１０トランジスタスイッチＳＷ１〜ＳＷ１０のゲートに入力されるゲート信号Ｇ１、Ｇ１Ｒ、Ｇ２３、Ｇ２３Ｒ、Ｇ３、ｘＧ３の電圧値を示す図である。図３１の各利得モードでの各ゲート信号の電圧値は、図２２と同様である。

図３２（ａ）〜図３５（ａ）は、図３０のＧ０〜Ｇ３モード時のＬＮＡ１のＳパラメータをそれぞれ示す図、図３２（ｂ）〜図３５（ｂ）は図３０のＧ０〜Ｇ３モード時のＬＮＡ１のノイズ指数ＮＦをそれぞれ示す図である。

図３６は図３０のＬＮＡ１のＧ０〜Ｇ３モードでのシミュレーション結果を示す図である。図３６のＳ２１位相からわかるように、利得モード間の最大位相偏差［ｄｅｇ］は１０．４４であり、図１７の最大位相偏差よりは大きいが、実用上は問題ない値である。

図３７は図３６に示す各利得モードごとのＩＩＰ３をグラフ化した図である。図３７の横軸は利得モード、縦軸はＩＩＰ３［ｄＢｍ］である。図３７では、図３０のＬＮＡ１の各利得モードでのＩＩＰ３を実線で、図３０のＬＮＡ１から非線形補償回路１７と第１ＩＩＰ３改善回路２２を削除した一比較例のＬＮＡ１のＩＩＰ３を破線で示している。図示のように、第１及び第１ＩＩＰ３改善回路２２を設けることで、各利得モードにおいて、ＩＩＰ３がより大きくなることがわかる。

このように、第４の実施形態では、Ｇ３モード時に第１トランジスタＱ１のゲートと接地ノードとの間に、第５キャパシタＣx3と第６抵抗Ｒb3とを直列接続するため、Ｇ３モードでのＩＩＰ３をより高くすることができる。

（第５の実施形態）
第５の実施形態は、第１トランジスタＱ１のゲートに接続されるＥＳＤ保護回路を用いて、Ｇ３モード時のＩＩＰ３をより高くするものである。

図３８は第５の実施形態によるＬＮＡ１の回路図である。図３８のＬＮＡ１は、図２のＬＮＡ１に第２ＩＩＰ３改善回路２４を追加した回路構成になっている。第１トランジスタＱ１のゲートに繋がる入力信号経路と、第１トランジスタＱ１のソースとの間には、ＥＳＤ保護回路２５が接続されることがあり、このＥＳＤ保護回路２５をＧ３モード時のＩＩＰ３を改善する目的で利用するのが第２ＩＩＰ３改善回路２４である。

ＥＳＤ保護回路２５は、アノード−カソードが逆向きに並列接続された第１ダイオード対２６と、同じくアノード−カソードが逆向きに並列接続された第２ダイオード対２７とを有する。第１ダイオード対２６と第２ダイオード対２７は、第１トランジスタＱ１のゲートに繋がる入力信号経路と、第１トランジスタＱ１のソースとの間に直列に接続されている。すなわち、第１ダイオード対２６の一端はノードｎ２に接続され、第１ダイオード対２６の他端は第２ダイオード対２７の一端に接続され、第２ダイオード対２７の他端は第１トランジスタＱ１のソースに接続されている。第１ダイオード対２６は、第２ダイオード対２７よりも、接合面積が大きいため、第１ダイオード対２６は等価的にキャパシタとして機能する。

また、第１ダイオード対２６の他端と接地ノードの間には、第２ＩＩＰ３改善回路２４にてＩＩＰ３の改善を行うか否かを切り替える第９切替器２８が接続されている。

第９切替器２８は、Ｇ３モード時にハイになる第１６トランジスタスイッチＳＷ１６を有する。この第１６トランジスタスイッチＳＷ１６がハイになると、第１ダイオード対２６の他端と接地ノードとの間に第７抵抗Ｒsh3が接続される。Ｇ０〜Ｇ２モードでは、第７抵抗は遮断される。このため、Ｇ０〜Ｇ２モードでは、第１ダイオード対２６と第２ダイオード対２７は、単なるＥＳＤ保護回路２５として機能する。

第１ダイオード対２６は、ハイインピーダンス回路であり、等価的にはキャパシタとして機能する。よって、第９切替器２８内の第１６トランジスタスイッチＳＷ１６がオンの場合には、第１トランジスタＱ１のゲートと接地ノードの間に、キャパシタと第７抵抗Ｒsh3とが直列接続された回路となる。これにより、図２９の第１ＩＩＰ３改善回路２２と同様に、ＩＩＰ３をより高くすることができる。

図３９は、図３８のＬＮＡ１に、図１１と同様の回路構成の非線形補償回路１７を接続したＬＮＡ１の回路図である。図３９の非線形補償回路１７は、Ｇ０〜Ｇ２モード時に、出力信号の非線形性を補償する。

このように、図３９のＬＮＡ１では、非線形補償回路１７によりＧ０〜Ｇ２モード時のＩＩＰ３をより高くでき、第２ＩＩＰ３改善回路２４によりＧ３モード時のＩＩＰ３をより高くできる。

図４０は、各利得モードでの図３９のＬＮＡ１のバイアス電圧ＶＢ１、ＶＢ２と第１〜第１０トランジスタスイッチＳＷ１〜ＳＷ１０のゲートに入力されるゲート信号Ｇ１、Ｇ１Ｒ、Ｇ２３、Ｇ２３Ｒ、Ｇ３、ｘＧ３の電圧値を示す図である。図４０の各利得モードでの各ゲート信号の電圧値は、図２２と同様である。

図４１（ａ）〜図４４（ａ）は、図３０のＧ０〜Ｇ３モード時のＬＮＡ１のＳパラメータをそれぞれ示す図、図４１（ｂ）〜図４４（ｂ）は図３９のＧ０〜Ｇ３モード時のＬＮＡ１のノイズ指数ＮＦをそれぞれ示す図である。

図４５は図３９のＬＮＡ１のＧ０〜Ｇ３モードでのシミュレーション結果を示す図である。図４５のＳ２１位相からわかるように、利得モード間の最大位相偏差［ｄｅｇ］は９．８８であり、十分に小さいことがわかる。

図４６は図４５に示す各利得モードごとのＩＩＰ３をグラフ化した図である。図４６の横軸は利得モード、縦軸はＩＩＰ３［ｄＢｍ］である。図４６では、図３９のＬＮＡ１の各利得モードでのＩＩＰ３を実線で、図３９のＬＮＡ１から非線形補償回路１７と第２ＩＩＰ３改善回路２４を削除した一比較例のＬＮＡ１のＩＩＰ３を破線で示している。図示のように、非線形補償回路１７と第２ＩＩＰ３改善回路２４を設けることで、各利得モードにおいて、ＩＩＰ３がより大きくなることがわかる。

このように、第５の実施形態では、第１トランジスタＱ１のゲートに接続されている汎用的なＥＳＤ保護回路２５を流用して第２ＩＩＰ３改善回路２４を構成するため、回路規模をさほど大きくすることなく、Ｇ３モード時のＩＩＰ３をより大きくすることができる。

（第６の実施形態）
最近の携帯通信機器では、複数の周波数を利用して無線通信を行うキャリアアグリゲーション技術を用いて無線通信を行うことが多い。この場合、ＳＯＩ基板上に、複数のＬＮＡ１と、複数のバンド切替スイッチとを配置する必要がある。図４７はキャリアアグリゲーションに対応した無線装置２の概略構成を示すブロック図である。図４７は、アンテナ３からの受信回路のブロック構成を示している。送信回路のブロック構成は図１と同様である。

図４７の無線装置２は、アンテナスイッチ４と、複数のバンドパスフィルタ５と、複数のバンド切替スイッチ２９と、複数のＬＮＡ１とを備えている。複数のバンド切替スイッチ２９と複数のＬＮＡ１とは同一のＳＯＩ基板に配置されており、ワンチップ化が可能である。あるいは、アンテナスイッチ４も含めて同一のＳＯＩ基板に配置してワンチップ化してもよい。

図４７の複数のＬＮＡ１は、第１乃至第６の実施形態によるＬＮＡ１である。アンテナスイッチ４で切り替えられた各周波数の受信信号は、対応するバンドパスフィルタ５を通過した後、対応するバンド切替スイッチ２９に入力される。バンド切替スイッチ２９において選択された入力信号が対応するＬＮＡ１に入力されて、Ｇ０〜Ｇ３モードのいずれかの利得モードで増幅される。

ＳＯＩ基板上に複数のバンド切替スイッチ２９と複数のＬＮＡ１を配置することで小型化及び低消費電力化も可能となる。

上述した第１〜第５の実施形態では、ＳＯＩ基板上にＬＮＡ１を配置する例を説明したが、第１〜第５の実施形態によるＬＮＡ１は、バルクシリコン基板上に配置してもよい。バルクシリコン基板上に配置したＬＮＡ１であっても、上述した非線形補償回路１７やシャント抵抗、ＩＩＰ３補償回路等を内部に設けることで、ＩＩＰ３をより大きくすることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 高周波増幅回路、２ 無線装置、３ アンテナ、４ アンテナスイッチ、５ バンドパスフィルタ、６ 無線ＩＣ、７ パワーアンプ、８ ローパスフィルタ、９ バイアス生成回路、１０ 第１減衰器、１１ 第１切替器、１２ 第２切替器、１３ 第３減衰器、１４ 第４切替器、１５ 第２減衰器、１６ 第５切替器、１７ 非線形補償回路、１８ 第６切替器、１９ 第１整流回路、２０ 第２整流回路、２１ 第７切替器、２２ 第１ＩＩＰ３改善回路、２３ 第８切替器、２４ 第２ＩＩＰ３改善回路、２５ ＥＳＤ保護回路、２６ 第１ダイオード対、２７ 第２ダイオード対、２８ 第９切替器

Claims (11)

1. 高周波入力信号を増幅するソース接地の第１トランジスタと、
   前記第１トランジスタにカスコード接続され、前記第１トランジスタで増幅された信号をさらに増幅して出力信号を生成するゲート接地の第２トランジスタと、
   前記第１トランジスタのソースと第１基準電位ノードとの間に接続される第１インダクタと、
   前記第２トランジスタのドレインと第２基準電位との間に接続される第２インダクタと、
   前記高周波入力信号が入力されるノードと、第１抵抗が接続される入力信号経路上のノードとの間に接続される第３インダクタに並列に、第１減衰器を接続するか否かを切り替える第１切替器と、
   前記入力信号経路と前記第１基準電位ノードとの間に第１抵抗を接続するか否かを切り替える第２切替器と、
   前記第２インダクタに並列接続される複数の第２抵抗の中から少なくとも一つを選択する第３切替器と、
   前記第２トランジスタのドレインに繋がる出力信号経路上に並列接続される複数の第１キャパシタの中から少なくとも一つを選択する第４切替器と、を備え、
   前記第１切替器、前記第２切替器、前記第３切替器、及び前記第４切替器は、それぞれ利得が異なる複数の利得モードの中から選択される利得モードに応じた切替を行う、高周波増幅回路。
2. 前記第４切替器で選択された第１キャパシタを通過した信号を第２減衰器にて減衰するか否かを切り替える第５切替器を備え、
   前記第１切替器、前記第２切替器、前記第３切替器、前記第４切替器、及び前記第５切替器は、複数の利得モードの中から選択される利得モードに応じた切替を行う、請求項１に記載の高周波増幅回路。
3. 前記第１抵抗に並列接続される第２キャパシタを備え、
   前記第２切替器は、前記入力信号経路と前記第１基準電位ノードとの間に、前記第１抵抗と前記第２キャパシタとの並列回路を接続するか否かを切り替える、請求項１又は２に記載の高周波増幅回路。
4. 前記第１トランジスタ及び前記第２トランジスタの接続ノードに、前記高周波入力信号に対する前記出力信号経路から出力される出力信号の非線形性を補償する非線形補償回路を接続するか否かを切り替える第６切替器を備え、
   前記第１切替器、前記第２切替器、前記第３切替器、前記第４切替器、及び前記第６切替器は、複数の利得モードの中から選択される利得モードに応じた切替を行う、請求項１乃至３のいずれか一項に記載の高周波増幅回路。
5. 前記非線形補償回路は、
   第３基準電位と第４基準電位との間に直列接続される、第１整流回路及び第３抵抗と、
   前記第３基準電位と前記第４基準電位との間に直列接続される、第４抵抗及び第２整流回路と、
   前記第１トランジスタ及び前記第２トランジスタの接続ノードと、前記第１整流回路及び前記第３抵抗の接続ノードとの間に接続される第３キャパシタと、
   前記第１トランジスタ及び前記第２トランジスタの接続ノードと、前記第４抵抗及び前記第２整流回路の接続ノードとの間に接続される第４キャパシタと、
   を有する、請求項４に記載の高周波増幅回路。
6. 前記第３インダクタに並列に、第５抵抗を接続するか否かを切り替える第７切替器を備え、
   前記第１切替器、前記第２切替器、前記第３切替器、前記第４切替器、及び前記第７切替器は、複数の利得モードの中から選択される利得モードに応じた切替を行う、請求項１乃至５のいずれか一項に記載の高周波増幅回路。
7. 前記第１トランジスタのゲートと第５基準電位ノードとの間に、第５キャパシタ及び第６抵抗が直列接続された直列回路を接続するか否かを切り替える第８切替器を備える、請求項１乃至６のいずれか一項に記載の高周波増幅回路。
8. 前記第８切替器は、前記複数の利得モードのうち、最小の利得モードが選択された場合に、前記直列回路を前記第１トランジスタのゲートと前記第５基準電位ノードとの間に接続する、請求項７に記載の高周波増幅回路。
9. 前記入力信号経路と前記第１トランジスタのソースとの間に接続されるＥＳＤ（Electro-Static Discharge）保護回路と、
   前記入力信号経路と第６基準電位ノードとの間に、前記ＥＳＤ保護回路と第７抵抗とを直列接続するか否かを切り替える第９切替器と、を備え、
   前記ＥＳＤ保護回路は、
   向きを逆にして並列接続される第１ダイオード対と、
   前記第１ダイオード対よりも接合面積が小さく、前記第１ダイオード対に直列に、向きを逆にして並列接続される第２ダイオード対と、を有し、
   前記第９切替器は、前記入力信号経路と前記第６基準電位ノードとの間に、前記第１ダイオード対と前記第７抵抗とを直列に接続するか否かを切り替える、請求項１乃至８のいずれか一項に記載の高周波増幅回路。
10. 前記第９切替器は、前記複数の利得モードのうち、最小の利得モードが選択された場合に、前記入力信号経路と前記第６基準電位ノードとの間に、前記第１ダイオード対と前記第７抵抗とを直列に接続する、請求項９に記載の高周波増幅回路。
11. 前記第１トランジスタ、前記第２トランジスタ、前記第１インダクタ、前記第２インダクタ、前記第１切替器、前記第２切替器、前記第３切替器、及び前記第４切替器が実装されるＳＯＩ（Silicon On Insulator）基板を備える、請求項１乃至１０のいずれか一項に記載の高周波増幅回路。

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