JP6721472B2 - 受信回路、無線通信モジュール、無線通信装置 - Google Patents

受信回路、無線通信モジュール、無線通信装置 Download PDF

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Description

本発明による実施形態は、受信回路、無線通信モジュール、無線通信装置に関する。
移動体通信機器は、微弱な受信信号から良好な受信特性を得ることができるように受信回路に低雑音増幅器（ＬＮＡ（Low Noise Amplifier））を設けている。このＬＮＡにおいて、利得を変更するためにバイパススイッチが設けられている場合がある。バイパススイッチは、ＬＮＡの増幅器に対して並列に接続され、入力と出力との間をバイパスする。
しかし、ＬＮＡの増幅用ＦＥＴ（Field Effect Transistor）は入力インピーダンスが非常に高いので、バイパススイッチがオフしている場合、受信回路の入力インピーダンスは高くなる。一方、バイパススイッチがオンすると、バイパススイッチが入力と出力との間を接続するので、受信回路の入力インピーダンスは低くなる。従って、バイパススイッチの状態によって、受信回路の入力インピーダンスに大きな差が生じてしまう。この場合、受信回路の入力インピーダンスが受信回路のシステムの特性インピーダンスに整合しない場合が生じる。その結果、受信回路は、良好な通過特性を得ることが困難となる。
特許第５８７９５４７号公報 特開２０００−２９４７８６号公報
N.Srirattana,“SP10T Switch Routes 2G/3G/4G Signals”, Microwaves and RF,Jan.2011
高周波信号の利得を可変にしつつ、高周波信号のインピーダンス整合を容易にとることができる受信回路、無線通信モジュール、無線通信装置を提供する。
本実施形態による受信回路は、受信信号を増幅して第１出力部へ出力する第１増幅部を備える。第１スイッチ部は、複数の入力部と第１増幅部との間に設けられ、複数の入力部のいずれかを第１増幅部へ接続する。第２スイッチ部は、複数の入力部と第１出力部との間に設けられ、複数の入力部のいずれかを第１出力部へ接続する。インピーダンス整合部は、第１スイッチ部と第１増幅部との間または入力部と第１スイッチ部との間に設けられている。制御部は、第１および第２スイッチ部を制御する。
第１実施形態による通信装置１の送受信部の構成例を示した図。 受信回路Ｒ１の構成を示す図。 増幅回路ＬＮＡ１の構成例を示す図。 インピーダンス整合回路ＩＭＰ＿ＭＣの構成例を示す図。 第１スイッチ回路ＳＷ１または第２スイッチ回路ＳＷ２の構成例を示す図。 第１および第２スイッチ回路ＳＷ１、ＳＷ２の動作を示す表。 第２実施形態による受信回路Ｒ１の構成を示す図。 第３スイッチ回路ＳＷ３の構成例を示す図。 第３スイッチ回路ＳＷ３の動作を示す表。 第３スイッチ回路ＳＷ３の他の構成例を示す図。 第３実施形態による受信回路Ｒ３、Ｒ４の構成例を示す図。 第４実施形態による受信回路Ｒ１の構成を示す図。 第５実施形態による第１スイッチ回路ＳＷ１または第２スイッチ回路ＳＷ２の構成例を示す図。 第５実施形態による第１および第２スイッチ回路ＳＷ１、ＳＷ２の動作を示す表。 第６実施形態による第１スイッチ回路ＳＷ１または第２スイッチ回路ＳＷ２の構成例を示す図。 第６実施形態による第１および第２スイッチ回路ＳＷ１、ＳＷ２の動作を示す表。 第７実施形態による第１スイッチ回路ＳＷ１または第２スイッチ回路ＳＷ２の構成例を示す図。 第７実施形態による第１および第２スイッチ回路ＳＷ１、ＳＷ２の動作を示す表。 第８実施形態に従った無線通信モジュールＭＤＬの構成例を示す図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１実施形態）
図1は、第１実施形態による通信装置１の送受信部の構成例を示した図である。通信装置１は、高周波信号を送受信する電気機器であり、例えば、携帯電話、スマートフォン、無線タブレット、無線ルータなどの移動体通信端末、あるいは、無線基地局、無線アクセスポイントに適用してよい。
本実施形態による通信装置１の送受信部は、第１アンテナＡＮＴ１と、第２アンテナＡＮＴ２と、フィルタ回路（ＤＩＰ（Ｄｉｐｌｅｘｅｒ））ＦＬＴ１、ＦＬＴ２と、低帯域送受信回路ＬＢ＿ＴＲと、中高帯域送受信回路ＭＢ／ＨＢ＿ＴＲと、低帯域受信回路ＬＢ＿Ｒと、中高帯域受信回路ＭＢ／ＨＢ＿Ｒと、トランシーバ回路ＴＲ＿ＩＣと、ベースバンド回路ＢＢ＿ＩＣとを備えている。
アンテナＡＮＴ１は、高周波信号を送受信するプライマリアンテナである。フィルタ回路ＦＬＴ１は、アンテナＡＮＴ１に接続されており、アンテナＡＮＴ１で受信された受信信号を低帯域受信信号と中高帯域受信信号に分波し、あるいは、アンテナＡＮＴ１から送信する低帯域送信信号と中高帯域送信信号を合波する。
低帯域送受信回路ＬＢ＿ＴＲは、フィルタ回路ＦＬＴ１とトランシーバ回路ＴＲ＿ＩＣとの間に接続されており、受信回路Ｒ１および送信回路Ｔ１を備える。受信回路Ｒ１は、スイッチ回路ＳＷ＿ＴＲ１およびフィルタ回路ＦＬＴ＿ＴＲ１を介して低帯域（例えば、１ＧＨｚ未満のローバンド）の受信信号をフィルタ回路ＦＬＴ１からトランシーバ回路ＴＲ＿ＩＣへスイッチングおよび増幅して出力する。送信回路Ｔ１は、フィルタ回路ＦＬＴ＿ＴＲ１およびスイッチ回路ＳＷ＿ＴＲ１を介してトランシーバ回路ＴＲ＿ＩＣから出力する低帯域の送信信号を増幅およびスイッチングしてフィルタ回路ＦＬＴ１へ出力する。
中高帯域送受信回路ＭＢ／ＨＢ＿ＴＲは、フィルタ回路ＦＬＴ１とトランシーバ回路ＴＲ＿ＩＣとの間に接続されており、受信回路Ｒ２および送信回路Ｔ２を備える。受信回路Ｒ２は、スイッチ回路ＳＷ＿ＴＲ２およびフィルタ回路ＦＬＴ＿ＴＲ２を介して中高帯域（例えば、１ＧＨｚ〜３ＧＨｚのミドルバンドまたはハイバンド）の受信信号をフィルタ回路ＦＬＴ１からトランシーバ回路ＴＲ＿ＩＣへスイッチングおよび増幅して出力する。送信回路Ｔ２は、フィルタ回路ＦＬＴ＿ＴＲ２およびスイッチ回路ＳＷ＿ＴＲ２を介してトランシーバ回路ＴＲ＿ＩＣから出力する中高帯域の送信信号を増幅およびスイッチングしてフィルタ回路ＦＬＴ１へ出力する。
アンテナＡＮＴ２は、高周波信号を受信するセカンダリアンテナである。フィルタ回路ＦＬＴ２は、アンテナＡＮＴ２に接続されており、アンテナＡＮＴ２で受信された受信信号を低帯域受信信号と中高帯域受信信号に分波する。
低帯域受信回路ＬＢ＿Ｒは、フィルタ回路ＦＬＴ２とトランシーバ回路ＴＲ＿ＩＣとの間に接続されており、受信回路Ｒ３を備える。受信回路Ｒ３は、スイッチ回路ＳＷ＿Ｒ３およびフィルタ回路ＦＬＴ＿Ｒ３を介して低帯域の受信信号をフィルタ回路ＦＬＴ２からトランシーバ回路ＴＲ＿ＩＣへスイッチングおよび増幅して出力する。
中高帯域受信回路ＭＢ／ＨＢ＿Ｒは、フィルタ回路ＦＬＴ２とトランシーバ回路ＴＲ＿ＩＣとの間に接続されており、受信回路Ｒ４を備える。受信回路Ｒ４は、スイッチ回路ＳＷ＿Ｒ４およびフィルタ回路ＦＬＴ＿Ｒ４を介して中高帯域の受信信号をフィルタ回路ＦＬＴ２からトランシーバ回路ＴＲ＿ＩＣへスイッチングおよび増幅して出力する。
トランシーバ回路ＴＲ＿ＩＣおよびベースバンド回路ＢＢ＿ＩＣは、受信信号を受けて受信信号をベースバンド信号へ復調し、あるいは、ベースバンド信号を変調して送信信号にする。
低帯域送受信回路ＬＢ−ＴＲおよび中高帯域送受信回路ＭＢ／ＨＢ−ＴＲによって、通信装置１は、アンテナＡＮＴ１において複数の周波数帯域の信号を同時に送受信可能である。低帯域受信回路ＬＢ−Ｒおよび中高帯域受信回路ＭＢ／ＨＢ−Ｒによって、通信装置１は、アンテナＡＮＴ２において複数の周波数帯域の信号を同時に受信可能である。即ち、通信装置１は、所謂、キャリアアグリゲーション機能を有する。また、通信装置１は、複数のアンテナＡＮＴ１およびＡＮＴ２を備え、それによりＭＩＭＯ（Multiple-Input and Multiple-Output）機能を用いた受信を行うことができる。
図２は、受信回路Ｒ１の構成を示す図である。受信回路Ｒ２〜Ｒ４の構成も受信回路Ｒ１の構成と同様でよい。従って、ここでは、受信回路Ｒ１の構成を説明し、受信回路Ｒ２〜Ｒ４の構成の説明については省略する。
受信回路Ｒ１は、増幅回路ＬＮＡ１と、第１スイッチ回路ＳＷ１と、第２スイッチ回路ＳＷ２と、制御回路ＣＮＴと、インピーダンス整合回路ＩＭＰ＿ＭＣと、複数の入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎ（ｎは２以上の整数）と、出力ポートＰｏｕｔとを備えている。
第１増幅部としての増幅回路ＬＮＡ１は、入力部としての複数の入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎのいずれかから入力された受信信号を、所定の利得（例えば、約１５ｄＢ）で増幅して第１出力部としての出力ポートＰｏｕｔへ出力する低ノイズ増幅回路である。増幅回路ＬＮＡ１は、制御回路ＣＮＴからのモード選択信号Ｍｓｅｌに従ってオンまたはオフに切り替えられる。例えば、後述するように、受信信号の増幅動作を実行するゲインモードにおいて、増幅回路ＬＮＡ１はモード選択信号Ｍｓｅｌによってオン状態になる。受信信号を増幅せずに出力するバイパスモードでは、増幅回路ＬＮＡ１はモード選択信号Ｍｓｅｌによってオフ状態になる。
第１スイッチ部としての第１スイッチ回路ＳＷ１は、複数の入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎと増幅回路ＬＮＡ１との間に設けられ、複数の入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎのいずれかをインピーダンス整合回路ＩＭＰ＿ＭＣを介して増幅回路ＬＮＡ１へ接続する。即ち、第１スイッチ回路ＳＷ１は、所謂、ＳＰｎＴ（Single-Pole n-Throw）スイッチ回路である。例えば、ゲインモードにおいて、第１スイッチ回路ＳＷ１は、複数の入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎのいずれか１つの入力ポートから入力された受信信号を、インピーダンス整合回路ＩＭＰ＿ＭＣを介して増幅回路ＬＮＡ１へ送る。その受信信号は増幅回路ＬＮＡ１で増幅されて出力ポートＰｏｕｔから出力される。
インピーダンス整合部としてのインピーダンス整合回路ＩＭＰ＿ＭＣは、第１スイッチ回路ＳＷ１と増幅回路ＬＮＡ１との間に設けられており、例えば、図４に示すようにインダクタ素子およびキャパシタ素子で構成されたＬＣ回路である。インピーダンス整合回路ＩＭＰ＿ＭＣは、受信回路Ｒ１の入力インピーダンスを、所定のインピーダンス（例えば、５０オーム）に整合させるために設けられている。インピーダンス整合回路ＩＭＰ＿ＭＣは、増幅回路ＬＮＡ１およびスイッチ回路ＳＷ１、ＳＷ２と同じ半導体チップ上に設けられてもよく、それらとは別の外部素子として設けられてもよい（図１９参照）。本実施形態において、インピーダンス整合回路ＩＭＰ＿ＭＣは、増幅回路ＬＮＡ１およびスイッチ回路ＳＷ１、ＳＷ２と同じ半導体チップ上に設けられているものとする。また、インピーダンス整合回路ＩＭＰ＿ＭＣは、入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎと第１スイッチ回路ＳＷ１との間に設けられていてもよい。
第２スイッチ部としての第２スイッチ回路ＳＷ２は、インピーダンス整合回路ＩＭＰ＿ＭＣおよび増幅回路ＬＮＡ１を介することなく、複数の入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎと出力ポートＰｏｕｔとの間に設けられている。第２スイッチ回路ＳＷ２は、複数の入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎのいずれかを出力ポートＰｏｕｔへ接続する。即ち、第２スイッチ回路ＳＷ２も、所謂、ＳＰｎＴスイッチ回路である。例えば、バイパスモードにおいて、第２スイッチ回路ＳＷ２は、複数の入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎのいずれか１つの入力ポートから入力された受信信号を、出力ポートＰｏｕｔへバイパスする。その受信信号は、増幅されずに出力ポートＰｏｕｔから出力される。このように第２スイッチ回路ＳＷ２はバイパススイッチとして機能する。
制御部としての制御回路ＣＮＴは、ポート選択信号Ｐｓｅｌおよびモード選択信号Ｍｓｅｌを受信回路Ｒ１の外部から入力し、ポート選択信号Ｐｓｅｌおよびモード選択信号Ｍｓｅｌに基づいてスイッチ回路ＳＷ１、ＳＷ２および増幅回路ＬＮＡ１を制御する。例えば、ポート選択信号Ｐｓｅｌが入力ポートＰｉｎ＿１を指定し、モード選択信号Ｍｓｅｌがゲインモードを指定している場合、制御回路ＣＮＴは、第１スイッチ回路ＳＷ１の入力ポートＰｉｎ＿１に対応するスイッチをオン状態（導通状態）にし、かつ、第１スイッチ回路ＳＷ１の他の入力ポートＰｉｎ＿２〜Ｐｉｎ＿ｎに対応するスイッチをオフ状態（非導通状態）にする。このとき、制御回路ＣＮＴは、増幅回路ＬＮＡ１を駆動させ、かつ、第２スイッチ回路ＳＷ２の全ての入力ポートに対応するスイッチをオフ状態にする。一方、例えば、ポート選択信号Ｐｓｅｌが入力ポートＰｉｎ＿１を指定し、モード選択信号Ｍｓｅｌがバイパスモードを指定している場合、制御回路ＣＮＴは、第２スイッチ回路ＳＷ２の入力ポートＰｉｎ＿１に対応するスイッチをオン状態にし、かつ、第２スイッチ回路ＳＷ２の他の入力ポートＰｉｎ＿２〜Ｐｉｎ＿ｎに対応するスイッチをオフ状態にする。このとき、制御回路ＣＮＴは、増幅回路ＬＮＡ１を停止させ、かつ、第１スイッチ回路ＳＷ１の全ての入力ポートに対応するスイッチをオフ状態にする。
ゲインモードは、受信信号の信号強度が小さく増幅回路ＬＮＡ１で増幅する必要がある場合に選択される動作モードである。バイパスモードは、受信信号の信号強度が充分に大きく増幅の必要がない場合に選択される動作モードである。モード信号Ｍｓｅｌは、受信信号の強度に応じて、ゲインモードまたはバイパスモードのいずれかを指定する。このように、本実施形態による受信回路Ｒ１は、ゲインモードとバイパスモードとにおいて、異なる伝送経路で受信信号を伝送することができる。
図３は、増幅回路ＬＮＡ１の構成例を示す図である。増幅回路ＬＮＡ１は、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）ＦＥＴ１、ＦＥＴ２（以下、単にＦＥＴ１、ＦＥＴ２）と、インダクタ素子Ｌ１、Ｌ２と、キャパシタ素子Ｃ１〜Ｃ３，ＣＢ１、ＣＢ２と、抵抗素子ＲＢ１、ＲＢ２と、バイアス電圧発生回路ＢＧとを備えている。
ＦＥＴ１およびＦＥＴ２がカスコード接続されており、電源Ｖｄｄとグランド（基準電圧源）ＧＮＤとの間に直列に接続されている。より詳細には、ＦＥＴ１のドレインは、ＦＥＴ２のソースに接続されており、ＦＥＴ１のソースは、インダクタ素子Ｌ１を介してグランドＧＮＤに接続されている。ＦＥＴ２のドレインは、インダクタ素子Ｌ２を介して電源Ｖｄｄに接続されており、キャパシタ素子Ｃ３を介して出力ポートＰｏｕｔに接続されている。ＦＥＴ１のゲートは、キャパシタ素子Ｃ１を介してインピーダンス整合回路ＩＭＰ＿ＭＣに接続されており、キャパシタ素子Ｃ２を介してグランドＧＮＤに接続されている。さらに、ＦＥＴ１のゲートは、抵抗素子ＲＢ１を介してバイアス電圧発生回路ＢＧに接続されている。ＦＥＴ２のゲートは、抵抗素子ＲＢ２を介してバイアス電圧発生回路ＢＧに接続されており、キャパシタ素子ＣＢ２を介してグランドＧＮＤに接続されている。
バイアス電圧発生回路ＢＧは、制御回路ＣＮＴからのイネーブル信号ＥＮを受けて、増幅回路ＬＮＡ１を駆動または停止させるために、電圧ＶＢ１をＦＥＴ１のゲートに印加し、電圧ＶＢ２をＦＥＴ２のゲートに印加する。例えば、制御回路ＣＮＴは、ゲインモードにおいてイネーブル信号ＥＮをハイレベルとし、バイアス電圧発生回路ＢＧは、電圧ＶＢ１、ＶＢ２を所定電圧にする。これにより、増幅回路ＬＮＡ１が動作する。一方、制御回路ＣＮＴは、バイパスモードにおいてイネーブル信号ＥＮをロウレベルとし、バイアス電圧発生回路ＢＧは、電圧ＶＢ１、ＶＢ２をほぼゼロにする。これにより、増幅回路ＬＮＡ１が停止する。
キャパシタ素子Ｃ２およびインダクタ素子Ｌ１は、インピーダンス整合回路ＩＭＰ＿ＭＣ、第１および第２スイッチ回路ＳＷ１、ＳＷ２とともに、増幅回路ＬＮＡ１の利得およびノイズを考慮してインピーダンス整合をとるために設けられている。インダクタ素子Ｌ２およびキャパシタ素子Ｃ３は、出力インピーダンス整合回路として設けられている。キャパシタ素子Ｃ１は、インピーダンス整合回路ＩＭＰ＿ＭＣからの直流成分をカットするために設けられている。キャパシタ素子ＣＢ１、ＣＢ２および抵抗素子ＲＢ１、ＲＢ２は、インピーダンス整合回路ＩＭＰ＿ＭＣからの高周波信号がバイアス電圧発生回路ＢＧへ進入しないように設けられている。
図４（Ａ）〜図４（Ｃ）は、インピーダンス整合回路ＩＭＰ＿ＭＣの構成例を示す図である。インピーダンス整合回路ＩＭＰ＿ＭＣは、インダクタ素子Ｌｍと、キャパシタ素子Ｃｍとを備えている。あるいは、インピーダンス整合回路ＩＭＰ＿ＭＣは、キャパシタ素子Ｃｍを含まず、インダクタ素子Ｌｍで構成されている。図４（Ａ）では、インダクタ素子Ｌｍは、入力端子ＲＦｉｎと出力端子ＲＦｏｕｔとの間に接続されており、キャパシタ素子Ｃｍは、出力端子ＲＦｏｕｔとグランドＧＮＤとの間に接続されている。図４（Ｂ）では、キャパシタ素子Ｃｍは、入力端子ＲＦｉｎと出力端子ＲＦｏｕｔとの間に接続されており、インダクタ素子Ｌｍは、出力端子ＲＦｏｕｔとグランドＧＮＤとの間に接続されている。図４（Ｃ）では、インダクタ素子Ｌｍは、入力端子ＲＦｉｎと出力端子ＲＦｏｕｔとの間に接続されており、キャパシタ素子Ｃｍは設けられていない。
入力端子ＲＦｉｎは、第１スイッチ回路ＳＷ１に接続され、出力端子ＲＦｏｕｔは、増幅回路ＬＮＡ１に接続される。
インピーダンス整合回路ＩＭＰ＿ＭＣは、図４（Ａ）および図４（Ｂ）のいずれの構成であってもよい。尚、インピーダンス整合回路ＩＭＰ＿ＭＣは、第１および第２スイッチ回路ＳＷ１、ＳＷ２および増幅回路ＬＮＡ１のインダクタ素子Ｌ１およびキャパシタ素子Ｃ２も考慮して入力インピーダンスを所定値（例えば、５０オーム）に整合させるために調節される。
図５は、第１スイッチ回路ＳＷ１または第２スイッチ回路ＳＷ２の構成例を示す図である。第１および第２スイッチ回路ＳＷ１、ＳＷ２の構成は同一でよい。従って、ここでは、第１スイッチ回路ＳＷ１の構成について説明し、第２スイッチ回路ＳＷ２の構成の説明は省略する。
第１スイッチ回路ＳＷ１は、所謂、ＳＰｎＴスイッチである。第１スイッチ回路ＳＷ１は、スルー素子群ＴＨＧ１〜ＴＨＧｎを備えている。スルー素子群ＴＨＧ１〜ＴＨＧｎは、それぞれ入力側ポートＲＦ１〜ＲＦｎと共通ポートＣＯＭとの間に接続されている。
第１スルー素子群としてのスルー素子群ＴＨＧ１は、直列に接続された複数のスルー素子（スルーＦＥＴ）Ｔ１１〜Ｔ１ｐ（ｐは１以上の整数）を含む。スルー素子Ｔ１１〜Ｔ１ｐは、それぞれ同一構成を有するＭＯＳＦＥＴでよい。スルー素子Ｔ１１〜Ｔ１ｐのゲートは、制御回路ＣＮＴに共通に接続されており、共通の制御信号Ｃｏｎ１を受ける。従って、スルー素子Ｔ１１〜Ｔ１ｐは、制御信号Ｃｏｎ１により同時に同一制御を受ける。これにより、スルー素子群ＴＨＧ１は、１つのスイッチのようにオン／オフ制御される。
第２スルー素子群としてのスルー素子群ＴＨＧ２も同様に、直列に接続された複数のスルー素子Ｔ２１〜Ｔ２ｐを含む。スルー素子Ｔ２１〜Ｔ２ｐは、それぞれ同一構成を有するＭＯＳＦＥＴでよい。スルー素子Ｔ２１〜Ｔ２ｐのゲートは、制御回路ＣＮＴに共通に接続されており、共通の制御信号Ｃｏｎ２を受ける。従って、スルー素子Ｔ２１〜Ｔ２ｐは、制御信号Ｃｏｎ２により同時に同一制御を受ける。これにより、スルー素子群ＴＨＧ２は、１つのスイッチのようにオン／オフ制御される。
スルー素子群ＴＨＧ３〜ＴＨＧｎも、それぞれ同様に直列に接続された複数のスルー素子を含み、同様に制御される。これにより、スルー素子群ＴＨＧ３〜ＴＨＧｎもそれぞれ１つのスイッチのようにオン／オフ制御される。
第１スイッチ回路ＳＷ１において、ポートＲＦ１〜ＲＦｎは、それぞれ図２の入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎに接続され、共通ポートＣＯＭはインピーダンス整合回路ＩＭＰ＿ＭＣを介して増幅回路ＬＮＡ１に接続される。従って、第１スイッチ回路ＳＷ１のスルー素子群ＴＨＧ１は、第１入力部としての入力ポートＰｉｎ＿１と増幅回路ＬＮＡ１との間に設けられており、入力ポートＰｉｎ＿１と増幅回路ＬＮＡ１との間で受信信号をスイッチングする。第１スイッチ回路ＳＷ１のスルー素子群ＴＨＧ２は、第２入力部としての入力ポートＰｉｎ＿２と増幅回路ＬＮＡ１との間に設けられており、入力ポートＰｉｎ＿２と増幅回路ＬＮＡ１との間で受信信号をスイッチングする。同様に、第１スイッチ回路ＳＷ１のスルー素子群ＴＨＧ３〜ＴＨＧｎも、それぞれ入力ポートＰｉｎ＿３〜Ｐｉｎ＿ｎと増幅回路ＬＮＡ１との間に設けられており、入力ポートＰｉｎ＿３〜Ｐｉｎ＿ｎと増幅回路ＬＮＡ１との間で受信信号をスイッチングする。
第２スイッチ回路ＳＷ２においても、ポートＲＦ１〜ＲＦｎは、それぞれ図２の入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎに接続され、共通ポートＣＯＭは出力ポートＰｏｕｔに接続される。従って、第２スイッチ回路ＳＷ２のスルー素子群ＴＨＧ１（第３スルー素子群）は、入力ポートＰｉｎ＿１と出力ポートＰｏｕｔとの間に設けられており、入力ポートＰｉｎ＿１と出力ポートＰｏｕｔとの間で受信信号をスイッチングする。第２スイッチ回路ＳＷ２のスルー素子群ＴＨＧ２（第４スルー素子群）は、入力ポートＰｉｎ＿２と出力ポートＰｏｕｔとの間に設けられており、入力ポートＰｉｎ＿２と出力ポートＰｏｕｔとの間で受信信号をスイッチングする。同様に、第２スイッチ回路ＳＷ２のスルー素子群ＴＨＧ３〜ＴＨＧｎも、それぞれ入力ポートＰｉｎ＿３〜Ｐｉｎ＿ｎと出力ポートＰｏｕｔとの間に設けられており、入力ポートＰｉｎ＿３〜Ｐｉｎ＿ｎと出力ポートＰｏｕｔとの間で受信信号をスイッチングする。
図６（Ａ）および図６（Ｂ）は、第１および第２スイッチ回路ＳＷ１、ＳＷ２の動作を示す表である。図６（Ａ）は、動作モードに対するスイッチ回路ＳＷ１、ＳＷ２の状態を示す表である。
例えば、第１モードとしてのゲインモードにおいて、第１スイッチ回路ＳＷ１は、通過状態となっており、第２スイッチ回路ＳＷ２は不通過状態となっている。この場合、第１スイッチ回路ＳＷ１は、複数の入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎのいずれかを選択的にインピーダンス整合回路ＩＭＰ＿ＭＣを介して増幅回路ＬＮＡ１へ接続し、受信信号をインピーダンス整合回路ＩＭＰ＿ＭＣおよび増幅回路ＬＮＡ１へ通過させる。このとき、第２スイッチ回路ＳＷ２は全ての入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎと出力ポートＰｏｕｔとの間の高周波数信号を遮断し、受信信号を通過させない。
例えば、第２モードとしてのバイパスモードにおいて、第１スイッチ回路ＳＷ１は、不通過状態となっており、第２スイッチ回路ＳＷ２は通過状態となっている。この場合、第１スイッチ回路ＳＷ１は、全ての入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎと増幅回路ＬＮＡ１との間の高周波信号を遮断し、受信信号を通過させない。このとき、第２スイッチ回路ＳＷ２は、複数の入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎのいずれかを選択的に出力ポートＰｏｕｔへ接続し、受信信号を出力ポートＰｏｕｔへ通過させる。
図６（Ｂ）は、通過状態および不通過状態において、選択ポートまたは非選択ポートに対応するスルー素子群の導通状態を示す表である。尚、第１スイッチ回路ＳＷ１および第２スイッチ回路ＳＷ２のスルー素子群を区別するために、第１スイッチ回路ＳＷ１のスルー素子群をＴＨＧ１＿１〜ＴＨＧｎ＿１とし、第２スイッチ回路ＳＷ２のスルー素子群をＴＨＧ１＿２〜ＴＨＧｎ＿２とする。
スイッチ回路ＳＷ１またはＳＷ２が通過状態である場合、ポート選択信号Ｐｓｅｌによって選択された選択ポートに対応するスルー素子群は、オン状態（導通状態）となる。一方、ポート選択信号Ｐｓｅｌによって選択されていない非選択ポートに対応するスルー素子群は、オフ状態（非導通状態）となる。スイッチ回路ＳＷ１またはＳＷ２が不通過状態である場合、ポート選択信号Ｐｓｅｌに依らず、スルー素子群はオフ状態となる。
例えば、ゲインモードにおいて入力ポートＰｉｎ＿１が選択ポートである場合、制御信号Ｃｏｎ１がハイレベルＶｏｎとなって、入力ポートＰｉｎ＿１に接続された第１スイッチ回路ＳＷ１のスルー素子群ＴＨＧ１＿１がオン状態となる。他の制御信号Ｃｏｎ２〜Ｃｏｎ（ｎ）はロウレベルＶｏｆｆのままであり、第１スイッチ回路ＳＷ１の他のスルー素子群ＴＨＧ２＿１〜ＴＨＧｎ＿１はオフ状態となる。このとき、第２スイッチ回路ＳＷ２は不通過状態であるので、スルー素子群ＴＨＧ１＿２〜ＴＨＧｎ＿２は、全てオフ状態となる。
一方、例えば、バイパスモードにおいて入力ポートＰｉｎ＿２が選択ポートである場合、制御信号Ｃｏｎ２がハイレベルＶｏｎとなって、入力ポートＰｉｎ＿２に接続された第２スイッチ回路ＳＷ２のスルー素子群ＴＨＧ２＿２がオン状態となる。他の制御信号Ｃｏｎ１、Ｃｏｎ３〜Ｃｏｎ（ｎ）はロウレベルＶｏｆｆのままであり、第２スイッチ回路ＳＷ２の他のスルー素子群ＴＨＧ１＿２、ＴＨＧ３＿２〜ＴＨＧｎ＿２はオフ状態となる。このとき、第１スイッチ回路ＳＷ１は不通過状態であるので、スルー素子群ＴＨＧ１＿１〜ＴＨＧｎ＿１は、全てオフ状態となる。尚、Ｖｏｎは、スルー素子群のスルーＦＥＴが導通状態となり、そのオン抵抗が十分小さくなるゲート電圧である。Ｖｏｆｆはスルー素子群のスルーＦＥＴが非導通状態となり、高周波信号を充分に遮断できるゲート電圧である。
このように、第１および第２スイッチ回路ＳＷ１、ＳＷ２は、モード選択信号Ｍｓｅｌに従った動作モードおよびポート選択信号Ｐｓｅｌに従った選択ポートによって任意の１つのスルー素子群を介して受信信号を増幅回路ＬＮＡ１または出力ポートＰｏｕｔへ伝送することができる。
尚、スルー素子群ＴＨＧ１〜ＴＨＧｎは、それぞれ、直列接続されたｐ段のスルー素子（スルーＦＥＴ）を有する。スルー素子の段数ｐは、受信信号の電力の大きさ、および、スルー素子単体の耐圧特性によって決まる。従って、段数ｐは、２以上の整数であってもよいが、場合によっては１の場合もあり得る。
以上のように、本実施形態による受信回路Ｒ１は、ゲインモードとバイパスモードとにおいて、いずれか一方が不通過状態の第１および第２のスイッチ回路ＳＷ１、ＳＷ２により分離された異なる伝送経路で受信信号を伝送することができる。ゲインモードにおいて、受信回路Ｒ１は、選択ポートからの受信信号を、インピーダンス整合回路ＩＭＰ＿ＭＣを介して増幅回路ＬＮＡ１で増幅して出力ポートＰｏｕｔから出力する。これにより、ゲインモードにおける受信信号の経路の入力ポート側からのインピーダンス（入力インピーダンス）は、例えば、受信回路系の特性インピーダンス（例えば、５０オーム）にほぼ等しくなるように整合され得る。
一方、バイパスモードにおいて、受信回路Ｒ１は、選択ポートからの受信信号を、増幅することなく出力ポートＰｏｕｔから出力する。これにより、バイパスモードにおける受信信号の経路の入力インピーダンスは、第２スイッチ回路ＳＷ２のオン時の抵抗値を低くすれば、例えば、受信回路系の特性インピーダンス（例えば、５０オーム）にほぼ等しくなり得る。これにより、本実施形態による受信回路Ｒ１は、ゲインモードとバイパスモードとにおける入力インピーダンスの差が低減される。その結果、受信回路Ｒ１は、高周波信号の利得をゲインモードとバイパスモードとの両動作モードにおいて可変にしつつ、高周波信号のインピーダンス整合を容易にとることができる。
また、本実施形態において、増幅回路ＬＮＡ１を構成するＦＥＴは、ＳＯＩ基板上に形成する。ＳＯＩ基板は、支持基板と、支持基板上の絶縁層と、絶縁層上の半導体層とを備える。増幅回路ＬＮＡ１等の素子は、半導体層上に設けられる。これにより、増幅回路ＬＮＡ１の寄生容量が小さくなるので、増幅回路ＬＮＡ１の高周波特性を向上させることができる。一方、増幅回路ＬＮＡ１の寄生容量が小さいと、増幅回路ＬＮＡ１の入力インピーダンスが増大する。従って、増幅回路ＬＮＡ１をＳＯＩ基板上に形成する場合に、本実施形態による受信回路を適用すれば、インピーダンス整合がとり易くなるので有利である。また、ＳＯＩ基板の支持基板の抵抗率は高い方（例えば、１ｋΩｃｍ以上）が好ましい。支持基板の抵抗率を高くすることによって、スイッチ回路ＳＷ１、ＳＷ２の挿入損失やアイソレーション特性を向上させることができるからである。
さらに、本実施形態による受信回路Ｒ１は、バイパスモードにおいて増幅回路ＬＮＡ１を停止させる。従って、受信信号の強度が充分に高い場合には、受信回路Ｒ１の消費電力を低減させることができる。
（挿入損失について）
次に、受信回路Ｒ１の入力ポートＰｉｎ＿ｎと増幅回路ＬＮＡ１間の挿入損失ＩＬ（Insertion Loss）について説明する。一般に、ＳＰｎＴスイッチ等のような多ポートスイッチの挿入損失ＩＬは、受信信号の周波数に依存し、かつ、入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎに接続されているスルー素子群のオン抵抗Ｒｏｎおよびオフ容量Ｃｏｆｆによって主に決定される。式１は、挿入損失ＩＬ（ｄＢ）の近似式である。
ＩＬ＝｜１０ｌｏｇ１０｛（１＋Ｒｏｎ／２Ｚ０）２＋［（Ｚ０＋Ｒｏｎ）／２ＸＣ］２｝｜（式１）
ＸＣ＝１／（２π・ｆ・Ｃｏｆｆ） （式２）
ここで、Ｒｏｎは、オン状態のスルー素子群のオン抵抗である。Ｃｏｆｆはオフ状態のスルー素子群の容量の総和である。Ｚ０は、受信回路Ｒ１のシステムの特性インピーダンスであり、例えば、５０オームである。ｆは受信信号の周波数である。
例えば、ゲインモードにおけるオン抵抗Ｒｏｎ＿Ｇは、第１スイッチ回路ＳＷ１において選択ポートに接続されたオン状態のスルー素子群（例えば、スルー素子群ＴＨＧ１＿１）のオン抵抗である。ゲインモードにおけるオフ容量Ｃｏｆｆ＿Ｇは、第１スイッチ回路ＳＷ１において非選択ポートに接続されたオフ状態のスルー素子群（例えば、スルー素子群ＴＨＧ２＿１〜ＴＨＧｎ＿１）および第２スイッチ回路ＳＷ２の選択ポートに接続されたオフ状態にあるスルー素子群ＴＨＧ１＿２の容量である。ゲインモードにおけるオン抵抗Ｒｏｎ＿Ｇは、式３で表される。ゲインモードにおけるオフ容量Ｃｏｆｆ＿Ｇは、式４で表される。
Ｒｏｎ＿Ｇ＝ｐ１・Ｒｏｎ０／Ｗｇ１ （式３）
Ｃｏｆｆ＿Ｇ＝（ｎ１−１）・Ｃｏｆｆ０・Ｗｇ１／ｐ１＋Ｃｏｆｆ０・Ｗｇ２／ｐ２ （式４）
ここで、ｐ１は、第１スイッチ回路ＳＷ１の各スルー素子群ＴＨＧ１＿１〜ＴＨＧｎ＿１に含まれるスルーＦＥＴの個数（段数）である。ｐ２は、第２スイッチ回路ＳＷ２の各スルー素子群ＴＨＧ１＿２〜ＴＨＧｎ＿２に含まれるスルーＦＥＴの個数（段数）である。Ｒｏｎ０（ｏｈｍ・ｍｍ）およびＣｏｆｆ０（Ｆ／ｍｍ）は、それぞれスルーＦＥＴの単位長さ（単位ゲート幅）当たりのオン抵抗およびオフ容量である。Ｗｇ１、Ｗｇ２はそれぞれ第１および第２スイッチ回路ＳＷ１、ＳＷ２のスルーＦＥＴのゲート幅である。ｎ１（ｎ１≧２）は、第１スイッチ回路ＳＷ１の入力ポートの個数である。 式４において、右辺第１項は、第１スイッチ回路ＳＷ１においてオフ状態のスルー素子群（例えば、ＴＨＧ２＿１〜ＴＨＧｎ＿１）のオフ容量を示す。右辺第２項は、第２スイッチ回路ＳＷ２においてオフ状態のスルー素子群（例えば、ＴＨＧ１＿２）のオフ容量を示す。
式１〜式４から、ゲインモードにおける第１および第２スイッチ回路ＳＷ１、ＳＷ２の挿入損失ＩＬは、式１、式２のＲｏｎおよびＣｏｆｆに、式３、式４のＲｏｎ＿Ｇ、Ｃｏｆｆ＿Ｇを代入すればよい。これにより、ゲインモードにおける挿入損失ＩＬを抑制するためには、Ｒｏｎ＿ＧおよびＣｏｆｆ＿Ｇを低減することが好ましいと分かる。
また、ゲインモードにおける受信回路Ｒ１全体の雑音指数ＮＦｔｏｔａｌ（単位：ｄＢ）は、入力ポートＰｉｎ＿ｎと増幅回路ＬＮＡ１間の挿入損失ＩＬ（単位：ｄＢ）と増幅回路ＬＮＡ１の雑音指数ＮＦＬＮＡ（単位：ｄＢ）との和で決まる。従って、ゲインモードにおける受信回路Ｒ１全体の雑音指数ＮＦｔｏｔａｌを低減するためには、入力ポートＰｉｎ＿ｎと増幅回路ＬＮＡ１間の挿入損失ＩＬを低減することが効果的である。なお、インピーダンス整合回路ＩＭＰ＿ＭＣＲの挿入損失は、構成する回路素子を適切に選択することで小さくできるため、ＦｉｎとＬＮＡ間の挿入損失に与える影響は無視できる。
そこで、ゲインモードにおける入力ポートＰｉｎ＿ｎと増幅回路ＬＮＡ１間の挿入損失ＩＬを抑制するために、まず、Ｒｏｎ＿Ｇを可及的に低減させることが好ましいことが分かる。ここで、スルーＦＥＴのＲｏｎ・Ｃｏｆｆ積は、通常、その構造によって一義的に決まり、一定値となる。従って、ゲインモードにおける第１スイッチ回路ＳＷ１のオン抵抗Ｒｏｎ＿Ｇを低下させた場合、第１スイッチ回路ＳＷ１のオフ容量が増大する。即ち、ゲインモードで選択の可能性のあるスルー素子群ＴＨＧ１＿１〜ＴＨＧｎ＿１のオン抵抗を低下させた場合、各スルー素子群ＴＨＧ１＿１〜ＴＨＧｎ＿１のオフ容量が増大する。第１スイッチ回路ＳＷ１のオフ容量が増大すると、式４の右辺第１項が増大するので、ゲインモードにおけるオフ容量Ｃｏｆｆ＿Ｇが増大してしまう。オフ容量Ｃｏｆｆ＿Ｇの増大は、式１および式２から、やはり挿入損失ＩＬの増大に繋がる。例えば、オフ容量Ｃｏｆｆ＿Ｇの増大は、高周波数帯域において挿入損失ＩＬを大きくしてしまう。
そこで、次に、オフ容量Ｃｏｆｆ＿Ｇの増大を可及的に抑制するために、式４の右辺第２項を可及的に低減する。即ち、第２スイッチ回路ＳＷ２のオフ容量を低減させる。第２スイッチ回路ＳＷ２のオフ容量を低減させることによって、オフ容量Ｃｏｆｆ＿Ｇが抑制され、ゲインモードにおける入力ポートＰｉｎ＿ｎと増幅回路ＬＮＡ１間の挿入損失を抑制することができる。即ち、本実施形態では、ゲインモードにおける第１スイッチ回路ＳＷ１のオン抵抗Ｒｏｎ＿Ｇおよび第２スイッチ回路ＳＷ２のオフ容量を低減させることによって、入力ポートＰｉｎ＿ｎと増幅回路ＬＮＡ１間の挿入損失ＩＬを低減させる。
例えば、本実施形態では、少なくとも式４の右辺第２項が第１項以下となるように設定する。この場合、式５が成り立つ。
（Ｗｇ２／ｐ２）／（Ｗｇ１／ｐ１）≦（ｎ１−１） （式５）
例えば、第１スイッチ回路ＳＷ１におけるスルーＦＥＴの段数ｐ１と第２スイッチ回路ＳＷ２におけるスルーＦＥＴの段数ｐ２とが等しい場合、第２スイッチ回路ＳＷ２を構成するスルーＦＥＴのゲート幅Ｗｇ２を、第１スイッチ回路ＳＷ１を構成するスルーＦＥＴのゲート幅Ｗｇ１より小さく設定すればよい。代替的に、ゲート幅Ｗｇ１とゲート幅Ｗｇ２とが等しい場合、第１スイッチ回路ＳＷ１におけるスルーＦＥＴの段数ｐ１を第２スイッチ回路ＳＷ２におけるスルーＦＥＴの段数ｐ２よりも少なくすればよい。
一方、第２スイッチ回路ＳＷ２のＲｏｎ・Ｃｏｆｆ積が一定であることから、第２スイッチ回路ＳＷ２のオフ容量を低減させると、第２スイッチ回路ＳＷ２のオン抵抗が上昇する。これにより、バイパスモードにおける入力ポートＰｉｎ＿ｎと出力ポートＰｏｕｔ間の挿入損失が上昇する。しかし、バイパスモードでは、受信回路Ｒ１は、比較的強度の高い受信信号を処理するので、バイパスモードにおける入力ポートＰｉｎ＿ｎと出力ポートＰｏｕｔ間の挿入損失は或る程度高くても差し支えない。寧ろ、第１および第２スイッチ回路ＳＷ１、ＳＷ２は、増幅の必要な比較的強度の低い受信信号を、低い挿入損失で伝送することがより好ましい。
さらに、本実施形態によれば、第２スイッチ回路ＳＷ２は、出力ポートＰｏｕｔに接続されているので、ゲインモードにおいて出力ポートＰｏｕｔから出力される増幅後の信号が印加される。従って、第２スイッチ回路ＳＷ２は、第１スイッチ回路ＳＷ１よりも大きな電力を遮断できる必要がある。スイッチの遮断能力（耐圧）は、スルーＦＥＴの段数および各スルーＦＥＴの耐圧特性により決定される。従って、第１および第２スイッチ回路ＳＷ１、ＳＷ２が同じスルーＦＥＴで構成されているものとすると、第２スイッチ回路ＳＷ２の各スルー素子群を構成するスルーＦＥＴの段数ｐ２を、第１スイッチ回路ＳＷ１の各スルー素子群を構成するスルーＦＥＴの段数ｐ１以上（ｐ２≧ｐ１）とすることが好ましい。
尚、ゲインモードにおける入力ポートＰｉｎ＿ｎと増幅回路ＬＮＡの挿入損失ＩＬを低減させると、Ｒｏｎ・Ｃｏｆｆ積が一定であることから、バイパスモードにおける入力ポートＰｉｎ＿ｎと出力ポートＰｏｕｔ間の挿入損失が上昇する。この場合、受信回路Ｒ１の入力インピーダンスがバイパスモードにおいて整合しなくなるおそれがある。この場合、ゲインモードにおける挿入損失ＩＬとインピーダンス整合とのトレードオフとなるが、挿入損失ＩＬを優先するか、あるいは、インピーダンス整合を優先するかは、実際の使用形態によって決定すればよい。
（第２実施形態）
図７は、第２実施形態による受信回路Ｒ１の構成を示す図である。受信回路Ｒ２〜Ｒ４の構成も受信回路Ｒ１の構成と同様でよい。尚、受信回路Ｒ１〜Ｒ４は、図２に示す受信回路および図７に示す受信回路のいずれか一方でよく、任意に組み合わせてもよい。
受信回路Ｒ１は、増幅回路ＬＮＡ１と出力ポートＰｏｕｔとの間に設けられた第３スイッチ回路ＳＷ３をさらに備えている。第３スイッチ部としての第３スイッチ回路ＳＷ３は、ゲインモードにおいて増幅回路ＬＮＡと出力ポートＰｏｕｔとを接続し、バイパスモードにおいて増幅回路ＬＮＡと出力ポートＰｏｕｔとを遮断する。制御回路ＣＮＴは、第３スイッチ回路ＳＷ３をさらに制御する。第２実施形態の受信回路Ｒ１のその他の構成は、第１実施形態の受信回路Ｒ１の対応する構成と同様でよい。
図８は、第３スイッチ回路ＳＷ３の構成例を示す図である。第３スイッチ回路ＳＷ３は、複数のスルー素子Ｔ１〜Ｔｐ、Ｓ１〜Ｓｑ（ｐ、ｑは１以上の整数）を備えている。スルー素子Ｔ１〜Ｔｐは、ポートＲＦｉｎとＲＦｏｕｔとの間に直列に接続されており、スルーＦＥＴとして機能する。シャント素子Ｓ１〜Ｓｑは、ポートＲＦｉｎとグランドＧＮＤとの間に直列に接続されており、シャントＦＥＴとして機能する。尚、ポートＲＦｉｎは、増幅回路ＬＮＡ１の出力に接続されており、ポートＲＦｏｕｔは出力ポートＰｏｕｔに接続されている。
スルー素子Ｔ１〜Ｔｐのゲートは、制御回路ＣＮＴに共通に接続されており、共通の制御信号Ｃｏｎを受ける。従って、スルー素子Ｔ１〜Ｔｐは、制御信号Ｃｏｎにより同時に同一制御を受ける。これにより、スルー素子Ｔ１〜Ｔｐは、１つのスイッチのようにオン／オフ制御される。
シャント素子Ｓ１〜Ｓｑのゲートは、制御回路ＣＮＴに共通に接続されており、共通の制御信号Ｃｏｎｂを受ける。従って、シャント素子Ｓ１〜Ｓｑは、制御信号Ｃｏｎｂにより同時に同一制御を受ける。これにより、シャント素子Ｓ１〜Ｓｑは、１つのスイッチのようにオン／オフ制御される。
制御信号Ｃｏｎ、Ｃｏｎｂは、互いに相補の信号である。従って、スルー素子Ｔ１〜Ｔｐが導通状態のときに、シャント素子Ｓ１〜Ｓｑは非導通状態となる。スルー素子Ｔ１〜Ｔｐが非導通状態のときに、シャント素子Ｓ１〜Ｓｑは導通状態となる。制御信号Ｃｏｎ、Ｃｏｎｂの電圧レベルは、第１実施形態の制御信号Ｃｏｎ１〜Ｃｏｎ（ｎ）の電圧レベル（ハイレベルＶｏｎ、ロウレベルＶｏｆｆ）と同様でよい。
図９は、第３スイッチ回路ＳＷ３の動作を示す表である。例えば、ゲインモードにおいて、スルー素子Ｔ１〜Ｔｐは、導通状態（オン状態）となっており、シャント素子Ｓ１〜Ｓｑは非導通状態（オフ状態）となっている。この場合、第３スイッチ回路ＳＷ３は、増幅回路ＬＮＡ１からの信号を出力ポートＰｏｕｔへ通過させる。このとき、シャント素子Ｓ１〜Ｓｑはオフ状態であるので、増幅回路ＬＮＡ１の出力信号の出力ポートＰｏｕｔへの通過に対し影響をあたえることはない。
例えば、バイパスモードにおいて、スルー素子Ｔ１〜Ｔｐは、非導通状態（オフ状態）となっており、シャント素子Ｓ１〜Ｓｑは導通状態（オン状態）となっている。バイパスモードでは、受信信号は、第２スイッチ回路ＳＷ２を介して出力ポートＰｏｕｔへ伝送される。従って、スルー素子Ｔ１〜Ｔｐがオフ状態となっていることによって、第３スイッチ回路ＳＷ３は、出力ポートＰｏｕｔからの受信信号を増幅回路ＬＮＡ１へ漏洩させない。また、シャント素子Ｓ１〜ＳｑがポートＲＦｉｎをグランドＧＮＤへシャントしているので、出力ポートＰｏｕｔからの受信信号の増幅回路ＬＮＡへの漏洩をより抑圧できる。即ち、第３スイッチ回路ＳＷ３によって、バイパスモードにおける増幅回路ＬＮＡ１と出力ポートＰｏｕｔとの間のアイソレーション特性を向上させることができる。
さらに、第２実施形態によれば、バイパスモードにおいて、第３スイッチ回路ＳＷ３が、第２スイッチ回路ＳＷ２および出力ポートＰｏｕｔから増幅回路ＬＮＡ１を分離する。これにより、バイパスモードにおけるインピーダンス整合は、増幅回路ＬＮＡ１の影響を考慮せずに実現することができる。その結果、バイパスモードにおけるインピーダンス整合が容易になる。
尚、スルー素子Ｔ１〜Ｔｐ、Ｓ１〜Ｓｑの個数ｐ、ｑは、信号電力の強度およびスルーＦＥＴまたはシャントＦＥＴの耐圧特性によって決定される。従って、ｐ、ｑは、２以上の整数であってもよいが、場合によっては１の場合もあり得る。
また、スルーＦＥＴとしてのスルー素子Ｔ１〜Ｔｐのみで充分なアイソレーション特性が得られる場合、シャントＦＥＴとしてのシャント素子Ｓ１〜Ｓｑは設けなくてもよい。
尚、図７の第３スイッチ回路ＳＷ３は、図１０に示すようなスイッチ回路であってもよい。図１０は、第３スイッチ回路ＳＷ３の他の構成例を示す図である。図１０の第３スイッチ回路ＳＷ３は、増幅回路ＬＮＡ１と第２スイッチ回路ＳＷ２とのいずれか一方に出力ポートＰｏｕｔを接続するＳＰＤＴ（SinglePole Dual-Throw）スイッチである。図１０の第３スイッチ回路ＳＷ３は、図８に示すスイッチの構成を、増幅回路ＬＮＡ１と出力ポートＰｏｕｔとの間、および、第２スイッチ回路ＳＷ２と出力ポートＰｏｕｔとの間のそれぞれに接続すればよい。これら２つのスイッチ構成を互いに相補に制御することによって、図１０の第３スイッチ回路ＳＷ３が実現することができる。第３スイッチ回路ＳＷ３は、このようなＳＰＤＴスイッチであってもよい。
（第３実施形態）
図１１は、第３実施形態による受信回路Ｒ１の構成を示す図である。受信回路Ｒ２〜Ｒ４の構成も受信回路Ｒ１の構成と同様でよい。
第３実施形態による受信回路Ｒ１は、それぞれ異なる周波数帯域の受信信号を同時に受信可能な、所謂、ＣＡ（Carrier Aggregation）に対応した受信回路である。
本実施例による受信回路Ｒ１は、受信信号のうち周波数帯域の異なる任意の２つの信号をそれぞれ増幅またはバイパスし、増幅またはバイパスした受信信号を出力ポートＰｏｕｔ＿１、出力ポート（第２出力部）Ｐｏｕｔ＿２から出力する。
受信回路Ｒ１は、制御回路ＣＮＴによって制御される。
第３実施形態による受信回路Ｒ１は、それぞれ異なる周波数帯域の受信信号を同時に受信可能な、所謂、ＣＡに対応することができる。
（第４実施形態）
図１２は、第４実施形態による受信回路Ｒ１の構成を示す図である。受信回路Ｒ２〜Ｒ４の構成も受信回路Ｒ１の構成と同様でよい。
受信回路Ｒ１は、入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎと第１スイッチ回路ＳＷ１との間に接続されたインダクタ素子Ｌ１〜Ｌｎをさらに備えている。第４実施形態による受信回路Ｒ１のその他の構成は、第１実施形態による受信回路Ｒ１の対応する構成と同様でよい。
インダクタ素子Ｌ１〜Ｌｎは、インピーダンス整合回路ＩＭＰ＿ＭＣおよび増幅回路ＬＮＡ１内のインピーダンス整合素子（Ｌ１、Ｃ２）とともに、入力インピーダンス整合のために設けられている。従って、インダクタ素子Ｌ１〜Ｌｎは、全て設ける必要は必ずしも無く、必要に応じて一部の入力ポートに対応して設けてもよい。
増幅回路ＬＮＡ１の利得特性およびＮＦ特性は、インダクタンス値によって変化する。また、受信信号の周波数によって最適なインダクタンス値が異なる。従って、第４実施形態において、インダクタ素子Ｌ１〜Ｌｎは、それぞれに対応する入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎからの受信信号の周波数に応じたインダクタンス値にすればよい。これにより、第４実施形態による受信回路Ｒ１は、所望の利得特性およびＮＦ特性を有することができる。
（第５実施形態）
図１３は、第５実施形態による第１スイッチ回路ＳＷ１または第２スイッチ回路ＳＷ２の構成例を示す図である。第１および第２スイッチ回路ＳＷ１、ＳＷ２の構成は同一でよい。従って、ここでは、第１スイッチ回路ＳＷ１の構成について説明し、第２スイッチ回路ＳＷ２の構成の説明は省略する。勿論、第１および第２スイッチ回路ＳＷ１、ＳＷ２のいずれか一方が図１３の構成を有し、他方が図５の構成を有してもよい。
第５実施形態による第１スイッチ回路ＳＷ１は、各スルー素子群ＴＨＧ１〜ＴＨＧｎの途中にシャント素子群ＳＨＧ１〜ＳＨＧｎが接続されている点で第１実施形態の第１スイッチ回路ＳＷ１と異なる。第５実施形態の他の構成は、第１実施形態の対応する構成と同様でよい。
シャント素子群ＳＨＧ１〜ＳＨＧｎは、それぞれスルー素子群ＴＨＧ１〜ＴＨＧｎの途中にあるノードＮ１〜ＮｎとグランドＧＮＤとの間に接続されている。例えば、第１シャント素子群ＳＨＧ１は、ノードＮ１とグランドＧＮＤとの間に直列に接続された複数のシャント素子（シャントＦＥＴ）Ｓ１１〜Ｓ１ｑを含む。第１ノードとしてのノードＮ１は、第１スルー素子群ＴＨＧ１の複数のスルー素子Ｔ１１〜Ｔ１ｐ間のいずれかのノードである。シャント素子Ｓ１１〜Ｓ１ｑのゲートは、制御回路ＣＮＴに共通に接続されており、共通の制御信号Ｃｏｎ１ｂを受ける。従って、シャント素子Ｓ１１〜Ｓ１ｑは、制御信号Ｃｏｎ１ｂにより同時に同一制御を受ける。これにより、シャント素子群ＳＨＧ１は、１つのスイッチのようにオン／オフ制御される。
例えば、第２シャント素子群ＳＨＧ２は、ノードＮ２とグランドＧＮＤとの間に直列に接続された複数のシャント素子（シャントＦＥＴ）Ｓ２１〜Ｓ２ｑを含む。第２ノードとしてのノードＮ２は、第２スルー素子群ＴＨＧ２の複数のスルー素子Ｔ２１〜Ｔ２ｐ間のいずれかのノードである。シャント素子Ｓ２１〜Ｓ２ｑのゲートは、制御回路ＣＮＴに共通に接続されており、共通の制御信号Ｃｏｎ２ｂを受ける。従って、シャント素子Ｓ２１〜Ｓ２ｑは、制御信号Ｃｏｎ２ｂにより同時に同一制御を受ける。これにより、シャント素子群ＳＨＧ２は、１つのスイッチのようにオン／オフ制御される。
シャント素子群ＳＨＧ３〜ＳＨＧｎも同様に構成されている。尚、図示しないが、シャント素子群ＳＨＧ３〜ＳＨＧｎは、それぞれスルー素子群ＴＨＧ３〜ＴＨＧｎに対して第３〜第ｎノードにおいて接続されている。
図１４（Ａ）および図１４（Ｂ）は、第５実施形態による第１および第２スイッチ回路ＳＷ１、ＳＷ２の動作を示す表である。図１４（Ａ）は、図６（Ａ）と同じである。図１４（Ｂ）は、図６（Ｂ）の表に対して、シャント素子群（シャントＦＥＴ）のオン／オフ状態をさらに含む。制御信号Ｃｏｎ１ｂ〜Ｃｏｎ（ｎ）ｂは、制御信号Ｃｏｎ１〜Ｃｏｎ（ｎ）の相補信号である。従って、スルー素子群とシャント素子群とは相補に動作する。
以下、第１スイッチ回路ＳＷ１および第２スイッチ回路ＳＷ２のスルー素子群を区別するために、第１スイッチ回路ＳＷ１のスルー素子群をＴＨＧ１＿１〜ＴＨＧｎ＿１とし、第２スイッチ回路ＳＷ２のスルー素子群をＴＨＧ１＿２〜ＴＨＧｎ＿２とする。第１スイッチ回路ＳＷ１のシャント素子群をＳＨＧ１＿１〜ＳＨＧｎ＿１とし、第２スイッチ回路ＳＷ２のシャント素子群をＳＨＧ１＿２〜ＳＨＧｎ＿２とする。
スイッチ回路ＳＷ１またはＳＷ２が通過状態である場合、選択ポートに対応するスルー素子群はオン状態となり、選択ポートに対応するシャント素子群はオフ状態となる。一方、非選択ポートに対応するスルー素子群はオフ状態となり、非選択ポートに対応するシャント素子群はオン状態となる。スイッチ回路ＳＷ１またはＳＷ２が不通過状態である場合、ポート選択信号Ｐｓｅｌに依らず、スルー素子群はオフ状態となり、シャント素子群はオン状態となる。
例えば、ゲインモードにおいて入力ポートＰｉｎ＿１が選択ポートである場合、制御信号Ｃｏｎ１がハイレベルＶｏｎとなって、入力ポートＰｉｎ＿１に接続された第１スイッチ回路ＳＷ１のスルー素子群ＴＨＧ１＿１がオン状態となる。このとき、制御信号Ｃｏｎ１ｂはロウレベルＶｏｆｆとなって、第１スイッチ回路ＳＷ１のシャント素子群ＳＨＧ１＿１はオフ状態となる。
第１スイッチ回路ＳＷ１の他の制御信号Ｃｏｎ２〜Ｃｏｎ（ｎ）はロウレベルＶｏｆｆのままであるので、第１スイッチ回路ＳＷ１の他のスルー素子群ＴＨＧ２＿１〜ＴＨＧｎ＿１はオフ状態となる。このとき、第２スイッチ回路ＳＷ２は不通過状態であるので、スルー素子群ＴＨＧ１＿２〜ＴＨＧｎ＿２は、全てオフ状態となる。一方、第１スイッチ回路ＳＷ１の制御信号Ｃｏｎ２ｂ〜Ｃｏｎ（ｎ）ｂはハイレベルＶｏｎとなり、シャント素子群ＳＨＧ２＿１〜ＳＨＧｎ＿１はオン状態となる。このとき、第２スイッチ回路ＳＷ２は不通過状態であるので、シャント素子群ＳＨＧ１＿２〜ＳＨＧｎ＿２は、全てオン状態となる。
例えば、バイパスモードにおいて入力ポートＰｉｎ＿２が選択ポートである場合、制御信号Ｃｏｎ２がハイレベルＶｏｎとなって、入力ポートＰｉｎ＿２に接続された第２スイッチ回路ＳＷ２のスルー素子群ＴＨＧ２＿２がオン状態となる。このとき、制御信号Ｃｏｎ２ｂがロウレベルＶｏｆｆとなって、入力ポートＰｉｎ＿２に接続された第２スイッチ回路ＳＷ２のシャント素子群ＳＨＧ２＿２がオフ状態となる。
第２スイッチ回路ＳＷ２の他の制御信号Ｃｏｎ１、Ｃｏｎ３〜Ｃｏｎ（ｎ）はロウレベルＶｏｆｆのままであり、第２スイッチ回路ＳＷ２の他のスルー素子群ＴＨＧ１＿２、ＴＨＧ３＿２〜ＴＨＧｎ＿２はオフ状態となる。このとき、第１スイッチ回路ＳＷ１は不通過状態であるので、スルー素子群ＴＨＧ１＿１〜ＴＨＧｎ＿１は、全てオフ状態となる。一方、第２スイッチ回路ＳＷ２の制御信号Ｃｏｎ１ｂ、Ｃｏｎ３ｂ〜Ｃｏｎ（ｎ）ｂはハイレベルＶｏｎであり、シャント素子群ＳＨＧ１＿２、ＳＨＧ３＿２〜ＳＨＧｎ＿２はオン状態となる。このとき、第１スイッチ回路ＳＷ１は不通過状態であるので、シャント素子群ＳＨＧ１＿１〜ＳＨＧｎ＿１は、全てオン状態となる。
このように、ゲインモードまたはバイパスモードにおいて、非選択ポートに対応するスルー素子群が受信信号を遮断するときには、それに対応するシャント素子群がオン状態となる。これにより、シャント素子群が非選択ポートに対応するスルー素子群をグランドＧＮＤにシャントし、非選択ポートと共通ポートＣＯＭとの間で漏洩しようとする信号（不要波）を抑圧できる。これにより、シャント素子群は、非選択ポートと共通ポートＣＯＭとの間のアイソレーション特性を向上させることができる。
また、例えば、第１シャント素子群ＳＨＧ１は、第１スルー素子群ＴＨＧ１の途中のノードＮ１に接続されている。即ち、少なくとも１つのスルー素子がポートＲＦ１とノードＮ１との間に設けられ、少なくとも１つの他のスルー素子がノードＮ１と増幅回路ＬＮＡ１との間に設けられている。他のシャント素子群ＳＨＧ２〜ＳＨＧｎも同様である。これにより、ポートＣＯＭから非選択ポート側への信号漏洩が低減できる。その結果、受信信号を通過させる選択ポートＲＦ１に対応するスルー素子群ＴＨＧ１に与える影響が小さくなり、選択ポートに対応するスルー素子群ＴＨＧ１のインピーダンス整合を容易化することができる。
さらに、選択ポートからの入力信号が、ゲインモードの場合は第２スイッチ回路ＳＷ２側へ、バイパスモードの場合は第１スイッチ回路ＳＷ１側へ漏洩する量を第１の実施例よりも抑圧できる。このため、ゲインモードの信号経路とバイパスモードの信号経路の間の相互影響が小さくなるため、ゲインモードおよびバイパスモードのインピーダンス整合を容易化することができる。
尚、シャント素子Ｓ１１〜Ｓ１ｑのサイズ（ゲート幅／ゲート長）は、スルー素子Ｔ１１〜Ｔ１ｐのそれよりも小さく設計することが好ましい。即ち、シャント素子Ｓ１１〜Ｓ１ｑのオフ容量を、スルー素子Ｔ１１〜Ｔ１ｐのそれよりも小さくする。シャント素子Ｓ１１〜Ｓ１ｑのオフ容量を小さくすることによって、スルー素子Ｔ１１〜Ｔ１ｐが受信信号を通過させるときに、シャント素子Ｓ１１〜Ｓ１ｑは受信信号に左程悪影響を与えないからである。
図１３の構成を第２スイッチ回路ＳＷ２に適用した場合、アイソレーション特性が良好であるので、ゲインモードにおいて、第２スイッチ回路ＳＷ２は、出力ポートＰｏｕｔから入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎへの増幅信号の逆戻りを抑制することができる。即ち、第５実施形態による第２スイッチ回路ＳＷ２は、リバースアイソレーション特性を向上させることができる。その結果、増幅回路ＬＮＡ１の不安定動作を抑制することができる。
尚、或るスルー素子群において直列接続されたスルー素子の個数ｐおよび或るシャント素子群において直列接続されるシャント素子の個数ｑは、受信信号の電力の大きさ、および、ＦＥＴ単体の耐圧特性によって決定される。従って、ｐ、ｑは、２以上の整数であってもよいが、場合によっては１の場合もあり得る。
第５実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第５実施形態は、第１実施形態の効果も有する。また、第５実施形態は、他の実施形態と組み合わせてもよい。
（第６実施形態）
図１５は、第６実施形態による第１スイッチ回路ＳＷ１または第２スイッチ回路ＳＷ２の構成例を示す図である。第１および第２スイッチ回路ＳＷ１、ＳＷ２の構成は同一でよい。従って、ここでは、第１スイッチ回路ＳＷ１の構成について説明し、第２スイッチ回路ＳＷ２の構成の説明は省略する。勿論、第１および第２スイッチ回路ＳＷ１、ＳＷ２のいずれか一方が図１５の構成を有し、他方が図５または図１３の構成を有してもよい。
第６実施形態による第１スイッチ回路ＳＷ１は、スルー素子群ＴＨＧ１〜ＴＨＧｎに対して共通のシャント素子群ＳＨＧｃｏｍが共通ポートＣＯＭに接続されている点で第１実施形態と異なる。第５シャント素子群としてのシャント素子群ＳＨＧｃｏｍは、第１スイッチ回路ＳＷ１と増幅回路ＬＮＡとの間の第５ノードＮｃｏｍとグランドＧＮＤとの間に直列に接続された複数のシャント素子Ｓ１〜Ｓｑを含む。
シャント素子群ＳＨＧｃｏｍのゲートは、制御回路ＣＮＴに接続されており、制御信号ＣｏｎＳを受ける。従って、シャント素子Ｓ１〜Ｓｑは、制御信号ＣｏｎＳにより同時に同一制御を受ける。これにより、シャント素子群ＳＨＧｃｏｍは、１つのスイッチとしてオン／オフ制御される。第６実施形態の他の構成は、第１実施形態の対応する構成と同様でよい。
尚、図１５のスイッチ回路を第２スイッチ回路ＳＷ２に適用する場合には、ゲインモードにおいて、第２スイッチ回路ＳＷ２を出力ポートＰｏｕｔから遮断する第３スイッチＳＷ３が必要になる。第３スイッチＳＷ３は、図１０に示す第３スイッチ回路ＳＷ３でよい。この場合、第６シャント素子群としてのシャント素子群ＳＨＧｃｏｍの複数のシャント素子Ｓ１〜Ｓｑは、第２スイッチ回路ＳＷ２と出力ポートＰｏｕｔとの間のノード（第７ノード）とグランドＧＮＤとの間に直列に接続されることになる。このように、図１５のスイッチ回路は、第１および第２スイッチ回路ＳＷ１、ＳＷ２のいずれか一方または両方に適用することができる。
もし、ゲインモードにおいて、第２スイッチ回路ＳＷ２が出力ポートＰｏｕｔに接続されていると、シャント素子群ＳＨＧｃｏｍが増幅回路ＬＮＡ１の出力整合特性に影響を与えてしまい、所望の増幅特性が得られない。
これに対し、第３スイッチＳＷ３を設けることによって、ゲインモードにおいて、第２スイッチ回路ＳＷ２と出力ポートＰｏｕｔとの間を遮断する。これにより、増幅回路ＬＮＡ１からの受信信号が第２スイッチ回路ＳＷ２への逆戻りを抑制することができる。即ち、第３スイッチ回路ＳＷ３は、ゲインモードにおけるリバースアイソレーション特性を向上させることができる。また、ＳＷ２のＬＮＡ増幅特性に対する影響を防止できる。
図１６（Ａ）および図１６（Ｂ）は、第６実施形態による第１および第２スイッチ回路ＳＷ１、ＳＷ２の動作を示す表である。図１６（Ａ）は、図６（Ａ）と同じである。図１６（Ｂ）は、図６（Ｂ）の表に対して、シャント素子群ＳＨＧｃｏｍのオン／オフ状態をさらに含む。
制御信号ＣｏｎＳは、第１および第２スイッチ回路ＳＷ１、ＳＷ２の通過／不通過状態によってオン／オフ制御される。例えば、ゲインモードにおいて、第１スイッチ回路ＳＷ１が通過状態である場合、第１スイッチ回路ＳＷ１の制御信号ＣｏｎＳは、ロウレベルＶｏｆｆとなる。これにより、第１スイッチ回路ＳＷ１のシャント素子群ＳＨＧｃｏｍは、オフ状態となる。このとき、第２スイッチ回路ＳＷ２が不通過状態となるので、第２スイッチ回路ＳＷ２の制御信号ＣｏｎＳは、ハイレベルＶｏｎとなる。これにより、第２スイッチ回路ＳＷ２のシャント素子群ＳＨＧｃｏｍは、オン状態となる。
一方、バイパスモードにおいて、第２スイッチ回路ＳＷ２が通過状態である場合、第２スイッチ回路ＳＷ２の制御信号ＣｏｎＳは、ロウレベルＶｏｆｆとなる。これにより、第２スイッチ回路ＳＷ２のシャント素子群ＳＨＧｃｏｍは、オフ状態となる。このとき、第１スイッチ回路ＳＷ１が不通過状態となるので、第１スイッチ回路ＳＷ１の制御信号ＣｏｎＳは、ハイレベルＶｏｎとなる。これにより、第１スイッチ回路ＳＷ１のシャント素子群ＳＨＧｃｏｍは、オン状態となる。尚、第３スイッチ回路ＳＷ３は、ゲインモードにおいて増幅回路ＬＮＡ１側に接続され、バイパスモードにおいて第２スイッチ回路ＳＷ２側に接続される。
このように、第６実施形態によれば、ゲインモードまたはバイパスモードにおいて、不通過状態の一方のスイッチ回路ＳＷ１（またはＳＷ２）のシャント素子群ＳＨＧｃｏｍが共通ポートＣＯＭをグランドＧＮＤにシャントする。不通過状態のスイッチ回路ＳＷ１（またはＳＷ２）において、シャント素子群ＳＨＧｃｏｍは、ポートＲＦ１と共通ポートＣＯＭとの間で漏洩しようとする信号（不要波）を抑圧できる。これにより、スイッチ回路ＳＷ１（またはＳＷ２）が受信信号を遮断する場合に、シャント素子群ＳＨＧｃｏｍは、入力ポートＲＦ１〜ＲＦｎと共通ポートＣＯＭとの間のアイソレーション特性を向上させることができる。これは、通過状態にある他方のスイッチ回路ＳＷ２（またはＳＷ１）の挿入損失ＩＬの劣化を抑制することに繋がる。
また、選択ポートからの入力信号が、ゲインモードの場合は第２スイッチ回路ＳＷ２側へ、バイパスモードの場合は第１スイッチ回路ＳＷ１側へ漏洩する量を第１の実施例よりも抑圧できる。このため、ゲインモードの信号経路とバイパスモードの信号経路の間の相互影響が小さくなるため、ゲインモードおよびバイパスモードのインピーダンス整合を容易化することができる。
また、シャント素子群ＳＨＧｃｏｍは、第１および第２スイッチ回路ＳＷ１、ＳＷ２のそれぞれに１つずつ設けられており共通化されている。従って、第６実施形態による受信回路Ｒ１は、第５実施形態による受信回路Ｒ１よりも小型化することができる。
尚、シャント素子Ｓ１〜Ｓｑのサイズ（ゲート幅／ゲート長）は、第５実施形態におけるシャント素子Ｓ１１〜Ｓ１ｑと同様に、スルー素子Ｔ１１〜Ｔ１ｐ等のそれよりも小さく設計することが好ましい。これにより、スルー素子Ｔ１１〜Ｔ１ｐ等が受信信号を通過させるときに、シャント素子Ｓ１〜Ｓｑは受信信号に左程悪影響を与えない。
第６実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第６実施形態は、第１実施形態の効果も有する。また、第６実施形態は、他の実施形態と組み合わせてもよい。
（第７実施形態）
図１７は、第７実施形態による第１スイッチ回路ＳＷ１または第２スイッチ回路ＳＷ２の構成例を示す図である。第１および第２スイッチ回路ＳＷ１、ＳＷ２の構成は同一でよい。従って、ここでは、第１スイッチ回路ＳＷ１の構成について説明し、第２スイッチ回路ＳＷ２の構成の説明は省略する。勿論、第１および第２スイッチ回路ＳＷ１、ＳＷ２のいずれか一方が図１７の構成を有し、他方が図５、図１３または図１５の構成を有してもよい。
第７実施形態による第１スイッチ回路ＳＷ１は、各スルー素子群ＴＨＧ１〜ＴＨＧｎのポートＲＦ１〜ＲＦ（ｎ）側の端部にシャント素子群ＳＨＧ１〜ＳＨＧｎが接続されている点で第５実施形態と異なる。第７実施形態の他の構成は、第５実施形態の対応する構成と同様でよい。
シャント素子群ＳＨＧ１〜ＳＨＧｎは、それぞれスルー素子群ＴＨＧ１〜ＴＨＧｎのポートＲＦ１〜ＲＦ（ｎ）側にあるノードＮ１〜ＮｎとグランドＧＮＤとの間に接続されている。例えば、第１シャント素子群ＳＨＧ１は、ノードＮ１とグランドＧＮＤとの間に直列に接続された複数のシャント素子Ｓ１１〜Ｓ１ｑを含む。ノードＮ１は、第１スルー素子群ＴＨＧ１とポートＲＦ１との間のノードである。シャント素子Ｓ１１〜Ｓ１ｑのゲートは、制御回路ＣＮＴに共通に接続されており、共通の制御信号Ｃｏｎ１ｂを受ける。従って、シャント素子Ｓ１１〜Ｓ１ｑは、制御信号Ｃｏｎ１ｂにより同時に同一制御を受ける。これにより、シャント素子群ＳＨＧ１は、１つのスイッチとしてオン／オフ制御される。
例えば、第２シャント素子群ＳＨＧ２は、ノードＮ２とグランドＧＮＤとの間に直列に接続された複数のシャント素子Ｓ２１〜Ｓ２ｑを含む。ノードＮ２は、第２スルー素子群ＴＨＧ２とポートＲＦ２との間のノードである。シャント素子Ｓ２１〜Ｓ２ｑのゲートは、制御回路ＣＮＴに共通に接続されており、共通の制御信号Ｃｏｎ２ｂを受ける。従って、シャント素子Ｓ２１〜Ｓ２ｑは、制御信号Ｃｏｎ２ｂにより同時に同一制御を受ける。これにより、シャント素子群ＳＨＧ２は、１つのスイッチとしてオン／オフ制御される。シャント素子群ＳＨＧ３〜ＳＨＧｎについても同様である。
図１８（Ａ）および図１８（Ｂ）は、第７実施形態による第１および第２スイッチ回路ＳＷ１、ＳＷ２の動作を示す表である。図１８（Ａ）は、図１４（Ａ）と同じである。図１８（Ｂ）は、図１４（Ｂ）の表に対して、不通過状態におけるシャント素子群（シャントＦＥＴ）のオン／オフ状態が異なる。制御信号Ｃｏｎ１ｂ〜Ｃｏｎ（ｎ）ｂは、基本的に制御信号Ｃｏｎ１〜Ｃｏｎ（ｎ）の相補信号である。しかし、スイッチ回路ＳＷ１またはＳＷ２が不通過状態である場合、選択ポートに対応するシャント素子群をオフ状態にし、非選択ポートに対応するシャント素子群をオン状態にする。
例えば、スイッチ回路ＳＷ１またはＳＷ２が通過状態である場合、選択ポートに対応するスルー素子群はオン状態となり、選択ポートに対応するシャント素子群はオフ状態となる。一方、非選択ポートに対応するスルー素子群はオフ状態となり、非選択ポートに対応するシャント素子群はオン状態となる。
スイッチ回路ＳＷ１またはＳＷ２が不通過状態である場合、ポート選択信号Ｐｓｅｌに依らず、スルー素子群はオフ状態となる。しかし、シャント素子群は、ポート選択信号Ｐｓｅｌに依存してオン／オフ状態となる。即ち、スイッチ回路ＳＷ１またはＳＷ２が通過状態の場合と同様に、選択ポートに対応するシャント素子群はオフ状態となり、非選択ポートに対応するシャント素子群はオン状態となる。
例えば、ゲインモードにおいて入力ポートＰｉｎ＿１が選択ポートである場合、制御信号Ｃｏｎ１がハイレベルＶｏｎとなって、入力ポートＰｉｎ＿１に接続された第１スイッチ回路ＳＷ１のスルー素子群ＴＨＧ１＿１がオン状態となる。このとき、制御信号Ｃｏｎ１ｂはロウレベルＶｏｆｆとなって、第１スイッチ回路ＳＷ１のシャント素子群ＳＨＧ１＿１はオフ状態となる。
第１スイッチ回路ＳＷ１の他の制御信号Ｃｏｎ２〜Ｃｏｎ（ｎ）はロウレベルＶｏｆｆのままであり、第１スイッチ回路ＳＷ１の他のスルー素子群ＴＨＧ２＿１〜ＴＨＧｎ＿１はオフ状態となる。このとき、第２スイッチ回路ＳＷ２は不通過状態であるので、スルー素子群ＴＨＧ１＿２〜ＴＨＧｎ＿２は、全てオフ状態となる。一方、第１スイッチ回路ＳＷ１の制御信号Ｃｏｎ２ｂ〜Ｃｏｎ（ｎ）ｂはハイレベルＶｏｎとなり、第１スイッチ回路ＳＷ１の他のシャント素子群ＳＨＧ２＿１〜ＳＨＧｎ＿１はオン状態となる。このとき、第２スイッチ回路ＳＷ２の制御信号Ｃｏｎ１ｂはロウレベルＶｏｆｆとなり、第２スイッチ回路ＳＷ２の制御信号Ｃｏｎ２ｂ〜Ｃｏｎ（ｎ）ｂはハイレベルＶｏｎとなる。これにより、第２スイッチ回路ＳＷ２のシャント素子群ＳＨＧ１＿２はオフ状態であり、他のシャント素子群ＳＨＧ２＿２〜ＳＨＧｎ＿２はオン状態となる。
例えば、バイパスモードにおいて入力ポートＰｉｎ＿２が選択ポートである場合、制御信号Ｃｏｎ２がハイレベルＶｏｎとなって、入力ポートＰｉｎ＿２に接続された第２スイッチ回路ＳＷ２のスルー素子群ＴＨＧ２＿２がオン状態となる。このとき、制御信号Ｃｏｎ２ｂがロウレベルＶｏｆｆとなって、入力ポートＰｉｎ＿２に接続された第２スイッチ回路ＳＷ２のシャント素子群ＳＨＧ２＿２がオフ状態となる。
第２スイッチ回路ＳＷ２の他の制御信号Ｃｏｎ１、Ｃｏｎ３〜Ｃｏｎ（ｎ）はロウレベルＶｏｆｆのままであり、第２スイッチ回路ＳＷ２の他のスルー素子群ＴＨＧ１＿２、ＴＨＧ３＿２〜ＴＨＧｎ＿２はオフ状態となる。このとき、第１スイッチ回路ＳＷ１は不通過状態であるので、スルー素子群ＴＨＧ１＿１〜ＴＨＧｎ＿１は、全てオフ状態となる。一方、第２スイッチ回路ＳＷ２の制御信号Ｃｏｎ１ｂ、Ｃｏｎ３ｂ〜Ｃｏｎ（ｎ）ｂはハイレベルＶｏｎであり、第２スイッチ回路ＳＷ２の他のシャント素子群ＳＨＧ１＿２、ＳＨＧ３＿２〜ＳＨＧｎ＿２はオン状態となる。このとき、第１スイッチ回路ＳＷ１の制御信号Ｃｏｎ２ｂはロウレベルＶｏｆｆとなり、第１スイッチ回路ＳＷ１の制御信号Ｃｏｎ１ｂ、Ｃｏｎ３ｂ〜Ｃｏｎ（ｎ）ｂはハイレベルＶｏｎとなる。これにより、第１スイッチ回路ＳＷ１のシャント素子群ＳＨＧ２＿１はオフ状態であり、他のシャント素子群ＳＨＧ１＿１、ＳＨＧ３＿１〜ＳＨＧｎ＿１はオン状態となる。
このように、ゲインモードまたはバイパスモードにおいて、非選択ポートに対応するスルー素子群が受信信号を遮断するときには、それに対応するシャント素子群がオン状態となる。これにより、シャント素子群がスルー素子群のノードをグランドＧＮＤにシャントし、非選択ポートと共通ポートＣＯＭとの間で漏洩しようとする信号（不要波）を抑圧することができる。これにより、シャント素子群は、非選択ポートと共通ポートＣＯＭとの間のアイソレーション特性を向上させることができる。これは、選択ポートに対応したスルー素子群の挿入損失ＩＬを抑制することに繋がる。このように、第７実施形態は、基本的に第５実施形態と同様に動作する。
しかし、第７実施形態では、スイッチ回路ＳＷ１、ＳＷ２が不通過状態のときであっても、選択ポートに対応するシャント素子群はオフ状態となり、非選択ポートに対応するシャント素子群はオン状態となる。その理由を以下に説明する。
スイッチ回路ＳＷ１、ＳＷ２は入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎを共有している。また、第７実施形態では、入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎとシャント素子群との間にはスルー素子が設けられていない。従って、もし、スイッチ回路ＳＷ２が不通過状態のときに、選択ポートに対応するシャント素子群がオン状態となっていると、受信信号がシャント素子群を介してグランドＧＮＤに接続されてしまう。この場合、通過状態となっている他方のスイッチ回路ＳＷ１において、選択ポートに対応するスルー素子群を通過する受信信号を劣化させてしまうおそれがある。
これに対し、第７実施形態では、例えば、スイッチ回路ＳＷ２が不通過状態のときに、該スイッチ回路ＳＷ２の選択ポートに対応するシャント素子群がオフ状態となり、その入力インピーダンスが高くなる。この場合、通過状態となっているスイッチ回路ＳＷ１において、選択ポートに対応するスルー素子群を通過する受信信号の劣化を抑制することができる。
尚、或るスルー素子群において直列接続されたスルー素子の個数ｐおよび或るシャント素子群において直列接続されるシャント素子の個数ｑは、受信信号の電力の大きさ、および、ＦＥＴ単体の耐圧特性によって決定される。従って、ｐ、ｑは、２以上の整数であってもよいが、場合によっては１の場合もあり得る。
第７実施形態は、第５実施形態以外の他の実施形態と組み合わせてもよい。
（第８実施形態）
図１９は、第８実施形態に従った無線通信モジュールＭＤＬの構成例を示す図である。無線通信モジュールＭＤＬは、増幅回路ＬＮＡ１と、第１スイッチ回路ＳＷ１と、第２スイッチ回路ＳＷ２と、スイッチ回路ＳＷ＿ＴＲ１と、制御回路ＣＮＴと、インピーダンス整合回路ＩＭＰ＿ＭＣと、フィルタ回路（ＢＰＦ（Band Pass Filter））ＦＬＴ＿Ｒ１と、を１つのモジュールとして備えている。無線通信モジュールＭＤＬ（以下、単に、モジュールＭＤＬともいう）のうち、破線枠で示す増幅回路ＬＮＡ１、第１スイッチ回路ＳＷ１、第２スイッチ回路ＳＷ２、スイッチ回路ＳＷ＿ＴＲ１および制御回路ＣＮＴは、同一半導体基板（例えば、ＳＯＩ（Semiconductor On Insulator）基板）上に構成され、１つの半導体チップとして構成されている。
ここで、インピーダンス整合回路ＩＭＰ＿ＭＣおよびフィルタ回路（ＢＰＦ（Band Pass Filter））ＦＬＴ＿Ｒ１は、上記半導体チップとは別に形成けられ、その後、半導体チップとモジュール化される。これにより、無線通信モジュールＭＤＬは、各入力ポートＰｉｎ＿１〜Ｐｉｎ＿ｎに対応する受信信号の周波数帯域の選択やインピーダンス整合を行う。上記構成要素を１つのモジュールＭＤＬにすることによって、無線通信装置を小型化することができる。
また、スイッチ回路ＳＷ＿ＴＲ１は、スイッチ回路ＳＷ１、ＳＷ２とともに同一のＳＯＩ基板上に設けられている。このように、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ＿ＴＲ１および制御回路ＣＮＴを１チップ化することによって、無線通信装置を小型化することができる。尚、増幅回路ＬＮＡ１、スイッチ回路ＳＷ１、ＳＷ２、制御回路ＣＮＴは、上記実施形態の対応する構成と同じでよい。
スイッチ回路ＳＷ＿ＴＲ１は、アンテナＡＮＴ１で受信した高周波信号を、図２に示すポート選択信号Ｐｓｅｌに基づいて、入力ポートＰｏｕｔ＿１〜Ｐｏｕｔ＿ｎのいずれかに出力する。フィルタ回路ＦＬＴ＿Ｒ１は、スイッチ回路ＳＷ＿ＴＲ１を通過した高周波信号のうち、所望の周波数の受信信号を取り出して、他の不要な信号を遮断する。その後、受信信号は、スイッチ回路ＳＷ１、ＳＷ２等へ伝送される。スイッチ回路ＳＷ１、ＳＷ２、インピーダンス整合回路ＩＭＰ＿ＭＣおよび増幅回路ＬＮＡ１の動作は、上記実施形態の通りである。
スイッチ回路ＳＷ＿ＴＲ１には所望の受信信号以外の信号も入力される。例えば、送信回路Ｔ１、Ｔ２からの送信信号、ＷｉＦｉ等の他の無線システムから出力される高周波信号が、スイッチ回路ＳＷ＿ＴＲ１に入力される場合がある。このような同一機器や近傍のシステムから出力される信号の電力レベルは、所望の受信信号に比べて非常に大きい場合が多い。このため、スイッチ回路ＳＷ＿ＴＲ１は、スイッチ回路ＳＷ１、ＳＷ２に比べて大きな電力を遮断する必要がある。
スイッチ回路ＳＷ＿ＴＲ１は、基本的にスイッチ回路ＳＷ１、ＳＷ２と同じ構成でよい。しかし、スイッチ回路ＳＷ＿ＴＲ１の耐圧特性をスイッチ回路ＳＷ１、ＳＷ２のそれよりも高くするために、スイッチ回路ＳＷ＿ＴＲ１のスルー素子（スルーＦＥＴ）の段数ｐを、スイッチ回路ＳＷ１、ＳＷ２における段数ｐ以上にすることが好ましい。また、スイッチ回路ＳＷ＿ＴＲ１がシャント素子群を有する場合、同様の理由で、スイッチ回路ＳＷ＿ＴＲ１のシャント素子（シャントＦＥＴ）の段数ｑをスイッチ回路ＳＷ１、ＳＷ２における段数ｑ以上にすることが好ましい。
モジュールＭＤＬは、送受信用フロントエンドモジュールおよび受信用フロントエンドモジュールに適用可能である。しかし、本実施形態は、通信装置内の高周波送受信部に直接実装されてもよい。また、モジュールＭＤＬの一部の機能をモジュール化し、その他の機能を高周波送受信部に直接実装してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１・・・通信装置、Ｒ１・・・受信回路、ＬＮＡ１・・・増幅回路、ＳＷ１・・・第１スイッチ回路、ＳＷ２・・・第２スイッチ回路、ＳＷ３・・・第３スイッチ回路、ＳＷ４・・・第４スイッチ回路、ＣＮＴ・・・制御回路、ＩＭＰ＿ＭＣ・・・インピーダンス整合回路、Ｐｉｎ＿１〜Ｐｉｎ＿ｎ・・・入力ポート、Ｐｏｕｔ・・・出力ポート

Claims (9)

  1. 受信信号を増幅して第１出力部へ出力する第１増幅部と、
    複数の入力部と前記第１増幅部との間に設けられ、前記複数の入力部のいずれかを前記第１増幅部へ接続する第１スイッチ部と、
    前記複数の入力部と前記第１出力部との間に設けられ、前記複数の入力部のいずれかを前記第１出力部へ接続する第２スイッチ部と、
    前記第１スイッチ部と前記第１増幅部との間または前記入力部と前記第１スイッチ部との間に設けられたインピーダンス整合部と、
    前記第１および第２スイッチ部を制御する制御部とを備え、
    前記第２スイッチ部のオン抵抗は、該第２スイッチ部を介して前記受信信号を出力する場合の入力インピーダンスが、前記第１スイッチ部および前記第１増幅部を介して前記受信信号を出力する場合の入力インピーダンスにほぼ等しくなるように調節されている、受信回路。
  2. 前記第１スイッチ部は、直列に接続された複数のＦＥＴを含む第１スルー素子群と、直列に接続された複数のＦＥＴを含む第２スルー素子群とを備え、
    前記第１スルー素子群は、前記複数の入力部のうち第１入力部と前記第１増幅部との間に設けられており、
    前記第２スルー素子群は、前記複数の入力部のうち第２入力部と前記第１増幅部との間に設けられており、
    前記第２スイッチ部は、直列に接続された複数のＦＥＴを含む第３スルー素子群と、直列に接続された複数のＦＥＴを含む第４スルー素子群とを備え、
    前記第３スルー素子群は、前記第１入力部と前記第１出力部との間に設けられており、 前記第４スルー素子群は、前記第２入力部と前記第１出力部との間に設けられている、請求項１に記載の受信回路。
  3. 前記第１スイッチ部に接続される前記入力部の個数をｎ１（ｎ１≧２）とし、とし、前記第１および第２スルー素子群に含まれるＦＥＴのゲート幅をＷｇ１とし、前記第３および第４スルー素子群に含まれるＦＥＴのゲート幅をＷｇ２とし、前記第１および第２スルー素子群のそれぞれに含まれるＦＥＴ数をｐ１とし、前記第３および第４スルー素子群のそれぞれに含まれるＦＥＴ数をｐ２とした場合、
    （Ｗｇ２／ｐ２）／（Ｗｇ１／ｐ１）≦（ｎ１−１）
    を満たす、請求項２に記載の受信回路。
  4. 前記第１および第２スルー素子群のそれぞれに含まれるＦＥＴ数をｐ１とし、前記第３および第４スルー素子群のそれぞれに含まれるＦＥＴ数をｐ２とした場合、
    ｐ２≧ｐ１
    を満たす、請求項２または請求項３に記載の受信回路。
  5. 前記受信信号を増幅して前記第１出力部から出力する第１モードにおいて、前記第１スイッチ部は前記複数の入力部のいずれかを前記第１増幅部へ接続し、前記第２スイッチ部は前記複数の入力部と前記第１出力部との間を遮断し、
    前記受信信号を増幅せずに前記第１出力部から出力する第２モードにおいて、前記第２スイッチ部は前記複数の入力部のいずれかを前記第１出力部へ接続し、前記第１スイッチ部は前記複数の入力部と前記第１増幅部との間を遮断する、請求項１から請求項４のいずれか一項に記載の受信回路。
  6. 前記増幅部と前記第１出力部との間に設けられた第３スイッチ部をさらに備え、
    前記第３スイッチ部は、前記第１モードにおいて前記第１増幅部と前記第１出力部とを接続し、前記第２モードにおいて前記第１増幅部と前記第１出力部とを遮断する、請求項５に記載の受信回路。
  7. 前記第１スイッチ部は、前記第１スルー素子群の一端のノードまたは前記第１スルー素子群の前記複数のＦＥＴ間のいずれかの第１ノードと基準電圧源との間に直列に接続された複数のＦＥＴを含む第１シャント素子群と、前記第２スルー素子群の一端のノードまたは前記第２スルー素子群の前記複数のＦＥＴ間のいずれかの第２ノードと前記基準電圧源との間に直列に接続された複数のＦＥＴを含む第２シャント素子群とをさらに備え、
    前記第２スイッチ部は、前記第３スルー素子群の一端のノードまたは前記第３スルー素子群の前記複数のＦＥＴ間のいずれかの第３ノードと前記基準電圧源との間に直列に接続された複数のＦＥＴを含む第３シャント素子群と、前記第４スルー素子群の一端のノードまたは前記第４スルー素子群の前記複数のＦＥＴ間のいずれかの第４ノードと前記基準電圧源との間に直列に接続された複数のＦＥＴを含む第４シャント素子群とをさらに備えている、請求項２から請求項６のいずれか一項に記載の受信回路。
  8. 前記第１増幅部、前記第１スイッチ部および前記第２スイッチ部は、同一ＳＯＩ基板上に設けられている、請求項１から請求項７のいずれか一項に記載の受信回路。
  9. 請求項１から請求項８のいずれかに一項記載された受信回路を備えた無線通信モジュール。
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