JP7358316B2 - 半導体回路 - Google Patents

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Description

実施形態は、半導体回路に関する。
キャリアアグリゲーションが、無線通信の高速化のために、無線通信システムに用いられている。
特開２０１９－２０８１３５号公報
半導体回路の特性を向上する。
実施形態の半導体回路は、カスコード接続された第１のトランジスタ及び第２のトランジスタを含み、前記第１のトランジスタのゲートに入力端子を介して供給された高周波信号を増幅する増幅回路と、前記増幅回路に接続された第１のノードと、第１の出力端子及び第２の出力端子を含み、前記第１及び第２の出力端子のうちいずれか一方の出力端子を用いた第１の出力モード又は前記第１及び第２の出力端子を用いた第２の出力モードを用いて、出力動作を実行する出力回路と、前記入力端子と前記第１のノードと間に接続されたバイパス回路と、を含み、前記出力回路は、第２のノードと前記第１の出力端子との間に接続された第１のスイッチ回路と、第３のノードと前記第２の出力端子との間に接続された第２のスイッチ回路と、前記第２のノードと前記第３のノードとの間に接続された第３のスイッチ回路と、前記第２のノードに接続された複数の第１の受動素子と、前記第３のノードに接続された複数の第２の受動素子と、前記第２のノードと前記第３のノードとの間に接続された少なくとも１つの第３の受動素子と、を含み、前記第１の出力モード時、前記第１及び第２のスイッチ回路のうちいずれか一方と、前記第３のスイッチ回路が導通状態となり、前記第２の出力モード時、前記第１及び第２のスイッチ回路の両方が導通状態となり、前記第３のスイッチ回路が非導通状態となる。
実施形態のＬＮＡを含むシステムを示すブロック図。 第１の実施形態のＬＮＡの構成例を示す等価回路図。 第１の実施形態のＬＮＡの構造例を示す断面図。 第１の実施形態のＬＮＡの動作例を示す図。 第１の実施形態のＬＮＡの動作例を示す図。 第１の実施形態のＬＮＡの動作例を示す図。 第１の実施形態のＬＮＡの動作例を示す図。 第１の実施形態のＬＮＡの動作例を示す図。 第１の実施形態のＬＮＡの特性を示す図。 第１の実施形態のＬＮＡの特性を示す図。 第１の実施形態のＬＮＡの特性を示す図。 第１の実施形態のＬＮＡの特性を示す図。 第１の実施形態のＬＮＡの特性を示す図。 第２の実施形態のＬＮＡの構成例を示す回路図。 第２の実施形態のＬＮＡの動作例を示す図。 第２の実施形態のＬＮＡの動作例を示す図。 第２の実施形態のＬＮＡの動作例を示す図。 第２の実施形態のＬＮＡの特性を示す図。 第２の実施形態のＬＮＡの特性を示す図。 第２の実施形態のＬＮＡの特性を示す図。 第２の実施形態のＬＮＡの特性を示す図。 第２の実施形態のＬＮＡの特性を示す図。 第２の実施形態のＬＮＡの特性を示す図。 第２の実施形態のＬＮＡの特性を示す図。 第２の実施形態のＬＮＡの特性を示す図。 第２の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの構成例を示すブロック図。 第３の実施形態のＬＮＡの構成例を示す回路図。 第３の実施形態のＬＮＡの動作例を示す図。 第３の実施形態のＬＮＡの動作例を示す図。 第３の実施形態のＬＮＡの動作例を示す図。 第３の実施形態のＬＮＡの動作例を示す図。 第３の実施形態のＬＮＡの動作例を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第３の実施形態のＬＮＡの特性を示す図。 第４の実施形態のＬＮＡの構成例を示す回路図。 第４の実施形態のＬＮＡの動作例を示す図。 第４の実施形態のＬＮＡの動作例を示す図。 第４の実施形態のＬＮＡの動作例を示す図。 第４の実施形態のＬＮＡの動作例を示す図。 第４の実施形態のＬＮＡの動作例を示す図。 第４の実施形態のＬＮＡの動作例を示す図。 第４の実施形態のＬＮＡの動作例を示す図。 第４の実施形態のＬＮＡの特性を示す図。 第５の実施形態のＬＮＡの構成例を示す回路図。 第５の実施形態のＬＮＡの動作例を示す図。 第５の実施形態のＬＮＡの動作例を示す図。 第５の実施形態のＬＮＡの動作例を示す図。 第５の実施形態のＬＮＡの動作例を示す図。 第５の実施形態のＬＮＡの特性を示す図。 第６の実施形態のＬＮＡの構成例を示す回路図。 第６の実施形態のＬＮＡの動作例を示す図。 第６の実施形態のＬＮＡの動作例を示す図。 第６の実施形態のＬＮＡの動作例を示す図。 第６の実施形態のＬＮＡの特性を示す図。 第６の実施形態のＬＮＡの特性を示す図。 第６の実施形態のＬＮＡの特性を示す図。 第６の実施形態のＬＮＡの特性を示す図。 第６の実施形態のＬＮＡの特性を示す図。 第６の実施形態のＬＮＡの特性を示す図。 第６の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの構成例を示す回路図。 第７の実施形態のＬＮＡの動作例を説明するための図。 第７の実施形態のＬＮＡの動作例を説明するための図。 第７の実施形態のＬＮＡの動作例を説明するための図。 第７の実施形態のＬＮＡの動作例を説明するための図。 第７の実施形態のＬＮＡの動作例を説明するための図。 第７の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの特性を示す図。 第７の実施形態のＬＮＡの特性を示す図。
図１乃至図９１を参照して、実施形態の半導体回路について、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び（又は）構成を有する要素については、同一符号を付す。
［実施形態］
（１） 第１の実施形態
図１乃至図１３を参照して、第１の実施形態の半導体回路路について説明する。
（１ａ）構成例
図１及び図２を参照して、実施形態の半導体回路の構成例について、説明する。
図１は、実施形態の無線通信システムを示すブロック図である。
図１の無線通信システム９００は、第１の実施形態の半導体回路１を含む。
本実施形態の半導体回路１は、増幅回路（例えば、高周波増幅回路）１に関する。
本実施形態の半導体回路１は、例えば、高周波低ノイズ増幅回路（ＬＮＡ：Low noise amplifier）１である。
図１に示されるように、無線通信システム９００は、アンテナ９１０、アンテナスイッチ９２０、バンドパスフィルタ（ＢＰＦ）９３０、ＬＮＡ１、処理回路９４０、パワーアンプ（ＰＡ）９５０、及びローパスフィルタ（ＬＰＦ）９６０などを含む。
アンテナ９１０は、他のデバイス（例えば、基地局又は他の無線通信システム）からの高周波信号を受ける。
アンテナスイッチ９２０は、アンテナ９１０を介した信号の送信及び受信を切り替えるスイッチ回路である。尚、図１において、送信側の信号経路（バス）及び受信側の信号経路のそれぞれが、１系統である例が示されている。但し、送信側の信号経路及び受信側の信号経路のそれぞれは、無線通信システムが送受信可能な周波数帯域の数に応じて、複数の系統を有していてもよい。
例えば、アンテナスイッチ９２０は、ＬＮＡ１と同一の基板（例えば、ＳＯＩ基板）上に設けられてもよい。アンテナスイッチ９２０とＬＮＡ１とが、ワンチップ化される。アンテナスイッチ９２０と半導体回路１とが、ＳＯＩ基板上に配置された場合、高周波信号の電力損失の低減、消費電力の削減、及び（又は）、システム／デバイスの小型化が、実現できる。
バンドパスフィルタ９３０は、所定の周波数帯域（周波数の範囲）に属する高周波信号を、選択的に通過させる。
本実施形態のＬＮＡ１は、バンドパスフィルタ９３０を通過した信号を受ける。例えば、ＬＮＡ１の入力端子ＬＮＡｉｎは、誘導素子Ｌｅｘｔを介して、端子ＩＮに接続されている。バンドパスフィルタ９３０は、端子ＩＮに、或る周波数帯域の高周波信号を供給する。
ＬＮＡ１は、バンドパスフィルタ９３０からの信号に対して、或る動作による処理を施す。ＬＮＡ１は、或る動作に基づいて、後段の回路（例えば、処理回路９４０）に送る。
処理回路９４０は、ＬＮＡ１からの高周波信号に対して各種の処理を実行する。例えば、処理回路９４０は、高周波集積回路（ＲＦＩＣ）である。
パワーアンプ９５０は、処理回路９４０からの高周波信号の信号値（電圧値及び電流値のうち少なくとも一方）を、所定の値まで増幅する。
ローパスフィルタ９６０は、遮断周波数より高い周波数の信号を遮断する。ローパスフィルタ９６０は、遮断周波数以下の周波数（周波数帯域）の信号を、アンテナスイッチ９２０に送る。ローパスフィルタ９６０を通過した信号は、アンテナスイッチ９２０介して、アンテナ９１０から無線通信システム９００の外部へ、送られる。
無線通信システム９００は、例えば、制御回路９９０などを、さらに含む。
制御回路９９０は、受信した信号に対する各種の処理、信号の送信及び受信のための各種の処理、及び、無線通信システム９００内の各種の処理を実行する。制御回路９９０は、無線通信システム９００内の複数の回路（モジュール）の動作を制御できる。例えば、制御回路９９０は、本実施形態のＬＮＡ１の動作を制御できる。
制御回路９９０は、各種の制御信号ＣＮＴを、ＬＮＡ１及び他の回路に供給する。
尚、制御回路９９０は、処理回路９４０内に設けられてもよい。処理回路９４０が、制御回路９９０の機能を有していてもよい。
例えば、無線通信システム９００は、パーソナルコンピュータ、スマートフォン、フューチャーフォン、携帯端末（例えば、タブレット端末）、ゲーム機器、ルーター及び基地局などである。
図２は、本実施形態のＬＮＡ１の等価回路図である。
以下において、ＬＮＡ１内の構成要素（例えば、受動素子）が、「直列」又は「並列」を冠して表記される場合がある。この場合において、「直列」素子は、信号（例えば、高周波信号）の伝達経路（信号パス、配線、ノード）上に直列に配置（又は接続）されている素子であることを示す。「並列」素子は、信号の伝達経路と基準電位との間に配置（又は接続）されている素子であることを示す。
＜増幅回路＞
本実施形態のＬＮＡ１は、供給された高周波信号ＲＦｉｎを増幅するカスコード接続増幅回路１０を含む。カスコード接続増幅回路１０は、カスコード接続された複数の電界効果トランジスタＦＥＴ１，ＦＥＴ２を含む。以下において、カスコード接続増幅回路１０は、単に増幅回路ともよばれる。
カスコード接続増幅回路１０は、コア回路（カスコード接続部ともよばれる）１０１と出力整合回路（出力整合部ともよばれる）１０２とを含む。
コア回路１０１は、２つの電界効果トランジスタ（以下では、単にトランジスタとよばれる）ＦＥＴ１，ＦＥＴ２、抵抗素子ＲＢ１，ＲＢ２、容量素子ＣＢ２及び誘導素子Ｌｓを含む。
２つのトランジスタＦＥＴ１，ＦＥＴ２は、カスコード接続されている。本実施形態において、各トランジスタＦＥＴ１，ＦＥＴ２は、ｎチャネル型のＭＯＳトランジスタである。尚、各トランジスタＦＥＴ１，ＦＥＴ２は、ｐチャネル型のＭＯＳトランジスタでもよい。
トランジスタＦＥＴ１の電流経路の一方の端子（例えば、トランジスタＦＥＴ１のソース）は、誘導素子Ｌｓの一方の端子に電気的に接続される。誘導素子Ｌｓの他方の端子は、基準電圧ＶＳＳが印加された端子（以下では、基準電圧端子ＶＳＳ又はグランド端子ＶＳＳとも表記される）に接続されている。電圧（以下では、グランド電圧とよばれる）ＶＳＳは、０Ｖの電圧値を有する。このように、トランジスタＦＥＴ１のソースは、誘導素子Ｌｓを介して接地される。
トランジスタＦＥＴ１の電流経路の他方の端子（例えば、トランジスタＦＥＴ１のドレイン）は、トランジスタＦＥＴ２の電流経路の一方の端子（例えば、トランジスタＦＥＴ２のソース）に電気的に接続される。
トランジスタＦＥＴ２の電流経路の他方の端子（例えば、トランジスタＦＥＴ２のドレイン）は、スイッチ素子Ｓｗ１を介して、ノード（配線又は端子）ｎｄ１に接続されている。
スイッチ素子Ｓｗ１は、トランジスタＦＥＴ２のドレインとノードｎｄ１との間の電気的な接続を制御する。ノードｎｄ１は、出力整合回路１０２の入力ノードである。
トランジスタＦＥＴ１の制御端子（トランジスタＦＥＴ１のゲート）は、容量素子Ｃｘを介してＬＮＡ１の入力端子ＬＮＡｉｎに接続されている。容量素子Ｃｘは、トランジスタＦＥＴ１のゲートに供給される信号の直流成分を遮断する。
トランジスタＦＥＴ１のゲートは、抵抗素子ＲＢ１の一方の端子に接続されている。抵抗素子ＲＢ１の他方の端子は、ＬＮＡ１内のバイアス生成回路（図示せず）に接続されている。バイアス生成回路は、電圧ＶＢ１を、抵抗素子ＲＢ１の他方の端子に印加する。電圧ＶＢ１は、正の電圧値を有する。
尚、ＬＮＡ１に供給される高周波信号の周波数帯域に応じて、容量素子が、トランジスタＦＥＴ１のゲートとトランジスタＦＥＴ１との間に接続されてもよい。
トランジスタＦＥＴ２の制御端子（トランジスタＦＥＴ２のゲート）は、抵抗素子ＲＢ２の一方の端子に接続される。抵抗素子ＲＢ２の他方の端子は、バイアス生成回路に接続されている。バイアス生成回路は、電圧ＶＢ２を、抵抗素子ＲＢ２の他方の端子に印加する。電圧ＶＢ２は、正の電圧値を有する。トランジスタＦＥＴ２のゲートは、容量素子ＣＢ２の一方の端子に接続されている。容量素子ＣＢ２の他方の端子は、グランド端子に接続されている。
例えば、抵抗素子ＲＢ１，ＲＢ２は、バイアス生成回路に対する高周波信号ＲＦｉｎの回り込みを防止するために設けられている。
コア回路１０１において、トランジスタＦＥＴ１は、誘導素子（以下では、ソースインダクタともよばれる）Ｌｓによるインダクティブソースディジェネレーションを有するソース接地電界効果トランジスタとして機能する。トランジスタＦＥＴ２は、対地容量ＣＢ２によるゲート接地電界効果トランジスタとして機能する。
高周波信号ＲＦｉｎの入力ノードは、誘導素子Ｌｅｘｔを介して、入力端子ＬＮＡｉｎに接続される。高周波信号ＲＦｉｎの入力ノードは、例えば、５０Ω系の入力ノードである。例えば、誘導素子（以下では、外部インダクタともよばれる）Ｌｅｘｔは、カスコード接続増幅回路１０が設けられた半導体チップの外部に設けられている。但し、外部インダクタＬｅｘｔは、カスコード接続増幅回路１０が設けられた半導体チップ内に、設けられてもよい。
例えば、誘導素子Ｌｅｘｔ，Ｌｓ及び容量素子Ｃｘは、カスコード接続増幅回路１０の入力整合回路を形成する。これによって、増幅用のＦＥＴ１，ＦＥＴ２の利得整合及びノイズ整合を考慮したインピーダンス整合が、確保される。
例えば、コア回路１０１は、ＳＯＩプロセスを用いた半導体デバイス製造プロセスで形成される。
図３は、本実施形態のＬＮＡにおけるコア回路の構造例を模式的に示す断面図である。
図３に示されるように、トランジスタＦＥＴ１，ＦＥＴ２は、ＳＯＩ基板８００上に設けられる。
尚、図３において、カスコード接続された２つのトランジスタＦＥＴ１，ＦＥＴ２がＸ方向に並ぶ例が示されている。但し、ＳＯＩ基板８００上におけるトランジスタＦＥＴ１，ＦＥＴ２のレイアウトは、図３の例に限定されない。
ＳＯＩ基板８００は、支持基板８１０と、絶縁層８２０と、半導体層８３０（８３０ａ，８３０ｂ）とを含む。半導体層８３０は、支持基板８１０上方に設けられている。絶縁層８２０は、半導体層８３０と支持基板８１０との間に設けられている。半導体層８３０は、絶縁層８２０によって、支持基板８１０から電気的に分離されている。
例えば、支持基板８１０は、半導体基板（例えば、シリコン基板）である。例えば、半導体層８３０は、シリコン層である。例えば、絶縁層８２０は、酸化シリコン層である。
トランジスタＦＥＴ１は、ＳＯＩ基板８００内のアクティブ領域ＡＡ１内に設けられている。アクティブ領域ＡＡ１は、素子分離領域ＩＳによって区画された領域である。絶縁層８９０が、素子分離領域ＩＳ内に設けられている。
トランジスタＦＥＴ１のゲート電極８１ａは、ＳＯＩ基板８００の上面に対して垂直な方向（Ｚ方向）における半導体層８３０ａの上方に設けられている。ゲート絶縁膜８２ａは、ゲート電極８１ａと半導体層８３０との間に設けられている。
トランジスタＦＥＴ１のソース８３ａは、半導体層８３０ａ内に設けられている。
トランジスタＦＥＴ１のドレイン８４ａは、半導体層８３０ａ内に設けられている。半導体層８３０ａにおけるソース８３ａとドレイン８４ａとの間の領域は、トランジスタＦＥＴ１のチャネル領域となる。トランジスタＦＥＴ１の駆動時において、トランジスタＦＥＴ１のチャネルは、チャネル領域内に、形成される。
トランジスタＦＥＴ２は、ＳＯＩ基板８００内のアクティブ領域内に設けられている。例えば、トランジスタＦＥＴ２のアクティブ領域ＡＡ２は、素子分離領域ＩＳによって、アクティブ領域ＡＡ１から電気的に分離されている。
トランジスタＦＥＴ２のゲート電極８１ｂは、Ｚ方向における半導体層８３０ｂの上方に設けられている。ゲート絶縁膜８２ｂは、ゲート電極８１ｂと半導体層８３０ｂとの間に設けられている。
トランジスタＦＥＴ２のソース８３ｂ及びドレイン８４ｂは、半導体層８３０ｂ内にそれぞれ設けられている。半導体層８３０ｂにおけるソース８３ｂとドレイン８４ｂとの間の領域は、トランジスタＦＥＴ２のチャネル領域となる。トランジスタＦＥＴ２の駆動時において、トランジスタＦＥＴ２のチャネルは、チャネル領域内に、形成される。
各トランジスタＦＥＴ１，ＦＥＴ２において、ゲート電極８１（８１ａ，８１ｂ）は、例えば、ポリシリコン層、シリサイド層、又は金属層などを含む導電層である。尚、ゲート電極８１は、１つの層の単層構造を有してもよいし、複数の層の積層構造を有してもよい。
各トランジスタＦＥＴ１，ＦＥＴ２において、ゲート絶縁膜８２（８２ａ，８２ｂ）は、例えば、酸化シリコン層、高誘電性絶縁層（ｈｉｇｈ－ｋ膜）などを含む絶縁層である。尚、ゲート絶縁膜８２は、１つの層の単層構造を有していてもよいし、複数の層を含む積層構造を有していてもよい。
ＳＯＩ基板８００上に形成されたトランジスタＦＥＴ１，ＦＥＴ２の各端子に対して、上述のように、抵抗素子ＲＢ１，ＲＢ２、容量素子Ｃｘ，ＣＢ２及び誘導素子Ｌｓが、それぞれ接続される。トランジスタＦＥＴ１，ＦＥＴ２は、スイッチ素子Ｓｗ１を介して、ノードｎｄ１に接続される。
抵抗素子ＲＢ１，ＲＢ２、誘導素子Ｌｓ及び容量素子Ｃｘ，ＣＢ２の１つ以上は、トランジスタＦＥＴ１，ＦＥＴ２が設けられたＳＯＩ基板８００上に設けられてもよい。
このように、カスコード接続増幅回路１０のトランジスタＦＥＴ１，ＦＥＴ２が、ＳＯＩプロセスによって形成された場合、トランジスタの寄生容量を小さくできる。これによって、高周波信号の電力損失が、小さくなる。
本実施形態において、高周波スイッチング特性を有する電界効果トランジスタが、高周波ＬＮＡに適用される。これによって、高機能なＬＮＡが、実現される。
カスコード接続増幅回路１０内において、供給された高周波信号ＲＦｉｎは、容量素子Ｃｘを経由して、カスコード接続された２つのトランジスタＦＥＴ１，ＦＥＴ２のうちトランジスタＦＥＴ１のゲートに、印加される。トランジスタＦＥＴ１，ＦＥＴ２は、供給された高周波信号ＲＦｉｎに応じて、動作する。
これによって、カスコード接続増幅回路１０内において、コア回路１０１は、供給された高周波信号ＲＦｉｎを、増幅する。
出力整合回路１０２は、誘導素子Ｌｄ、複数の容量素子Ｃｏｕｔ，Ｃｂｙｐ２及び複数のスイッチ素子Ｓｗ１，Ｓｗ２を含む。
誘導素子Ｌｄの一方の端子は、ノードｎｄ１に接続されている。誘導素子Ｌｄは、ノードｎｄ１及びスイッチ素子Ｓｗ１を介して、トランジスタＦＥＴ２のドレインに接続されている。誘導素子Ｌｄの他方の端子は、バイアス生成回路（図示せず）に接続されている。バイアス生成回路は、電圧ＶＤＤＬＮＡを、誘導素子Ｌｄの他方の端子に印加する。電源電圧ＶＤＤＬＮＡは、正の電圧値を有する。
容量素子Ｃｏｕｔの一方の端子は、ノードｎｄ１に接続されている。容量素子Ｃｏｕｔの他方の端子は、ノードｎｄ２に接続されている。
スイッチ素子Ｓｗ１は、ノードｎｄ１とコア回路１０１との間に設けられている。スイッチ素子Ｓｗ１の一方の端子は、トランジスタＦＥＴ２のドレインに接続されている。スイッチ素子Ｓｗ１の他方の端子は、ノードｎｄ１に接続されている。
スイッチ素子Ｓｗ１がオフ状態である場合、トランジスタＦＥＴ２のドレインは、ノードｎｄ１から電気的に分離される。この結果として、コア回路１０１は、ＬＮＡ１の出力端子ＯＵＴ１，ＯＵＴ２から電気的に分離される。それゆえ、出力整合回路１０２へのコア回路１０１の出力信号の出力は、オフ状態のスイッチ素子Ｓｗ１によって、遮断される。
スイッチ素子Ｓｗ１がオン状態である場合、トランジスタＦＥＴ２のドレインは、ノードｎｄ１に電気的に接続される。この結果として、コア回路１０１は、ＬＮＡ１の出力端子に電気的に接続される。コア回路１０１の出力信号が、ＬＮＡ１の出力端子ＯＵＴ１，ＯＵＴ２に伝達される。
本実施形態において、出力整合回路１０２は、容量素子Ｃｂｙｐ２及びスイッチ素子Ｓｗ２を含む。
容量素子Ｃｂｙｐ２の一方の端子は、ノードｎｄ１に接続されている。容量素子Ｃｂｙｐ２の他方の端子は、スイッチ素子Ｓｗ２の一方の端子に接続されている。スイッチ素子Ｓｗ２の他方の端子は、ノードｎｄ２に接続されている。
スイッチ素子Ｓｗ２は、容量素子Ｃｂｙｐ２とノードｎｄ２との間の電気的な接続を制御する。スイッチ素子Ｓｗ２がオフ状態である場合、容量素子Ｃｂｙｐ２は、ノードｎｄ２から電気的に分離される。スイッチ素子Ｓｗ２がオン状態である場合、容量素子Ｃｂｙｐ２は、ノードｎｄ２に電気的に接続される。スイッチ素子Ｓｗ２がオン状態である場合、容量素子Ｃｂｙｐ２は、２つのノードｎｄ１，ｎｄ２間において、容量素子Ｃｏｕｔに対して並列に接続される。
このように、オン状態のスイッチ素子Ｓｗ２によって、容量素子Ｃｂｙｐ２は有効状態に設定され、オフ状態のスイッチ素子Ｓｗ２によって、容量素子Ｃｂｙｐ２は無効状態に設定される。
カスコード接続増幅回路１０内において、出力整合回路１０２は、増幅用のＦＥＴ１，ＦＥＴ２の利得整合及びノイズ整合を考慮したインピーダンス整合を、確保する。
例えば、出力整合回路１０２は、出力整合回路１０２に高周波信号を供給する回路（例えば、コア回路１０１又は後述のバイパス回路２０）と後段の回路（例えば、後述のスプリッタ回路３０）との間のインピーダンス整合を、確保する。
増幅回路１０の利得に応じて、負荷抵抗（及びスイッチ素子）が、トランジスタＦＥＴ２のドレインに接続されてもよい。これによって、増幅回路１０の利得の調整及び動作の安定化が、図られる。
尚、出力整合回路１０２は、カスコード接続増幅回路１０の構成要素とは別途の要素とみなされてもよい。
＜バイパス回路＞
本実施形態のＬＮＡ１は、バイパス回路２０を含む。
本実施形態において、バイパス回路２０は、ＬＮＡ１の入力ノードＬＮＡｉｎと出力整合回路１０２のノードｎｄ１との間に設けられている。
スイッチ回路Ｔ－Ｓｗ４の一方の端子は、ＬＮＡ１の入力端子ＬＮＡｉｎに接続されている。スイッチ回路Ｔ－Ｓｗ４の他方の端子は、容量素子Ｃｂｙｐ１を介してノードｎｄ１に接続されている。
スイッチ回路Ｔ－Ｓｗ４は、Ｔ型スイッチである。Ｔ型スイッチＴ－Ｓｗ４は、３つのスイッチ素子を含む。Ｔ型スイッチ内の第１のスイッチ素子の一方の端子は、そのＴ型スイッチの入力端子に接続されている。第２のスイッチ素子は、第１のスイッチ素子の他方の端子とＴ型スイッチの出力端子との間に接続されている。第３のスイッチ素子は、第１及び第２のスイッチ素子の接続点と基準電圧端子（例えば、グランド端子）との間に接続される。
容量素子Ｃｂｙｐ１の一方の端子は、Ｔ型スイッチ素子Ｔ－Ｓｗ４の他方の端子に接続される。容量素子Ｃｂｙｐ１の他方の端子は、ノードｎｄ１に接続されている。
このように、Ｔ型スイッチＴ－Ｓｗ４及び容量素子Ｃｂｙｐ１は、バイパス回路２０の信号経路（端子ＬＮＡｉｎとノードｎｄ１とを接続する配線）上に、直列に接続されている。例えば、容量素子Ｃｂｙｐ１は、容量素子Ｃｂｙｐ１と外部インダクタＬｅｘｔとの間の直列共振作用により、外部インダクタＬｅｘｔの影響を軽減する。
Ｔ型スイッチＴ－Ｓｗ４は、入力端子ＬＮＡｉｎとノードｎｄ１との間の電気的な接続を制御する。Ｔ型スイッチＴ－Ｓｗ４がオフ状態である場合、入力端子ＬＮＡｉｎは、ノードｎｄ１から電気的に分離される。Ｔ型スイッチＴ－Ｓｗ４がオン状態である場合、入力端子ＬＮＡｉｎは、容量素子Ｃｂｙｐ１を介して、ノードｎｄ１に電気的に接続される。
バイパス回路２０は、本実施形態のＬＮＡ１内において、コア回路１０１（増幅回路１０）を経由しない、ＬＮＡ１から入力端子から後述のスプリッタ回路３０に至る高周波信号ＲＦｉｎの伝搬経路を、形成する。
これによって、高周波信号ＲＦｉｎは、増幅回路１０による増幅無しに、スプリッタ回路３０に伝達される。
＜スプリッタ回路＞
本実施形態のＬＮＡ１は、スプリッタ回路３０を含む。スプリッタ回路３０は、ノードｎｄ２に接続されている。ノードｎｄ２は、出力整合回路１０２の出力ノードである。但し、ノードｎｄ２は、スプリッタ回路３０の入力ノードでもある。
スプリッタ回路３０は、複数の出力端子ＯＵＴ１，ＯＵＴ２を含む。スプリッタ回路３０は、本実施形態のＬＮＡ１における出力回路として機能する。
スプリッタ回路３０は、以下のように、複数の受動素子を用いて構成されている。
スプリッタ回路３０は、ノードｎｄ２とグランド端子との間に接続された複数の容量素子Ｃ１，Ｃ２を含む。
容量素子Ｃ１の一方の端子は、ノードｎｄ２に接続される。容量素子Ｃ１の他方の端子は、グランド端子に接続される。
容量素子Ｃ２の一方の端子は、ノードｎｄ２に接続されている。容量素子Ｃ２の他方の端子は、スイッチ素子Ｓｗ３の一方の端子に接続されている。スイッチ素子ＳＷ３の他方の端子は、グランド端子に接続されている。容量素子Ｃ２及びスイッチ素子Ｓｗ３は、ノードｎｄ２とグランド端子との間において直列に接続されている。
スイッチ素子Ｓｗ３は、容量素子Ｃ２とグランド端子との間の電気的な接続を制御する。スイッチ素子Ｓｗ３がオフ状態である場合、容量素子Ｃ２は、グランド端子から電気的に分離される。スイッチ素子Ｓｗ３がオン状態である場合、容量素子Ｃ２は、グランド端子に電気的に接続される。この場合において、容量素子Ｃ２は、ノードｎｄ２とグランド端子との間において、容量素子Ｃ１に対して並列に接続される。
このように、オン状態のスイッチ素子Ｓｗ３によって、容量素子Ｃ２は有効状態に設定され、オフ状態のスイッチ素子Ｓｗ３によって、容量素子Ｃ２は無効状態に設定される。
スプリッタ回路３０は、誘導素子Ｌ１ａを含む。誘導素子Ｌ１ａは、ノードｎｄ２とノードｎｄ３との間に接続されている。ノードｎｄ３は、スプリッタ回路３０の複数の出力ノードのうちの１つである。誘導素子Ｌ１ａは、ノードｎｄ２とノードｎｄ３との間の伝達経路に関して、直列インダクタとなる。
誘導素子Ｌ１ａの一方の端子は、ノードｎｄ２に接続されている。誘導素子Ｌ１ａの他方の端子は、ノードｎｄ３に接続されている。
スプリッタ回路３０は、ノードｎｄ３に接続された複数の容量素子Ｃ２ａ，Ｃ３ａを含む。複数の容量素子Ｃ２ａ，Ｃ３ａは、ノードｎｄ３とグランド端子との間に接続されている。
容量素子Ｃ２ａの一方の端子は、ノードｎｄ３に接続されている。容量素子Ｃ２ａの他方の端子は、グランド端子に接続されている。容量素子Ｃ２ａは、ノードｎｄ２とノードｎｄ３との間の伝達経路（配線及び（又は）端子）に関して、並列キャパシタとなる。
容量素子Ｃ３ａの一方の端子は、ノードｎｄ３に接続されている。容量素子Ｃ３ａの他方の端子は、スイッチ素子Ｓｗ４の一方の端子に接続されている。スイッチ素子Ｓｗ４の他方の端子は、グランド端子に接続されている。容量素子Ｃ３ａ及びスイッチ素子Ｓｗ４は、ノードｎｄ３とグランド端子との間において直列に接続されている。容量素子Ｃ３ａは、ノードｎｄ２とノードｎｄ３との間の伝達経路に関して、並列キャパシタとなる。
スイッチ素子Ｓｗ４は、容量素子Ｃ３ａとグランド端子との間の電気的な接続を制御する。スイッチ素子Ｓｗ４がオフ状態である場合、容量素子Ｃ３ａは、グランド端子から電気的に分離される。スイッチ素子Ｓｗ４がオン状態である場合、容量素子Ｃ３ａは、グランド端子に電気的に接続される。スイッチ素子Ｓｗ４がオン状態である場合、容量素子Ｃ３ａは、ノードｎｄ３とグランド端子との間において、容量素子Ｃ２ａに対して並列に接続される。
このように、オン状態のスイッチ素子Ｓｗ４によって、容量素子Ｃ３ａは有効状態に設定され、オフ状態のスイッチ素子Ｓｗ４によって、容量素子Ｃ３ａは無効状態に設定される。
スプリッタ回路３０は、ノードｎｄ３と出力端子ＯＵＴ１との間に設けられたスイッチ回路（例えば、Ｔ型スイッチ）を含む。
Ｔ型スイッチＴ－Ｓｗ１の一方の端子は、ノードｎｄ３に接続されている。Ｔ型スイッチＴ－Ｓｗ１の他方の端子は、ＬＮＡ１の第１の出力端子ＯＵＴ１に接続されている。
Ｔ型スイッチＴ－Ｓｗ１は、ノードｎｄ３と出力端子ＯＵＴ１との間の電気的な接続を制御する。Ｔ型スイッチＴ－Ｓｗ１がオフ状態である場合、出力端子ＯＵＴ１は、ノードｎｄ３から電気的に分離される。Ｔ型スイッチＴ－Ｓｗ１がオン状態である場合、出力端子ＯＵＴ１は、ノードｎｄ３に電気的に接続される。
Ｔ型スイッチＴ－Ｓｗ１は、出力端子ＯＵＴ１と他の構成要素（例えば、ノード及び他の出力端子など）との間のアイソレーション特性を向上できる。
スプリッタ回路３０は、誘導素子Ｌ１ｂを含む。誘導素子Ｌ１ｂは、ノードnｄ2とノードnｄ4との間に接続されている。ノードｎｄ４は、スプリッタ回路３０の複数の出力ノードのうちの１つである。
誘導素子Ｌ１ｂの一方の端子は、ノードｎｄ２に接続されている。誘導素子Ｌ１ｂの他方の端子は、ノードｎｄ４に接続されている。誘導素子Ｌ１ｂは、ノードｎｄ２とノードｎｄ４との間の伝達経路に関して、直列インダクタとなる。ノードｎｄとスプリッタ回路３０の出力端子ＯＵＴ１，ＯＵＴ２との間において、ノードｎｄ２とノードｎｄ４との間の誘導素子Ｌ１ｂは、ノードｎｄ２とノードｎｄ３との間の誘導素子Ｌ１ａに対して並列な関係を有している。スプリッタ回路３０において、直列インダクタとなる誘導素子Ｌ１ａ，Ｌ１ｂの組は、直列インダクタ対ともよばれる
スプリッタ回路３０は、ノードｎｄ４に接続された複数の容量素子Ｃ２ｂ，Ｃ３ｂを含む。複数の容量素子Ｃ２ｂ，Ｃ３ｂは、ノードｎｄ４とグランド端子との間に接続されている。
容量素子Ｃ２ｂの一方の端子は、ノードｎｄ４に接続されている。容量素子Ｃ２ａの他方の端子は、グランド端子に接続されている。容量素子Ｃ２ｂは、ノードｎｄ２とノードｎｄ４との間の伝達経路に関して、並列キャパシタとなる。スプリッタ回路３０において、並列キャパシタとなる容量素子Ｃ２ａ，Ｃ２ｂの組は、並列キャパシタ対ともよばれる。
容量素子Ｃ３ｂの一方の端子は、ノードｎｄ４に接続されている。容量素子Ｃ３ｂの他方の端子は、スイッチ素子Ｓｗ５の一方の端子に接続されている。スイッチ素子Ｓｗ５の他方の端子は、グランド端子に接続されている。容量素子Ｃ３ｂ及びスイッチ素子Ｓｗ５は、ノードｎｄ４とグランド端子との間において直列に接続されている。容量素子Ｃ３ｂは、ノードｎｄ２とノードｎｄ４との間の伝達経路に関して、並列キャパシタとなる。
スイッチ素子Ｓｗ５は、容量素子Ｃ３ｂとグランド端子との間の電気的な接続を制御する。スイッチ素子Ｓｗ５がオフ状態である場合、容量素子Ｃ３ｂは、グランド端子から電気的に分離される。スイッチ素子Ｓｗ５がオン状態である場合、容量素子Ｃ３ｂは、グランド端子に電気的に接続される。スイッチ素子Ｓｗ５がオン状態である場合、容量素子Ｃ３ｂは、ノードｎｄ４とグランド端子との間において、容量素子Ｃ２ｂに対して並列に接続される。
このように、オン状態のスイッチ素子Ｓｗ５によって、容量素子Ｃ３ｂは有効状態に設定され、オフ状態のスイッチ素子Ｓｗ５によって、容量素子Ｃ３ｂは無効状態に設定される。
スプリッタ回路３０は、ノードｎｄ４と出力端子ＯＵＴ２との間に設けられたスイッチ回路（例えば、Ｔ型スイッチ）を含む。
Ｔ型スイッチＴ－Ｓｗ２の一方の端子は、ノードｎｄ４に接続されている。Ｔ型スイッチＴ－Ｓｗ２の他方の端子は、ＬＮＡ１の第２の出力端子ＯＵＴ２に接続されている。
Ｔ型スイッチＴ－Ｓｗ２は、ノードｎｄ４と出力端子ＯＵＴ２との間の電気的な接続を制御する。Ｔ型スイッチＴ－Ｓｗ２がオフ状態である場合、出力端子ＯＵＴ２は、ノードｎｄ４から電気的に分離される。Ｔ型スイッチＴ－Ｓｗ２がオン状態である場合、出力端子ＯＵＴ２は、ノードｎｄ４に電気的に接続される。
スプリッタ回路３０は、抵抗素子Ｒｏｘを含む。抵抗素子Ｒｏｘは、ノードｎｄ３とノードｎｄ４との間に接続されている。
抵抗素子Ｒｏｘの一方の端子は、ノードｎｄ３に接続されている。抵抗素子Ｒｏｘの一方の端子は、ノードｎｄ４に接続されている。
スプリッタ回路３０は、スイッチ回路（例えば、Ｔ型スイッチ）Ｔ－Ｓｗ３を含む。T型スイッチＴ－Ｓｗ３は、ノードｎｄ３とノードｎｄ４との間に設けられている。
Ｔ型スイッチＴ－Ｓｗ３の一方の端子は、ノードｎｄ３に接続されている。Ｔ型スイッチＴ－Ｓｗ３の他方の端子は、ノードｎｄ４に接続されている。Ｔ型スイッチＴ－Ｓｗ３は、２つのノードｎｄ３，ｎｄ４間において、抵抗素子Ｒｏｘに対して並列に接続されている。
Ｔ型スイッチＴ－Ｓｗ３は、ノードｎｄ３とノードｎｄ４との間の電気的な接続を制御する。
本実施形態のＬＮＡ１は、上記の構成によって、複数の動作モード及び複数の出力モードを実行する。
本実施形態のＬＮＡ１は、コア回路１０１及びバイパス回路２０のうちいずれか一方の選択に基づいて、増幅モード及びバイパスモードのうちいずれか一方を選択できる。
本実施形態のＬＮＡ１は、スプリッタ回路３０内の伝達経路の選択に基づいて、単一出力モード及びスプリット出力モードのうちいずれか一方を選択できる。
高周波信号ＲＦｉｎが、コア回路１０１に供給された場合、カスコード接続されたトランジスタＦＥＴ１，ＦＥＴ２によって増幅される増幅された信号ＲＦｉｎは、出力整合回路１０２を経由して、スプリッタ回路３０に出力される。
スプリッタ回路３０は、単一出力モード及びスプリット出力モードのうちいずれか一方に基づいて、増幅回路１０からの信号を、ＬＮＡ１の外部へ出力する。
高周波信号ＲＦｉｎが、バイパス回路２０に供給された場合、バイパス回路２０は、供給された信号ＲＦｉｎを、信号の増幅無しに、出力整合回路１０２に出力する。バイパス回路２０からの信号は、出力整合回路１０２を経由して、スプリッタ回路３０に出力される。
スプリッタ回路３０は、ＬＮＡ１の動作モードに応じて、動作する。例えば、本実施形態のＬＮＡは、単一出力モード及びスプリット出力モードによる高周波信号の出力を実行可能である。
ＬＮＡ１の単一出力モード時において、ＬＮＡ１は、出力端子ＯＵＴ１，ＯＵＴ２のうち、１つの出力端子を用いて、高周波信号を後段の回路に出力する。
例えば、ＬＮＡ１のスプリット出力モード時において、ＬＮＡ１は、ＬＮＡ１の複数の出力端子ＯＵＴを用いて、高周波信号を後段の回路に出力する。
例えば、キャリアアグリゲーション技術の１つとして、イントラバンドキャリアアグリゲーション技術が、存在する。この場合において、ＬＮＡの出力信号は、複数に分岐されて、後段の回路に出力される。
それゆえ、イントラバンドキャリアアグリゲーション技術に対応したＬＮＡを実現する場合、ＬＮＡは、単一出力モードとともに、スプリット出力モードを実行可能であることが、望まれる。
例えば、スプリット出力モード時におけるＬＮＡの出力端子（出力ポート）間のアイソレーションは、２５ｄＢ以上であることが望まれる。
（１ｂ）動作例
図４乃至図８を参照して、本実施形態のＬＮＡの動作例について説明する。
図４は、本実施形態のＬＮＡの動作例を説明するための図である。図４は、各動作モードにおけるＬＮＡ１内の各スイッチ素子のオン／オフの状態を示している。
図４に示されるように、本実施形態のＬＮＡは、ＬＮＡ内のスイッチ素子Ｓｗ１，Ｓｗ２，・・・，Ｓｗ５，Ｔ－Ｓｗ１，Ｔ－Ｓｗ２，・・・，Ｔ－Ｓｗ５のオン／オフの制御によって、複数の動作モードを実現できる。
例えば、ＬＮＡ１内の各スイッチ素子（例えば、スイッチ素子Ｓｗ１，Ｓｗ２，・・・，Ｓｗ５，Ｔ－Ｓｗ１，Ｔ－Ｓｗ２，・・・，Ｔ－Ｓｗ５）のオン／オフは、ＲＦＩＣ、システム９００内の制御回路９９０又はＬＮＡ１の制御回路（図示せず）によって、制御される。
＜増幅モード＞
図５は、本実施形態のＬＮＡ１が増幅モードに基づいて動作する場合における、ＬＮＡ１内における高周波信号のノードｎｄ２までの伝達経路を示す模式図である。
図４及び図５に示されるように、本実施形態のＬＮＡ１が増幅モードで動作する場合、出力整合回路１０２内のスイッチ素子Ｓｗ１がオンし、バイパス回路２０内のＴ型スイッチＴ－Ｓｗ４がオフする。
オフ状態のＴ－Ｓｗ４によって、バイパス回路２０は、ＬＮＡ１の入力端子ＬＮＡｉｎから電気的に分離される。
オン状態のスイッチ素子Ｓｗ１によって、増幅回路１０において、コア回路１０１は、出力整合回路１０２のノードｎｄ１に電気的に接続される。
増幅モード時において、出力整合回路１０２内のスイッチ素子Ｓｗ２は、オフする。これによって、容量素子Ｃｂｙｐ２は、無効状態に設定される。
コア回路１０１において、カスコード接続されたトランジスタＦＥＴ１，ＦＥＴ２は、適切に設定されたゲートバイアス電圧ＶＢ１，ＶＢ２によって、動作する。
コア回路１０１は、供給された高周波信号ＲＦｉｎを増幅する。コア回路１０１は、増幅した高周波信号ＲＦａｍｐを、オン状態のスイッチ素子Ｓｗ１を介して、出力整合回路１０２に出力する。
出力整合回路１０２は、増幅された信号ＲＦａｍｐを、容量素子Ｃｏｕｔを介して、スプリッタ回路３０に出力する。
スプリッタ回路３０は、選択された出力モードに応じて、増幅された信号ＲＦａｍｐを、ＬＮＡ１の外部（例えば、ＲＦＩＣ）へ出力する。
以上のように、増幅モード時において、供給された高周波信号ＲＦｉｎは、増幅回路１０によって増幅され、ＬＮＡ１の出力端子からＬＮＡ１の後段の回路へ転送される。
＜バイパスモード＞
図６は、本実施形態のＬＮＡ１がバイパスモードに基づいて動作する場合における、ＬＮＡ１内における高周波信号のノードｎｄ２までの伝達経路を示す模式図である。
バイパスモードは、増幅回路１０による高周波信号ＲＦｉｎの増幅無しに、供給された高周波信号ＲＦｉｎをスプリッタ回路３０に伝達する動作モードである。
図４及び図６に示されるように、本実施形態のＬＮＡ１がバイパスモードで動作する場合、出力整合回路１０２内のスイッチ素子Ｓｗ１がオフし、バイパス回路２０内のＴ型スイッチＴ－Ｓｗ４がオンする。
オフ状態のスイッチ素子Ｓｗ１によって、コア回路１０１は、出力整合回路１０２のノードｎｄ１から電気的に分離される。例えば、バイパスモード時において、バイアス生成回路は、コア回路１０１に対する電圧ＶＢ１，ＶＢ２の供給を停止する。トランジスタＦＥＴ１，ＦＥＴ２のゲートの電位は、グランド電圧に設定される。尚、バイパスモード時において、コア回路１０１のインピーダンスが、バイパス回路２０のインピーダンスに寄与する場合がある。
バイパスモード時において、スイッチ素子Ｓｗ２は、オンする。これによって、容量素子Ｃｂｙｐ２は、有効状態に設定される。
オン状態のＴ型スイッチＴ－Ｓｗ４によって、バイパス回路２０は、ＬＮＡ１の入力端子ＬＮＡｉｎに電気的に接続される。
供給された高周波信号ＲＦｉｎは、バイパス回路２０内の容量素子Ｃｂｙｐ１を経由して、出力整合回路１０２に出力される。
出力整合回路１０２は、バイパス回路２０からの信号ＲＦｂｙｐを、容量素子Ｃｏｕｔ，Ｃｂｙｐ２を介して、スプリッタ回路３０に出力する。
スプリッタ回路３０は、選択された出力モードに応じて、信号ＲＦｂｙｐを、ＬＮＡ１の外部（例えば、ＲＦＩＣ）へ出力する。
以上のように、バイパスモード時において、供給された高周波信号ＲＦｉｎは、バイパス回路２０を経由して、ＬＮＡ１の出力端子からＬＮＡ１の後段の回路へ転送される。
＜単一出力モード＞
図７は、本実施形態のＬＮＡ１が単一出力モードに基づいて動作する場合における、ＬＮＡ１内における信号のノードｎｄ２から出力端子側への伝達経路を示す模式図である。
図４及び図７に示されるように、単一出力モード時において、アクティブ状態に設定される出力端子ＯＵＴ１，ＯＵＴ２に応じて、スプリッタ回路３０のＴ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２のうちいずれか一方がオンし、Ｔ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２のうち他方がオフする。
例えば、ＬＮＡ１の出力端子ＯＵＴ１がアクティブ状態に設定される場合、図７に示されるように、Ｔ型スイッチＴ－Ｓｗ１がオンし、Ｔ型スイッチＴ－Ｓｗ２がする。これによって、出力整合回路１０２のノードｎｄ２が、出力端子ＯＵＴ１に電気的に接続される。この場合において、出力端子ＯＵＴ２は、ノードｎｄ２から電気的に分離される。
例えば、ＬＮＡ１の出力端子ＯＵＴ２がアクティブ状態に設定される場合、図７の例とは反対に、Ｔ型スイッチＴ－Ｓｗ１がオフし、Ｔ型スイッチＴ－Ｓｗ２がオンする。これによって、出力整合回路１０２のノードｎｄ２が、出力端子ＯＵＴ２に電気的に接続される。この場合において、出力端子ＯＵＴ１は、ノードｎｄ２から電気的に分離される。
単一出力モード時において、Ｔ型スイッチＴ－Ｓｗ３は、アクティブ状態の出力端子ＯＵＴ１，ＯＵＴ２に依存せずに、オンする。
単一出力モード時において、スイッチ素子Ｓｗ３，Ｓｗ４，Ｓｗ５は、オフする。これによって、容量素子Ｃ２，Ｃ３ａ，Ｃ３ｂは、無効状態に設定される。容量素子Ｃ２，Ｃ３ａ，Ｃ３ｂは、単一出力モード時において、ＬＮＡ１の出力インピーダンスに寄与しない。
単一出力モード時において、コア回路１０１又はバイパス回路２０からの信号ＲＦｏｕｔは、ノードｎｄ２からスプリッタ回路３０に出力される。
スプリッタ回路３０は、高周波信号ＲＦｏｕｔを、２つのＴ型スイッチＲ－Ｓｗ１，Ｔ－Ｓｗ２のうちオン状態のＴ型スイッチ（及びオン状態のＴ型スイッチＴ－Ｓｗ３）を介して、アクティブ状態の出力端子からＬＮＡ１の外部（例えば、ＲＦＩＣ）へ出力する。
以上のように、単一出力モード時において、高周波信号ＲＦｏｕｔは、ＬＮＡ１内の選択された出力端子からＬＮＡ１の後段の回路へ伝達される。
＜スプリット出力モード＞
図８は、本実施形態のＬＮＡ１がスプリット出力モードに基づいて動作する場合における、ＬＮＡ１内における高周波信号のノードｎｄ２から出力端子側への伝達経路を示す模式図である。
図４及び図８に示されるように、スプリット出力モード時において、ＬＮＡ１の複数の出力端子ＯＵＴ１，ＯＵＴ２の全てが、アクティブ状態に設定される。
スプリット出力モード時、スプリッタ回路３０のＴ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２の両方が、オンする。これによって、出力端子ＯＵＴ１，ＯＵＴ２の両方が、出力整合回路１０２のノードｎｄ２に接続される。
スプリット出力モード時において、Ｔ型スイッチＴ－Ｓｗ３は、オフする。
スプリット出力モード時において、スイッチ素子Ｓｗ３，Ｓｗ４，Ｓｗ５は、オンする。これによって、容量素子Ｃ２，Ｃ３ａ，Ｃ３ｂは、有効状態に設定される。容量素子Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂは、スプリット出力モード時において、ＬＮＡ１の出力インピーダンスに寄与する。
スプリット出力モード時において、コア回路１０１又はバイパス回路２０からの信号ＲＦｏｕｔは、ノードｎｄ２からスプリッタ回路３０に出力される。
スプリッタ回路３０は、信号ＲＦｏｕｔを、オン状態の２つのＴ型スイッチＲ－Ｓｗ１，Ｔ－Ｓｗ２を介して、アクティブ状態の出力端子ＯＵＴ１，ＯＵＴ２のそれぞれからＬＮＡ１の外部（例えば、ＲＦＩＣ）へ出力する。
以上のように、スプリット出力モード時において、高周波信号は、ＬＮＡ１内の複数の出力端子からＬＮＡ１の後段の回路へ伝達される。
（１ｃ）特性
図９乃至図１３を参照して、本実施形態のＬＮＡの特性について説明する。
図９乃至図１２は、本実施形態のＬＮＡの構成例のシミュレーション結果を示している。
図９の（ａ）、図１０の（ａ）、図１１の（ａ）、及び図１２の（ａ）は、本実施形態のＬＮＡ１における、周波数とＳパラメータとの関係を示すグラフである。図９の（ａ）において、Ｓパラメータのうち、Ｓ（１，１）、Ｓ（２，２）、Ｓ（２，１）、Ｓ（２，３）に関する周波数特性が示されている。Ｓパラメータにおける、ポート１は、高周波信号入力ノードＩＮに対応し、ポート２はＬＮＡ１の出力端子ＯＵＴ１に対応し、ポート３はＬＮＡ１の出力端子ＯＵＴ２に対応する。
図９乃至図１２の（ａ）において、グラフの横軸は、周波数（単位：ＧＨｚ）に対応し、グラフの縦軸は、利得／損失（単位：ｄＢ）に対応する。
図９の（ｂ）、図１０の（ｂ）、図１１の（ｂ）、及び図１２の（ｂ）は、本実施形態のＬＮＡ１における、周波数とノイズ指数との関係を示すグラフである。
図９乃至図１２の（ｂ）において、グラフの横軸は、周波数（単位：ＧＨｚ）に対応し、グラフの縦軸は、ノイズ指数（単位：ｄＢ）に対応する。
本実施形態のＬＮＡのシミュレーションに関して、周波数帯域は、２４９６ＭＨｚから２６９０ＭＨｚまでの帯域（ＢＡＮＤ４１）に設定されている。このシミュレーションにおいて、本実施形態のＬＮＡに供給される電圧ＶＤＤＬＮＡは、１．２Ｖに設定されている。
図９乃至図１２の（ａ）において、“ｍ２”の周波数が、帯域中心周波数に相当する。図９乃至図１２の（ｂ）において、“ｍ５”の周波数が、帯域中心周波数に相当する。
図９は、本実施形態のＬＮＡ１の増幅モード及び単一出力モードにおける、小信号特性を示している。
図９の（ａ）に示されるように、本実施形態のＬＮＡ１の増幅モード及び単一出力モードの帯域中心利得（Ｓ２１）は、２０．２８８ｄＢである。反射損（Ｓ１１）は－９．４７３ｄＢ以下である。反射損（Ｓ２２）は、－１４．１３３ｄＢ以下である。
図９の（ｂ）に示されるように、ノイズ指数（ＮＦ）は、０．７７７ｄＢ以下である。
図１０は、本実施形態のＬＮＡの増幅モード及びスプリット出力モードにおける、小信号特性を示している。
図１０の（ａ）に示されるように、本実施形態のＬＮＡ１の増幅モード及びスプリット出力モードの帯域中心利得（Ｓ２１）は、１７．４６ｄＢである。反射損（Ｓ１１）は－８．７９２ｄＢ以下である。反射損（Ｓ２２）は、－１８．６７３ｄＢ以下である。
図１０の（ｂ）に示されるように、ノイズ指数（ＮＦ）は、０．７４６ｄＢ以下である。
図１１は、本実施形態のＬＮＡのバイパスモード及び単一出力モードにおける、小信号特性を示している。
図１１の（ａ）に示されるように、本実施形態のＬＮＡ１のバイパスモード及び単一出力モードにおいて、通過損失（－Ｓ２１）は、２．８ｄＢ程度である。
図１２は、本実施形態のＬＮＡのバイパスモード及びスプリット出力モードにおける、小信号特性を示している。
図１２の（ａ）に示されるように、本実施形態のＬＮＡ１のバイパスモード及びスプリット出力モードにおいて、通過損失（－Ｓ２１）は、６．６ｄＢ程度である。
図１３は、図９乃至図１２に示される本実施形態のＬＮＡの小信号特性のシミュレーション結果の一覧を、示している。図１３において、“Ｓ２１”のＳパラメータについて、帯域中心値が示されている。“Ｓ１１”、“Ｓ２２”及び“Ｓ２３”のＳパラメータ及びノイズ指数のそれぞれについて、帯域内の最悪値が示されている。
図１３において、上記のパラメータに加えて、ＬＮＡのバイアス電流（ＩｄｄＬＮＡ）が、示されている。
図１３に示されるように、本実施形態のＬＮＡは、上述の各種のパラメータに関して、比較的良好な特性を有する。
本実施形態のＬＮＡは、スプリット出力モードにおける“Ｓ２３”のパラメータに関して、一般的なＬＮＡの“Ｓ２３”のパラメータよりも良好である。
例えば、ＬＮＡにおける“Ｓ２３”のパラメータに要求される一般的な値は、－２５ｄＢ程度である。
本実施形態のスプリット出力モードのＬＮＡにおいて、増幅モード時の“Ｓ２３”のパラメータは、－２９．５ｄＢであり、バイパスモード時の“Ｓ２３”のパラメータは、－３１ｄＢである。
このように、本実施形態のＬＮＡの“Ｓ２３”のパラメータは、十分なマージンを確保できる。この結果として、本実施形態のＬＮＡは、ＬＮＡの出力ポート間のアイソレーション特性を向上できる。
以上のように、第１の実施形態のＬＮＡは、単一出力モードとスプリット出力モードとを実現しながら、特性を向上できる。
（２） 第２の実施形態
図１４乃至図２６を参照して、本実施形態のＬＮＡについて説明する。
（２ａ）構成例
図１４は、本実施形態のＬＮＡを示す回路図である。
本実施形態のＬＮＡ１Ａは、複数の周波数帯域のうち１つの周波数帯域の信号を選択的に受けるための機能を有する。
本実施形態のＬＮＡ１Ａは、選択回路４０Ａを含む。選択回路４０Ａは、周波数帯域を選択できる。
選択回路４０Ａは、バンドパスフィルタからの或る周波数帯域の高周波信号を、受ける。
選択回路４０Ａは、複数のＬＮＡ１Ａのうち対応する１つのＬＮＡに接続されている。
図１４に示されるように、本実施形態のＬＮＡ１Ａは、第１の実施形態と同様に、カスコード接続増幅回路１０Ａ（コア回路１０１及び出力整合回路１０２Ａ）及びバイパス回路２０を含む。
本実施形態のＬＮＡ１Ａは、選択回路４０Ａをさらに含む。
＜選択回路＞
本実施形態のＬＮＡ１Ａは、選択回路４０Ａによる帯域選択機能を有する。
例えば、本実施形態において、選択回路４０Ａは、第１の周波数帯域（例えば、ＢＡＮＤ４０）及び第２の周波数帯域（ＢＡＮＤ４１）の２つの帯域に対応するように、信号経路の切り替えを制御する。第１の周波数帯域としてのＢＡＮＤ４０は、２３００ＭＨｚから２４００ＭＨｚに対応する。第２の周波数帯域としてのＢＡＮＤ４１は、２４９６ＭＨｚから２６９０ＭＨｚの周波数帯域に対応する。
選択回路４０Ａは、容量素子Ｃｂ４０と、スイッチ素子Ｓｗ６とを含む。
容量素子Ｃｂ４０の一方の端子は、入力端子ＲＦｉｎに接続されている。容量素子Ｃｂ４０の他方の端子は、スイッチ素子Ｓｗ６の一方の端子に接続されている。スイッチ素子Ｓｗ６の他方の端子は、入力端子ＬＮＡｉｎに接続されている。
容量素子Ｃｂ４０は、２つの端子ＲＦｉｎ，ＬＮＡｉｎ間において、誘導素子Ｌｅｘｔに対して並列に接続されている。
スイッチ素子Ｓｗ６は、容量素子Ｃｂ４０の有効状態／無効状態を制御する。
オン状態のスイッチ素子Ｓｗ６は、容量素子Ｃｂ４０を、カスコード接続増幅回路１０及びバイパス回路２０に電気的に接続できる。これによって、ＬＮＡ１Ａの入力インピーダンスに対する容量素子Ｃｄｄの寄与が、有効化される。容量素子Ｃｂ４０は、オン状態のスイッチ素子Ｓｗ６によって、有効状態に設定される。
オフ状態のスイッチ素子Ｓｗ６は、容量素子Ｃｂ４０を、カスコード接続増幅回路１０及びバイパス回路２０から電気的に分離できる。これによって、ＬＮＡ１Ａの入力インピーダンス対する容量素子Ｃｂ４０の寄与が、無効化される。容量素子Ｃｂ４０は、オフ状態のスイッチ素子Ｓｗ６によって、無効状態に設定される。
例えば、容量素子Ｃｂ４０は、容量素子Ｃｂ４０と誘導素子Ｌｅｘｔとの間の並列共振作用によって、誘導素子Ｌｅｘｔの実効的な誘導値を変えることができる。例えば、容量素子Ｃｂ４０は、誘導素子Ｌｅｘｔの実効的な誘導値を大きくできる。
これによって、本実施形態のＬＮＡ１Ａは、複数の周波数帯域のうち選択された１つの周波数帯域の高周波信号を受けることができる。
＜出力整合回路＞
本実施形態において、選択回路４０Ａ（容量素子Ｃｂ４０）の接続に伴って、出力整合回路１０２Ａは、例えば、容量素子Ｃｄｄ及びスイッチ素子Ｓｗ７を、さらに含む。
容量素子Ｃｄｄの一方の端子は、ノードｎｄ１に接続されている。容量素子Ｃｄｄの他方の端子は、スイッチ素子Ｓｗ７の一方の端子に接続されている。スイッチ素子Ｓｗ７の他方の端子は、グランド端子に接続されている。
スイッチ素子Ｓｗ７は、選択回路４０Ａによって選択された周波数帯域に応じて、容量素子Ｃｄｄの有効状態／無効状態を、制御する。
オン状態のスイッチ素子Ｓｗ７は、容量素子Ｃｄｄをグランド端子に電気的に接続する。これによって、ノードｎｄ１に対する容量素子Ｃｄｄの寄与が、有効化される。オン状態のスイッチ素子Ｓｗ７によって、容量素子Ｃｄｄは、有効状態に設定される。
オフ状態のスイッチ素子Ｓｗ７は、容量素子Ｃｄｄをグランド端子から電気的に分離する。これによって、ノードｎｄ１に対する容量素子Ｃｄｄの寄与が、無効化される。オフ状態のスイッチ素子Ｓｗ７によって、容量素子Ｃｄｄは、無効状態に設定される。
例えば、容量素子Ｃｄｄは、容量素子Ｃｄｄと誘導素子Ｌｄとの間の並列共振作用によって、誘導素子Ｌｄの実効的な誘導値を大きくできる。
＜スプリッタ回路＞
本実施形態において、選択回路４０Ａ（容量素子Ｃｂ４０）の接続に伴って、スプリッタ回路３０は、抵抗素子Ｒｏｘ２ａ，Ｒｏｘ２ｂ及びスイッチ素子Ｓｗ８を、さらに含む。
抵抗素子Ｒｏｘ２ａの一方の端子は、ノードｎｄ３に接続されている。抵抗素子Ｒｏｘ２ａの他方の端子は、スイッチ素子Ｓｗ８の一方の端子に接続されている。スイッチ素子Ｓｗ８の他方の端子は、抵抗素子Ｒｏｘ２ｂの一方の端子に接続されている。抵抗素子Ｒｏｘ２ｂの他方の端子は、ノードｎｄ４に接続されている。
抵抗素子Ｒｏｘ２ａ，Ｒｏｘ２ｂは、ノードｎｄ３とノードｎｄ４との間において、直列接続されている。
スイッチ素子Ｓｗ８は、２つの抵抗素子Ｒｏｘ２ａ，Ｒｏｘ２ｂの有効状態／無効状態を、制御する。スイッチ素子Ｓｗ８は、２つの抵抗素子Ｒｏｘ２ａ，Ｒｏｘ２ｂの電気的な接続を制御する。
スイッチ素子Ｓｗ８がオフ状態である場合、抵抗素子Ｒｏｘ２ａは、抵抗素子Ｒｏｘ２ｂから電気的に分離される。これによって、ノードｎｄ３，ｎｄ４に対する抵抗素子Ｒｏｘ２ａ，Ｒｏｘ２ｂの寄与が、無効化される。オフ状態のスイッチ素子Ｓｗ８によって、抵抗素子Ｒｏｘ２ａ，Ｒｏｘ２ｂは、無効状態に設定される。
スイッチ素子Ｓｗ８がオン状態である場合、抵抗素子Ｒｏｘ２ａは、抵抗素子Ｒｏｘ２ｂに電気的に接続される。これによって、ノードｎｄ３，ｎｄ４に対する抵抗素子Ｒｏｘ２ａ，Ｒｏｘ２ｂの寄与が、有効化される。オン状態のスイッチ素子Ｓｗ８によって、抵抗素子Ｒｏｘ２ａ，Ｒｏｘ２ｂは、有効状態に設定される。抵抗素子Ｒｏｘ２，Ｒｏｘ２ｂが有効状態である場合において、電気的に接続された抵抗素子Ｒｏｘ２ａ，Ｒｏｘ２ｂは、ノードｎｄ３とノードｎｄ４との間において、抵抗素子Ｒｏｘに対して並列に接続される。
本実施形態において、スイッチ素子Ｓｗ６，Ｓｗ７，Ｓｗ８の制御による高周波信号の伝達経路に対する受動素子Ｃｂ４０，Ｃｄｄの有効化／無効化によって、第１の周波数帯域（ＢＡＮＤ４０）の信号の受信時及び第２の周波数帯域（ＢＡＮＤ４１）の信号の受信時のそれぞれにおいて、ＬＮＡ１Ａにおける入力側と出力側とのインピーダンス整合が、確保される。
抵抗素子Ｒｏｘ２ａ，Ｒｏｘ２ｂの有効化／無効化によって、第１の周波数帯域（ＢＡＮＤ４０）の信号の受信時及び第２の周波数帯域（ＢＡＮＤ４１）の信号の受信時のそれぞれにおいて、スプリット出力時のＳパラメータ（Ｓ２３）が良好になる。
尚、スイッチ素子Ｓｗ６，Ｓｗ７，Ｓｗ８のオン／オフの制御は、ＲＦＩＣ回路、制御回路９９０（又はＲＦＩＣ９４０）によって、実行される。
（２ｂ）動作例
図１５乃至図１７を参照して、本実施形態のＬＮＡの動作例について説明する。
図１５は、本実施形態のＬＮＡの動作例を説明するための図である。
図１５に示されるように、第１の実施形態と同様に、ＬＮＡ１Ａの動作モード（増幅モード及びバイパスモード）及び出力モード（単一出力モード及びスプリット出力モード）に応じて、各スイッチ素子のオン／オフが、制御される。
本実施形態のＬＮＡ１Ａにおいて、受信した高周波信号の周波数帯域に応じて、スイッチ素子Ｓｗ６，Ｓｗ７，Ｓｗ８のオン／オフが、制御される。
本実施形態において、ＬＮＡ１Ａの増幅モード及びバイパスモードの動作は、第１の実施形態で説明された動作と実質的に同じである。それゆえ、本実施形態のＬＮＡの増幅モード及びバイパスモードの動作の説明は、省略する。
本実施形態において、ＬＮＡ１Ａの単一出力モード及びスプリット出力モードの動作は、第１の実施形態で説明された動作と実質的に同じである。それゆえ、本実施形態のＬＮＡの単一出力モード及びスプリット出力モードの動作の説明は、省略する。
＜ＢＡＮＤ４０選択モード＞
図１６は、受信する周波数帯域としてＢＡＮＤ４０が選択された場合における、ＬＮＡ１Ａの選択回路４０Ａ内における高周波信号の伝達経路を示す模式図である。
図１６に示されるように、本実施形態において、ＢＡＮＤ４０の周波数帯域（２３００ＭＨｚ～２４００ＭＨｚの帯域）が選択された場合、スイッチ素子Ｓｗ６，Ｓｗ７，Ｓｗ８は、オンする。
これによって、容量素子Ｃｂ４０，Ｃｄｄ及び抵抗素子Ｒｏｘ２ａ，Ｒｏｘ２ｂが、有効状態に設定される。
ＢＡＮＤ４０の高周波信号ＲＦｂ４０は、並列接続された容量素子Ｃｂ４０及び外部インダクタＬｅｘｔを介して、ＬＮＡ１Ａの動作モードに応じてカスコード接続増幅回路１０又はバイパス回路２０内に供給される。
ＬＮＡ１Ａの出力モードに応じて、カスコード接続増幅回路１０又はバイパス回路２０からの信号が、出力端子ＯＵＴ１，ＯＵＴ２からＬＮＡ１Ａの外部に出力される。
＜ＢＡＮＤ４１選択モード＞
図１７は、受信する周波数帯域としてＢＡＮＤ４１が選択された場合における、ＬＮＡ１Ａの選択回路４０Ａ内における高周波信号の伝達経路を示す模式図である。
図１７に示されるように、本実施形態において、ＢＡＮＤ４１の周波数帯域（２４９６ＭＨｚ～２６９０ＭＨｚの帯域）が選択された場合、スイッチ素子Ｓｗ６，Ｓｗ７，Ｓｗ８は、オフする。
これによって、容量素子Ｃｂ４０，Ｃｄｄ及び抵抗素子Ｒｏｘ２ａ，Ｒｏｘ２ｂが、無効状態に設定される。
ＢＡＮＤ４１の高周波信号ＲＦｂ４１は、外部インダクタＬｅｘｔを介して、ＬＮＡ１Ａの動作モードに応じてカスコード接続増幅回路１０又はバイパス回路２０内に供給される。
ＬＮＡ１Ａの出力モードに応じて、カスコード接続増幅回路１０又はバイパス回路２０からの信号が、出力端子ＯＵＴ１，ＯＵＴ２からＬＮＡ１Ａの外部に出力される。
図１６及び図１７に示されるように、本実施形態のＬＮＡ１Ａは、複数の周波数帯域の高周波信号のうち受信する周波数帯域の信号を、選択できる。
本実施形態のＬＮＡ１Ａは、スイッチ素子の制御による高周波信号の受動素子の有効化／無効化によって、受信する高周波信号の周波数帯域に応じて、入力インピーダンス及び出力インピーダンスの整合、及びスプリット出力モード時の良好な“Ｓ２３”のパラメータを確保できる。
（２ｃ）特性
図１８乃至図２６を参照して、本実施形態のＬＮＡの特性について説明する。
図１８乃至図２５は、本実施形態のＬＮＡの構成例のシミュレーション結果を示している。
図１８の（ａ）、図１９の（ａ）、図２０の（ａ）、図２１の（ａ）、図２２の（ａ）、図２３の（ａ）、図２４の（ａ）及び図２５の（ａ）は、本実施形態のＬＮＡ１Ａにおける、周波数とＳパラメータとの関係を示すグラフである。図１８乃至図２５の（ａ）において、Ｓパラメータのうち、Ｓ（１，１）、Ｓ（２，２）、Ｓ（２，１）、Ｓ（２，３）に関する周波数特性が示されている。Ｓパラメータにおける、ポート１は、高周波信号入力ノードＩＮに対応し、ポート２はＬＮＡ１Ａの出力端子ＯＵＴ１に対応し、ポート３はＬＮＡ１Ａの出力端子ＯＵＴ２に対応する。
図１８乃至図２５の（ａ）において、グラフの横軸は、周波数（単位：ＧＨｚ）に対応し、グラフの縦軸は、利得／損失（単位：ｄＢ）に対応する。
図１８の（ｂ）、図１９の（ｂ）、図２０の（ｂ）、図２１の（ｂ）、図２２の（ｂ）、図２３の（ｂ）、図２４の（ｂ）及び図２５の（ｂ）は、本実施形態のＬＮＡ１Ａにおける、周波数とノイズ指数との関係を示すグラフである。
図１８乃至図２５の（ｂ）において、グラフの横軸は、周波数（単位：ＧＨｚ）に対応し、グラフの縦軸は、ノイズ指数（単位：ｄＢ）に対応する。
本実施形態のＬＮＡのシミュレーションに関して、周波数帯域は、２４９６ＭＨｚから２６９０ＭＨｚまでの帯域（ＢＡＮＤ４１）、又は、２３００ＭＨｚから２４００ＭＨｚまでの帯域（ＢＡＮＤ４０）に設定されている。このシミュレーションにおいて、電圧ＶＤＤＬＮＡは、１．２Ｖに設定されている。
図１８は、ＢＡＮＤ４１（２４９６ＭＨｚ～２６９０ＭＨｚ）における本実施形態のＬＮＡの増幅モード及び単一出力モードにおける、小信号特性を示している。
図１９は、ＢＡＮＤ４１における本実施形態のＬＮＡの増幅モード及びスプリット出力モードにおける、小信号特性を示している。
図２０は、ＢＡＮＤ４１における本実施形態のＬＮＡのバイパスモード及び単一出力モードにおける、小信号特性を示している。
図２１は、ＢＡＮＤ４１における本実施形態のＬＮＡのバイパスモード及びスプリット出力モードにおける、小信号特性を示している。
図１８乃至図２１に示されるように、ＢＡＮＤ４１における本実施形態のＬＮＡの各Ｓパラメータ及びノイズ指数は、供給された高周波信号の周波数及びＬＮＡの動作モードに応じて、推移する。
このように、ＢＡＮＤ４１に対する本実施形態のＬＮＡの特性は、第１の実施形態のＬＮＡの特性とほぼ同じである。
図２２は、ＢＡＮＤ４０（２３００ＭＨｚ～２４００ＭＨｚ）における本実施形態のＬＮＡの増幅モード及び単一出力モードにおける、小信号特性を示している。
図２３は、ＢＡＮＤ４０における本実施形態のＬＮＡの増幅モード及び単一出力モードにおける、小信号特性を示している。
図２４は、ＢＡＮＤ４０における本実施形態のＬＮＡのバイパスモード及び単一出力モードにおける、小信号特性を示している。
図２５は、ＢＡＮＤ４０における本実施形態のＬＮＡのバイパスモード及びスプリット出力モードにおける、小信号特性を示している。
図２３乃至図２５に示されるように、ＢＡＮＤ４０における本実施形態のＬＮＡの各Ｓパラメータ及びノイズ指数は、供給された高周波信号の周波数及びＬＮＡの動作モードに応じて、推移する。
このように、ＢＡＮＤ４０に対する本実施形態のＬＮＡの特性は、ＢＡＮＤ４１に対する本実施形態のＬＮＡの特性と同程度である。
図２６は、本実施形態のＬＮＡの特性のシミュレーション結果を示している。図２６は、図２３乃至図２５に示される本実施形態のＬＮＡの小信号特性のシミュレーション結果の一覧を、示している。図２６において、“Ｓ２１”のＳパラメータについて、帯域中心値が示され、ノイズ指数ＮＦ、“Ｓ１１”、“Ｓ２２”及び“Ｓ２３”のＳパラメータのそれぞれについて、帯域内の最悪値が、示されている。
本実施形態のＬＮＡにおけるＳ２３のＳパラメータは、本実施形態のＬＮＡが実行し得る全てのモードで、－２９．６ｄＢ以下である。
本実施形態のＬＮＡの“Ｓ２３”のパラメータの値は、一般的に要求される値（例えば、－２５ｄＢ）に対して十分なマージンを確保できる。
このように、本実施形態のＬＮＡは、帯域選択機能による特性の劣化なしに、良好な特性のＬＮＡを提供できる。
（３） 第３の実施形態
図２７乃至図４６を参照して、本実施形態のＬＮＡについて説明する。
（３ａ）構成例
図２７は、本実施形態のＬＮＡを含む無線通信システムのブロック図である。
図２７において、無線通信システムの内部構成のうち、高周波信号の受信側の経路上の構成が抽出して示されている。
無線通信システム９００は、キャリアアグリゲーション技術を用いた無線通信を行う。これによって、無線通信システム９００は、複数の周波数（周波数帯域）を用いて無線通信を行う。
図２７に示されるように、無線通信システムは、複数の周波数帯域に対応するように、複数のＬＮＡ１Ｂ及び複数のバンドパスフィルタを含む。
複数のバンドパスフィルタのそれぞれは、無線通信システムが受信し得る複数の周波数帯域のうちいずれか１つの周波数帯域の高周波信号を、後段の回路１に送る。
本実施形態のＬＮＡ１Ｂは、スプリット出力モード、バイパスモード及び帯域選択機能を有する。
本実施形態のＬＮＡ１Ｂは、バンドセレクト回路（以下では、バンドセレクトスイッチ回路ともよばれる）４０を、さらに含む。バンドセレクト回路４０は、バンドパスフィルタ９３０と増幅回路１０Ｂとの間に、設けられている。
バンドセレクト回路４０は、複数の周波数帯域の高周波信号のうち１つを、排他的に選択できる。これによって、バンドセレクト回路４０は、複数の高周波信号のうち選択された１つを、排他的にＬＮＡ１Ｂの内部に取り込むことができる。
本実施形態のＬＮＡ１Ｂは、バイパス回路２０を含む。バイパス回路２０は、供給された高周波信号ＲＦｉｎを、カスコード接続増幅回路１０Ｂを経由せずに、スプリッタ回路３０Ｂに出力する。
例えば、本実施形態のＬＮＡ１Ｂは、１ＧＨｚ以下の周波数帯域に対応するＬＮＡに関する。本実施形態において、１ＧＨｚ以下の周波数帯域は、ローバンド（Low band）とよばれる。
図２８は、本実施形態のＬＮＡ１Ｂの構成例を示す等価回路図である。
＜増幅回路＞
本実施形態のＬＮＡ１Ｂにおいて、カスコード接続増幅回路１０Ｂは、外部インダクタＬｅｘｔ１を介して、バンドセレクト回路４０に接続される。増幅回路１０Ｂの入力端子ＬＮＡｉｎは、外部インダクタＬｅｘｔ１の一方の端子に接続されている。外部インダクタＬｅｘｔ１の他方の端子は、バンドセレクト回路４０の出力端子ＳＷｏｕｔに接続されている。
カスコード接続増幅回路１０Ｂにおいて、コア回路１０１は、上述の実施形態と同様に、カスコード接続されたトランジスタＦＥＴ１，ＦＥＴ２を含む。
但し、本実施形態において、トランジスタＦＥＴ２のドレインは、スイッチ素子を介さずに、出力整合回路１０２Ｂのノードｎｄ１に接続されている。
本実施形態において、出力整合回路１０２Ｂは、抵抗素子Ｒｄ、誘導素子Ｌｄ、複数の容量素子Ｃｏｕｔ１，Ｃｏｕｔ２，Ｃｏｕｔ３，Ｃｄｄ２，Ｃｄｄ３、及び、複数のスイッチ素子Ｓｗ１ａ，Ｓｗ２ａ，Ｓｗ３ａ，Ｓｗ４ａ，Ｓｗ５ａを含む。
出力整合回路１０２Ｂにおいて、抵抗素子Ｒｄの一方の端子は、電源端子ＶＤＤＬＮＡに接続されている。抵抗素子Ｒｄの他方の端子は、トランジスタＦＥＴ２のドレインに接続されている。抵抗素子Ｒｄは、電圧端子ＶＤＤＬＮＡとトランジスタＦＥＴ２のドレインとの間において、誘導素子Ｌｄに対して並列に接続されている。抵抗素子Ｒｄは、コア回路１０１の負荷抵抗として機能する。
誘導素子Ｌｄの一方の端子は、電圧端子ＶＤＤＬＮＡに接続されている。誘導素子Ｌｄの他方の端子は、ノードｎｄ１との間に接続されている。誘導素子Ｌｄは、高周波信号の伝達経路に対して、並列インダクタとして機能する。
容量素子Ｃｏｕｔ１の一方の端子は、ノードｎｄ１に接続されている。容量素子Ｃｏｕｔ１の他方の端子は、スイッチ素子Ｓｗ１ａの一方の端子に接続されている。スイッチ素子Ｓｗ１ａの他方の端子は、ノードｎｄ２に接続されている。
容量素子Ｃｏｕｔ２の一方の端子は、ノードｎｄ１に接続されている。容量素子Ｃｏｕｔ２の他方の端子は、スイッチ素子Ｓｗ２ａの一方の端子に接続されている。スイッチ素子Ｓｗ２ａの他方の端子は、ノードｎｄ２に接続されている。
容量素子Ｃｏｕｔ３の一方の端子は、ノードｎｄ１に接続されている。容量素子Ｃｏｕｔ３の他方の端子は、スイッチ素子Ｓｗ３ａの一方の端子に接続されている。スイッチ素子Ｓｗ３ａの他方の端子は、ノードｎｄ２に接続されている。
各容量素子Ｃｏｕｔ１，Ｃｏｕｔ２，Ｃｏｕｔ３は、ノードｎｄ１とノードｎｄ２との間の伝達経路に対して直列接続されている。容量素子Ｃｏｕｔ１，Ｃｏｕｔ２，Ｃｏｕｔ３は、ノードｎｄ１とノードｎｄ２との間の伝達経路において、直列キャパシタとして機能する。
容量素子Ｃｏｕｔ１，Ｃｏｕｔ２，Ｃｏｕｔ３は、ノードｎｄ１とノードｎｄ２との間において、互いに並列な関係で、接続されている。
スイッチＳｗ１ａ，Ｓｗ２ａ，Ｓｗ３ａのそれぞれは、選択された周波数帯域に応じて、容量素子Ｃｏｕｔ１，Ｃｏｕｔ２，Ｃｏｕｔ３を、無効状態又は有効状態に設定する。
容量素子Ｃｄｄ２の一方の端子は、ノードｎｄ１に接続されている。容量素子Ｃｄｄ２の他方の端子は、スイッチ素子Ｓｗ４ａの一方の端子に接続されている。スイッチ素子Ｓｗ４ａの他方の端子は、グランド端子に接続されている。
容量素子Ｃｄｄ３の一方の端子は、ノードｎｄ１に接続されている。容量素子Ｃｄｄ３の他方の端子は、スイッチ素子Ｓｗ５ａの一方の端子に接続されている。スイッチ素子Ｓｗ５ａの他方の端子は、グランド端子に接続されている。
容量素子Ｃｄｄ２，Ｃｄｄ３は、ノードｎｄ１とノードｎｄ２との間の伝達経路とグランドとの間に設けられている。容量素子Ｃｄｄ２，Ｃｄｄ３は、伝達経路に対して並列キャパシタとして機能する。
容量素子Ｃｄｄ２，Ｃｄｄ３は、誘導素子Ｌｄの誘導値を、実効的に変化させる。
本実施形態において、バイパスモード時、スイッチ素子Ｓｗ１ａ，Ｓｗ２ａ，Ｓｗ３ａの全てが、オフする。これによって、カスコード接続増幅回路１０Ｂが、スプリッタ回路３０Ｂ及び出力端子ＯＵＴ１，ＯＵＴ２から電気的に分離される。それゆえ、カスコード接続増幅回路１０Ｂからスプリッタ回路３０Ｂへの信号の伝搬は、遮断される。
バイパスモード時において、出力整合回路１０２Ｂは、後述のバイパス回路２０から電気的に分離される。
＜バンドセレクト回路＞
本実施形態のＬＮＡ１Ｂにおいて、バンドセレクト回路４０は、複数の入力端子ＳＷｉｎ（ＳＷｉｎ１，ＳＷｉｎ２，ＳＷｉｎ３）及び１つの出力端子Ｓｗｏｕｔを含む。複数の入力端子のそれぞれは、複数の周波数帯域のうち１つに対応する。
入力端子ＳＷｉｎ１は、第１の周波数帯域の信号ＲＦｉｎ１に対応する。例えば、入力端子ＳＷｉｎ２は、第１の周波数帯域より低い第２の周波数帯域の信号ＲＦｉｎ２に対応する。例えば、入力端子ＳＷｉｎ３は、第２の周波数帯域より低い周波数帯域の信号ＲＦｉｎ３に対応する。
本実施形態において、例えば、信号ＲＦｉｎ１の第１の周波数帯域は、８５９ＭＨｚから９６０ＭＨｚの周波数帯域である。例えば、信号ＲＦｉｎ２の第２の周波数帯域は、７１７ＭＨｚから８２１ＭＨｚの周波数帯域である。例えば、信号ＲＦｉｎ１の第３の周波数帯域は、６１７ＭＨｚから６５２ＭＨｚの周波数帯域である。
入力端子ＳＷｉｎ２に、誘導素子（外部インダクタ）Ｌｅｘｔ２が接続されている。
入力端子ＳＷｉｎ３に、誘導素子（外部インダクタ）Ｌｅｘｔ３が接続されている。
入力端子ＳＷｉｎ１に、第１の周波数帯域（例えば、８５９ＭＨｚから９６０ＭＨｚまでの周波数帯域）の高周波信号ＲＦｉｎ１が、供給される。入力端子ＳＷｉｎ２に、第２の周波数帯域（例えば、例えば、７１７ＭＨｚから８２１ＭＨｚまでの周波数帯域）の高周波信号ＲＦｉｎ２が、外部インダクタＬｅｘｔ２を介して供給される。力端子ＳＷｉｎ３に、第３の周波数帯域（例えば、例えば、６１７ＭＨｚから６５２ＭＨｚまでの周波数帯域）の高周波信号ＲＦｉｎ３が、外部インダクタＬｅｘｔ３を介して供給される。
出力端子ＳＷｏｕｔは、誘導素子（外部インダクタ）Ｌｅｘｔ１に接続されている。出力端子ＳＷｏｕｔは、外部インダクタＬｅｘｔ１を介して、増幅回路１０Ｂの入力端子ＬＮＡｉｎに接続されている。
バンドセレクト回路４０は、複数のスイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇを含む。スイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇのそれぞれは、複数の入力端子ＳＷｉｎのうち対応する１つと出力端子ＳＷｏｕｔとの間に接続されている。
スイッチ素子Ｓｗ１Ｇの一方の端子は、ノードｎｄａ１を介して、入力端子ＳＷｉｎ１に接続されている。スイッチ素子Ｓｗ１Ｇの他方の端子は、ノードｎｄｂを介して、出力端子ＳＷｏｕｔに接続されている。
スイッチ素子Ｓｗ２Ｇの一方の端子は、ノードｎｄａ２を介して、入力端子ＳＷｉｎ２に接続されている。スイッチ素子Ｓｗ２Ｇの他方の端子は、ノードｎｄｂを介して、出力端子ＳＷｏｕｔに接続されている。
スイッチ素子Ｓｗ３Ｇの一方の端子は、ノードｎｄａ３を介して、入力端子ＳＷｉｎ３に接続されている。スイッチ素子Ｓｗ３Ｇの他方の端子は、ノードｎｄｂを介して、出力端子ＳＷｏｕｔに接続されている。
バンドセレクト回路の出力端子ＳＷｏｕｔは、外部インダクタＬｅｘｔ１を介して、増幅回路１０Ｂの入力端子ＬＮＡｉｎに接続されている。
バンドセレクト回路４０は、複数のスイッチ素子Ｓｗ１Ｓ，Ｓｗ２Ｓ，Ｓｗ３Ｓ，Ｓｗ４Ｓを含む。スイッチ素子Ｓｗ１Ｓ，Ｓｗ２Ｓ，Ｓｗ３Ｓ，Ｓｗ４Ｓは、非アクティブなノードを接地するためのスイッチ素子である。以下では、スイッチ素子Ｓｗ１Ｓ，Ｓｗ２Ｓ，Ｓｗ３Ｓ，Ｓｗ４Ｓは、シャントスイッチともよばれる。
シャントスイッチＳｗ１Ｓの一方の端子は、スイッチ素子Ｓｗ１Ｇの一方の端子（スイッチ素子Ｓｗ１Ｇと端子ＳＷｉｎ１との接続ノードｎｄａ１）に接続されている。シャントスイッチＳｗ１Ｓの他方の端子は、グランド端子に接続されている。
シャントスイッチＳｗ２Ｓの一方の端子は、スイッチ素子Ｓｗ２Ｇの一方の端子（スイッチ素子Ｓｗ２Ｇと端子ＳＷｉｎ２との接続ノードｎｄａ２）に接続されている。シャントスイッチＳｗ２Ｓの他方の端子は、グランド端子に接続されている。
シャントスイッチＳｗ３Ｓの一方の端子は、スイッチ素子Ｓｗ３Ｇの一方の端子（スイッチ素子Ｓｗ３Ｇと端子ＳＷｉｎ３との接続ノードｎｄａ３）に接続されている。シャントスイッチＳｗ３Ｓの他方の端子は、グランド端子に接続されている。
シャントスイッチＳｗ４Ｓの一方の端子は、スイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇの他方の端子及び出力端子ＳＷｏｕｔ（スイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇと出力端子ＳＷｏｕｔとの接続ノードｎｄｂ）に接続されている。シャントスイッチＳｗ４Ｓの他方の端子は、グランド端子に接続されている。
シャントスイッチＳｗ１Ｓ，Ｓｗ２Ｓ，Ｓｗ３Ｓ，Ｓｗ４Ｓが、オン状態である場合、シャントスイッチが接続されたノードｎｄａ１，ｎｄａ２，ｎｄａ３，ｎｄｂは、オン状態のシャントスイッチによって、接地される。
上記の構成によって、バンドセレクト回路４０は、３つの周波数帯域ＲＦｉｎ１，ＲＦｉｎ２，ＲＦｉｎ３のうち１つを排他的に選択できる。
これによって、バンドセレクト回路４０の入力端子ＳＷｉｎ１，ＳＷｉｎ２，ＳＷｉｎ３に供給された高周波信号が、複数のスイッチ素子Ｓｗ１Ｇ，ＳＷ２Ｇ，Ｓｗ３Ｇのうちオン状態の１つのスイッチ素子を介して、バンドセレクト回路４０の出力端子ＳＷｏｕｔから増幅回路１０Ｂの入力端子ＬＮＡｉｎに供給される。
尚、本実施形態において、周波数帯域は、上記の値に限定されず、他の周波数の範囲が用いられてもよい。また、バンドセレクト回路４０が、排他的に選択し得る周波数帯域の数は、２つでもよいし、４つ以上でもよい。
例えば、スイッチ素子Ｓｗ１Ｇ，ＳＷ２Ｇ，Ｓｗ３Ｇ，Ｓｗ１Ｓ，Ｓｗ２Ｓ，Ｓｗ３Ｓ，Ｓｗ４Ｓのオン／オフの制御は、ＲＦＩＣ回路、制御回路９９０（又はＲＦＩＣ９４０）によって、実行される。
＜バイパス回路＞
本実施形態のＬＮＡ１Ｂにおいて、バイパス回路２０は、バンドセレクト回路４０の複数の入力端子ＳＷｉｎと出力整合回路１０２Ｂの出力ノード（スプリッタ回路３０Ｂの入力ノード）ｎｄ２との間に設けられている。
バイパス回路２０は、ＬＮＡ１Ｂの入力端子（入力ノード）と後述のスプリッタ回路３０Ｂとの間において、増幅回路１０Ｂと並列に接続されている。バイパス回路２０内における高周波信号の伝達経路は、増幅回路１０Ｂのコア回路１０１内の高周波信号の伝達経路から分離されている。
バイパス回路２０は、複数のスイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂ，Ｓｗ４Ｂ，Ｓｗ５Ｓを含む。バイパス回路２０は、容量素子Ｃｂｙｐ２，Ｃｂｙｐ３を含む。
複数のスイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂのそれぞれは、バンドセレクト回路４０の複数の入力端子ＳＷｉｎのうち対応する１つと出力整合回路１０２Ｂの出力ノード（スプリッタ回路３０Ｂの入力ノード）ｎｄ２との間に設けられている。
複数のスイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂのそれぞれは、バンドセレクト回路４０の複数の入力端子ＳＷｉｎのうち対応する１つとノードｎｄｃとの間に接続されている。
スイッチ素子Ｓｗ１Ｂの一方の端子は、入力端子ＳＷｉｎ１及びスイッチ素子Ｓｗ１Ｇの一方の端子（ノードｎｄａ１）に接続されている。スイッチ素子Ｓｗ１Ｂの他方の端子は、ノードｎｄｃに接続されている。
スイッチ素子Ｓｗ２Ｂの一方の端子は、容量素子Ｃｂｙｐ２を介して、入力端子ＳＷｉｎ２及びスイッチ素子Ｓｗ２Ｇの一方の端子（ノードｎｄａ２）に接続されている。スイッチ素子Ｓｗ２Ｂの他方の端子は、ノードｎｄｃに接続されている。
スイッチ素子Ｓｗ３Ｂの一方の端子は、容量素子Ｃｂｙｐ３を介して、入力端子ＳＷｉｎ３及びスイッチ素子Ｓｗ３Ｇの一方の端子（ノードｎｄａ３）に接続されている。スイッチ素子Ｓｗ３Ｂの他方の端子は、ノードｎｄｃに接続されている。
スイッチ素子Ｓｗ４Ｂの一方の端子は、ノードｎｄｃに接続されている。スイッチ素子Ｓｗ４Ｂの他方の端子は、ノードｎｄ２に接続されている。
スイッチ素子Ｓｗ５Ｓの一方の端子は、ノードｎｄｃに接続されている。スイッチ素子Ｓｗ５Ｓの他方の端子は、グランド端子に接続されている。スイッチ素子Ｓｗ５Ｓは、非アクティブなノードを接地するためのシャントスイッチである。
容量素子Ｃｂｙｐ２の一方の端子は、入力端子ＳＷｉｎ２（ノードｎｄａ２）に接続されている。容量素子Ｃｂｙｐ２の他方の端子は、スイッチ素子Ｓｗ２Ｂの一方の端子に接続されている。容量素子Ｃｂｙｐ２は、ノードｎｄａ２とノードｎｄｃとの間において、スイッチ素子Ｓｗ２Ｂに対して直列に接続されている。容量素子Ｃｂｙｐ２は、容量素子Ｃｂｙｐ２と外部インダクタＬｅｘｔ２との間の直列共振作用により、外部インダクタＬｅｘｔ２の影響を軽減する。
容量素子Ｃｂｙｐ３の一方の端子は、入力端子ＳＷｉｎ３（ノードｎｄａ３）に接続されている。容量素子Ｃｂｙｐ３の他方の端子は、スイッチ素子Ｓｗ３Ｂの一方の端子に接続されている。容量素子Ｃｂｙｐ３は、ノードｎｄａ３とノードｎｄｃとの間において、スイッチ素子Ｓｗ３Ｂに対して直列に接続されている。容量素子Ｃｂｙｐ３は、容量素子Ｃｂｙｐ３と外部インダクタＬｅｘｔ３との間の直列共振作用により、外部インダクタＬｅｘｔ３の影響を軽減する。
バイパス回路２０において、複数のスイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂ，Ｓｗ４Ｂ，Ｓｗ５Ｓは、バンドセレクト回路４０の入力端子ＳＷｉｎからスプリッタ回路３０Ｂの入力ノードへ至る、増幅回路１０Ｂを経由しないバイパス経路を、ＬＮＡ１Ｂ内に形成する。
例えば、スイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂが、バイパス回路２０の入力ノード（入力ノードセット）として機能する。受信すべき高周波信号に応じて、スイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂのうちいずれか１つが、有効状態の入力ノードとして機能する。
本実施形態のＬＮＡ１Ｂのバイパスモード時において、スイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂのうち選択された１つ及びスイッチ素子Ｓｗ４Ｂは、オンする。スイッチ素子Ｓｗ５Ｓは、オフする。
例えば、スイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂ，Ｓｗ４Ｂ，Ｓｗ５Ｓのオン／オフの制御は、ＲＦＩＣ回路、制御回路９９０（又はＲＦＩＣ９４０）によって、実行される。
＜スプリッタ回路＞
本実施形態のＬＮＡ１Ｂにおいて、スプリッタ回路３０Ｂは、複数の可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ１ｃ，Ｃ１ｄ、誘導素子Ｌ２ａ，Ｌ２ｂ、可変抵抗素子Ｒｏｘ及びスイッチ素子Ｓｗ６ａ，Ｓｗ７ａ，Ｔ－Ｓｗ１，Ｔ－Ｓｗ２，Ｔ－Ｓｗ３を含む。
可変容量素子Ｃ１ａの一方の端子は、ノードｎｄ２に接続されている。可変容量素子Ｃ１ａの他方の端子は、可変容量素子Ｃ１ｂの一方の端子に接続されている。可変容量素子Ｃ１ｂの他方の端子は、ノードｎｄ３ｂに接続されている。
誘導素子Ｌ２ａの一方の端子は、可変容量素子Ｃ１ａと可変容量素子Ｃ１ｂとの接続ノードｎｄ３ａ（可変容量素子Ｃ１ａの他方の端子及び可変容量素子Ｃ１ｂの一方の端子）に接続されている。誘導素子Ｌ２ａの他方の端子は、スイッチ素子Ｓｗ６ａの一方の端子に接続されている。スイッチ素子Ｓｗ６ａの他方の端子は、グランド端子に接続されている。
誘導素子Ｌ２ａは、信号の伝達経路（ノードｎｄ２とノードｎｄ３ｂとの間の経路）とグランド端子との間に設けられた並列インダクタである。誘導素子Ｌ２ａは、可変誘導素子でもよい。
誘導素子Ｌ２ａは、オン状態のスイッチ素子Ｓｗ６ａによって、有効状態に設定可能である。誘導素子Ｌ２ａは、オフ状態のスイッチ素子Ｓｗ６ａによって、無効状態に設定可能である。
可変容量素子Ｃ１ｃの一方の端子は、ノードｎｄ２に接続されている。可変容量素子Ｃ１ｃの他方の端子は、可変容量素子Ｃ１ｄの一方の端子に接続されている。可変容量素子Ｃ１ｄの他方の端子は、ノードｎｄ４ｂに接続されている。
誘導素子Ｌ２ｂの一方の端子は、可変容量素子Ｃ１ｃと可変容量素子Ｃ１ｄとの接続ノードｎｄ４ａ（可変容量素子Ｃ１ｃの他方の端子及び可変容量素子Ｃ１ｄの一方の端子）に接続されている。誘導素子Ｌ２ｂの他方の端子は、スイッチ素子Ｓｗ７ａの一方の端子に接続されている。スイッチ素子Ｓｗ７ａの他方の端子は、グランド端子に接続されている。
誘導素子Ｌ２ｂは、並列インダクタとして、信号の伝達経路（ノードｎｄ２とノードｎｄ４ｂとの間の経路）とグランド端子との間に設けられている。誘導素子Ｌ２ａは、可変誘導素子でもよい。誘導素子Ｌ２ｂは、オン状態のスイッチ素子Ｓｗ７ａによって、有効状態に設定可能である。誘導素子Ｌ２ｂは、オフ状態のスイッチ素子Ｓｗ７ａによって、無効状態に設定可能である。
可変抵抗素子Ｒｏｘの一方の端子は、ノードｎｄ３ｂに接続されている。抵抗素子Ｒｏｘの他方の端子は、ノードｎｄ４ｂに接続されている。可変抵抗素子Ｒｏｘは、スプリット出力モード時における出力端子ＯＵＴ１，ＯＵＴ２間のアイソレーションを、確保し得る。
Ｔ型スイッチＴ－Ｓｗ１の一方の端子は、ノードｎｄ３ｂに接続されている。Ｔ型スイッチＴ－Ｓｗ１の他方の端子は、ＬＮＡ１Ｂの出力端子ＯＵＴ１に接続されている。Ｔ型スイッチＴ－Ｓｗ２の一方の端子は、ノードｎｄ４ｂに接続されている。Ｔ型スイッチＴ－Ｓｗ２の他方の端子は、ＬＮＡ１Ｂの出力端子ＯＵＴ２に接続されている。Ｔ型スイッチＴ－Ｓｗ３の一方の端子は、ノードｎｄ３ｂに接続されている。Ｔ型スイッチＴ－Ｓｗ３の他方の端子は、ノードｎｄ４ｂに接続されている。
ノードｎｄ２に接続された可変容量素子Ｃ１ａ，Ｃ１ｃは、１つの組として、ノードｎｄ２と出力端子との間に、それぞれに直列に接続されている。以下では、可変容量素子Ｃ１ａ，Ｃ１ｃの組は、直列可変キャパシタ対Ｃ１ａ，Ｃ１ｂともよばれる。
可変容量素子Ｃ１ｂ，Ｃ１ｄは、１つの組として、ノードｎｄ２と出力端子との間に、それぞれに直列に接続されている。以下では、可変容量素子Ｃ１ｂ，Ｃ１ｂの組は、直列可変キャパシタ対Ｃ１ｂ，Ｃ１ｄもよばれる。
上述の実施形態と同様に、スプリッタ回路３０Ｂは、ＬＮＡ１Ｂの動作モードに応じて、動作する。例えば、本実施形態のＬＮＡ１Ｂにおいて、スプリッタ回路３０Ｂは、単一出力モード及びスプリット出力モードによる高周波信号の出力を実行可能である。
例えば、ＬＮＡ１の単一出力モード時において、２つのスイッチ素子Ｓｗ６ａ，Ｓｗ７ａのうちいずれか一方が、オンする。これによって、ＬＮＡ１Ｂの複数の出力端子ＯＵＴのうち、オン状態のスイッチ素子に接続された出力端子が、有効状態に設定される。
例えば、ＬＮＡ１Ｂのスプリット出力モード時において、２つのスイッチ素子Ｓｗ６ａ，Ｓｗ７ａの両方が、オンする。これによって、ＬＮＡ１Ｂの複数の出力端子ＯＵＴが、有効状態に設定される。
例えば、スイッチ素子Ｓｗ６ａ，Ｓｗ７ａ，Ｔ－Ｓｗ１，Ｔ－Ｓｗ２，Ｔ－Ｓｗ３のオン／オフの制御は、ＲＦＩＣ回路、制御回路９９０（又はＲＦＩＣ９４０）によって、実行される。
本実施形態において、ＬＮＡ１Ｂの動作時において、可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ１ｃ，Ｃ１ｄの容量値は、各動作モードにおいて同じ容量値（ここでは、“Ｃｐ１”と表記する）を有するように、連動して制御される。可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ１ｃ，Ｃ１ｄの容量値Ｃｐ１が適切な値に設定されることによって、スプリッタ回路３０Ｂが、出力整合回路１０２Ｂの一部として機能及び動作する。
これによって、本実施形態のＬＮＡ１Ｂは、良好な出力インピーダンス整合が得られる。
例えば、制御回路９９０（又は、ＲＦＩＣ９４０）は、可変容量素子の容量値が選択された動作モードに応じた所定の容量値を有するように、可変容量素子を制御する。
尚、可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ１ｃ，Ｃ１ｄのそれぞれの代わりに、スイッチ素子と容量素子とが直列接続された複数の回路（以下では、直列回路とよばれる）がノード間に並列接続された構成が、用いられてもよい。この場合において、所望の容量値に応じて容量値Ｃｐ１に応じて、直列回路内のスイッチ素子のオン／オフが制御される。これによって、ノード間における直列回路内の容量素子の電気的接続が、制御される。
本実施形態において、スプリッタ回路３０Ｂ内の誘導素子Ｌ２ａ，Ｌ３ｂ及び可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ１ｃ，Ｃ１ｄの制御によって、スプリッタ回路３０Ｂが、増幅回路１０Ｂの出力整合回路１０２Ｂの一部として機能する。これによって、本実施形態のＬＮＡ１Ｂは、良好な出力インピーダンス整合を確保できる。
以上の構成によって、本実施形態のＬＮＡ１Ｂは、複数の周波数帯域のうちいずれか１つに対応する高周波信号を受けることができ、受信した高周波信号を、２つの経路のうちいずれか１つを用いて、他のデバイスへ送ることができる。
（３ｂ）動作例
図２９乃至図３３を参照して、本実施形態のＬＮＡの動作例について説明する。
図２９は、本実施形態のＬＮＡの動作例を説明するための図である。
図２９に示されるように、本実施形態のＬＮＡは、ＬＮＡ内のスイッチのオン／オフの制御によって、複数の動作モードを実現できる。
＜増幅モード＞
図３０は、本実施形態のＬＮＡの増幅モードにおける、バンドセレクト回路４０の制御に基づいた、受信すべき周波数帯域に対する各回路の動作を説明するための模式図である。図３０において、ＬＮＡ１内における信号のノードｎｄ２までの伝達経路が模式的に示されている。
図２９及び図３０に示されるように、ＬＮＡ１Ｂの増幅モード時において、受信すべき周波数帯域に応じて、バンドセレクト回路４０内の複数のスイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３のうち選択された１つが、オンする。
バイパス回路２０内の複数のスイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂ，Ｓｗ４Ｂの全てが、オフする。
図３０の例において、例えば、信号ＲＦｉｎ１の受信が、選択される。
この場合において、スイッチＳｗ１Ｇが、オンし、スイッチ素子Ｓｗ２Ｇ，Ｓｗ３Ｇは、オフする。
ノードｎｄａ２，ｎｄａ３の非アクティブ化のため、シャントスイッチＳｗ２Ｓ，Ｓｗ３Ｓは、オンする。これによって、ノードｎｄａ２，ｎｄａ３は、グランド端子に接続される。シャントスイッチＳｗ５Ｓは、オンする。ノードｎｄｃは、グランド端子に接続される。
シャントスイッチＳｗ１Ｓ，Ｓｗ４Ｓは、オフする。
信号ＲＦｉｎ１が、オン状態のスイッチ素子Ｓｗ１Ｇを介して、バンドセレクト回路４０の入力端子ＳＷｉｎ１から出力端子ＳＷｏｕｔへ伝搬する。
コア回路１０は、供給された信号ＲＦｉｎ１を増幅する。
信号ＲＦｉｎ１の選択時、増幅回路１０Ｂの出力整合回路１０２Ｂにおいて、スイッチ素子Ｓｗ１ａは、オンし、スイッチ素子Ｓｗ２ａ，Ｓｗ３ａは、オフする。これによって、容量素子Ｃｏｕｔ１が、ノードｎｄ１とノードｎｄ２とに接続される。
この場合において、スイッチ素子Ｓｗ４ａ，Ｓｗ５ａは、オフする。これによって、容量素子Ｃｄｄ１，Ｃｄｄ２が、ノードｎｄ１から電気的に分離される。
出力整合回路１０２Ｂは、増幅された信号ＲＦａｍｐを、容量素子Ｃｏｕｔ１を介して、出力整合回路１０２Ｂの出力ノードｎｄ２からスプリッタ回路３０Ｂへ出力する。
スプリッタ回路３０Ｂは、選択された出力モードに応じて、増幅された信号を、後段の回路へ送る。
これと同様に、図２９に示されるように、信号ＲＦｉｎ２の選択時、信号ＲＦｉｎ２は、スイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇ及びシャントスイッチＳｗ１Ｓ，Ｓｗ２Ｓ，Ｓｗ３Ｓ，ＳＷ４のオン／オフの制御によって、オン状態のスイッチ素子Ｓｗ２Ｇを介して、バンドセレクト回路４０から増幅回路１０Ｂに供給される。
信号ＲＦｉｎ２の選択時、出力整合回路１０２Ｂにおいて、スイッチ素子Ｓｗ１ａ，Ｓｗ２ａ，Ｓｗ４ａがオンし、スイッチ素子Ｓｗ３ａ，Ｓｗ５ａがオフする。容量素子Ｃｏｕｔ１，Ｃｏｕｔ２は、ノードｎｄ２に電気的に接続される。容量素子Ｃｏｕｔ３は、ノードｎｄ２から電気的に分離される。容量素子Ｃｄｄ２は、ノードｎｄ１に電気的に接続される。容量素子Ｃｄｄ３は、ノードｎｄ１から電気的に分離される。
増幅された信号ＲＦａｍｐは、容量素子Ｃｏｕｔ１，Ｃｏｕｔ２を介して、出力整合回路１０２Ｂからスプリッタ回路３０Ｂへ出力される。
図２９に示されるように、信号ＲＦｉｎ３の選択時、信号ＲＦｉｎ３は、スイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇ及びシャントスイッチＳｗ１Ｓ，Ｓｗ２Ｓ，Ｓｗ３Ｓ，ＳＷ４のオン／オフの制御によって、オン状態のスイッチ素子Ｓｗ３Ｇを介して、バンドセレクト回路４０から増幅回路１０Ｂに供給される。
信号ＲＦｉｎ３の選択時、出力整合回路１０２Ｂにおいて、スイッチ素子Ｓｗ１ａ，Ｓｗ２ａ，Ｓｗ３ａ，Ｓｗ４ａ，Ｓｗ５ａが、オンする。容量素子Ｃｏｕｔ１，Ｃｏｕｔ２，Ｃｏｕｔ３は、ノードｎｄ２に電気的に接続される。容量素子Ｃｏｕｔ１，Ｃｏｕｔ２，Ｃｏｕｔ３は、ノードｎｄ１，ｎｄ２との間で並列に接続される。容量素子Ｃｄｄ２，Ｃｄｄ３は、ノードｎｄ１に電気的に接続される。
このように、本実施形態のＬＮＡ１Ｂの増幅モードにおいて、ＬＮＡ１Ｂは、選択された周波数帯域の高周波信号を増幅し、増幅された信号を後段の回路へ送る。
＜バイパスモード＞
図３１は、本実施形態のＬＮＡのバイパスモードにおける、バンドセレクト回路４０の制御に基づいた、受信すべき周波数帯域に対する各回路の動作を説明するための模式図である。図３１において、ＬＮＡ１内における信号のノードｎｄ２までの伝達経路が模式的に示されている。
図２９及び図３１に示されるように、ＬＮＡ１Ｂのバイパスモード時において、受信すべき周波数帯域に応じて、バンドセレクト回路４０内の複数のスイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３の全てが、オフする。
バイパス回路２０内の複数のスイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂのうち選択された１つが、オンする。
図３１の例において、例えば、信号ＲＦｉｎ１の受信が、選択される。
この場合において、スイッチＳｗ１Ｂが、オンし、スイッチ素子Ｓｗ２Ｂ，Ｓｗ３Ｂは、オフする。
ノードｎｄａ２，ｎｄａ３の非アクティブ化のため、シャントスイッチＳｗ２Ｓ，Ｓｗ３Ｓは、オンする。これによって、ノードｎｄａ２，ｎｄａ３は、グランド端子に接続される。スイッチ素子Ｓｗ４Ｓは、オンする。これによって、ノードｎｄｂは、グランド端子に接続される。
シャントスイッチＳｗ１Ｓ，Ｓｗ５Ｓは、オフする。
スイッチ素子Ｓｗ４Ｂは、オンする。これによって、高周波信号ＲＦｉｎ１に対応した入力端子ＳＷｉｎ１は、バイパス回路２０を経由して、スプリッタ回路３０Ｂに接続される。信号ＲＦｉｎ１は、バイパス回路２０のオン状態のスイッチ素子Ｓｗ１Ｂ，Ｓｗ４Ｂを介して、入力端子ＳＷｉｎ１からノードｎｄ２へ伝搬する。
バイパス回路２０は、供給された高周波信号ＲＦを高周波信号ＲＦｂｙｐとして、スプリッタ回路３０Ｂ（ノードｎｄ２）に出力する。
スプリッタ回路３０Ｂは、選択された出力モードに応じて、バイパス回路２０からの信号ＲＦｂｙｐを、後段の回路へ送る。
尚、図２９に示されるように、バイパスモード時において、出力整合回路１０２Ｂのスイッチ素子Ｓｗ１ａ，Ｓｗ２ａ，Ｓｗ３ａは、オフする。スイッチ素子Ｓｗ４ａ，Ｓｗ５は、任意の状態（オフ状態又はオン状態のうちいずれか一方の状態）に設定される。
図２９に示されるように、信号ＲＦｉｎ２の選択時、信号ＲＦｉｎ２は、スイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇ，Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂ，Ｓｗ４Ｂ及びシャントスイッチＳｗ１Ｓ，Ｓｗ２Ｓ，Ｓｗ３Ｓ，Ｓｗ４Ｓ，Ｓｗ５Ｓのオン／オフの制御に基づいて、オン状態のスイッチ素子Ｓｗ２Ｂを介して、増幅回路１０Ｂを経由せずに、バイパス回路２０からスプリッタ回路３０Ｂへ供給される。
図２９に示されるように、信号ＲＦｉｎ３の選択時、信号ＲＦｉｎ３は、スイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇ，Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂ，Ｓｗ４Ｂ及びシャントスイッチＳｗ１Ｓ，Ｓｗ２Ｓ，Ｓｗ３Ｓ，Ｓｗ４Ｓ，Ｓｗ５Ｓのオン／オフの制御に基づいて、オン状態のスイッチ素子Ｓｗ３Ｂを介して、増幅回路１０Ｂを経由せずに、バイパス回路２０からスプリッタ回路３０Ｂへ供給される。
このように、本実施形態のＬＮＡ１Ｂのバイパスモードにおいて、ＬＮＡ１Ｂは、選択された周波数帯域の高周波信号を、信号の増幅無しに、後段の回路へ送る。
＜単一出力モード＞
図３２は、本実施形態のＬＮＡ１Ｂが単一出力モードに基づいて動作する場合における、ＬＮＡ１Ｂ内における信号のノードｎｄ２から出力端子側への伝達経路を示す模式図である。
図２９及び図３２に示されるように、単一出力モードにおいて、出力端子ＯＵＴ１，ＯＵＴ２のそれぞれに接続されたＴ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２のうちいずれか一方が、オンする。
ＬＮＡ１Ｂの単一出力モードが第１の出力端子ＯＵＴ１を用いて実行される場合、出力端子ＯＵＴ１に接続されたＴ型スイッチＴ－Ｓｗ１が、オンする。出力端子ＯＵＴ２に接続されたＴ型スイッチＴ－Ｓｗ２は、オフする。
単一出力モードにおいて、Ｔ型スイッチＴ－Ｓｗ３は、オンする。
可変容量素子Ｃ１ａと可変容量素子Ｃ１ｂとの接続点に接続された誘導素子Ｌ２ａは、オン状態のスイッチ素子Ｓｗ６ａによって、有効状態に設定される。可変容量素子Ｃ１ｃと可変容量素子Ｃ１ｄとの接続点に接続された誘導素子Ｌ２ａは、オフ状態のスイッチ素子Ｓｗ７ａによって、無効状態に設定される。
可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ１ｃ，Ｃ１ｄの容量値は、所定の容量値Ｃｐ１を有するように、制御される。
このように、スプリッタ回路３０Ｂの受動素子の有効状態／無効状態が制御される。これによって、スプリッタ回路３０Ｂが、出力整合回路１０２Ｂの一部として機能する。この結果として、本実施形態のＬＮＡ１Ｂは、良好な出力インピーダンス整合を確保できる。
ノードｎｄ４ｂを通過する信号（可変容量素子Ｃ１ｃ，Ｃ１ｄを通過した信号）は、抵抗素子Ｒｏｘ及びオン状態のＴ型スイッチＴ－Ｓｗ３を介してノードｎｄ３ｂに供給される。ノードｎｄ４ｂを通過する信号は、抵抗素子Ｒｏｘ及びオン状態のＴ型スイッチＴ－Ｓｗ３を介して、ノードｎｄ３ｂを通過した信号（可変容量素子Ｃ１ａ，Ｃ１ｂを通過した信号）と合成される。
このスプリッタ回路３０Ｂ内で合成された信号が、単一出力モードにおけるＬＮＡ１Ｂの出力信号ＲＦｏｕｔとして、選択された一方の出力端子ＯＵＴ１から出力される。
これによって、増幅回路１０Ｂ又はバイパス回路２０からの高周波信号ＲＦは、出力端子ＯＵＴ１から後段の回路へ、出力される。
尚、図３２の例とは異なって、ＬＮＡ１Ｂの単一出力モードが第２の出力端子ＯＵＴ２を用いて実行される場合、出力端子ＯＵＴ２に接続されたＴ型スイッチＴ－Ｓｗ２が、オンする。出力端子ＯＵＴ１に接続されたＴ型スイッチＴ－Ｓｗ１は、オフする。
誘導素子Ｌ２ａは、オフ状態のスイッチ素子Ｓｗ６ａによって、無効状態に設定される。誘導素子Ｌ２ｂは、オン状態のスイッチ素子Ｓｗ７ａによって、有効状態に設定される。可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ１ｃ，Ｃ１ｄの容量値は、所定の容量値Ｃｐ１を有するように、制御される。
ノードｎｄ３ｂを通過する信号（可変容量素子Ｃ１ａ，Ｃ１ｂを通過した信号）は、抵抗素子Ｒｏｘ及びオン状態のＴ型スイッチＴ－Ｓｗ３を介してノードｎｄ４ｂに供給される。ノードｎｄ４ｂを通過する信号（可変容量素子Ｃ１ｃ，Ｃ１ｄを通過した信号）は、ノードｎｄ３ｂを通過した信号に、抵抗素子Ｒｏｘ及びオン状態のＴ型スイッチＴ－Ｓｗ３、を介して合成される。
このスプリッタ回路３０Ｂ内で合成された信号が、単一出力モードにおけるＬＮＡ１Ｂの出力信号として、出力端子ＯＵＴ２から出力される。
これによって、高周波信号ＲＦｏｕｔは、出力端子ＯＵＴ２から後段の回路へ、送られる。
以上のように、本実施形態のＬＮＡ１Ｂは、単一出力モードによって、信号を後段の回路へ出力できる。
＜スプリット出力モード＞
図３３は、本実施形態のＬＮＡ１Ｂがスプリット出力モードに基づいて動作する場合における、ＬＮＡ１内における信号のノードｎｄ２から出力端子側への伝達経路を示す模式図である。
図２９及び図３３に示されるように、ＬＮＡ１Ｂのスプリット出力モードが実行される場合、２つのＴ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２の両方が、オンする。
これによって、出力端子ＯＵＴ１，ＯＵＴ２の両方が、オン状態のＴ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２を介して、ノードｎｄ２に電気的に接続される。
スプリット出力モードにおいて、Ｔ型スイッチＴ－Ｓｗ３は、オフする。
ノードｎｄ２と出力端子ＯＵＴ１，ＯＵＴ２との間の可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ１ｃ，Ｃ１ｄの容量値は、所定の容量値Ｃｐ１を有するように、制御される。
誘導素子Ｌ２ａ，Ｌ２ｂの両方が、オン状態のスイッチ素子Ｓｗ６ａ，Ｓｗ７ａによって、有効状態に設定される。
増幅回路１０Ｂ又はバイパス回路２０からの高周波信号ＲＦは、可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ１ｃ，Ｃ１ｄ及びオン状態のＴ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２を介して、２つの出力端子ＯＵＴ１，ＯＵＴ２に、それぞれ伝搬する。
高周波信号ＲＦｏｕｔ１，ＲＦｏｕｔ２が、２つの出力端子ＯＵＴ１，ＯＵＴ２の両方から後段の回路へそれぞれ送られる。
以上のように、本実施形態のＬＮＡ１Ｂは、スプリット出力モードによって、高周波信号を後段の回路へ出力する。
（３ｃ）特性
図３４乃至図４６を参照して、本実施形態のＬＮＡの特性について説明する。
図３４乃至図４６は、本実施形態のＬＮＡの構成例のシミュレーション結果を示している。
図３４乃至図４６の（ａ）、は、本実施形態のＬＮＡ１Ｂにおける、周波数とＳパラメータとの関係を示すグラフである。図３４乃至図４６の（ａ）において、Ｓパラメータのうち、Ｓ１１（＝Ｓ（１，１））、Ｓ２２（＝Ｓ（２，２））、Ｓ２１（＝Ｓ（２，１））、Ｓ２３（＝Ｓ（２，３））に関する周波数特性が示されている。Ｓパラメータにおける、ポート１は、複数の入力端子ＳＷｉｎのうちアクティブな端子に対応し、ポート２はＬＮＡ１Ｂの出力端子ＯＵＴ１に対応し、ポート３はＬＮＡ１の出力端子ＯＵＴ２に対応する。
図３４乃至図４６の（ａ）において、グラフの横軸は、周波数（単位：ＧＨｚ）に対応し、グラフの縦軸は、利得／損失（単位：ｄＢ）に対応する。
図３４乃至図４６の（ｂ）は、本実施形態のＬＮＡ１Ｂにおける、周波数とノイズ指数との関係を示すグラフである。
図３４乃至図４６の（ｂ）において、グラフの横軸は、周波数（単位：ＧＨｚ）に対応し、グラフの縦軸は、ノイズ指数（単位：ｄＢ）に対応する。
尚、本実施形態において、第１の周波数帯域は、８５９ＭＨｚから９６０ＭＨｚまでの周波数帯域に対応し、第２の周波数帯域は、７１７ＭＨｚから８２１ＭＨｚまでの周波数帯域に対応し、第３の周波数帯域は、６１７ＭＨｚから６５２ＭＨｚまでの周波数帯域に対応する。
このシミュレーションにおいて、本実施形態のＬＮＡに供給される電圧ＶＤＤＬＮＡは、１．２Ｖに設定されている。
図３４は、第１の周波数帯域における本実施形態のＬＮＡの増幅モード及び単一出力モードにおける、小信号特性を示している。
図３４の（ａ）に示されるように、“ｍ６（８５９ＭＨｚ）”から“ｍ７（９６０ＭＨｚ）”の周波数帯域において、帯域中心利得（Ｓ２１）は、２１．１２７ｄＢである。反射損（Ｓ１１）は、－８．５０２ｄＢ以下である。反射損（Ｓ２２）は、－１４．９７３ｄＢ以下である。Ｓ２３は、－７７．８８９ｄＢ以下である。
図３４の（ｂ）に示されるように、“ｍ１５（８５９ＭＨｚ）”から“ｍ１６（９６０ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．９１６ｄＢから０．９４５ｄＢの範囲内の値を取る。
図３５は、第１の周波数帯域における本実施形態のＬＮＡの増幅モード及びスプリット出力モードにおける、小信号特性を示している。
図３５の（ａ）に示されるように、“ｍ６（８５９ＭＨｚ）”から“ｍ７（９６０ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、１８．０５３ｄＢである。反射損Ｓ１１は、－８．１３２ｄＢ以下である。反射損Ｓ２２は、１８．１１３ｄＢ以下である。パラメータＳ２３は、－２５．９１８ｄＢ以下である。
図３５の（ｂ）に示されるように、“ｍ１５（８５９ＭＨｚ）”から“ｍ１６（９６０ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．９４３ｄＢから０．９８０ｄＢの範囲内の値を取る。
図３６は、第１の周波数帯域における本実施形態のＬＮＡのバイパスモード及び単一出力モードにおける、小信号特性を示している。
図３６の（ａ）に示されるように、“ｍ１５（８５９ＭＨｚ）”から“ｍ１６（９６０ＭＨｚ）”の周波数帯域において、帯域中心利得（Ｓ２１）は、－２．０１４ｄＢである。反射損Ｓ１１は、－１２．８０１ｄＢ以下である。反射損Ｓ２２は、－１８．４４２ｄＢ以下である。パラメータＳ２３は、－７６．４９３ｄＢ以下である。
図３６の（ｂ）に示されるように、“ｍ５（８５９ＭＨｚ）”から“ｍ６（９６０ＭＨｚ）”の周波数帯域において、ノイズ指数は、２．２４８ｄＢから１．８７５ｄＢの範囲内の値を取る。
図３７は、第１の周波数帯域における本実施形態のＬＮＡのバイパスモード及びスプリット出力モードにおける、小信号特性を示している。
図３７の（ａ）に示されるように、“ｍ６（８５９ＭＨｚ）”から“ｍ７（９６０ＭＨｚ）”の周波数帯域において、帯域中心利得（Ｓ２１）は、－５．１１２ｄＢである。反射損Ｓ１１は、－１２．９１７ｄＢ以下である。反射損Ｓ２２は、－２０．６５８ｄＢ以下である。Ｓ２３は、－２６．８２６ｄＢ以下である。
図３７の（ｂ）に示されるように、“ｍ１５（８５９ＭＨｚ）”から“ｍ１６（９６０ＭＨｚ）”の周波数帯域において、ノイズ指数は、５．３２１ｄＢから５．０３３ｄＢの範囲内の値を取る。
図３８は、第２の周波数帯域における本実施形態のＬＮＡの増幅モード及び単一出力モードにおける、小信号特性を示している。
図３８の（ａ）に示されるように、“ｍ４（７１７ＭＨｚ）”から“ｍ６（８２１ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２１．２８８ｄＢである。反射損Ｓ１１は、－６．５６３ｄＢ以下である。反射損Ｓ２２は、－１５．９８１ｄＢ以下である。パラメータＳ２３は、－８１．６３９ｄＢ以下である。
図３８の（ｂ）に示されるように、“ｍ１３（７１７ＭＨｚ）”から“ｍ１４（８２１ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．７２９ｄＢから０．７０２ｄＢの範囲内の値を取る。
図３９は、第２の周波数帯域における本実施形態のＬＮＡの増幅モード及びスプリット出力モードにおける、小信号特性を示している。
図３９の（ａ）に示されるように、“ｍ４（７１７ＭＨｚ）”から“ｍ６（８２１ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、１８．２４０ｄＢである。反射損Ｓ１１は、－６．４１７ｄＢ以下である。反射損Ｓ２２は、－２０．２４２ｄＢ以下である。パラメータＳ２３は、－２５．６７５ｄＢ以下である。
図３９の（ｂ）に示されるように、“ｍ１３（７１７ＭＨｚ）”から“ｍ１４（８２１ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．７５６ｄＢから０．７３９ｄＢの範囲内の値を取る。
図４０は、第２の周波数帯域における本実施形態のＬＮＡのバイパスモード及び単一出力モードにおける、小信号特性を示している。
図４０の（ａ）に示されるように、“ｍ４（７１７ＭＨｚ）”から“ｍ６（８２１ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、－２．３８７ｄＢである。反射損Ｓ１１は、－１６．０２９ｄＢ以下である。反射損Ｓ２２は、－１３．２９１ｄＢ以下である。パラメータＳ２３は、－８１．８８４ｄＢ以下である。
図４０の（ｂ）に示されるように、“ｍ１３（７１７ＭＨｚ）”から“ｍ１４（８２１ＭＨｚ）”の周波数帯域において、ノイズ指数は、２．５９０ｄＢから２．０７０ｄＢの範囲内の値を取る。
図４１は、第２の周波数帯域における本実施形態のＬＮＡのスプリット出力バイパスモードにおける、小信号特性を示している。
図４１の（ａ）に示されるように、“ｍ４（７１７ＭＨｚ）”から“ｍ６（８２１ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、－５．５７６ｄＢである。反射損Ｓ１１は、－１４．６１５ｄＢ以下である。反射損Ｓ２２は、－１３．１２ｄＢ以下である。パラメータＳ２３は、－２６．４１４ｄＢ以下である。
図４１の（ｂ）に示されるように、“ｍ１３（７１７ＭＨｚ）”から“ｍ１４（８２１ＭＨｚ）”の周波数帯域において、ノイズ指数は、５．７１７ｄＢから５．２９０ｄＢの範囲内の値を取る。
図４２は、第３の周波数帯域における本実施形態のＬＮＡの増幅モード及び単一出力モードにおける、小信号特性を示している。
図４２の（ａ）に示されるように、“ｍ２（６１７ＭＨｚ）”から“ｍ３（６５２ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２１．５７３ｄＢである。反射損Ｓ１１は、－８．０６２ｄＢ以下である。反射損Ｓ２２は、－１２．４２６ｄＢ以下である。パラメータＳ２３は、－８６．８３８ｄＢ以下である。
図４２の（ｂ）に示されるように、“ｍ１１（６１７ＭＨｚ）”から“ｍ１２（６５２ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．７３０ｄＢから０．７０８ｄＢの範囲内の値を取る。
図４３は、第３の周波数帯域における本実施形態のＬＮＡの増幅モード及びスプリット出力モードにおける、小信号特性を示している。
図４３の（ａ）に示されるように、“ｍ２（６１７ＭＨｚ）”から“ｍ３（６５２ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、１８．４８５ｄＢである。反射損Ｓ１１は、－７．９８５ｄＢ以下である。反射損Ｓ２２は、－１３．７５７ｄＢ以下である。パラメータＳ２３は、－３１．８３５ｄＢ以下である。
図４３の（ｂ）に示されるように、“ｍ１１（６１７ＭＨｚ）”から“ｍ１２（６５２ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．７５６ｄＢから０．７３６ｄＢの範囲内の値を取る。
図４４は、第３の周波数帯域における本実施形態のＬＮＡのバイパスモード及び単一出力モードにおける、小信号特性を示している。
図４４の（ａ）に示されるように、“ｍ２（６１７ＭＨｚ）”から“ｍ３（６５２ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、－３．５６３ｄＢである。反射損Ｓ１１は、－９．８２８ｄＢ以下である。反射損Ｓ２２は、－１０．２６７ｄＢ以下である。パラメータＳ２３は、－８６．７８１ｄＢ以下である。
図４４の（ｂ）に示されるように、“ｍ１１（６１７ＭＨｚ）”から“ｍ１２（６５２ＭＨｚ）”の周波数帯域において、ノイズ指数は、３．５２１ｄＢから３．０２０ｄＢの範囲内の値を取る。
図４５は、第３の周波数帯域における本実施形態のＬＮＡのスプリット出力バイパスモードにおける、小信号特性を示している。
図４５の（ａ）に示されるように、“ｍ２（６１７ＭＨｚ）”から“ｍ３（６５２ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、－６．８６３ｄＢである。反射損Ｓ１１は、－８．３８６ｄＢ以下である。反射損Ｓ２２は、－１１．１０１ｄＢ以下である。パラメータＳ２３は、－２５．７５１ｄＢ以下である。
図４５の（ｂ）に示されるように、“ｍ１１（６１７ＭＨｚ）”から“ｍ１２（６５２ＭＨｚ）”の周波数帯域において、ノイズ指数は、６．８３５ｄＢから６．３８４ｄＢの範囲内の値を取る。
図３４乃至図４５に示されるように、各Ｓパラメータ及びノイズ指数は、供給された高周波信号の周波数及びＬＮＡの動作モードに応じて、推移する。
図４６は、図３４乃至図４５のシミュレーション結果の一覧を示す図である。
図４６において、“Ｓ２１”のＳパラメータについて、帯域内の中心値が示されている。ノイズ指数ＮＦ、“Ｓ１１”、“Ｓ２２”、“Ｓ２３”のＳパラメータについて、帯域内の最悪値が、示されている。
図４６において、本実施形態のＬＮＡの増幅モードにおける、バイアス電流ＩｄｄＬＮＡが、さらに示されている。
図３４乃至図４６に示されるように、本実施形態のＬＮＡ１Ｂは、上述の実施形態と実質的に同じ特性を得ることができる。
したがって、第３の実施形態のＬＮＡ１Ｂは、各種の動作モードを実現しつつ、特性を向上できる。
（４） 第４の実施形態
図４７乃至図５５を参照して、本実施形態のＬＮＡについて説明する。
（４ａ）構成例
図４７は、本実施形態のＬＮＡの構成例を示す回路図である。
本実施形態において、バンドセレクト回路４０及びバイパス回路２０の構成は、第３の実施形態（図２８）の構成と実質的に同じである。それゆえ、本実施形態におけるバンドセレクト回路４０及びバイパス回路２０の説明は、省略する。
尚、増幅回路１０Ｂの構成は、第３の実施形態（図２８参照）の構成と同様であるが、出力整合回路１０２Ｂの出力インピーダンスが、第３の実施形態とは異なる。
第３の実施形態における出力整合回路１０２Ｂの出力インピーダンスの絶対値は一般に５０Ω近傍に設定される。これに対して、第４の実施形態における出力整合回路１０２Ｂの出力インピーダンスの絶対値は５０Ωよりも小さい値、例えば、３５Ω程度に設定される。
図４７に示されるように、本実施形態のＬＮＡ１Ｃは、インピーダンス変換回路６０をさらに含む。
＜インピーダンス変換回路＞
インピーダンス変換回路６０は、バイパス回路２０からスプリッタ回路３０Ｂへの信号の伝達経路上に配置されている。
インピーダンス変換回路６０は、バイパス回路２０のノードｎｄｃと増幅回路１０Ｂの出力ノード（スプリッタ回路３０Ｂの入力ノード）ｎｄ２との間に接続されている。
例えば、インピーダンス変換回路６０は、ノードｎｄｃとスイッチ素子Ｓｗ４Ｂとの間に設けられている。
インピーダンス変換回路６０は、誘導素子Ｌ３、複数の容量素子Ｃｍｃｓ１，Ｃｍｃｓ２，Ｃｍｃ１，Ｃｍｃ２，Ｃｍｃ３及び複数のスイッチ素子Ｓｗ９，Ｓｗ１０，Ｓｗ９０ａ，Ｓｗ９０ｂ，Ｓｗ９１ａ，Ｓｗ９１ｂ，Ｓｗ４Ｂを含む。
誘導素子Ｌ３の一方の端子は、ノードｎｄｃに接続されている。誘導素子Ｌ３の他方の端子は、スイッチ素子Ｓｗ９の一方の端子に接続されている。スイッチ素子Ｓｗ９の他方の端子は、グランド端子に接続されている。
スイッチ素子Ｓｗ９０ａの一方の端子は、ノードｎｄｃに接続されている。スイッチ素子Ｓｗ９０ａの他方の端子は、容量素子Ｃｍｃｓ１の一方の端子に接続されている。容量素子Ｃｍｃｓ１の他方の端子は、グランド端子に接続されている。
容量素子Ｃｍｃｓ１は、ノードｎｄｃとグランド端子との間において、誘導素子Ｌ３に対して並列に接続されている。
スイッチ素子Ｓｗ９０ｂの一方の端子は、ノードｎｄｃに接続されている。スイッチ素子Ｓｗ９０ｂの他方の端子は、容量素子Ｃｍｃｓ２の一方の端子に接続されている。容量素子Ｃｍｃｓ２の他方の端子は、グランド端子に接続されている。
容量素子Ｃｍｃｓ２は、ノードｎｄｃとグランド端子との間において、誘導素子Ｌ３に対して並列に接続されている。
２つの容量素子Ｃｍｃｓ１，Ｃｍｃｓ２は、ノードｎｄｃとグランド端子との間において、互いに並列に接続されている。
バイパス回路２０からスプリッタ回路３０Ｂへ転送される信号の周波数帯域に応じて、容量素子Ｃｍｃｓ１，Ｃｍｃｓ２が、スイッチ素子Ｓｗ９０ａ，Ｓｗ９０ｂのオフ／オフによって、有効状態又は無効状態に設定される。
尚、ノードｎｄｃとグランド端子との間において誘導素子Ｌ３に並列に接続される容量素子Ｃｍｃｓ（Ｃｍｃｓ１，Ｃｍｃｓ２）は、１つでもよい。この場合において、１つの容量素子に対して、１つのスイッチ素子が設けられていればよい。
スイッチ素子Ｓｗ１０の一方の端子は、ノードｎｄｃに接続されている。スイッチ素子Ｓｗ１０の他方の端子は、スイッチ素子Ｓｗ４Ｂの一方の端子に接続されている。スイッチ素子Ｓｗ４Ｂの他方の端子は、ノードｎｄ２に接続されている。
ノードｎｄｃとスイッチ素子Ｓｗ４Ｂの一方の端子との間において、複数の容量素子Ｃｍｃ１，Ｃｍｃ２，Ｃｍｃ３のそれぞれが、スイッチ素子Ｓｗ１０の信号経路に対して並列に接続されている。
容量素子Ｃｍｃ１の一方の端子は、ノードｎｄｃに接続されている。容量素子Ｃｍｃ１の他方の端子は、スイッチ素子Ｓｗ４Ｂの一方の端子に接続されている。
容量素子Ｃｍｃ２の一方の端子は、ノードｎｄｃに接続されている。容量素子Ｃｍｃ２の他方の端子は、スイッチ素子Ｓｗ９１ａの一方の端子に接続されている。スイッチ素子ＳＷ９１ａの他方の端子は、スイッチ素子Ｓｗ４Ｂの一方の端子に接続されている。
容量素子Ｃｍｃ３の一方の端子は、ノードｎｄｃに接続されている。容量素子Ｃｍｃ３の他方の端子は、スイッチ素子Ｓｗ９１ｂの一方の端子に接続されている。スイッチ素子Ｓｗ９１ｂの他方の端子は、スイッチ素子Ｓｗ４Ｂの一方の端子に接続されている。
インピーダンス変換回路６０は、受信する周波数帯域に対応するように、スイッチ素子Ｓｗ９１ａ，Ｓｗ９１ｂによる電気的に分離及び接続可能な複数の信号経路を含む。
バイパス回路２０からスプリッタ回路３０Ｂへ伝達される信号の周波数帯域に応じて、容量素子Ｃｍｃ２，Ｃｍｃ３が、スイッチ素子Ｓｗ９１ａ，Ｓｗ９１ｂのオフ／オフによって、有効状態又は無効状態に設定される。
インピーダンス変換回路６０は、対応周波数を切り替え可能なインピーダンス変換回路として機能する。
インピーダンス変換回路６０は、ノードｎｄ２（スプリッタ回路３０Ｂ側）から見たインピーダンス変換回路６０の帯域内インピーダンス（例えば、インピーダンス変換回路６０の出力インピーダンス）の値Ｚｘを、第１のインピーダンス値（絶対値）Ｚ０から第２のインピーダンス値（絶対値）Ｚ１へ変える。第２のインピーダンス値Ｚ１は、第１のインピーダンス値Ｚ０より低い。
インピーダンス値Ｚ０（絶対値）は、一般に、５０Ωに設定される。この場合において、インピーダンス値Ｚ１（絶対値）は、例えば、３５Ω程度に設定される。
この結果として、ノードｎｄ２（スプリッタ回路３０Ｂ側）から見たインピーダンス変換回路６０の帯域内インピーダンスは、３５Ω（絶対値）程度に設定される。
例えば、インピーダンス変換回路６０において、バイパス回路２０から見たインピーダンス変換回路６０の帯域内インピーダンス（例えば、入力インピーダンス）の値（絶対値）は、インピーダンス値Ｚ１（例えば、３５Ω）より高い。
インピーダンス変換回路６０は、ＬＮＡ１Ｃのバイパスモード且つスプリット出力モード時に、有効状態に設定される。
例えば、スイッチ素子Ｓｗ９，Ｓｗ１０，Ｓｗ９０ａ，Ｓｗ９０ｂ，Ｓｗ９１ａ，Ｓｗ９１ｂ，Ｓｗ４Ｂのオン／オフの制御は、ＲＦＩＣ回路、制御回路９９０（又はＲＦＩＣ９４０）によって、実行される。
＜スプリッタ回路＞
スプリッタ回路３０Ｂは、複数の誘導素子Ｌ２ａ，Ｌ２ｂ、複数の容量素子Ｃｓｐ１，Ｃｓｐ２，Ｃｓｐｓ１，Ｃｓｐｓ２、抵抗素子Ｒｏｘ及び複数のスイッチ素子Ｓｗ６，Ｓｗ７，Ｓｗ８を含む。
スプリッタ回路３０Ｂは、スイッチ素子Ｓｗ６，Ｓｗ７を介して、増幅回路１０Ｂの出力ノードｎｄ２に接続されている。
スイッチ素子Ｓｗ６は、第１の出力端子ＯＵＴ１と出力ノードｎｄ２との間に設けられている。
スイッチ素子Ｓｗ６の一方の端子は、ノードｎｄ２に接続されている。スイッチ素子Ｓｗ６の他方の端子は、容量素子Ｃｓｐ１ａを介してノード（接続ノード）ｎｄ３ａに接続されている。
容量素子Ｃｓｐ１ａの一方の端子は、スイッチ素子Ｓｗ６の他方の端子に接続されている。容量素子Ｃｓｐ１ａの他方の端子は、ノードｎｄ３ａに接続されている。
スイッチ素子Ｓｗ６の他方の端子とノードｎｄ３ａとの間において、複数の容量素子Ｃｓｐ２ａ，Ｃｓｐ３ａが、容量素子Ｃｓｐ１ａに対して、並列に接続されている。
容量素子Ｃｓｐ２ａの一方の端子は、スイッチ素子Ｓｗ３０ａを介して、容量素子Ｃｓｐ１ａの一方の端子に接続されている。容量素子Ｃｓｐ２ａの他方の端子は、ノードｎｄ３ａに接続されている。スイッチ素子Ｓｗ３０ａの一方の端子は、容量素子Ｃｓｐ１ａの一方の端子に接続されている。スイッチ素子Ｓｗ３０ａの他方の端子は、容量素子Ｃｓｐ２ａの一方の端子に接続されている。直列接続されたスイッチ素子Ｓｗ３０ａ及び容量素子Ｃｓｐ２ａは、直列回路を形成する。
容量素子Ｃｓｐ３ａの一方の端子は、スイッチ素子Ｓｗ３１ａを介して、容量素子Ｃｓｐ１ａの一方の端子に接続されている。容量素子Ｃｓｐ３ａの他方の端子は、ノードｎｄ３ａに接続されている。スイッチ素子Ｓｗ３１ａの一方の端子は、容量素子Ｃｓｐ１ａの一方の端子に接続されている。スイッチ素子Ｓｗ３１ａの他方の端子は、容量素子Ｃｓｐ３ａの一方の端子に接続されている。直列接続されたスイッチ素子Ｓｗ３１ａ及び容量素子Ｃｓｐ３ａは、直列回路を形成する。
並列接続された複数の容量素子Ｃｓｐ１ａ，Ｃｓｐ２ａ，Ｃｓｐ３ａの組は、可変容量回路（可変容量素子）を形成する。スイッチ素子Ｓｗ３０ａ，Ｓｗ３１ａのオン／オフの制御に基づいて、複数の容量素子Ｃｓｐ１ａ，Ｃｓｐ２ａ，Ｃｓｐ３ａを含む可変容量回路の容量値が、変わる。
容量素子Ｃｓｐ１ｂは、ノードｎｄ３ａを介して、容量素子Ｃｓｐ１ａに接続されている。容量素子Ｃｓｐ１ｂの一方の端子は、ノードｎｄ３ａ接続されている。容量素子Ｃｓｐ１ｂの他方の端子は、ノードｎｄ３ｂ（出力端子ＯＵＴ１）に接続されている。
ノードｎｄ３ａ，ｎｄ３ｂ間において、複数の容量素子Ｃｓｐ２ｂ，Ｃｓｐ３ｂが、容量素子Ｃｓｐ１ｂに対して、並列に接続されている。
容量素子Ｃｓｐ２ｂの一方の端子は、スイッチ素子Ｓｗ３０ｂを介して、ノードｎｄ３ａに接続されている。容量素子Ｃｓｐ２ｂの他方の端子は、ノードｎｄ３ｂ（出力端子ＯＵＴ１）に接続されている。スイッチ素子Ｓｗ３０ｂの一方の端子は、ノードｎｄ３ａに接続されている。スイッチ素子Ｓｗ３０ｂの他方の端子は、容量素子Ｃｓｐ２ｂの一方の端子に接続されている。
容量素子Ｃｓｐ３ｂの一方の端子は、スイッチ素子Ｓｗ３１ｂを介して、ノードｎｄ３ｂに接続されている。容量素子Ｃｓｐ３ｂの他方の端子は、ノードｎｄ３ｂ（出力端子ＯＵＴ１）に接続されている。スイッチ素子Ｓｗ３１ｂの一方の端子は、ノードｎｄ３ａに接続されている。スイッチ素子Ｓｗ３１ｂの他方の端子は、容量素子Ｃｓｐ３ｂの一方の端子に接続されている。
並列接続された複数の容量素子Ｃｓｐ１ｂ，Ｃｓｐ２ｂ，Ｃｓｐ３ｂの組は、可変容量回路（可変容量素子）を形成する。スイッチ素子Ｓｗ３０ｂ，Ｓｗ３１ｂのオン／オフの制御に基づいて、複数の容量素子Ｃｓｐ１ｂ，Ｃｓｐ２ｂ，Ｃｓｐ３ｂを含む可変容量回路の容量値が、変わる。
誘導素子Ｌ２ａ及び容量素子Ｃｓｐｓ１ａ，Ｃｓｐｓ２ａが、ノードｎｄ３ａに接続されている。
誘導素子Ｌ２ａの一方の端子は、ノードｎｄ３ａに接続されている。誘導素子Ｌ２ａの他方の端子は、グランド端子に接続されている。誘導素子Ｌ２ａは、ノードｎｄ３ａとグランド端子との間に設けられた並列インダクタとして機能する。
容量素子Ｃｓｐｓ１ａの一方の端子は、スイッチ素子Ｓｗ３２ａを介して、ノードｎｄ３ａに接続されている。容量素子Ｃｓｐｓ１ａの他方の端子は、グランド端子に接続されている。スイッチ素子Ｓｗ３２ａの一方の端子は、ノードｎｄ３ａに接続されている。スイッチ素子Ｓｗ３２ａの他方の端子は、容量素子Ｃｓｐｓ１ａの一方の端子に接続されている。
容量素子Ｃｓｐｓ２ａの一方の端子は、スイッチ素子Ｓｗ３３ａを介して、ノードｎｄ３ａに接続されている。容量素子Ｃｓｐｓ２ａの他方の端子は、グランド端子に接続されている。スイッチ素子Ｓｗ３３ａの一方の端子は、ノードｎｄ３ａに接続されている。スイッチ素子Ｓｗ３３ａの他方の端子は、容量素子Ｃｓｐｓ２ａの一方の端子に接続されている。
このように、スイッチ素子Ｓｗ６を介した増幅回路１０Ｂと出力端子ＯＵＴ１との間の信号の伝達経路において、複数の受動素子が接続されている。
スイッチ素子Ｓｗ７は、第２の出力端子ＯＵＴ２と出力ノードｎｄ２との間に設けられている。
スイッチ素子Ｓｗ７の一方の端子は、ノードｎｄ２に接続されている。スイッチ素子Ｓｗ７の他方の端子は、容量素子Ｃｓｐ１ｃを介してノード（接続ノード）ｎｄ４ａに接続されている。
容量素子Ｃｓｐ１ｃの一方の端子は、スイッチ素子Ｓｗ７の他方の端子に接続されている。容量素子Ｃｓｐ１ｃの他方の端子は、ノードｎｄ４ａに接続されている。
スイッチ素子Ｓｗ７の他方の端子とノードｎｄ４ａとの間において、複数の容量素子Ｃｓｐ２ｃ，Ｃｓｐ３ｃが、容量素子Ｃｓｐ１ｃに対して、並列に接続されている。
容量素子Ｃｓｐ２ｃの一方の端子は、スイッチ素子Ｓｗ３０ｃを介して、容量素子Ｃｓｐ１ｃの一方の端子に接続されている。容量素子Ｃｓｐ２ｃの他方の端子は、ノードｎｄ４ａに接続されている。スイッチ素子Ｓｗ３０ｃの一方の端子は、容量素子Ｃｓｐ１ｃの一方の端子に接続されている。スイッチ素子Ｓｗ３０ｃの他方の端子は、容量素子Ｃｓｐ２ｃの一方の端子に接続されている。直列接続されたスイッチ素子Ｓｗ３０ｃ及び容量素子Ｃｓｐ２ｃは、直列回路を形成する。
容量素子Ｃｓｐ３ｃの一方の端子は、スイッチ素子Ｓｗ３１ｃを介して、容量素子Ｃｓｐ１ｃの一方の端子に接続されている。容量素子Ｃｓｐ３ｃの他方の端子は、ノードｎｄ４ａに接続されている。スイッチ素子Ｓｗ３１ｃの一方の端子は、容量素子Ｃｓｐ１ｃの一方の端子に接続されている。スイッチ素子Ｓｗ３１ｃの他方の端子は、容量素子Ｃｓｐ３ｃの一方の端子に接続されている。直列接続されたスイッチ素子Ｓｗ３１ｃ及び容量素子Ｃｓｐ３ｃは、直列回路を形成する。
並列接続された複数の容量素子Ｃｓｐ１ｃ，Ｃｓｐ２ｃ，Ｃｓｐ３ｃの組は、可変容量回路（可変容量素子）を形成する。スイッチ素子Ｓｗ３０ｃ，Ｓｗ３１ｃのオン／オフの制御に基づいて、複数の容量素子Ｃｓｐ１ｃ，Ｃｓｐ２ｃ，Ｃｓｐ３ｃを含む可変容量回路の容量値が、変わる。
容量素子Ｃｓｐ１ｄは、ノードｎｄ４ａを介して、容量素子Ｃｓｐ１ｃに接続されている。容量素子Ｃｓｐ１ｄの一方の端子は、ノードｎｄ４ａ接続されている。容量素子Ｃｓｐ１ｄの他方の端子は、ノードｎｄ４ｂ（出力端子ＯＵＴ１）に接続されている。
ノードｎｄ４ａ，ｎｄ４ｂ間において、複数の容量素子Ｃｓｐ２ｄ，Ｃｓｐ３ｄが、容量素子Ｃｓｐ１ｄに対して、並列に接続されている。
容量素子Ｃｓｐ２ｄの一方の端子は、スイッチ素子Ｓｗ３０ｄを介して、ノードｎｄ４ａに接続されている。容量素子Ｃｓｐ２ｄの他方の端子は、ノードｎｄ４ｂ（出力端子ＯＵＴ２）に接続されている。スイッチ素子Ｓｗ３０ｄの一方の端子は、ノードｎｄ４ａに接続されている。スイッチ素子Ｓｗ３０ｄの他方の端子は、容量素子Ｃｓｐ２ｄの一方の端子に接続されている。
容量素子Ｃｓｐ３ｄの一方の端子は、スイッチ素子Ｓｗ３１ｄを介して、ノードｎｄ４ａに接続されている。容量素子Ｃｓｐ３ｄの他方の端子は、ノードｎｄ４ｂ（出力端子ＯＵＴ２）に接続されている。スイッチ素子Ｓｗ３１ｄの一方の端子は、ノードｎｄ４ａに接続されている。スイッチ素子Ｓｗ３１ｄの他方の端子は、容量素子Ｃｓｐ３ｄの一方の端子に接続されている。
並列接続された複数の容量素子Ｃｓｐ１ｄ，Ｃｓｐ２ｄ，Ｃｓｐ３ｄの組は、可変容量回路（可変容量素子）を形成する。スイッチ素子Ｓｗ３０ｄ，Ｓｗ３１ｄのオン／オフの制御に基づいて、複数の容量素子Ｃｓｐ１ｄ，Ｃｓｐ２ｄ，Ｃｓｐ３ｄを含む可変容量回路の容量値が、変わる。
誘導素子Ｌ２ｂ及び容量素子Ｃｓｐｓ１ｂ，Ｃｓｐｓ２ｂが、ノードｎｄ４ａに接続されている。
誘導素子Ｌ２ｂの一方の端子は、ノードｎｄ４ａに接続されている。誘導素子Ｌ２ｂの他方の端子は、グランド端子に接続されている。
誘導素子Ｌ２ｂは、ノードｎｄ４ａとグランド端子との間に設けられた並列インダクタとして機能する。並列インダクタＬ２ａと並列インダクタＬ２ｂとの対は、並列インダクタ対とよばれる。
容量素子Ｃｓｐｓ１ｂの一方の端子は、スイッチ素子Ｓｗ３２ｂを介して、ノードｎｄ４ａに接続されている。容量素子Ｃｓｐｓ１ｂの他方の端子は、グランド端子に接続されている。スイッチ素子Ｓｗ３２ｂの一方の端子は、ノードｎｄ４ａに接続されている。スイッチ素子Ｓｗ３２ｂの他方の端子は、容量素子Ｃｓｐｓ１ｂの一方の端子に接続されている。
容量素子Ｃｓｐｓ２ｂの一方の端子は、スイッチ素子Ｓｗ３３ｂを介して、ノードｎｄ４ａに接続されている。容量素子Ｃｓｐｓ２ｂの他方の端子は、グランド端子に接続されている。スイッチ素子Ｓｗ３３ｂの一方の端子は、ノードｎｄ４ａに接続されている。スイッチ素子Ｓｗ３３ｂの他方の端子は、容量素子Ｃｓｐｓ２ｂの一方の端子に接続されている。
このように、スイッチ素子Ｓｗ７を介した増幅回路１０Ｂと出力端子ＯＵＴ２との間の信号の伝達経路において、複数の受動素子が接続されている。
このように、スプリッタ回路３０Ｂ内に、複数の可変容量回路が設けられており、それらの容量値を適切に設定することで処理可能な周波数帯域を、広くできる。
抵抗素子Ｒｏｘ及びスイッチ素子Ｓｗ８が、ノードｎｄ３ｂ（出力端子ＯＵＴ１）とノードｎｄ４ｂ（出力端子ＯＵＴ２）との間に設けられている。
スイッチ素子Ｓｗ８の一方の端子は、ノードｎｄ３ｂに接続されている。スイッチ素子Ｓｗ８の他方の端子は、抵抗素子Ｒｏｘの一方の端子に接続されている。抵抗素子Ｒｏｘの他方の端子は、ノードｎｄ４ｂに接続されている。
スイッチ素子Ｓｗ８は、ＬＮＡ１Ｃのスプリット出力モード時において、オンする。これによって、抵抗素子Ｒｏｘは、有効状態に設定される。
スイッチ素子Ｓｗ８は、ＬＮＡ１Ｃの単一出力モードにおいて、オフする。これによって、抵抗素子Ｒｏｘは、無効状態に設定される。
単一出力モード時において、ノードｎｄ２に接続された２つのスイッチ素子Ｓｗ６，Ｓｗ７のうちいずれか一方が、オンする。
増幅回路１０Ｂ又はバイパス回路２０からの信号は、２つのスイッチ素子Ｓｗ６，Ｓｗ７のうちオン状態のスイッチ素子を介して、対応する一方の出力端子から後段の回路へ送られる。
例えば、スイッチ素子Ｓｗ６，Ｓｗ７，Ｓｗ８のオン／オフの制御は、ＲＦＩＣ回路、制御回路９９０（又はＲＦＩＣ９４０）によって、実行される。
スプリッタ回路３０Ｂは、スプリッタ回路３０Ｂを構成する受動素子の有効化／無効化の制御によって、インピーダンス変換回路の一部として機能する。
本実施形態において、ＬＮＡのスプリット出力モード時、スプリッタ回路３０Ｂの入力インピーダンスの絶対値は、一般的な５０Ωよりも小さい値、例えば３５Ω近傍に設定されている。これによって、本実施形態のＬＮＡにおいて、第３の実施形態に比較して、スプリット出力モード時における“Ｓ２３”のＳパラメータが、改善される。
（４ｂ）動作例
図４８乃至図５４を参照して、本実施形態のＬＮＡの動作例について説明する。
図４８は、本実施形態のＬＮＡの動作例を説明するための図である。
図４８に示されるように、本実施形態のＬＮＡは、ＬＮＡ内のスイッチのオン／オフの制御によって、１２の動作モードを実現できる。
＜増幅モード＞
図４９は、本実施形態のＬＮＡ１Ｃの増幅モードの動作例を示す模式図である。
図４９において、ＬＮＡ１内における信号のノードｎｄ２までの伝達経路が模式的に示されている。
図４８及び図４９に示されるように、ＬＮＡ１Ｃの増幅モード時において、スイッチ素子Ｓｗ４Ｂは、オフする。これによって、バイパス回路２０及びインピーダンス変換回路６０は、ノードｎｄ２から電気的に分離される。
例えば、インピーダンス変換回路６０内において、スイッチ素子Ｓｗ９は、オフし、スイッチ素子Ｓｗ１０は、オンする。これによって、誘導素子Ｌ３と容量素子Ｃｍｃ１、Ｃｍｃ２，Ｃｍｃ３は、無効状態に設定される。
高周波信号ＲＦｉｎは、第３の実施形態と実質的に同様に、バンドセレクト回路４０内の複数のスイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇのうちオン状態のスイッチ素子を介して、コア回路１０１に供給される。高周波信号は、コア回路１０１によって増幅され、出力整合回路１０２Ｂのノードｎｄ２に、伝搬される。
増幅された信号ＲＦａｍｐは、選択された出力モードに基づいて、スプリッタ回路３０Ｂから後段の回路へ、送られる。
＜バイパスモード＞
図５０は、本実施形態のＬＮＡのバイパスモード時における、ＬＮＡの動作例を説明するための模式図である。
図５０において、ＬＮＡ１内における信号のノードｎｄ２までの伝達経路が模式的に示されている。
図４８及び図５０に示されるように、バンドセレクト回路４０内において、複数のスイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇは、オフする。これによって、増幅回路１０Ｂは、複数の入力端子ＳＷｉｎ１，ＳＷｉｎ２，ＳＷｉｎ３から電気的に分離される。
高周波信号ＲＦｉｎは、第３の実施形態と実質的に同様に、バイパス回路２０内の複数のスイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂのうちオン状態のスイッチ素子を介して、インピーダンス変換回路６０に供給される。
供給された高周波信号に応じて、インピーダンス変換回路６０内の誘導素子Ｌ３及び容量素子Ｃｍｃｓ１，Ｃｍｃｓ２，Ｃｍｃ２、Ｃｍｃ３の有効化及び無効化が、制御回路によって、制御される。
バイパスモード且つ単一出力モード時において、スイッチ素子Ｓｗ９は、オフし、スイッチ素子Ｓｗ１０は、オンする。これによって、誘導素子Ｌ３及び容量素子Ｃｍｃ１，Ｃｍｃ２，Ｃｍｃ３は、無効状態に設定される。
バイパスモード且つスプリット出力モード時において、スイッチ素子Ｓｗ９は、オンし、スイッチ素子Ｓｗ１０はオフする。これによって、誘導素子Ｌ３及び容量素子Ｃｍｃ１が、有効状態に設定される。
例えば、図５０の例において、入力端子ＳＷｉｎ１の受信が選択され、スイッチ素子Ｓｗ１Ｂが、オンする。
図５１は、本実施形態のＬＮＡのバイパスモード時における、インピーダンス変換回路の容量素子の制御を示す図である。
例えば、図５０の例のように、第１の周波数帯域（例えば、８５９ＭＨｚから９６０ＭＨｚまでの帯域）の信号ＲＦ１が、インピーダンス変換回路６０に供給された場合、スイッチ素子Ｓｗ９０ａ，Ｓｗ９０ｂは、オフする。これによって、容量素子Ｃｍｃｓ１，Ｃｍｃｓ２の両方が、無効状態に設定される。
この場合において、スイッチ素子９１ａは、オンし、スイッチ素子９１ｂは、オフする。これによって、容量素子Ｃｍｃ２は有効状態に設定され、容量素子Ｃｍｃ３は無効状態に設定される。
例えば、第２の周波数帯域（例えば、７１７ＭＨｚから８２１ＭＨｚまでの帯域）の信号ＲＦ２が、インピーダンス変換回路６０に供給された場合、スイッチ素子Ｓｗ９０ａは、オンし、スイッチ素子Ｓｗ９０ｂは、オフする。これによって、容量素子Ｃｍｃｓ１は、有効状態に設定され、容量素子Ｃｍｃｓ２は、無効状態に設定される。
この場合において、スイッチ素子Ｓｗ９１ａは、オフし、スイッチ素子Ｓｗ９１ｂは、オフする。これによって、容量素子Ｃｍｃ２，Ｃｍｃ３の両方が、無効状態に設定される。
例えば、第３の周波数帯域（例えば、６１７ＭＨｚから６５２１ＭＨｚまでの帯域）の信号ＲＦ３が、インピーダンス変換回路６０に供給された場合、スイッチ素子Ｓｗ９０ａは、オンし、スイッチ素子Ｓｗ９０ｂは、オンする。これによって、容量素子Ｃｍｃｓ１，Ｃｍｃｓ２の両方が、有効状態に設定される。
この場合において、スイッチ素子Ｓｗ９１ａは、オンし、スイッチ素子Ｓｗ９１ｂは、オンする。これによって、容量素子Ｃｍｃ２，Ｃｍｃ３の両方が、有効状態に設定される。
このように、選択された高周波信号の周波数帯域に応じて、インピーダンス変換回路６０の複数の容量素子Ｃｍｃｓ１，Ｃｍｃｓ２，Ｃｍｃ１，Ｃｍｃ２から形成される合成容量が、変化される。
これによって、バイパスモード時において、ノードｎｄ２から見たインピーダンス変換回路６０の出力インピーダンス値の絶対値が、ある値（例えば、５０Ω）より小さい値（例えば、３５Ω程度）に、設定される。
インピーダンス変換回路６０からの信号は、オン状態のスイッチ素子Ｓｗ４Ｂを介して、ノードｎｄ２に出力される。
バイパスモードにおける信号ＲＦｂｙｐは、選択された出力モードに応じて、スプリッタ回路３０Ｂから後段の回路へ送られる。
＜単一出力モード＞
図５２は、本実施形態のＬＮＡの単一出力モードの動作例を説明するための模式図である。
図５２において、ＬＮＡ１内における信号のノードｎｄ２から出力端子側への伝達経路が模式的に示されている。
図４８及び図５２に示されるように、単一出力モード時において、出力整合回路１０２Ｂのノードｎｄ２に接続されたスイッチ素子Ｓｗ６，Ｓｗ７のいずれか一方が、オンする。
図５２の例において、スイッチ素子Ｓｗ６は、オンし、スイッチ素子Ｓｗ７は、オフする。
これによって、出力端子ＯＵＴ１が、オン状態のスイッチ素子Ｓｗ６を介して、ノードｎｄ２に電気的に接続される。
スイッチ素子Ｓｗ８は、オフする。これによって、単一出力モード時において、抵抗素子Ｒｏｘは、無効状態に設定される。出力端子ＯＵＴ１は、出力端子ＯＵＴ２から電気的に分離される。
ノードｎｄ２からの信号は、ノードｎｄ３ａ，ｎｄ３ｂ上の容量素子Ｃｓｐ１ａ，Ｃｓｐ１ｂを介して、出力端子ＯＵＴ１に伝搬する。
選択された入力信号の周波数帯域に応じて、ノードｎｄ３ａ，ｎｄ３ｂに接続された複数の受動素子の有効化及び無効化が制御される。
図５３は、本実施形態のＬＮＡにおける、スプリッタ回路３０Ｂの可変容量の制御を示す図である。
図５３に示されるように、第１の周波数帯域（例えば、８５９ＭＨｚから９６０ＭＨｚまでの帯域）の信号ＲＦ１が選択された場合、スイッチ素子Ｓｗ３０（Ｓｗ３０ａ，Ｓｗ３０ｂ，Ｓｗ３０ｃ，Ｓｗ３０ｄ）及びスイッチ素子Ｓｗ３１（Ｓｗ３１ａ，Ｓｗ３１ｂ，Ｓｗ３１ｃ，Ｓｗ３１ｄ）は、オフする。
これによって、直列キャパシタにおける、容量素子Ｃｓｐ２（Ｃｓｐ２ａ，Ｃｓｐ２ｂ，Ｃｓｐ２ｃ，Ｃｓｐ２ｄ）及び容量素子Ｃｓｐ３（Ｃｓｐ３ａ，Ｃｓｐ３ｂ，Ｃｓｐ３ｃ，Ｃｓｐ３ｄ）は、無効状態に設定される。
この場合において、スイッチ素子Ｓｗ３２（Ｓｗ３２ａ，Ｓｗ３２ｂ）及びスイッチ素子Ｓｗ３３（Ｓｗ３３ａ，Ｓｗ３３ｂ）は、オフする。
これによって、容量素子Ｃｓｐｓ１（Ｃｓｐｓ１ａ，Ｃｓｐｓ１ｂ）及び容量素子Ｃｓｐｓ２（Ｃｓｐｓ２ａ，Ｃｓｐｓ２ｂ）は、無効状態に設定される。
第２の周波数帯域（例えば、７１７ＭＨｚから８２１ＭＨｚまでの帯域）の信号ＲＦ１が選択された場合（例えば、図５２）、スイッチ素子Ｓｗ３０は、オンし、スイッチ素子Ｓｗ３１は、オフする。
これによって、直列キャパシタにおける、容量素子Ｃｓｐ２は、有効状態に設定され、容量素子Ｃｓｐ３は、無効状態に設定される。
この場合において、スイッチ素子Ｓｗ３２は、オンし、スイッチ素子Ｓｗ３３は、オフする。これによって、容量素子Ｃｓｐｓ１は、有効状態に設定され、容量素子Ｃｓｐｓ２は、無効状態に設定される。
第３の周波数帯域（例えば、６１７ＭＨｚから６５２ＭＨｚまでの帯域）の信号ＲＦ１が選択された場合、スイッチ素子Ｓｗ３０及びスイッチ素子Ｓｗ３１は、オンする。
これによって、直列キャパシタにおける、容量素子Ｃｓｐ２及び容量素子Ｃｓｐ３は、有効状態に設定される。
この場合において、スイッチ素子Ｓｗ３２及びスイッチ素子Ｓｗ３３は、オンする。
これによって、容量素子Ｃｓｐｓ１及び容量素子Ｃｓｐｓ２は、有効状態に設定される。
このように、スプリッタ回路３０Ｂ内を伝搬する信号（ＬＮＡ１Ｃの出力信号）の周波数帯域に応じて、スプリッタ回路３０Ｂ内の可変容量の容量値が、変化される。
ノードｎｄ２からの信号ＲＦｏｕｔが、オン状態のスイッチ素子Ｓｗ６及びノードｎｄ３ａ，ｎｄ３ｂを介して、出力端子ＯＵＴ１に伝搬する。
出力端子ＯＵＴ２を用いた単一出力モードが選択された場合、スイッチ素子Ｓｗ７が、オンし、スイッチ素子Ｓｗ６が、オフする。図５３のように、スプリッタ回路３０Ｂ内を伝搬する信号の周波数帯域に応じて、ノードｎｄ４ａ，ｎｄ４ｂに接続された容量素子の有効化及び無効化が、制御される。
ノードｎｄ２からの信号ＲＦｏｕｔが、オン状態のスイッチ素子Ｓｗ７及びノードｎｄ４ａ，ｎｄ４ｂを介して、出力端子ＯＵＴ２に伝搬する。
このように、本実施形態のＬＮＡ１Ｃにおいて、高周波信号が、単一出力モードで、スプリッタ回路３０Ｂから後段の回路へ送られる。
本実施形態において、単一出力モードにおいて、スプリッタ回路３０Ｂは、インピーダンス変換回路として機能する。
＜スプリット出力モード＞
図５４は、本実施形態のＬＮＡのスプリット出力モードを説明するための模式図である。
図５４において、ＬＮＡ１内における信号のノードｎｄ２から出力端子側への伝達経路が模式的に示されている。
図４８及び図５４に示されるように、スプリット出力モードにおいて、ノードｎｄ２に接続されたスイッチ素子Ｓｗ６，Ｓｗ７の両方が、オンする。
これによって、出力端子ＯＵＴ１，ＯＵＴ２の両方が、ノードｎｄ２に電気的に接続される。
スイッチ素子Ｓｗ８は、オンする。これによって、抵抗素子Ｒｏｘは、有効状態に設定される。出力端子ＯＵＴ１は、オン状態のスイッチ素子Ｓｗ８及び抵抗素子Ｒｏｘを介して、出力端子ＯＵＴ２に電気的に接続される。
スプリット出力モードにおいて、単一出力モードと同様に、選択された周波数帯域に応じて、図５３に示されるように、ノードｎｄ３ａ，ｎｄ３ｂ，ｎｄ４ａ，ｎｄ４ｂに接続された容量素子Ｃｓｐ２，Ｃｓｐ３，Ｃｓｐｓ１，Ｃｓｐｓ２の有効化／無効化が、制御される。
尚、スプリット出力モード時において、ＬＮＡ１Ｃが増幅モードで動作する場合、インピーダンス変換回路６０内において、スイッチ素子Ｓｗ４Ｂがオフする。これに加えて、スイッチ素子Ｓｗ９は、オフし、スイッチ素子Ｓｗ１０は、オンする。これによって、インピーダンス変換回路６０は、ＬＮＡ１Ｃの特性に悪影響を与えない。
スプリット出力モード時において、ＬＮＡ１Ｃがバイパスモードで動作する場合、インピーダンス変換回路６０内において、スイッチ素子Ｓｗ９は、オンし、スイッチ素子Ｓｗ１０は、オフする。これによって、インピーダンス変換回路６０は、５０Ωを例えば３５Ωに変換する。
（４ｃ）特性
図５５を参照して、本実施形態のＬＮＡの特性について説明する。
図５５は、本実施形態のＬＮＡの小信号特性のシミュレーション結果の一覧を示している。
図５５において、“Ｓ２１”のＳパラメータについて、帯域内の中心値が示されている。ノイズ指数ＮＦ、“Ｓ１１”、“Ｓ２２”及びＳ２３”のＳパラメータについて、帯域内の最悪値が、示されている。
図５５において、上述の実施形態と同様に、各周波数帯域及び各動作モードにおける、ノイズ指数（ＮＦ）、“Ｓ１１”、“Ｓ２２”、“Ｓ２１”及び“Ｓ２３”のＳパラメータの値が、示されている。Ｓパラメータにおける、ポート１は、複数の入力端子ＳＷｉｎのうちアクティブな端子に対応し、ポート２はＬＮＡ１Ｃの出力端子ＯＵＴ１に対応し、ポート３はＬＮＡ１Ｃの出力端子ＯＵＴ２に対応する。
尚、本実施形態において、第１の周波数帯域は、８５９ＭＨｚから９６０ＭＨｚまでの周波数帯域に対応し、第２の周波数帯域は、７１７ＭＨｚから８２１ＭＨｚまでの周波数帯域に対応し、第３の周波数帯域は、６１７ＭＨｚから６５２ＭＨｚまでの周波数帯域に対応する。
このシミュレーションにおいて、本実施形態のＬＮＡに供給される電圧ＶＤＤＬＮＡは、１．２Ｖに設定されている。
図５５に示されるように、本実施形態のＬＮＡ１Ｃの各パラメータにおいて、他の実施形態と実質的に同じ特性が得られる。
本実施形態において、ＬＮＡ１Ｃがスプリット出力モードで動作する場合において、“Ｓ２３”のパラメータは、最悪値となる場合がある。本実施形態における“Ｓ２３”のパラメータの最悪値は、－２９．１ｄＢである。
本実施形態のＬＮＡは、“Ｓ２３”のパラメータが最悪値であっても、一般的に要求される“Ｓ２３”のパラメータ値（例えば、－２５ｄＢ）に対して、十分なマージンを確保できる。
したがって、本実施形態のＬＮＡ１Ｃは、各種の動作モードを実現しつつ、特性を向上できる。
（５） 第５の実施形態
図５６乃至図６１を参照して、第５の実施形態のＬＮＡについて、説明する。
（５ａ）構成例
図５６は、本実施形態のＬＮＡの構成例を示す回路図である。
図５６に示されるように、本実施形態のＬＮＡ１Ｄは、２つのバイパス回路２１，２２を含む。
＜増幅回路＞
増幅回路１０Ｄ内において、スイッチ素子ＳｗＡが、コア回路１０１の出力ノード（トランジスタＦＥＴ２のドレイン）と出力整合回路１０２Ｄの入力ノードｎｄ１との間に設けられている。スイッチ素子ＳｗＡの一方の端子は、トランジスタＦＥＴ２のドレインに接続されている。スイッチ素子ＳｗＡの他方の端子は、ノードｎｄ１に接続されている。
コア回路１０１と出力整合回路１０２Ｄとの電気的な接続が、スイッチ素子ＳｗＡのオン／オフの制御によって、制御される。
スイッチ素子ＳｗＢが、電圧端子ＶＤＤＬＮＡと抵抗素子（負荷抵抗）Ｒｄとの間に設けられている。スイッチ素子ＳｗＢの一方の端子は、電圧端子ＶＤＤＬＮＡに接続されている。スイッチ素子ＳｗＢの他方の端子は、ノードｎｄ１に接続されている。
スイッチ素子ＳｗＢのオン／オフの制御に基づいて、抵抗素子Ｒｄが、有効状態又は無効状態に設定される。
＜バンドセレクト回路＞
バンドセレクト回路４０の複数の入力端子ＳＷｉｎ１，ＳＷｉｎ２，ＳＷｉｎ３は、対応するスイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇのそれぞれを介して、ノードｎｄｂに接続されている。
バンドセレクト回路４０の出力端子ＳＷｏｕｔは、ノードｎｄｂに接続されている。
例えば、容量素子Ｃｓｈが、入力端子ＳＷｉｎ３が接続されたノードｎｄａ３に、接続されている。容量素子Ｃｓｈの一方の端子は、ノードｎｄａ３に接続されている。容量素子Ｃｓｈ３の他方の端子は、スイッチ素子Ｓｗ１５に接続されている。スイッチ素子Ｓｗ１５の他方の端子が、グランド端子に接続されている。
スイッチ素子ＳｗＢのオン／オフの制御に基づいて、容量素子Ｃｓｈが、有効状態又は無効状態に設定される。
＜第１のバイパス回路＞
第１のバイパス回路２１は、バンドセレクト回路４０のノードｎｄｂ（出力端子ＳＷｏｕｔ）と出力整合回路１０２Ｄの出力ノードｎｄ２との間に設けられている。
第１のバイパス回路２１は、容量素子Ｃｂｙｐ１、Ｔ型スイッチＴ－ＳｗＡ及びスイッチ素子Ｓｗ１３を含む。
Ｔ型スイッチＴ－ＳｗＡの一方の端子は、バンドセレクト回路４１のノードｎｄｂ（出力端子ＳＷｏｕｔ及びスイッチ素子Ｓｗ１Ｇ，ＳＷ２Ｇ，Ｓｗ３Ｇ）に接続されている。Ｔ型スイッチＴ－ＳｗＡの他方の端子は、容量素子Ｃｂｙｐ１を介して、ノードｎｄ２に接続されている。
容量素子Ｃｂｙｐ１の一方の端子は、Ｔ型スイッチＴ－ＳｗＡの他方の端子に接続されている。容量素子Ｃｂｙｐ１の他方の端子は、ノードｎｄ２に接続されている。
スイッチ素子Ｓｗ１３の一方の端子は、Ｔ型スイッチＴ－ＳｗＡの他方の端子及び容量素子Ｃｂｙｐ１の一方の端子に接続されている。
スイッチ素子Ｓｗ１３の他方の端子は、容量素子Ｃｂｙｐ１の他方の端子に接続されている。スイッチ素子Ｓｗ１３は、Ｔ型スイッチＴ－ＳｗＡとノードｎｄ２との間の信号の伝達経路において、容量素子Ｃｂｙｐ１に対して並列に接続されている。
このように、第１のバイパス回路２１は、バンドセレクト回路４０のノードｎｄｂと出力整合回路１０２Ｄの出力ノードｎｄ２との間に接続されている。
本実施形態において、第１のバイパス回路２１は、ＬＮＡ１Ｄの単一出力モード時に動作する。バイパス回路２１は、ＬＮＡ１Ｄのバイパスモード及び単一出力モード時における、高周波信号ＲＦｉｎの信号経路として機能する。
例えば、スイッチ素子Ｓｗ１３，Ｔ－ＳｗＡのオン／オフの制御は、ＲＦＩＣ回路、制御回路９９０（又はＲＦＩＣ９４０）によって、実行される。
＜第２のバイパス回路＞
第２のバイパス回路２２は、増幅回路１０Ｄの入力端子（誘導素子Ｌｅｘｔ１の出力側ノード）と出力整合回路１０２Ｄのノードｎｄ１との間に設けられている。
バイパス回路２２は、Ｔ型スイッチＴ－ＳｗＢ、複数の容量素子Ｃｄ１，Ｃｄ２，Ｃｄ３，Ｃｂｙｐ２，Ｃｂｙｐ３、及び、複数のスイッチ素子Ｓｗ１０ａ，Ｓｗ１１ａ，ＳＷ１２ａ，ＳＷ１４を含む。
Ｔ型スイッチＴ－ＳｗＢの一方の端子は、端子ＬＮＡｉｎに接続されている。
Ｔ型スイッチＴ－ＳｗＢの他方の端子は、容量素子Ｃｂｙｐ２を介して、出力整合回路１０２Ｄの入力ノードｎｄ１に接続されている。
容量素子Ｃｂｙｐ２の一方の端子は、Ｔ型スイッチＴ－ＳｗＢの他方の端子に接続されている。容量素子Ｃｂｙｐ２の他方の端子は、ノードｎｄ１に接続されている。
スイッチ素子Ｓｗ１４及び容量素子Ｃｂｙｐ３が、Ｔ型スイッチＴ－ＳｗＢとノードｎｄ１との間に設けられている。スイッチ素子Ｓｗ１４の一方の端子は、Ｔ型スイッチＴ－ＳｗＢの他方の端子に接続されている。スイッチ素子Ｓｗ１４の他方の端子は、容量素子Ｃｂｙｐ３の一方の端子に接続されている。容量素子Ｃｂｙｐ３の他方の端子は、ノードｎｄ１に接続されている。
スイッチ素子Ｓｗ１４がオン状態である場合、容量素子Ｃｂｙｐ３は、Ｔ型スイッチＴ－ＳｗＢとノードｎｄ１との間において、容量素子Ｃｂｙｐ２に対して並列に接続されている。オン状態のスイッチ素子Ｓｗ１４によって、容量素子Ｃｂｙｐ３は、有効状態に設定される。
複数の容量素子Ｃｄ１，Ｃｄ２，Ｃｄ３は、Ｔ型スイッチＴ－ＳｗＢとノードｎｄ１との間の伝達経路に、接続されている。
容量素子Ｃｄ１の一方の端子は、ノードｎｄ１に接続されている。容量素子Ｃｄ１の他方の端子は、スイッチ素子Ｓｗ１０ａの一方の端子に接続されている。スイッチ素子Ｓｗ１０ａの他方の端子は、グランド端子に接続されている。
容量素子Ｃｄ２の一方の端子は、ノードｎｄ１に接続されている。容量素子Ｃｄ２の他方の端子は、スイッチ素子Ｓｗ１１ａの一方の端子に接続されている。スイッチ素子Ｓｗ１１ａの他方の端子は、グランド端子に接続されている。
容量素子Ｃｄ３の一方の端子は、ノードｎｄ１に接続されている。容量素子Ｃｄ３の他方の端子は、スイッチ素子Ｓｗ１２ａの一方の端子に接続されている。スイッチ素子Ｓｗ１２aの他方の端子は、グランド端子に接続されている。
容量素子のサイズ（チップ上における面積）は、誘導素子のサイズに比べて小さい。それゆえ、伝達経路の各パラメータ及びインピーダンスが、容量素子Ｃｄ１，Ｃｄ２，Ｃｄ２を用いて調整される場合、チップサイズの増大が、抑制される。
例えば、スイッチ素子（シャントスイッチ）ＳｗＸが、Ｔ型スイッチＴ－ＳｗＢの一方の端子及び入力端子ＬＮＡｉｎに接続されている。
本実施形態において、第２のバイパス回路２２は、ＬＮＡ１Ｄのスプリット出力モード時に動作する。バイパス回路２２は、ＬＮＡ１Ｄのバイパスモード及びスプリット出力モード時における、高周波信号の信号経路として機能する。
例えば、スイッチ素子Ｓｗ１０ａ，Ｓｗ１１ａ，ＳＷ１２ａ，ＳＷ１４，Ｔ－ＳｗＢのオン／オフの制御は、ＲＦＩＣ回路、制御回路９９０（又はＲＦＩＣ９４０）によって、実行される。
＜スプリッタ回路＞
スプリッタ回路３０Ｂは、上述の例（例えば、図４７の例）と同様に、出力整合回路１０２Ｄのノードｎｄ２と出力端子ＯＵＴ１，ＯＵＴ２との間に設けられている。
スプリッタ回路３０Ｂは、は、スイッチ素子Ｓｗ６，Ｓｗ７を介して、出力整合回路１０２Ｄのノードｎｄ２に接続されている。
上述のように、ＬＮＡ１Ｄの動作モードに応じた容量素子の有効化及び無効化によって、スプリッタ回路３０Ｂ内の複数の容量素子Ｃｓｐ１ａ，・・・，Ｃｓｐ３ａ，Ｃｓｐ１ｂ，・・・，Ｃｓｐ３ｂ，Ｃｓｐ１ｃ，・・・，Ｃｓｐ３ｃ，Ｃｓｐ１ｄ，・・・，Ｃｓｐ３ｄ，Ｃｓｐｓ１ａ，Ｃｓｐｓ２ａ，Ｃｓｐｓ１ｂ，Ｃｓｐｓ２ｂは、可変容量回路として機能する。
スプリッタ回路３０Ｂは、上述の例と同様に、インピーダンス変換回路として機能する。
これによって、ノードｎｄ２から見た出力整合回路１０２Ｄの出力インピーダンス値（絶対値）が、或るインピーダンス値（例えば、５０Ω）より低いインピーダンス値（例えば、３５Ω程度）に設定される。
（５ｂ）動作例
図５７乃至図６０を参照して、本実施形態のＬＮＡ１Ｄの動作例について、説明する。
図５７は、本実施形態のＬＮＡ１Ｄの各動作モードにおける、スイッチ素子のオン／オフの状態を示す図である。
＜増幅モード＞
図５７及び図５８を参照して、本実施形態のＬＮＡ１Ｄの増幅モードの動作例について、説明する。
図５８において、ＬＮＡ１内における信号のノードｎｄ２までの伝達経路が模式的に示されている。
図５８は、本実施形態のＬＮＡ１Ｄの増幅モードの動作例を示す模式図である。
図５７及び図５８に示されるように、増幅モード時において、Ｔ型スイッチＴ－ＳｗＡ，Ｔ－ＳｗＢは、オフする。これによって、バイパス回路２１，２２は、バンドセレクト回路４０から電気的に分離される。
上述のように、受信すべき高周波信号ＲＦｉｎに応じて、バンドセレクト回路４０内のスイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇのうちいずれか１つが、オンする。これによって、高周波信号ＲＦｉｎが、オン状態のスイッチ素子を介して、バンドセレクト回路４０から増幅回路１０Ｄに供給される。
増幅回路１０Ｄ内において、スイッチ素子ＳｗＡ，ＳｗＢが、オンする。
コア回路１０１が、オン状態のスイッチ素子ＳｗＡを介して、出力整合回路１０２Ｄの入力ノードｎｄ１に接続される。
抵抗素子Ｒｄが、オン状態のスイッチ素子ＳｗＢによって、有効状態に設定される。
これによって、コア回路１０１によって増幅された信号が、出力整合回路１０２Ｄに伝搬する。
尚、受信された信号の周波数帯域に応じて、バイパス回路２２内の容量素子が、有効化されてもよい。
例えば、受信された信号の周波数帯域が、第１の周波数帯域（例えば、８５９ＭＨｚから９６０ＭＨｚの周波数帯域）である場合、スイッチ素子Ｓｗ１０ａ，Ｓｗ１１ａ，Ｓｗ１２ａは、オフする。この場合において、容量素子Ｃｄ１，Ｃｄ２，Ｃｄ３は、無効状態に設定される。
例えば、受信された信号の周波数帯域が、第２の周波数帯域（例えば、７１７ＭＨｚから８２１ＭＨｚの周波数帯域）である場合、スイッチ素子Ｓｗ１０ａは、オンし、スイッチ素子Ｓｗ１１ａ，Ｓｗ１２ａは、オフする。この場合において、容量素子Ｃｄ１は、有効状態に設定され、容量素子Ｃｄ２，Ｃｄ３は、無効状態に設定される。例えば、有効状態に設定された容量素子Ｃｄ１の容量値が、出力整合回路１０２Ｄのインピーダンス値に作用し得る。
例えば、受信された信号の周波数帯域が、第３の周波数帯域（例えば、６１７ＭＨｚから６５２ＭＨｚの周波数帯域）である場合、スイッチ素子Ｓｗ１０ａ，Ｓｗ１１ａは、オンし、スイッチ素子Ｓｗ１２ａは、オフする。この場合において、容量素子Ｃｄ１，Ｃｄ２は、有効状態に設定され、容量素子Ｃｄ３は、無効状態に設定される。例えば、有効状態に設定された容量素子Ｃｄ１，Ｃｄ２の容量値が、出力整合回路１０２Ｄのインピーダンス値に作用し得る。
増幅モード時におけるＬＮＡ１Ｄの出力モードは、上述の例（例えば、図４９の例）と実質的に同様に実行される。
増幅モードのＬＮＡ１Ｄが単一出力モードによって高周波信号を出力する場合、スプリッタ回路３０Ｂのスイッチ素子Ｓｗ６，Ｓｗ７のうちいずれか一方が、出力端子ＯＵＴ１，ＯＵＴ２のうち選択された一方に応じて、オンする。単一出力モード時において、スイッチ素子Ｓｗ８は、オフする。これによって、抵抗素子Ｒｏｘは、無効状態に設定される。受信された信号の周波数帯域に応じて、出力端子ＯＵＴに接続された複数の容量素子が、有効状態又は無効状態に設定される。
このように、増幅モードのＬＮＡ１Ｄが単一出力モードで信号を出力する場合において、ＬＮＡ１の出力信号が、選択された１つの出力端子ＯＵＴから後段の回路へ出力される。
増幅モードのＬＮＡ１Ｄがスプリット出力モードによって高周波信号を出力する場合、スプリッタ回路３０Ｂのスイッチ素子Ｓｗ６，Ｓｗ７の両方が、オンする。スプリット出力モード時において、スイッチ素子Ｓｗ８はオンする。これによって、抵抗素子Ｒｏｘは、有効状態に設定される。受信された信号の周波数帯域に応じて、出力端子ＯＵＴに接続された複数の容量素子が、有効状態又は無効状態に設定される。
このように、増幅モードのＬＮＡ１Ｄがスプリット出力モードで信号を出力する場合において、ＬＮＡ１Ｄの出力信号が、２つの出力端子ＯＵＴ１，ＯＵＴ２から後段の回路へ出力される。
＜バイパスモード時における単一出力モード＞
図５７及び図５９を参照して、本実施形態のＬＮＡ１Ｄのバイパスモード時の動作例について、説明する。
図５９は、本実施形態のＬＮＡ１Ｄのバイパスモード及び単一出力モードの動作例を示す模式図である。
図５９において、ＬＮＡ１内における信号のノードｎｄ２から出力端子側への伝達経路が模式的に示されている。
図５７及び図５９に示されるように、高周波信号ＲＦｉｎが、増幅モード時と同様に、受信すべき高周波信号ＲＦｉｎに応じてオン状態のスイッチ素子を介して、入力端子ＳＷｉｎからノードｎｄｂに供給される。
バイパスモード時において、増幅回路１０Ｄ内のスイッチ素子ＳｗＡ，ＳｗＢは、オフする。オフ状態のスイッチ素子ＳｗＡによって、コア回路１０１は、出力整合回路１０２Ｄの出力ノードｎｄ１から電気的に分離される。オフ状態のスイッチ素子ＳｗＢによって、抵抗素子Ｒｄは、無効状態に設定される。
尚、コア回路１０１に含まれる容量成分、誘導成分及び抵抗成分が、端子ＬＮＡｉｎを介して、ノードｎｄｂに作用する場合もある。
バイパスモードのＬＮＡにおける単一出力モード時において、Ｔ型スイッチＴ－ＳｗＡは、オンし、Ｔ型スイッチＴ－ＳｗＢは、オフする。
第２のバイパス回路２２は、バンドセレクト回路４０から電気的に分離される。バイパスモード時及び単一出力モード時において、バイパス回路２２内のスイッチ素子Ｓｗ１１ａ，Ｓｗ１２ａ，Ｓｗ１３ａ，Ｓｗ１４は、オフする。
スイッチ素子ＳｗＸは、バイパスモード時における単一出力モード時において、オンする。これによって、外部インダクタＬｅｘｔは、シャントされる。例えば、シャントされた外部インダクタＬｅｘｔは、バイパス回路２１を介して、バイパスモード時におけるノードｎｄ２から見たインピーダンス値の変換（例えば、５０Ωから３５Ωへの変換）に、寄与する。
第１のバイパス回路２１は、オン状態のＴ型スイッチＴ－ＳｗＡを介して、バンドセレクト回路４０のノードｎｄｂに電気的に接続される。
バンドセレクト回路４０からの高周波信号ＲＦｉｎは、容量素子Ｃｂｙｐ１又はスイッチＳｗ１３を経由して、ノードｎｄ２に伝搬する。
バイパス回路２１内において、スイッチ素子Ｓｗ１３は、受信された高周波信号の周波数帯域に応じて、オン状態又はオフする。
例えば、受信された信号の周波数帯域が、第１の周波数帯域（例えば、８５９ＭＨｚから９６０ＭＨｚの周波数帯域）である場合、スイッチ素子Ｓｗ１３は、オンする。例えば、受信された信号の周波数帯域が、第２の周波数帯域（例えば、７１７ＭＨｚから８２１ＭＨｚの周波数帯域）又は第３の周波数帯域（例えば、６１７ＭＨｚから６５２ＭＨｚの周波数帯域）である場合、スイッチ素子Ｓｗ１３は、オフする。
スイッチ素子Ｓｗ１ａ，Ｓｗ２ａ，Ｓｗ３ａは、受信された高周波信号の周波数帯域に応じて、オン又はオフする。
例えば、受信された信号の周波数帯域が、第１の周波数帯域（例えば、８５９ＭＨｚから９６０ＭＨｚの周波数帯域）である場合、スイッチ素子Ｓｗ１ａは、オンし、スイッチ素子Ｓｗ２ａ，Ｓｗ３ａは、オフする。これによって、容量素子Ｃｏｕｔ１は、ノードｎｄ２に電気的に接続される。例えば、有効状態の容量素子Ｃｏｕｔ１の容量値が、ノードｎｄ２のインピーダンス値に、作用し得る。
例えば、受信された信号の周波数帯域が、第２の周波数帯域（例えば、７１７ＭＨｚから８２１ＭＨｚの周波数帯域）である場合、スイッチ素子Ｓｗ１ａ，Ｓｗ２ａは、オンし、スイッチ素子Ｓｗ３ａは、オフする。これによって、容量素子Ｃｏｕｔ１，Ｃｏｕｔ２は、ノードｎｄ２に電気的に接続される。例えば、有効状態の容量素子Ｃｏｕｔ１，Ｃｏｕｔ２の容量値が、ノードｎｄ２のインピーダンス値に、作用し得る。
例えば、受信された信号の周波数帯域が、第３の周波数帯域（例えば、６１７ＭＨｚから６５２ＭＨｚの周波数帯域）である場合、スイッチ素子Ｓｗ１ａ，Ｓｗ２ａ，Ｓｗ３ａは、オンする。これによって、容量素子Ｃｏｕｔ１，Ｃｏｕｔ２，Ｃｏｕｔ３は、ノードｎｄ２に電気的に接続される。例えば、有効状態の容量素子Ｃｏｕｔ１，Ｃｏｕｔ２，Ｃｏｕｔ３の容量値が、ノードｎｄ２のインピーダンス値に、作用し得る。
バイパスモードで動作するＬＮＡ１Ｄが、単一出力モードによって、高周波信号を後段の回路へ出力する場合、上述の例と同様に、信号の出力に用いられる出力端子ＯＵＴに応じて、スイッチ素子Ｓｗ６，Ｓｗ７のうちいずれか一方が、オンする。
オン状態のスイッチ素子と出力端子ＯＵＴとの間に接続された複数の容量素子Ｃｓｐ１，Ｃｓｐ２，Ｃｓｐ３，Ｃｓｐｓ１、Ｃｓｐｓ２に関して、複数の容量素子Ｃｓｐ１，Ｃｓｐ２，Ｃｓｐ３，Ｃｓｐｓ１、Ｃｓｐｓ２は、上述のように、受信された信号の高周波帯域に応じて、有効状態及び無効状態にそれぞれ設定される。
例えば、バンドセレクト回路４０において、単一出力モード時において、受信された信号の周波数帯域が第３の周波数帯域（例えば、６１７ＭＨｚから６５２ＭＨｚの周波数帯域）である場合、スイッチ素子Ｓｗ１５は、オンする。これによって、容量素子Ｃｓｈは、有効状態に設定される。
受信された信号の周波数帯域が、第１又は第２の周波数帯域である場合、スイッチ素子Ｓｗ１５は、オフし、容量素子Ｃｓｈは、無効状態に設定される。
以上のように、本実施形態のＬＮＡ１Ｄのバイパスモード及び単一出力モードにおいて、高周波信号が、ＬＮＡ１の１つの出力端子ＯＵＴから後段の回路へ、出力される。
＜バイパスモード時におけるスプリット出力モード＞
図５７及び図６０を参照して、本実施形態のＬＮＡ１のバイパスモード時の動作例について、説明する。
図６０は、本実施形態のＬＮＡ１Ｄのバイパスモード及びスプリット出力モードの動作例を示す模式図である。
図５７及び図６０に示されるように、高周波信号ＲＦｉｎが、受信すべき高周波信号ＲＦｉｎに応じてオン状態のスイッチ素子を介して、入力端子ＳＷｉｎからノードｎｄｂに供給される。
バイパスモード時において、上述の図５９の例と同様に、オフ状態のスイッチ素子ＳｗＡによって、コア回路１０１は、出力整合回路１０２Ｄの出力ノードｎｄ１から電気的に分離される。オフ状態のスイッチ素子ＳｗＢによって、抵抗素子Ｒｄは、無効状態に設定される。
バイパスモードのＬＮＡにおけるスプリット出力モード時において、Ｔ型スイッチＴ－ＳｗＡは、オフし、Ｔ型スイッチＴ－ＳｗＢは、オンする。
第１のバイパス回路２１は、バンドセレクト回路４０から電気的に分離される。バイパス回路２１内のスイッチ素子Ｓｗ１３は、オフする。
第２のバイパス回路２２は、オン状態のＴ型スイッチＴ－ＳｗＢを介して、バンドセレクト回路４０のノードｎｄｂに電気的に接続される。
バンドセレクト回路４０からの高周波信号ＲＦｉｎは、バイパス回路２２内に供給される。
例えば、高周波信号の周波数帯域ＲＦｉｎが、第１の周波数帯域（８５９ＭＨｚから９６０ＭＨｚまでの周波数帯域）である場合、スイッチ素子Ｓｗ１４は、オフする。
この場合において、高周波信号ＲＦｉｎは、容量素子Ｃｂｙｐ２を介して、ノードｎｄ１に伝搬する。
高周波信号の周波数帯域が、第２の周波数帯域（７１７ＭＨｚから８２１ＭＨｚまでの周波数帯域）又は第３の周波数帯域（６１７ＭＨｚから６５２ＭＨｚまでの周波数帯域）である場合、スイッチ素子Ｓｗ１４は、オンする。
この場合において、高周波信号ＲＦｉｎは、並列接続された２つの容量素子Ｃｂｙｐ２，Ｃｂｙｐ３を介して、ノードｎｄ１に伝搬する。
バイパス回路２２内の複数のスイッチ素子Ｓｗ１０ａ，Ｓｗ１１ａ，Ｓｗ１２ａにおいて、スイッチ素子Ｓｗ１０ａ，Ｓｗ１１ａは、オフし、スイッチ素子Ｓｗ１２ａは、オンする。これによって、バイパスモードのＬＮＡ１Ｄにおけるスプリット出力モード時、容量素子Ｃｄ３は、有効状態に設定される。この時、容量素子Ｃｄ１，Ｃｄ２は、無効状態に設定される。
バイパス回路２２は、高周波信号を、出力整合回路１０２Ｄのノードｎｄ１に出力する。
バイパスモードのＬＮＡ１Ｄにおけるスプリットモード時、出力整合回路１０２Ｄ内において、スイッチ素子Ｓｗ１ａ，Ｓｗ２ａ，Ｓｗ３ａは、受信された高周波信号の周波数帯域に応じて、オン又はオフする。
例えば、受信された信号の周波数帯域が、第１の周波数帯域（例えば、８５９ＭＨｚから９６０ＭＨｚの周波数帯域）である場合、スイッチ素子Ｓｗ１ａは、オンし、スイッチ素子Ｓｗ２ａ，Ｓｗ３ａは、オフする。この場合において、バイパス回路２２からの信号は、容量素子Ｃｏｕｔ１を介して、ノードｎｄ２に出力される。
例えば、受信された信号の周波数帯域が、第２の周波数帯域（例えば、７１７ＭＨｚから８２１ＭＨｚの周波数帯域）である場合、スイッチ素子Ｓｗ１ａ，Ｓｗ２ａは、オンし、スイッチ素子Ｓｗ３は、オフする。この場合において、バイパス回路２２からの信号は、並列接続された容量素子Ｃｏｕｔ１，Ｃｏｕｔ２を介して、ノードｎｄ２に出力される。
例えば、受信された信号の周波数帯域が、第３の周波数帯域（例えば、６１７ＭＨｚから６５２ＭＨｚの周波数帯域）である場合、スイッチ素子Ｓｗ１ａ，Ｓｗ２ａ，Ｓｗ３ａは、オンする。この場合において、バイパス回路２２からの信号は、並列接続された容量素子Ｃｏｕｔ１，Ｃｏｕｔ２，Ｃｏｕｔ３を介して、ノードｎｄ２に出力される。
このように、高周波信号ＲＦｉｎは、伝達経路上の容量素子の有効状態及び無効状態の設定に基づいて、バイパス回路２２の伝達経路を介して、出力整合回路１０２Ｄのノードｎｄ２に供給される。
スプリット出力モードにおいて、スイッチ素子Ｓｗ６，Ｓｗ７の両方が、オンする。
オン状態のスイッチ素子と出力端子ＯＵＴとの間に接続された複数の容量素子Ｃｓｐ１，Ｃｓｐ２，Ｃｓｐ３，Ｃｓｐｓ１、Ｃｓｐｓ２に関して、複数の容量素子Ｃｓｐ１，Ｃｓｐ２，Ｃｓｐ３，Ｃｓｐｓ１、Ｃｓｐｓ２は、上述のように、受信された信号の高周波帯域に応じて、有効状態及び無効状態にそれぞれ設定される。
オン状態のスイッチ素子Ｓｗ８によって、抵抗素子Ｒｏｘは、有効状態に設定される。
オン状態のスイッチ素子Ｓｗ６，Ｓｗ７と出力端子ＯＵＴ１，ＯＵＴ２との間に接続された複数の容量素子Ｃｓｐ１，Ｃｓｐ２，Ｃｓｐ３，Ｃｓｐｓ１、Ｃｓｐｓ２に関して、複数の容量素子Ｃｓｐ１，Ｃｓｐ２，Ｃｓｐ３，Ｃｓｐｓ１、Ｃｓｐｓ２は、上述のように、受信された信号の高周波帯域に応じて、有効状態及び無効状態にそれぞれ設定される。
以上のように、本実施形態のＬＮＡ１Ｄのバイパスモード及びスプリット出力モードにおいて、高周波信号が、ＬＮＡ１Ｄの２つの出力端子ＯＵＴ１とＯＵＴ２から後段の回路へ、出力される。
（５ｃ）特性
図６１を参照して、本実施形態のＬＮＡ１Ｄの特性について説明する。
図６１は、本実施形態のＬＮＡ１Ｄの小信号特性のシミュレーション結果を示している。
図６１において、“Ｓ２１”のＳパラメータについて、帯域の中心値が、示されている。ノイズ指数ＮＦ、“Ｓ１１”、“Ｓ２２”及び“Ｓ２３”のＳパラメータについて、帯域内の最悪値が、示されている。
図６１において、上述の実施形態と同様に、各周波数帯域及び各動作モードにおける、ノイズ指数（ＮＦ）、“Ｓ１１”、“Ｓ２２”、“Ｓ２１”及び“Ｓ２３”のＳパラメータの値が、示されている。Ｓパラメータにおける、ポート１は、複数の入力端子ＳＷｉｎのうちアクティブな端子に対応し、ポート２はＬＮＡ１Ｄの出力端子ＯＵＴ１に対応し、ポート３はＬＮＡ１Ｄの出力端子ＯＵＴ２に対応する。
尚、本実施形態において、第１の周波数帯域は、８５９ＭＨｚから９６０ＭＨｚまでの周波数帯域に対応し、第２の周波数帯域は、７１７ＭＨｚから８２１ＭＨｚまでの周波数帯域に対応し、第３の周波数帯域は、６１７ＭＨｚから６５２ＭＨｚまでの周波数帯域に対応する。
このシミュレーションにおいて、本実施形態のＬＮＡに供給される電圧ＶＤＤＬＮＡは、１．２Ｖに設定されている。
図６１に示されるように、本実施形態のＬＮＡ１Ｄの各パラメータにおいて、他の実施形態と実質的に同じ特性が得られる。
本実施形態において、ＬＮＡがスプリット出力モードで動作する場合において、“Ｓ２３”のパラメータは、最悪値となる場合がある。例えば、本実施形態における“Ｓ２３”のパラメータの最悪値は、－２７．７ｄＢである。
本実施形態のＬＮＡは、“Ｓ２３”のパラメータが最悪値であっても、一般的に要求される“Ｓ２３”のパラメータ値（例えば、－２５ｄＢ）に対して、十分なマージンを確保できる。
したがって、第５の実施形態のＬＮＡ１Ｄは、各種の動作モードを実現しつつ、特性を向上できる。
（６） 第６の実施形態
図６２乃至図７１を参照して、第６の実施形態のＬＮＡについて、説明する。
（６ａ）構成例
図６２は、本実施形態のＬＮＡの構成例を示す回路図である。
本実施形態のＬＮＡ１Ｅは、例えば、ローバンド用ＬＮＡである。
本実施形態のＬＮＡ１Ｅは、増幅回路１０Ｅ、バンドセレクト回路４０及び出力結合回路５０を含む。
＜バンドセレクト回路＞
バンドセレクト回路４０は、上述の実施形態と同様に、複数の入力端子ＲＦｉｎ１，ＲＦｉｎ２，ＲＦｉｎ３を含む。複数の入力端子ＲＦｉｎ１，ＲＦｉｎ２，ＲＦ３ｉｎのそれぞれは、複数の周波数帯域に対応するように、設けられている。
バンドセレクト回路４０は、複数の入力端子のそれぞれに供給された複数の周波数帯域に対して、受信する高周波信号の周波数帯域の選択機能を有する。
これによって、バンドセレクト回路４０は、上述の実施形態と同様に、複数の周波数帯域の高周波信号のうち、１つを選択して、受信できる。
＜増幅回路＞
本実施形態において、カスコード接続増幅回路１０Ｅは、２つのコア回路（カスコード接続部）１０１Ｅ１，１０１Ｅ２を含む。
第１のコア回路１０１Ｅ１は、トランジスタＦＥＴ１１，ＦＥＴ２１を含む。
トランジスタＦＥＴ１１の電流経路の一方の端子（トランジスタＦＥＴ１１のソース）は、誘導素子Ｌｓの一方の端子に接続されている。トランジスタＦＥＴ１１の電流経路の他方の端子（トランジスタＦＥＴ１１のドレイン）は、ノードｎｄ１１に接続されている。トランジスタＦＥＴ１１の制御端子（トランジスタＦＥＴ１１のゲート）は、容量素子Ｃｘを介して、入力端子ＬＮＡｉｎに接続されている。
トランジスタＦＥＴ２１の電流経路の一方の端子（トランジスタＦＥＴ２１のソース）は、ノードｎｄ１１に接続されている。トランジスタＦＥＴ２１の電流経路の他方の端子（トランジスタＦＥＴ２１のドレイン）は、ノードｎｄ１ａに接続されている。
第２のコア回路１０１Ｅ２は、トランジスタＦＥＴ１２，ＦＥＴ２２を含む。
トランジスタＦＥＴ１２の電流経路の一方の端子（トランジスタＦＥＴ１２のソース）は、誘導素子Ｌｓの一方の端子に接続されている。トランジスタＦＥＴ１２の電流経路の他方の端子（トランジスタＦＥＴ１２のドレイン）は、ノードｎｄ１２に接続されている。トランジスタＦＥＴ１２の制御端子（トランジスタＦＥＴ１２のゲート）は、容量素子Ｃｘを介して、ＬＮＡ１Ｅの入力端子ＬＮＡｉｎに接続されている。
トランジスタＦＥＴ２２の電流経路の一方の端子（トランジスタＦＥＴ２２のソース）は、ノードｎｄ１２に接続されている。トランジスタＦＥＴ２２の電流経路の他方の端子（トランジスタＦＥＴ２２のドレイン）は、ノードｎｄ１ｂに接続されている。
トランジスタＦＥＴ１１のゲート及びトランジスタＦＥＴ１２のゲートは、抵抗素子ＲＢ１を介して、電圧端子ＶＢ１に接続されている。
抵抗素子ＲＢ１の一方の端子は、トランジスタＦＥＴ１１のゲート及びトランジスタＦＥＴ１２のゲートに接続されている。抵抗素子ＲＢ１の他方の端子は、電圧端子ＶＢ１に接続されている。
トランジスタＦＥＴ２１のゲートは、抵抗素子ＲＢ２１を介して、電圧端子ＶＢ２に接続されている。
抵抗素子ＲＢ２１の一方の端子は、トランジスタＦＥＴ２１のゲートに接続されている。抵抗素子ＲＢ２１の他方の端子は、電圧端子ＶＢ２に接続されている。
トランジスタＦＥＴ２２のゲートは、抵抗素子ＲＢ２２を介して、電圧端子ＶＢ２に接続されている。
抵抗素子ＲＢ２２の一方の端子は、トランジスタＦＥＴ２２のゲートに接続されている。抵抗素子ＲＢ２２の他方の端子は、電源端子ＶＢ２及び抵抗素子ＲＢ２１の他方の端子に接続されている。
容量素子ＣＢ２１が、トランジスタＦＥＴ２１のゲートに接続されている。容量素子ＣＢ２１の一方の端子は、トランジスタＦＥＴ２１のゲート及び抵抗素子ＲＢ２１の一方の端子に接続されている。容量素子ＣＢ２１の他方の端子は、グランド端子に接続されている。
容量素子ＣＢ２２が、トランジスタＦＥＴ２２のゲートに接続されている。容量素子ＣＢ２２の一方の端子は、トランジスタＦＥＴ２２のゲート及び抵抗素子ＲＢ２２の一方の端子に接続されている。容量素子ＣＢ２２の他方の端子は、グランド端子に接続されている。
本実施形態において、誘導素子Ｌｓの一方の端子は、２つのトランジスタＦＥＴ１１，ＦＥＴ１２のソースに共通に接続されている。誘導素子Ｌｓの他方の端子は、グランド端子に接続されている。
このように、本実施形態において、２つのコア回路１０１Ｅ１，１０１Ｅ２は、ソースディジェネレーションのための誘導素子Ｌｓを、共有する。２つのコア回路１０１Ｅ１，１０１Ｅ２は、誘導素子Ｌｓに関して対をなしている。
ノードｎｄ１１とノードｎｄ１２との間（トランジスタＦＥＴ１１のドレインとトランジスタＦＥＴ１２のドレインとの間）に、容量素子Ｃｄｘ１、抵抗素子Ｒｄｘ１及びスイッチ素子Ｓｗ２１が接続されている。
スイッチ素子Ｓｗ２１の一方の端子は、ノードｎｄ１１（トランジスタＦＥＴ１１のドレイン）に接続されている。スイッチ素子Ｓｗ２１の他方の端子は、容量素子Ｃｄｘ１の一方の端子に接続されている。容量素子Ｃｄｘ１の他方の端子は、抵抗素子Ｒｄｘ１の一方の端子に接続されている。抵抗素子Ｒｄｘ１の他方の端子は、ノードｎｄ１２（トランジスタＦＥＴ１２のドレイン）に接続されている。
スイッチ素子Ｓｗ２１がオン状態である場合、トランジスタＦＥＴ１１のドレインは、オン状態のスイッチ素子Ｓｗ２１、容量素子Ｃｄｘ１及び抵抗素子Ｒｄｘ１を介して、トランジスタＦＥＴ１２のドレイン及びトランジスタＦＥＴ２２のソースに接続される。
スイッチ素子Ｓｗ２１がオフ状態である場合、容量素子Ｃｄｘ１及び抵抗素子Ｒｄｘ１は、ノードｎｄ１１から電気的に分離される。これによって、容量素子Ｃｄｘ１及び抵抗素子Ｒｄｘ１は、トランジスタＦＥＴ１１のドレインとトランジスタＦＥＴ１２のドレインとの接続に関して、無効状態に設定される。
尚、容量素子Ｃｄｘ１及び抵抗素子Ｒｄｘ１のうちいずれか一方が、ノードｎｄ１１，ｎｄ１２との間に設けられなくともよい。
出力整合回路１０２Ｅは、出力整合回路１０２Ｅの入力ノードｎｄ１ａ，ｎｄ１ｂを介して、コア回路１０１Ｅ１，１０１Ｅ２に接続されている。
出力整合回路１０２Ｅは、複数の容量素子Ｃｄｘ２ａ，Ｃｄｘ２ｂ、複数の可変容量素子Ｃｄｄ１ａ，Ｃｄｄ２ｂ，Ｃｏｕｔ１ａ，Ｃｏｕｔ２ｂ、抵抗素子Ｒｄｘ２ｂ、複数の誘導素子Ｌｄ１，Ｌｄ２及び複数のスイッチ素子Ｓｗ２２ａ，Ｓｗ２２ｂを含む。
ノードｎｄ１ａとノードｎｄ１ｂとの間に、容量素子Ｃｄｘ２ａ及びスイッチ素子Ｓｗ２２ａが接続されている。
スイッチ素子Ｓｗ２２ａの一方の端子は、ノードｎｄ１ａ（トランジスタＦＥＴ２１のドレイン）に接続されている。スイッチ素子Ｓｗ２２ａの他方の端子は、容量素子Ｃｄｘ２ａの一方の端子に接続されている。容量素子Ｃｄｘ２ａの他方の端子は、ノードｎｄ１ｂに接続されている。
スイッチ素子Ｓｗ２２ａがオン状態である場合、トランジスタＦＥＴ２１のドレインは、オン状態のスイッチ素子Ｓｗ２２ａ、容量素子Ｃｄｘ２ａを介して、トランジスタＦＥＴ２２のドレインに接続される。
スイッチ素子Ｓｗ２２ａがオフ状態である場合に、容量素子Ｃｄｘ２ａは、ノードｎｄ２１から電気的に分離される。これによって、容量素子Ｃｄｘ２ａは、トランジスタＦＥＴ２１のドレインとトランジスタＦＥＴ２２のドレインとの接続に関して、無効状態に設定される。
尚、容量素子Ｃｄｘ２ａに加えて、抵抗素子Ｒｄｘ３が、ノードｎｄ１ａ，ｎｄ１ｂとの間にさらに設けられてもよい。
ノードｎｄ１ａとノードｎｄ１ｂとの間（トランジスタＦＥＴ２１のドレインとトランジスタＦＥＴ２２のドレインとの間）に、容量素子Ｃｄｘ２ｂ、抵抗素子Ｒｄｘ２及びスイッチ素子Ｓｗ２２ｂが接続されている。
スイッチ素子Ｓｗ２２ｂの一方の端子は、ノードｎｄ１ａ（トランジスタＦＥＴ２１のドレイン）に接続されている。スイッチ素子Ｓｗ２２ｂの他方の端子は、容量素子Ｃｄｘ２ｂの一方の端子に接続されている。容量素子Ｃｄｘ２ｂの他方の端子は、抵抗素子Ｒｄｘ２の一方の端子に接続されている。抵抗素子Ｒｄｘ２の他方の端子は、ノードｎｄ１ｂ（トランジスタＦＥＴ２２のドレイン）に接続されている。
スイッチ素子Ｓｗ２２ｂがオン状態である場合に、トランジスタＦＥＴ２１のドレインは、オン状態のスイッチ素子Ｓｗ２２ｂ、容量素子Ｃｄｘ２ｂ及び抵抗素子Ｒｄｘ２を介して、トランジスタＦＥＴ２２のドレインに接続される。
スイッチ素子Ｓｗ２２ｂがオフ状態である場合に、容量素子Ｃｄｘ２ｂ及び抵抗素子Ｒｄｘ２は、ノードｎｄ２１から電気的に分離される。これによって、容量素子Ｃｄｘ２ｂ及び抵抗素子Ｒｄｘ２は、トランジスタＦＥＴ２１のドレインとトランジスタＦＥＴ２２のドレインとの接続に関して、無効状態に設定される。
尚、容量素子Ｃｄｘ２ｂ及び抵抗素子Ｒｄｘ２のうちいずれか一方が、ノードｎｄ１ａ，ｎｄ１ｂとの間に設けられなくともよい。
ノードｎｄ１ａとノードｎｄ１ｂとの間において、スイッチ素子Ｓｗ２２ｂ、容量素子Ｃｄｘ２ｂ及びＲｄｘ２を含む伝達経路は、スイッチ素子Ｓｗ２２ａ及び容量素子Ｃｄｘ２ａを含む伝達経路に対して並列に接続されている。
例えば、出力整合回路１０２Ｅが、第１の整合回路１２１と第２の整合回路１２２とを含む。第１の整合回路１２１は、第１のコア回路１０１Ｅ１に対応する出力整合回路である。第１の整合回路１２１は、誘導素子Ｌｄ１及び可変容量素子Ｃｄｄ１ａ，Ｃｏｕｔ１ａから構成される。第２の整合回路１２２は、第２のコア回路１０１Ｅ２に対応する出力整合回路である。第２の整合回路１２２は、誘導素子Ｌｄ２及び可変容量素子Ｃｄｄ２ａ，Ｃｏｕｔ２ａから構成される。
出力整合回路１０２Ｅにおいて、誘導素子Ｌｄ１、可変容量素子Ｃｄｄ１ａ及び可変容量素子Ｃｏｕｔ１ａは、ノードｎｄ１ａとノードｎｄ２ａと間の伝達経路に接続されている。
誘導素子Ｌｄ１の一方の端子は、ノードｎｄ１ａに接続されている。誘導素子Ｌｄ１の他方の端子は、電圧端子ＶＤＤＬＮＡに接続されている。
可変容量素子Ｃｄｄ１ａの一方の端子は、ノードｎｄ１ａに接続されている。可変容量素子Ｃｄｄ１ａの他方の端子は、グランド端子に接続されている。
可変容量素子Ｃｏｕｔ１ａの一方の端子は、ノードｎｄ１ａに接続されている。可変容量素子Ｃｏｕｔ１ａの他方の端子は、ノードｎｄ２ａに接続されている。ノードｎｄ２ａは、Ｔ型スイッチＴ－Ｓｗ１を介して、出力端子ＯＵＴ１に接続されている。
出力整合回路１０２Ｅにおいて、誘導素子Ｌｄ２、可変容量素子Ｃｄｄ２ａ及び可変容量素子Ｃｏｕｔ２ａは、ノードｎｄ１ｂとノードｎｄ２ｂとの間の伝達経路に接続されている。
誘導素子Ｌｄ２の一方の端子は、ノードｎｄ１ｂに接続されている。誘導素子Ｌｄ２の他方の端子は、電源端子ＶＤＤＬＮＡに接続されている。
可変容量素子Ｃｄｄ２ａの一方の端子は、ノードｎｄ１ｂに接続されている。可変容量素子Ｃｄｄ２ａの他方の端子は、グランド端子に接続されている。
可変容量素子Ｃｏｕｔ２ａの一方の端子は、ノードｎｄ１ｂに接続されている。可変容量素子Ｃｏｕｔ２ａの他方の端子は、ノードｎｄ２ｂに接続されている。ノードｎｄ２ｂは、Ｔ型スイッチＴ－Ｓｗ２を介して、出力端子ＯＵＴ２に接続されている。
例えば、誘導素子Ｌｄ１の誘導値は、誘導素子Ｌｄ１の誘導値と同じである。
例えば、可変容量素子Ｃｏｕｔ１ａの容量値は、可変容量素子Ｃｏｕｔ２ａの容量値と同じ値に設定される。
例えば、可変容量素子Ｃｄｄ１ａの容量値は、可変容量素子Ｃｄｄ２ａの容量値と同じ値になるように、制御される。
例えば、スイッチ素子Ｓｗ２１，Ｓｗ２２ａ，Ｓｗ２２ｂのオン／オフの制御は、ＲＦＩＣ回路、制御回路９９０（又はＲＦＩＣ９４０）によって、実行される。
＜出力結合回路＞
出力結合回路５０は、単一出力モードとスプリット出力モードとを切り替えることができる。
出力結合回路５０は、複数のＴ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２，Ｔ－Ｓｗ３、抵抗素子Ｒｏｘ及びスイッチ素子Ｓｗ２３を含む。
Ｔ型スイッチＴ－Ｓｗ１の一方の端子は、ノードｎｄ２ａに接続されている。Ｔ型スイッチＴ－Ｓｗ１の他方の端子は、ＬＮＡ１Ｅの出力端子ＯＵＴ１に接続されている。
Ｔ型スイッチＴ－Ｓｗ２の一方の端子は、ノードｎｄ２ｂに接続されている。Ｔ型スイッチＴ－Ｓｗ２の他方の端子は、ＬＮＡ１Ｅの出力端子ＯＵＴ２に接続されている。
ＬＮＡ１Ｅの出力端子ＯＵＴ１は、Ｔ型スイッチＴ－Ｓｗ１を介して、ノードｎｄ２ａに接続されている。ＬＮＡ１Ｅの出力端子ＯＵＴ２は、Ｔ型スイッチＴ－Ｓｗ２を介して、ノードｎｄ２ｂに接続されている。
抵抗素子Ｒｏｘ及びスイッチ素子Ｓｗ２３は、ノードｎｄ２ａとノードｎｄ２ｂとの間に接続されている。抵抗素子Ｒｏｘの一方の端子は、ノードｎｄ２ａに接続されている。抵抗素子Ｒｏｘの他方の端子は、スイッチ素子Ｓｗ２３の一方の端子に接続されている。スイッチ素子Ｓｗ２３の他方の端子は、ノードｎｄ２ｂに接続されている。
Ｔ型スイッチ素子Ｔ－Ｓｗ３は、ノードｎｄ２ａとノードｎｄ２ｂとの間に接続されている。Ｔ型スイッチＴ－Ｓｗ３の一方の端子は、ノードｎｄ２ａに接続されている。Ｔ型スイッチＴ－Ｓｗ３の他方の端子は、ノードｎｄ２ｂに接続されている。Ｔ型スイッチ素子Ｔ－Ｓｗ３は、ノードｎｄ２ａとノードｎｄ２ｂとの間において、抵抗素子Ｒｏｘ及びスイッチ素子Ｓｗ８に対して、並列に接続されている。
例えば、スイッチ素子Ｓｗ２３，Ｔ－Ｓｗ１，Ｔ－Ｓｗ２，Ｔ－Ｓｗ３のオン／オフの制御は、ＲＦＩＣ回路、制御回路９９０（又はＲＦＩＣ９４０）によって、実行される。
本実施形態において、容量素子Ｃｄｘ１と抵抗素子Ｒｄｘ１とを含む直列回路、容量素子Ｃｄｘ２ｂと抵抗素子Ｒｄｘ２とを含む直列回路、容量素子Ｃｄｘ２ａ及び抵抗素子Ｒｏｘは、スプリット出力モードにおける、ＬＮＡ１ＥのＳパラメータＳ２３及びノイズ指数ＮＦを改善するために、設けられている。
例えば、増幅回路１０Ｅ内のスイッチ素子Ｓｗ２１，Ｓｗ２２ａ，Ｓｗ２２ｂの制御によって、ＳパラメータＳ２３及びノイズ指数ＮＦの値が最適化されるように、受動素子Ｃｄｘ１，Ｃｄｘ２ａ，Ｃｄｘ２ｂ，Ｒｄｘ１，Ｒｄｘ２，Ｒｏｘの有効状態及び無効状態が、制御される。
このように、本実施形態のＬＮＡ１Ｅにおいて、選択された周波数帯域及び実行される動作モードに応じて、増幅回路１０Ｅ内の出力整合回路１０２Ｅの構成（接続状態）は、可変である。これによって、選択された周波数帯域及び実行される動作モードに応じて、信号の適した伝達経路が、増幅回路１０Ｅ内で、変更される。
したがって、本実施形態のＬＮＡ１Ｅは、動作特性を向上できる。
（６ｂ）動作例
図６３乃至図６５を参照して、本実施形態のＬＮＡ１Ｅの動作例について、説明する。
図６３は、本実施形態のＬＮＡ１Ｅにおけるスイッチ素子及び受動素子の制御を説明するための図である。
図６３の（ａ）は、本実施形態のＬＮＡ１Ｅの各動作モードにおける、スイッチ素子のオン状態及びオフ状態を説明するための図である。
図６３の（ｂ）は、本実施形態のＬＮＡにおける、可変容量素子の制御を示す図である。
図６３に示されるように、本実施形態のＬＮＡ１Ｅは、回路内のスイッチのオン／オフの制御によって、上述の実施形態と同様に、複数の動作モードを実現できる。
＜単一出力モード＞
図６３及び図６４を用いて、本実施形態のＬＮＡ１Ｅの単一出力モードの動作例について説明する。
図６４は、本実施形態のＬＮＡ１Ｅの単一出力モードの動作例を説明するための模式図である。
本実施形態において、上述の実施形態と同様に、ＬＮＡ１Ｅの単一出力モード時、２つの出力端子ＯＵＴ１，ＯＵＴ２のうちいずれか一方が、ＬＮＡ１Ｅからの信号の出力に用いられる。
例えば、図６３の（ａ）及び図６４に示されるように、第１の出力端子ＯＵＴ１を用いた単一出力モードによって、ＬＮＡ１Ｅが高周波信号を出力する場合、出力端子ＯＵＴ１に接続されたＴ型スイッチＴ－Ｓｗ１は、オンし、出力端子ＯＵＴ２に接続されたＴ型スイッチＴ－Ｓｗ２は、オフする。
単一出力モード時において、Ｔ型スイッチＴ－Ｓｗ３は、出力端子ＯＵＴの選択に依存せずに、オンする。オン状態のＴ型スイッチＴ－Ｓｗ３を介して、ノードｎｄ２ｂは、出力端子ＯＵＴ１に電気的に接続される。
これによって、ノードｎｄ２ａ内を伝搬する信号は、オン状態のＴ型スイッチＴ－Ｓｗ３を介して、ノードｎｄ２ｂ内を伝搬する信号に合成される。
合成された信号が、ＬＮＡ１Ｅの出力信号ＬＮＡｏｕｔとして、出力端子ＯＵＴ１から後段の回路へ、出力される。
単一出力モード時において、増幅回路１０Ｅ内において、スイッチ素子Ｓｗ２１，Ｓｗ２２ａ，Ｓｗ２２ｂ，Ｓｗ２３は、出力端子ＯＵＴの選択に依存せずに、オン状態でもよいし、オフ状態でもよい。
図６３の（ｂ）に示されるように、単一出力モードにおいて、可変容量素子Ｃｄｄ１ａ，Ｃｄｄ２ａの容量値及び可変容量素子Ｃｏｕｔ１ａ，Ｃｏｕｔ２ａの容量値は、バンドセレクト回路４０によって選択された周波数帯域に応じて、制御される。
尚、第２の出力端子ＯＵＴ２を用いた単一出力モードによって、ＬＮＡ１Ｅが高周波信号を出力する場合、出力端子ＯＵＴ１に接続されたＴ型スイッチＴ－Ｓｗ１は、オフし、出力端子ＯＵＴ２に接続されたＴ型スイッチＴ－Ｓｗ２は、オンする。
Ｔ型スイッチＴ－Ｓｗ３は、オンする。オン状態のＴ型スイッチＴ－Ｓｗ３を介して、ノードｎｄ２ｂが、ノードｎｄ２ａに電気的に接続される。これによって、ノードｎｄ２ａ内を伝搬する信号が、ノードｎｄ２ｂ内を伝搬する信号と合成される。
合成された信号が、ＬＮＡ１Ｅの出力信号ＬＮＡｏｕｔとして、出力端子ＯＵＴ２から後段の回路へ、出力される。
このように、本実施形態のＬＮＡ１Ｅにおける単一出力モードが、実行される。
＜スプリット出力モード＞
図６３及び図６５を用いて、本実施形態のＬＮＡ１Ｅのスプリット出力モードについて説明する。
図６５は、本実施形態のＬＮＡのスプリット出力モードの動作例を説明するための模式図である。
本実施形態において、上述の実施形態と同様に、ＬＮＡ１Ｅのスプリット出力モード時、２つの出力端子ＯＵＴ１，ＯＵＴ２のうち両方が、ＬＮＡ１Ｅからの信号の出力に用いられる。
例えば、図６３の（ａ）及び図６５に示されるように、スプリット出力モード時において、Ｔ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２の両方が、オンする。Ｔ型スイッチＴ－Ｓｗ３は、オフする。
これによって、スプリットモード時において、高周波信号が、ＬＮＡ１Ｅの２つの出力端子から出力可能な状態に設定される。
本実施形態において、スプリット出力モード時、増幅回路１０Ｅ内のスイッチ素子Ｓｗ２１，Ｓｗ２２ａ，Ｓｗ２２ｂ、及び、出力結合回路５０内のスイッチＳｗ２３のオン／オフが、バンドセレクト回路４０によって選択された周波数帯域に応じて、制御される。
図６３の（ａ）に示されるように、第１の周波数帯域（例えば、８５９ＭＨｚから９６０ＭＨｚの周波数帯域）が選択された場合、スイッチ素子Ｓｗ２１，Ｓｗ２２ａ，Ｓｗ２３はオンする。
これによって、増幅回路１０Ｅ内において、容量素子Ｃｄｘ１，Ｃｄｘ２ａ及び抵抗素子Ｒｄｘ１は、有効状態に設定される。出力結合回路５０内において、抵抗素子Ｒｏｘが、有効状態に設定される。
スイッチ素子Ｓｗ２２ｂは、オフする。これによって、増幅回路１０Ｅ内において、容量素子Ｃｄｘ２ｂ及び抵抗素子Ｒｄｘ２は、無効状態に設定される。
このように、第１の周波数帯域の選択時において、ノードｎｄ１１，ｎｄ１２間における容量素子Ｃｄｘ１及び抵抗素子Ｒｄｘを経由した伝達経路、ノードｎｄ１ａ，ｎｄ１ｂ間における容量素子Ｃｄｘ２ａを経由した伝達経路、及び、ノードｎｄ２ａ，ｎｄ２ｂ間における抵抗素子Ｒｏｘを経由した伝達経路が、形成される。
尚、図６５は、第１の周波数帯域が選択された場合における、ＬＮＡ１Ｅの状態を示している。
第２の周波数帯域（例えば、７１７ＭＨｚから８２１ＭＨｚの周波数帯域）が選択された場合、第１の周波数帯域の選択時と同様に、スイッチ素子Ｓｗ２１，Ｓｗ２２ａ，Ｓｗ２３は、オンし、スイッチ素子Ｓｗ２２ｂは、オフする。
これによって、第２の周波数帯域の選択時、第１の周波数帯域の選択時と同様に、複数の伝達経路が、各ノード間にそれぞれ形成される。
第３の周波数帯域（例えば、６１７ＭＨｚから６５２ＭＨｚの周波数帯域）が選択された場合、スイッチ素子Ｓｗ２２ｂは、オンする。これによって、容量素子Ｃｄｘ２ｂ及び抵抗素子Ｒｄｘ２は、有効状態に設定される。
スイッチ素子Ｓｗ２１，Ｓｗ２２ａ，Ｓｗ２３はオフする。これによって、容量素子Ｃｄｘ１，Ｃｄｘ２ａ及び抵抗素子Ｒｄｘ１，Ｒｏｘは、無効状態に設定される。
このように、第３の周波数帯域の選択時において、ノードｎｄ１ａ，ｎｄ１ｂ間における容量素子Ｃｄｘ２ｂ及び抵抗素子Ｒｄｘ２を経由した伝達経路が、形成される。
このように、選択された周波数帯域の高周波信号が、形成された伝達経路を通じて、入力端子ＬＮＡｉｎから出力端子ＯＵＴへ伝搬する。
図６３の（ｂ）に示されるように、スプリット出力モードにおいて、可変容量素子Ｃｄｄ１ａ，Ｃｄｄ２ａの容量値及び可変容量素子Ｃｏｕｔ１ａ，Ｃｏｕｔ２ａの容量値は、バンドセレクト回路４０によって選択された周波数帯域に応じて、制御される。
出力結合回路５０に伝達された信号が、２つの出力端子ＯＵＴ１，ＯＵＴ２から後段の回路へ、出力される。
このように、本実施形態のＬＮＡ１Ｅにおけるスプリット出力モードが、実行される。
（６ｃ）特性
図６６乃至図７２を参照して、本実施形態のＬＮＡ１Ｅの特性について説明する。
図６６乃至図７１は、本実施形態のＬＮＡ１Ｅの構成例のシミュレーション結果を示している。
図６６乃至図７１の（ａ）、は、本実施形態のＬＮＡ１Ｅにおける、周波数とＳパラメータとの関係を示すグラフである。図６６乃至図７１の（ａ）において、Ｓパラメータのうち、Ｓ１１（＝Ｓ（１，１））、Ｓ２２（＝Ｓ（２，２））、Ｓ２１（＝Ｓ（２，１））、Ｓ２３（＝Ｓ（２，３））に関する周波数特性が示されている。Ｓパラメータにおける、ポート１は、複数の入力端子ＳＷｉｎのうちアクティブな端子に対応し、ポート２はＬＮＡ１Ｅの出力端子ＯＵＴ１に対応し、ポート３はＬＮＡ１Ｅの出力端子ＯＵＴ２に対応する。
図６６乃至図７１の（ａ）において、グラフの横軸は、周波数（単位：ＧＨｚ）に対応し、グラフの縦軸は、利得／損失（単位：ｄＢ）に対応する。
図６６乃至図７１の（ｂ）は、本実施形態のＬＮＡ１Ｅにおける、周波数とノイズ指数との関係を示すグラフである。
図６６乃至図７１の（ｂ）において、グラフの横軸は、周波数（単位：ＧＨｚ）に対応し、グラフの縦軸は、ノイズ指数（単位：ｄＢ）に対応する。
尚、本実施形態において、第１の周波数帯域は、８５９ＭＨｚから９６０ＭＨｚまでの周波数帯域に対応し、第２の周波数帯域は、７１７ＭＨｚから８２１ＭＨｚまでの周波数帯域に対応し、第３の周波数帯域は、６１７ＭＨｚから６５２ＭＨｚまでの周波数帯域に対応する。
このシミュレーションにおいて、本実施形態のＬＮＡ１Ｅに供給される電圧ＶＤＤＬＮＡは、１．２Ｖに設定されている。
図６６は、第１の周波数帯域における本実施形態のＬＮＡ１Ｅの単一出力モードにおける、小信号特性を示している。
図６６の（ａ）に示されるように、“ｍ６（８５９ＭＨｚ）”から“ｍ７（９６０ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２１．９８１ｄＢである。反射損Ｓ１１は、－９．６６２ｄＢ以下である。反射損Ｓ２２は、－１２．８１７ｄＢ以下である。パラメータＳ２３は－６５．１２５ｄＢ以下である。
図６６の（ｂ）に示されるように、“ｍ１５（８５９ＭＨｚ）”から“ｍ１６（９６０ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．９００ｄＢから０．９２５ｄＢの範囲で変化する。
図６７は、第１の周波数帯域における本実施形態のＬＮＡのスプリット出力モードにおける、小信号特性を示している。
図６７の（ａ）に示されるように、“ｍ６（８５９ＭＨｚ）”から“ｍ７（９６０ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２１．１５６ｄＢである。反射損Ｓ１１は、－１０．４３４ｄＢ以下である。反射損Ｓ２２は、－１５．３２７ｄＢ以下である。パラメータＳ２３は、－２７．５５８ｄＢ以下である。
図６７の（ｂ）に示されるように、“ｍ１５（８５９ＭＨｚ）”から“ｍ１６（９６０ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．９７３ｄＢから１．０２１ｄＢの範囲で変化する。
図６８は、第２の周波数帯域における本実施形態のＬＮＡの単一出力モードにおける、小信号特性を示している。
図６８の（ａ）に示されるように、“ｍ４（７１７ＭＨｚ）”から“ｍ５（８２１ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２１．４１５ｄＢである。反射損Ｓ１１は、－６．５７５ｄＢ以下である。反射損Ｓ２２は、－１２．０８３ｄＢ以下である。パラメータＳ２３は、－６８．２１９ｄＢ以下である。
図６８の（ｂ）に示されるように、“ｍ１３（７１７ＭＨｚ）”から“ｍ１４（８２１ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．７２６ｄＢから０．６９６ｄＢの範囲で変化する。
図６９は、第２の周波数帯域における本実施形態のＬＮＡのスプリット出力モードにおける、小信号特性を示している。
図６９の（ａ）に示されるように、“ｍ４（７１７ＭＨｚ）”から“ｍ５（８２１ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２１．０４３ｄＢである。反射損Ｓ１１は、－８．９４６ｄＢ以下である。反射損Ｓ２２は、－１８．８７１ｄＢ以下である。パラメータＳ２３は、－２８．０７７ｄＢ以下である。
図６９の（ｂ）に示されるように、“ｍ１３（７１７ＭＨｚ）”から“ｍ１４（８２１ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．８１ｄＢ程度である。
図７０は、第３の周波数帯域における本実施形態のＬＮＡの単一出力モードにおける、小信号特性を示している。
図７０の（ａ）に示されるように、“ｍ２（６１７ＭＨｚ）”から“ｍ３（６５２ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２１．３１３ｄＢである。反射損Ｓ１１は、－６．６４８ｄＢ以下である。反射損Ｓ２２は、－１８．９８５ｄＢ以下である。パラメータＳ２３は、－７２．２１ｄＢ以下である。
図７０の（ｂ）に示されるように、“ｍ１１（６１７ＭＨｚ）”から“ｍ１２（６５２ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．７３３ｄＢから０．７０９ｄＢの範囲で変化する。
図７１は、第３の周波数帯域における本実施形態のＬＮＡのスプリット出力モードにおける、小信号特性を示している。
図７１の（ａ）に示されるように、“ｍ２（６１７ＭＨｚ）”から“ｍ３（６５２ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２０．９４５ｄＢである。反射損Ｓ１１は、－８．４７８ｄＢ以下である。反射損Ｓ２２は、－１４．３４４ｄＢ以下である。パラメータＳ２３は、－４０．０２２ｄＢ以下である。
図７０の（ｂ）に示されるように、“ｍ１１（６１７ＭＨｚ）”から“ｍ１２（６５２ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．８６ｄＢ程度である
図６６乃至図７１に示されるように、各Ｓパラメータ及びノイズ指数は、供給された高周波信号の周波数及びＬＮＡの動作モードに応じて、推移する。
図７２は、本実施形態のＬＮＡの小信号特性のシミュレーション結果の一覧を示している。
図７２において、“Ｓ２１”のＳパラメータについて、帯域の中心値が示されている。ノイズ指数ＮＦ、“Ｓ１１”、“Ｓ２２”及び“Ｓ２３”のＳパラメータについて、帯域内最悪値が示されている。
本実施形態において、ＬＮＡ１Ｅがスプリット出力モードで動作する場合において、“Ｓ２３”のパラメータは、最悪値となる場合がある。例えば、本実施形態における“Ｓ２３”のパラメータの最悪値は、－２７．６Ｂである。
本実施形態のＬＮＡ１Ｅは、“Ｓ２３”のパラメータが最悪値であっても、一般的に要求される“Ｓ２３”のパラメータ値（例えば、－２５ｄＢ）に対して、十分なマージンを確保できる。
したがって、第６の実施形態のＬＮＡ１Ｅは、各種の動作モードを実現しつつ、特性を向上できる。
（７） 第７の実施形態
図７３乃至図９１を参照して、第７の実施形態のＬＮＡについて、説明する。
（７ａ）構成例
図７３は、本実施形態のＬＮＡの構成例を示す回路図である。
本実施形態において、ＬＮＡ１Ｆが、バイパスモードのためのバイパス回路をさらに含むことが、第６の実施形態のＬＮＡと異なる。
これによって、本実施形態のＬＮＡ１Ｆは、バイパスモードの動作を実現できる。
＜増幅回路＞
図７３に示されるように、カスコード接続増幅回路１０Ｆは、第６の実施形態（図６２参照）と同様に、２つのコア回路１０１Ｅ１，１０１Ｅ２を含む。
２つのコア回路１０１Ｅ１，１０１Ｅ２は、ソースディジェネレーションのための誘導素子Ｌｓに共通に接続されている。尚、容量素子Ｃｘ及び誘導素子Ｌｅｘｔ１（及び誘導素子Ｌｓ）は、２つのコア回路１０１Ｅ１，１０１Ｅ２に対して、入力整合回路として機能する。
コア回路１０１Ｅ１において、トランジスタＦＥＴ１１及びトランジスタＦＥＴ２１が、誘導素子Ｌｓとノードｎｄ１ａとの間に直列に接続されている。
コア回路１０１Ｅ２において、トランジスタＦＥＴ１２及びトランジスタＦＥＴ２２が、誘導素子Ｌｓとノードｎｄ２１ｂとの間に直列に接続されている。
本実施形態において、容量素子Ｃｄｘ１及び抵抗素子Ｒｄｘ１が、スイッチ素子無しに、ノードｎｄ１１とノードｎｄ１２との間に直列に接続されている。
これによって、本実施形態において、容量素子Ｃｄｘ１及び抵抗素子Ｒｄｘ１は、ＬＮＡ１Ｆの動作モードに依存せずに、常に有効状態に設定される。
容量素子Ｃｄｘ１及び抵抗素子Ｒｄｘ１によって、本実施形態のＬＮＡのスプリット出力モード時の特性が、改善される。
出力整合回路１０２Ｆは、可変誘導素子Ｌｄ１ｚ，Ｌｄ２ｚ、容量素子Ｃｄｘ２、可変容量素子Ｃｏｕｔ１ｚ，Ｃｏｕｔ２ｚ、及びスイッチ素子Ｓｗ１Ｌ，Ｓｗ２Ｌを含む。
可変誘導素子Ｌｄ１ｚの一方の端子は、電圧端子ＶＤＤＬＮＡに接続されている。可変誘導素子Ｌｄ１ｚの他方の端子は、ノードｎｄｘ１に接続されている。
可変誘導素子Ｌｄ２ｚの一方の端子は、電圧端子ＶＤＤＬＮＡに接続されている。可変誘導素子Ｌｄ２ｚの他方の端子は、ノードｎｄｘ２に接続されている。
可変容量素子Ｃｏｕｔ１ｚの一方の端子は、ノードｎｄｘ１に接続されている。可変容量素子Ｃｏｕｔ１ｚの他方の端子は、ノードｎｄ２ａに接続されている。
容量素子Ｃｏｕｔ２ｚの一方の端子は、ノードｎｄｘ２に接続されている。可変容量素子Ｃｏｕｔ２ｚの他方の端子は、ノードｎｄ２ｂに接続されている。
スイッチ素子Ｓｗ１Ｌの一方の端子は、ノードｎｄｘ１に接続されている。スイッチ素子Ｓｗ１Ｌの他方の端子は、ノードｎｄ１ａに接続されている。
スイッチ素子Ｓｗ２Ｌの一方の端子は、ノードｎｄｘ２に接続されている。スイッチ素子Ｓｗ２Ｌの他方の端子は、ノードｎｄ１ｂに接続されている。
本実施形態において、容量素子Ｃｄｘ２は、スイッチ素子無しに、ノードｎｄ１ａとノードｎｄ２ｂとの間に、接続されている。容量素子Ｃｄｘ２の一方の端子は、ノードｎｄ１ａに接続されている。容量素子Ｃｄｘ２の他方の端子は、ノードｎｄ１ｂに接続されている。これによって、本実施形態において、容量素子Ｃｄｘ２は、ＬＮＡ１Ｆの動作モードに依存せずに、常に有効状態に設定される。
容量素子Ｃｄｘ２によって、本実施形態のＬＮＡのスプリット出力モード時の特性が、改善される。
可変誘導素子Ｌｄ１ｚ，Ｌｄ２ｚは、可変並列インダクタとして機能する。可変容量素子Ｃｏｕｔ１ｚ，Ｃｏｕｔ２ｚは、可変直列キャパシタとして機能する。
例えば、可変誘導素子Ｌｄ１ｚの誘導値が、可変誘導素子Ｌｄ２ｚの誘導値と同じ値になるように、可変誘導素子Ｌｄ１ｚ，Ｌｄ２ｚが制御される。例えば、可変容量素子Ｃｏｕｔ１ｚの容量値が、可変容量素子Ｃｏｕｔ２ｚの容量値と同じ値になるように、可変容量素子Ｃｏｕｔ１ｚ，Ｃｏｕｔ２ｚが制御される。
尚、電圧端子ＶＤＤＬＮＡに接続された並列インダクタに可変誘導素子を用いる代わりに、第４の実施形態（図４７参照）のように、可変並列容量素子が、出力整合回路１０２Ｆ内に設けられてもよい。
＜バンドセレクト回路＞
バンドセレクト回路４０は、上述の実施形態におけるバンドセレクト回路と実質的に同様の回路構成を有する。
バンドセレクト回路４０は、複数の入力端子ＳＷｉｎ１，ＳＷｉｎ２，ＳＷｉｎ３を含む。複数の入力端子ＳＷｉｎ１，ＳＷｉｎ２，ＳＷｉｎ３は、互いに異なる周波数帯域の高周波信号ＲＦｉｎ１，ＲＦｉｎ２，ＲＦｉｎ３を受ける。
各入力端子ＳＷｉｎ１，ＳＷｉｎ２，ＳＷｉｎ３は、複数のスイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇのうち対応する１つを介して、出力端子ＳＷｏｕｔに接続されている。
本実施形態のＬＮＡの増幅モード時において、高周波信号は、選択された周波数帯域に基づいて、複数のスイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇのうちオン状態のスイッチ素子を介して、出力端子ＳＷｏｕｔに送られる。
＜バイパス回路＞
バイパス回路２０Ｘは、バンドセレクト回路４０と出力整合回路１０２Ｆの内部ノードｎｄｘ１，ｎｄｘ２との間に、設けられている。
バイパス回路２０Ｘは、複数の容量素子Ｃｂｙｐ２，Ｃｂｙｐ３，Ｃｓｐｌｔ１，Ｃｓｐｌｔ２及び複数のスイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂ，Ｓｗ４Ｂ，Ｓｗ５Ｂ，Ｓｗ５Ｓを含む。
スイッチ素子Ｓｗ１Ｂの一方の端子は、バンドセレクト回路４０の第１の入力端子ＳＷｉｎ１に接続されている。スイッチ素子Ｓｗ１Ｂの他方の端子は、ノードｎｄ９に接続されている。
容量素子Ｃｂｙｐ２の一方の端子は、バンドセレクト回路４０の第２の入力端子ＳＷｉｎ２に接続されている。容量素子Ｃｂｙｐ２の他方の端子は、スイッチ素子Ｓｗ２Ｂの一方の端子に接続されている。スイッチ素子Ｓｗ２Ｂの他方の端子は、ノードｎｄ９に接続されている。
容量素子Ｃｂｙｐ２は、直列共振作用により、外部インダクタＬｅｘｔ２の影響を軽減できる。
容量素子Ｃｂｙｐ３の一方の端子は、バンドセレクト回路４０の第３の入力端子ＳＷｉｎ３に接続されている。容量素子Ｃｂｙｐ３の他方の端子は、スイッチ素子Ｓｗ３Ｂの一方の端子に接続されている。スイッチ素子Ｓｗ３Ｂの他方の端子は、ノードｎｄ９に接続されている。
容量素子Ｃｂｙｐ３は、直列共振作用により、外部インダクタＬｅｘｔ３の影響を軽減できる。
例えば、スイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂが、バイパス回路２０Ｘの入力ノード（入力ノードセット）として機能する。受信すべき高周波信号に応じて、スイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂのうちいずれか１つが有効状態の入力ノードとして機能する。
スイッチ素子Ｓｗ５Ｓの一方の端子は、ノードｎｄ９に接続されている。スイッチ素子Ｓｗ５Ｓの他方の端子は、グランド端子に接続されている。スイッチ素子Ｓｗ５Ｓは、シャントスイッチとして機能する。スイッチ素子Ｓｗ５Ｓは、バイパス回路の非アクティブ時において、オンする。これによって、スイッチ素子Ｓｗ５Ｓは、非アクティブ状態のノードｎｄ９をグランド端子に接続する。
容量素子Ｃｓｐｌｔ１及びスイッチ素子Ｓｗ４Ｂが、ノードｎｄｘ１とノードｎｄ９との間に、直列に接続されている。
スイッチ素子Ｓｗ４Ｂの一方の端子は、ノードｎｄ９に接続されている。スイッチ素子Ｓｗ４Ｂの他方の端子は、容量素子Ｃｓｐｌｔ１の一方の端子に接続されている。容量素子Ｃｓｐｌｔ１の他方の端子は、ノードｎｄｘ１に接続されている。例えば、スイッチ素子Ｓｗ４Ｂの他方の端子は、バイパス回路２０Ｘの第１の出力ノードとして機能する。
容量素子Ｃｓｐｌｔ２及びスイッチ素子Ｓｗ５Ｂが、ノードｎｄｘ２とノードｎｄ９との間に、直列に接続されている。例えば、容量素子Ｃｓｐｌｔ２の容量値は、容量素子Ｃｓｐｌｔ１の容量値と同じである。
スイッチ素子Ｓｗ５Ｂの一方の端子は、ノードｎｄ９に接続されている。スイッチ素子Ｓｗ５Ｂの他方の端子は、容量素子Ｃｓｐｌｔ２の一方の端子に接続されている。容量素子Ｃｓｐｌｔ２の他方の端子は、ノードｎｄｘ２に接続されている。例えば、スイッチ素子Ｓｗ５Ｂの他方の端子は、バイパス回路２０Ｘの第１の出力ノードとして機能する。
本実施形態のＬＮＡのバイパスモード時において、選択された周波数帯域に基づいて、複数のスイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂのうち１つが、オンする。これによって、バイパス回路２０Ｘ内において、オン状態のスイッチ素子を含むバイパス経路が、有効状態になる。形成されたバイパス経路は、バンドセレクト回路４０の入力端子ＲＦｉｎから出力結合回路５０Ａに至る。
バイパスモード時において、高周波信号は、選択された周波数帯域に基づいて、複数のスイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂのうちオン状態のスイッチ素子を介して、出力結合回路５０Ａに送られる。
例えば、スイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂ，Ｓｗ４Ｂ，Ｓｗ５Ｂ，Ｓｗ５Ｓのオン／オフの制御は、ＲＦＩＣ回路、制御回路９９０（又はＲＦＩＣ９４０）によって、実行される。
＜出力結合回路＞
出力結合回路５０Ａは、第６の実施形態と同様に、３つのＴ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２，Ｔ－Ｓｗ３を含む。
本実施形態において、可変抵抗素子Ｒｏｘが、スイッチ素子を介さずに、ノードｎｄ２ａ，ノードｎｄ２ｂ間に接続されている。
可変抵抗素子Ｒｏｘによって、本実施形態のＬＮＡのスプリット出力モード時の特性が、改善される。
尚、可変抵抗素子Ｒｏｘの有効化／無効化のために、スイッチ素子が、可変抵抗素子Ｒｏｘとノードｎｄ２ａとの間に設けられてもよい。
（７ｂ）動作例
図７４乃至図７８を参照して、本実施形態のＬＮＡの動作例について、説明する。
図７４は、本実施形態のＬＮＡの動作例を説明するための図である。
図７４はされるように、本実施形態のＬＮＡは、ＬＮＡ内のスイッチのオン／オフの制御によって、１２の動作モードを実現できる。
＜増幅モード＞
図７４及び図７５を参照して、本実施形態のＬＮＡの増幅モードの動作例について、説明する。
図７５において、ＬＮＡ１内における信号のノードｎｄ２ａ，ｎｄ２ｂまでの伝達経路が模式的に示されている。
ＬＮＡ１Ｆの増幅モード時において、バイパス回路２０Ｘ内のスイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂ，Ｓｗ４Ｂ，Ｓｗ４Ｂは、オフする。シャントスイッチＳｗ５Ｓは、オンする。
これによって、バイパス回路２０Ｘは、増幅回路１０Ｆから電気的に分離される。このように、増幅モード時において、バイパス回路２０Ｘは、無効状態に設定される。この場合において、バイパス回路２０Ｘ内において、バイパス回路２０Ｘの入力ノード（スイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂのうちオン状態のスイッチ素子を含むノード）は、スイッチ素子Ｓｗ４Ｂ，Ｓｗ５Ｂに接続されたノード（例えば、ノードｎｄｘ１，ｎｄｘ２）と非導通状態になる。
バンドセレクト回路４０内において、選択された周波数帯域に応じて、複数のスイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇのうちいずれか１つが、オンする。シャントスイッチＳｗ４Ｓは、オフする。また、バンドセレクト回路４０内の複数のシャントスイッチＳｗ１Ｓ，Ｓｗ２Ｓ，Ｓｗ３Ｓにおいて、選択された周波数帯域の信号が伝達する信号経路に接続されたシャントスイッチは、オフし、非選択の周波数帯域の信号が伝達する信号経路に接続されたシャントスイッチは、オンする。
オン状態のスイッチ素子を介して、複数の入力端子ＲＦｉｎのうちいずれか１つが、増幅回路１０Ｆの入力端子ＬＮＡｉｎに電気的に接続される。
これによって、高周波信号ＲＦｉｎが、増幅回路１０Ｆのコア回路１０１Ｅ１，１０１Ｅ２に供給される。
増幅モード時において、増幅回路１０Ｆ内のスイッチ素子Ｓｗ１Ｌ，Ｓｗ２Ｌの両方が、オンする。
コア回路１０１Ｅ１，１０１Ｅ２のそれぞれは、供給された高周波信号ＲＦｉｎを、増幅する。
増幅された信号ＲＦａｍｐ１は、オン状態のスイッチ素子Ｓｗ１Ｌ及び可変容量素子Ｃｏｕｔ１ｚを介して、ノードｎｄ２ａに伝達される。増幅された信号ＲＦａｍｐ２は、オン状態のスイッチ素子Ｓｗ２Ｌ及び可変容量素子Ｃｏｕｔ２ｚを介して、ノードｎｄ２ｂに伝達される。
尚、図７４に示されるように、増幅モード時において、選択された周波数帯域に応じて、可変誘導素子Ｌｄ１ｚ，Ｌｄ２ｚの誘導値、及び、可変容量素子Ｃｏｕｔ１ｚ，Ｃｏｕｔ２ｚの容量値が、適宜設定される。
このように、本実施形態のＬＮＡ１Ｆにおける増幅モードによる動作が実行される。
＜バイパスモード＞
図７４及び図７６を参照して、本実施形態のＬＮＡ１Ｆのバイパスモードの動作例について、説明する。
図７６において、ＬＮＡ１内における信号のノードｎｄ２ａ，ｎｄ２ｂまでの伝達経路が模式的に示されている。
バイパスモード時において、スイッチ素子Ｓｗ１Ｌ，Ｓｗ２Ｌは、オフする。これによって、コア回路１０１Ｅ１，１０２Ｅ２は、ノードｎｄｘ１，ｎｄｘ２から電気的に分離される。
バンドセレクト回路４０内において、スイッチ素子Ｓｗ１Ｇ，Ｓｗ２Ｇ，Ｓｗ３Ｇは、オフする。
選択された周波数帯域に応じて、複数のシャントスイッチＳｗ１Ｓ，Ｓｗ２Ｓ，Ｓｗ３Ｓのオン及びオフが、制御される。シャントスイッチＳｗ４Ｓは、オンする。
バイパスモード時において、選択された周波数帯域に応じて、複数のスイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂのうち１つが、オンする。これによって、入力端子ＳＷｉｎが、オン状態のスイッチ素子（及び容量素子Ｃｂｙｐ）を介して、ノードｎｄ９に電気的に接続される。
スイッチ素子Ｓｗ４Ｂ，Ｓｗ５Ｂは、オンする。これによって、ノードｎｄ９は、オン状態のスイッチ素子Ｓｗ４Ｂ，Ｓｗ５Ｂ及び容量素子Ｃｓｐｌｔ１，Ｃｓｐｌｔ２を介して、ノードｎｄ１ｘ，ｎｄ２ｘにそれぞれ接続される。
バイパス回路２０Ｘ内において、高周波信号ＲＦｉｎは、オン状態のスイッチ素子（及び容量素子Ｃｂｙｐ）を介して、ノードｎｄ９に到達する。
ノードｎｄ９に到達した高周波信号ＲＦｉｎは、オン状態のスイッチ素子Ｓｗ４Ｂ，Ｓｗ４Ｂ及び容量素子Ｃｓｐｌｔ１，Ｃｓｐｌｔ２，Ｃｏｕｔ１ｚ，Ｃｏｕｔ２ｚを経由して、ノードｎｄ２ａ，ｎｄ２ｂに到達する。
例えば、後述のスプリット出力モードにおいて、ノードｎｄ９に到達した高周波信号ＲＦｉｎは、スイッチ素子Ｓｗ４Ｂ側（ノードｎｄｘ１，ｎｄ２ａ側）とスイッチ素子Ｓｗ５Ｂ側（ノードｎｄｘ２，ｎｄ２ｂ側）とに分岐する。
この場合において、図７４に示されるように、容量素子（直列キャパシタ）Ｃｓｐｌｔ１，Ｃｓｐｌｔ２、可変誘導素子（並列インダクタ）Ｌｄ１ｚ，Ｌｄ２ｚ及び可変容量素子（直列キャパシタ）Ｃｏｕｔ１ｚ，Ｃｏｕｔ２ｚ、及び出力結合回路５０Ａ内の可変抵抗素子Ｒｏｘは、スプリッタとして機能するように、容量素子Ｃｓｐｌｔ１，Ｃｓｐｌｔ２，Ｃｏｕｔ１ｚ，Ｃｏｕｔ２ｚの容量値及び可変誘導素子Ｌｄ１ｚ，Ｌｄ２ｚの誘導値、及び可変抵抗素子Ｒｏｘの抵抗値が、それぞれ設定される。
このように、本実施形態のＬＮＡ１Ｆにおけるバイパスモード時において、バイパス回路２０Ｘは、有効状態に設定される。この場合において、バイパス回路２０Ｘ内において、バイパス回路２０Ｘの入力ノード（スイッチ素子Ｓｗ１Ｂ，Ｓｗ２Ｂ，Ｓｗ３Ｂのうちオン状態のスイッチ素子を含むノード）は、オン状態のスイッチ素子４Ｂ，５Ｂを介して、ノードｎｄｘ１，ｎｄｘ２と導通状態になる。高周波信号ＲＦｉｎは、導通状態のノードを介して、バイパス回路２０Ｘから出力結合回路５０Ａへ送られる。
以上のように、本実施形態のＬＮＡ１Ｆにおけるバイパスモードによる動作が実行される。
＜単一出力モード＞
図７４及び図７７を参照して、本実施形態のＬＮＡ１Ｆの単一出力モードの動作例について、説明する。
図７７において、ＬＮＡ１内における信号のノードｎｄ２ａ，ｎｄ２ｂから出力端子側への伝達経路が模式的に示されている。
図７７に示されるように、本実施形態のＬＮＡ１Ｆの単一出力モードにおいて、第６の実施形態と同様に、出力結合回路５０Ａにおいて、Ｔ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２のうち一方が、選択された出力端子（ここでは、出力端子ＯＵＴ１）に応じて、オンする。これによって、本実施形態のＬＮＡ１Ｆは、２つの出力端子ＯＵＴ１，ＯＵＴ２のうち選択された一方を用いた信号の出力が可能な状態に、設定される。
上述のように、増幅モード又はバイパスモードによって、高周波信号ＲＦ１，ＲＦ２が、ノードｎｄ２ａ，ｎｄ２ｂにそれぞれ伝達される。
Ｔ型スイッチＴ－Ｓｗ３は、オンする。本実施形態において、可変抵抗素子Ｒｏｘは、２つのノードｎｄ２ａ，ｎｄ２ｂ間で有効状態である。これによって、ノードｎｄ２ａの信号ＲＦ１が、ノードｎｄ２ｂの信号ＲＦ２と合成される。
この信号が、ＬＮＡの出力信号ＲＦｏｕｔとして、オン状態のＴ型スイッチを介して、２つの出力端子ＯＵＴ１，ＯＵＴ２のうち選択された１つの出力端子から後段の回路へ、送られる。
このように、本実施形態のＬＮＡ１Ｆにおける単一出力モードによる動作が実行される。
＜スプリット出力モード＞
図７４及び図７８を参照して、本実施形態のＬＮＡのスプリット出力モードの動作例について、説明する。
図７８において、ＬＮＡ１内における信号のノードｎｄ２ａ，ｎｄ２ｂから出力端子側への伝達経路が模式的に示されている。
図７８に示されるように、本実施形態のＬＮＡのスプリット出力モードにおいて、第６の実施形態と同様に、出力合成回路５０Ａにおいて、Ｔ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２の両方は、オンする。これによって、本実施形態のＬＮＡ１Ｆは、２つの出力端子ＯＵＴ１，ＯＵＴ２を用いた信号の出力が可能な状態に設定される。
スプリット出力モードにおいて、Ｔ型スイッチＴ－Ｓｗ３は、オフする。
信号ＲＦ１，ＲＦ２が、ＬＮＡ１Ｆの増幅モード及びバイパスモードに応じて、ノードｎｄ２ａ，ｎｄ２ｂにそれぞれ到達する。
上述のように、本実施形態のＬＮＡ１Ｆがバイパスモードによって動作する場合、ノードｎｄ９に到達した高周波信号ＲＦｉｎは、スイッチ素子Ｓｗ４Ｂ側とスイッチ素子Ｓｗ５Ｂ側とに分岐する。
この場合において、図７４に示されるように、容量素子（直列キャパシタ）Ｃｓｐｌｔ１，Ｃｓｐｌｔ２、可変誘導素子（並列インダクタ）Ｌｄ１ｚ，Ｌｄ２ｚ及び可変容量素子（直列キャパシタ）Ｃｏｕｔ１ｚ，Ｃｏｕｔ２ｚ、及び出力結合回路５０Ａ内の可変抵抗素子Ｒｏｘが、スプリッタとして機能するように、容量素子Ｃｓｐｌｔ１，Ｃｓｐｌｔ２，Ｃｏｕｔ１ｚ，Ｃｏｕｔ２ｚの容量値及び可変誘導素子Ｌｄ１ｚ，Ｌｄ２ｚの誘導値、及び可変抵抗素子Ｒｏｘの抵抗値が、それぞれ設定される。
ノードｎｄ２ａ，ｎｄ２ｂに到達した信号は、オン状態のＴ型スイッチＴ－Ｓｗ１，Ｔ－Ｓｗ２をそれぞれ介して、ＬＮＡの高周波信号ＲＦｏｕｔとして、２つの出力端子ＯＵＴ１，ＯＵＴ２のそれぞれから後段の回路へ、送られる。
このように、本実施形態のＬＮＡ１Ｆにおけるスプリット出力モードによる動作が実行される。
（７ｃ）特性
図７９乃至図９１を参照して、本実施形態のＬＮＡの特性について説明する。
図７９乃至図９０は、本実施形態のＬＮＡの構成例のシミュレーション結果を示している。
図７９乃至図９０の（ａ）、は、本実施形態のＬＮＡ１Ｆにおける、周波数とＳパラメータとの関係を示すグラフである。図７９乃至図９０の（ａ）において、Ｓパラメータのうち、Ｓ１１（＝Ｓ（１，１））、Ｓ２２（＝Ｓ（２，２））、Ｓ２１（＝Ｓ（２，１））、Ｓ２３（＝Ｓ（２，３））に関する周波数特性が示されている。Ｓパラメータにおける、ポート１は、複数の入力端子ＳＷｉｎのうちアクティブな端子に対応し、ポート２はＬＮＡ１Ｆの出力端子ＯＵＴ１に対応し、ポート３はＬＮＡ１Ｆの出力端子ＯＵＴ２に対応する。
図７９乃至図９０の（ａ）において、グラフの横軸は、周波数（単位：ＧＨｚ）に対応し、グラフの縦軸は、利得／損失（単位：ｄＢ）に対応する。
図７９乃至図９０の（ｂ）は、本実施形態のＬＮＡ１Ｆにおける、周波数とノイズ指数との関係を示すグラフである。
図７９乃至図９０の（ｂ）において、グラフの横軸は、周波数（単位：ＧＨｚ）に対応し、グラフの縦軸は、ノイズ指数（単位：ｄＢ）に対応する。
尚、本実施形態において、第１の周波数帯域は、８５９ＭＨｚから９６０ＭＨｚまでの周波数帯域に対応し、第２の周波数帯域は、７１７ＭＨｚから８２１ＭＨｚまでの周波数帯域に対応し、第３の周波数帯域は、６１７ＭＨｚから６５２ＭＨｚまでの周波数帯域に対応する。
このシミュレーションにおいて、本実施形態のＬＮＡに供給される電圧ＶＤＤＬＮＡは、１．２Ｖに設定されている。
図７９は、第１の周波数帯域における本実施形態のＬＮＡの増幅モード及び単一出力モードにおける、小信号特性を示している。
図７９の（ａ）に示されるように、“ｍ６（８５９ＭＨｚ）”から“ｍ７（９６０ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２２．７６１ｄＢである。反射損Ｓ１１は、－９．２７３ｄＢ以下である。反射損Ｓ２２は、－１２．３０１ｄＢ以下である。パラメータＳ２３は、－６４．７６８ｄＢ以下である。
図７９の（ｂ）に示されるように、“ｍ１５（８５９ＭＨｚ）”から“ｍ１６（９６０ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．８９８ｄＢから０．９２３ｄＢの範囲で変化する。
図８０は、第１の周波数帯域における本実施形態のＬＮＡの増幅モード及びスプリット出力モードにおける、小信号特性を示している。
図８０の（ａ）に示されるように、“ｍ６（８５９ＭＨｚ）”から“ｍ７（９６０ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２０．９３４ｄＢである。反射損Ｓ１１は、－１１．２１５ｄＢ以下である。反射損Ｓ２２は、－１９．０２８ｄＢ以下である。パラメータＳ２３は、－２７．８９５ｄＢ以下である。
図８０の（ｂ）に示されるように、“ｍ１５（８５９ＭＨｚ）”から“ｍ１６（９６０ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．９８４ｄＢから１．０３１ｄＢの範囲で変化する。
図８１は、第１の周波数帯域における本実施形態のＬＮＡのバイパスモード及び単一出力モードにおける、小信号特性を示している。
図８１の（ａ）に示されるように、“ｍ６（８５９ＭＨｚ）”から“ｍ７（９６０ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、－２．１６３ｄＢである。反射損Ｓ１１は、－１２．７７３ｄＢ以下である。反射損Ｓ２２は、－１７．０１６ｄＢ以下である。パラメータＳ２３は－６４．６８２ｄＢ以下である。
図８１の（ｂ）に示されるように、“ｍ１５（８５９ＭＨｚ）”から“ｍ１６（９６０ＭＨｚ）”の周波数帯域において、ノイズ指数は、２．２９１ｄＢから１．９９９ｄＢの範囲で変化する。
図８２は、第１の周波数帯域における本実施形態のＬＮＡのバイパスモード及びスプリット出力モードにおける、小信号特性を示している。
図８２の（ａ）に示されるように、“ｍ６（８５９ＭＨｚ）”から“ｍ７（９６０ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、－５．８９２ｄＢである。反射損Ｓ１１は、－１１．２１４ｄＢ以下である。反射損Ｓ２２は、－１８．７８７ｄＢ以下である。パラメータＳ２３は、－２８．６９０ｄＢ以下である。
図８２の（ｂ）に示されるように、“ｍ１５（８５９ＭＨｚ）”から“ｍ１６（９６０ＭＨｚ）”の周波数帯域において、ノイズ指数は、６．１８２ｄＢから５．６９３ｄＢの範囲で変化する。
図８３は、第２の周波数帯域における本実施形態のＬＮＡの増幅モード及び単一出力モードにおける、小信号特性を示している。
図８３の（ａ）に示されるように、“ｍ４（７１７ＭＨｚ）”から“ｍ５（８２１ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２２．７３７ｄＢである。反射損Ｓ１１は、－６．１４３ｄＢ以下である。反射損Ｓ２２は、－１２．０８８ｄＢ以下である。パラメータＳ２３は、－６７．８９５ｄＢ以下である。
図８３の（ｂ）に示されるように、“ｍ１３（７１７ＭＨｚ）”から“ｍ１４（８２１ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．７４８ｄＢから０．７３５ｄＢの範囲で変化する。
図８４は、第２の周波数帯域における本実施形態のＬＮＡの増幅モード及びスプリット出力モードにおける、小信号特性を示している。
図８４の（ａ）に示されるように、“ｍ４（７１７ＭＨｚ）”から“ｍ５（８２１ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２０．７３９ｄＢである。反射損Ｓ１１は、－９．１５ｄＢ以下である。反射損Ｓ２２は、－１４．７８８ｄＢ以下である。パラメータＳ２３は、－２９．６６９ｄＢ以下である。
図８４の（ｂ）に示されるように、“ｍ１３（７１７ＭＨｚ）”から“ｍ１４（８２１ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．８３９ｄＢから０．８５４ｄＢの範囲で変化する。
図８５は、第２の周波数帯域における本実施形態のＬＮＡのバイパスモード及び単一出力モードにおける、小信号特性を示している。
図８５の（ａ）に示されるように、“ｍ４（７１７ＭＨｚ）”から“ｍ５（８２１ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、－２．７２３ｄＢである。反射損Ｓ１１は、－１２．３５８ｄＢ以下である。反射損Ｓ２２は、－１８．４２５ｄＢ以下である。パラメータＳ２３は、－６９．１９１ｄＢ以下である。
図８５の（ｂ）に示されるように、“ｍ１３（７１７ＭＨｚ）”から“ｍ１４（８２１ＭＨｚ）”の周波数帯域において、ノイズ指数は、３．１１４ｄＢから２．４５８ｄＢの範囲で変化する。
図８６は、第２の周波数帯域における本実施形態のＬＮＡのバイパスモード及びスプリット出力モードにおける、小信号特性を示している。
図８６の（ａ）に示されるように、“ｍ４（７１７ＭＨｚ）”から“ｍ５（８２１ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、－６．１５ｄＢである。反射損Ｓ１１は、－１０．１１５ｄＢ以下である。反射損Ｓ２２は、－２０．５５ｄＢ以下である。パラメータＳ２３は、－２８．４５８ｄＢ以下である。
図８６の（ｂ）に示されるように、“ｍ１３（７１７ＭＨｚ）”から“ｍ１４（８２１ＭＨｚ）”の周波数帯域において、ノイズ指数は、６．６８３ｄＢから５．８４０ｄＢの範囲で変化する。
図８７は、第３の周波数帯域における本実施形態のＬＮＡの増幅モード及び単一出力モードにおける、小信号特性を示している。
図８７の（ａ）に示されるように、“ｍ２（６１７ＭＨｚ）”から“ｍ３（６５２ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２３．６４３ｄＢである。反射損Ｓ１１は、－６．５８７ｄＢ以下である。反射損Ｓ２２は、－１８．０９３ｄＢ以下である。パラメータＳ２３は、－７２．２０８ｄＢ以下である。
図８７の（ｂ）に示されるように、“ｍ１１（６１７ＭＨｚ）”から“ｍ１２（６５２ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．７５７ｄＢから０．７４３ｄＢの範囲で変化する。
図８８は、第３の周波数帯域における本実施形態のＬＮＡの増幅モード及びスプリット出力モードにおける、小信号特性を示している。
図８８の（ａ）に示されるように、“ｍ２（６１７ＭＨｚ）”から“ｍ３（６５２ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、２１．９１７ｄＢである。反射損Ｓ１１は、－９．２８３ｄＢ以下である。反射損Ｓ２２は、－２２．６７８ｄＢ以下である。パラメータＳ２３は、－３３．４１８ｄＢ以下である。
図８８の（ｂ）に示されるように、“ｍ１１（６１７ＭＨｚ）”から“ｍ１２（６５２ＭＨｚ）”の周波数帯域において、ノイズ指数は、０．８３ｄＢ程度である。
図８９は、第３の周波数帯域における本実施形態のＬＮＡのバイパスモード及び単一出力モードにおける、小信号特性を示している。
図８９の（ａ）に示されるように、“ｍ２（６１７ＭＨｚ）”から“ｍ３（６５２ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、－２．７８４ｄＢである。反射損Ｓ１１は、－１３．２４４ｄＢ以下である。反射損Ｓ２２は、－２１．０６７ｄＢ以下である。パラメータＳ２３は、－７２．２５４ｄＢ以下である。
図８９の（ｂ）に示されるように、“ｍ１１（６１７ＭＨｚ）”から“ｍ１２（６５２ＭＨｚ）”の周波数帯域において、ノイズ指数は、２．９８ｄＢから２．６８ｄＢの範囲で変化する。
図９０は、第３の周波数帯域における本実施形態のＬＮＡのバイパスモード及びスプリット出力モードにおける、小信号特性を示している。
図９０の（ａ）に示されるように、“ｍ２（６１７ＭＨｚ）”から“ｍ３（６５２ＭＨｚ）”の周波数帯域において、帯域中心利得Ｓ２１は、－６．６５２ｄＢである。反射損Ｓ１１は、－９．４９８ｄＢ以下である。反射損Ｓ２２は、－２６．１０９ｄＢ以下である。パラメータＳ２３は、－３２．９８ｄＢ以下である。
図９０の（ｂ）に示されるように、“ｍ１１（６１７ＭＨｚ）”から“ｍ１２（６５２ＭＨｚ）”の周波数帯域において、ノイズ指数は、６．９５９ｄＢから６．５５０ｄＢの範囲で変化する。
図７９乃至図９０に示されるように、各Ｓパラメータ及びノイズ指数は、供給された高周波信号の周波数及びＬＮＡの動作モードに応じて、推移する。
図９１は、本実施形態のＬＮＡの小信号特性のシミュレーション結果の一覧を示している。
図９１において、“Ｓ２１”のＳパラメータについて、帯域の中心値が示されている。ノイズ指数ＮＦ、“Ｓ１１”、“Ｓ２２”、“Ｓ２３”のＳパラメータについて、帯域内の最悪値が示されている。
本実施形態において、ＬＮＡがスプリット出力モードで動作する場合において、“Ｓ２３”のパラメータは、最悪値となる場合がある。例えば、本実施形態における“Ｓ２３”のパラメータの最悪値は、－２７．９ｄＢである。
本実施形態のＬＮＡは、“Ｓ２３”のパラメータが最悪値であっても、一般的に要求される“Ｓ２３”のパラメータ値（例えば、－２５ｄＢ）に対して、十分なマージンを確保できる。
以上のように、第７の実施形態のＬＮＡは、各種の動作モードを実現しつつ、特性を向上できる。
（８） その他
上述の実施形態において、本実施形態のＬＮＡ（半導体回路）は、無線通信システムに適用されている。
但し、本実施形態のＬＮＡは、無線通信システム以外のデバイスに適用されてもよい。
上述の複数の実施形態のＬＮＡの構成は、適宜組み合わされてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ：ＬＮＡ、１０，１０Ａ，１０Ｂ，１０Ｄ，１０Ｅ，１０Ｆ：増幅回路、３０，３０Ｂ：スプリッタ回路、２０，２０Ｘ，２１，２２：バイパス回路、４０：バンドセレクト回路、５０，５０Ａ：出力結合回路。

Claims (9)

  1. カスコード接続された第１のトランジスタ及び第２のトランジスタを含み、前記第１のトランジスタのゲートに入力端子を介して供給された高周波信号を増幅する増幅回路と、
    前記増幅回路に接続された第１のノードと、第１の出力端子及び第２の出力端子とを含み、前記第１及び第２の出力端子のうちいずれか一方の出力端子を用いた第１の出力モード又は前記第１及び第２の出力端子を用いた第２の出力モードを用いて、出力動作を実行する出力回路と、
    前記入力端子と前記第１のノードとの間に接続されたバイパス回路と、
    を具備し、
    前記出力回路は、
    第２のノードと前記第１の出力端子との間に接続された第１のスイッチ回路と、
    第３のノードと前記第２の出力端子との間に接続された第２のスイッチ回路と、
    前記第２のノードと前記第３のノードとの間に接続された第３のスイッチ回路と、
    前記第２のノードに接続された複数の第１の受動素子と、
    前記第３のノードに接続された複数の第２の受動素子と、
    前記第２のノードと前記第３のノードとの間に接続された少なくとも１つの第３の受動素子と、
    を含み、
    前記第１の出力モード時、
    前記第１及び第２のスイッチ回路のうちいずれか一方と、前記第３のスイッチ回路が導通状態となり、
    前記第２の出力モード時、
    前記第１及び第２のスイッチ回路の両方が導通状態となり、前記第３のスイッチ回路が非導通状態となる
    半導体回路。
  2. 前記複数の第１の受動素子は、
    前記第１のノードと基準電圧端子との間に接続された第１の可変容量素子と、
    前記第１のノードと前記第２のノードとの間に接続された第１の誘導素子と、
    前記第２のノードと基準電圧端子との間に接続された第２の可変容量素子と、
    を含み、
    前記複数の第２の受動素子は、
    前記第１のノードと前記第３のノードとの間に接続された第２の誘導素子と、
    前記第３のノードと基準電圧端子との間に接続された第３の可変容量素子と、
    を含み、
    前記第３の受動素子は、
    前記第２のノードと前記第３のノードとの間に接続された抵抗素子
    を含む、
    請求項１に記載の半導体回路。
  3. 前記複数の第１の受動素子は、
    前記第１のノードと第４のノードとの間に接続された第１の可変容量素子と、
    前記第４のノードと前記第２のノードとの間に接続された第２の可変容量素子と、
    前記第４のノードと基準電圧端子との間に接続された第１の誘導素子と、
    を含み、
    前記複数の第２の受動素子は、
    前記第１のノードと第５のノードとの間に接続された第３の可変容量素子と、
    前記第５のノードと前記第３のノードとの間に接続された第４の可変容量素子と、
    前記第５のノードと基準電圧端子との間に接続された第２の誘導素子と、
    を含み、
    前記第３の受動素子は、
    前記第２のノードと前記第３のノードとの間の抵抗素子
    を含み、
    前記第１の出力モード時、
    前記第１及び第２の誘導素子のうちいずれか一方が、前記基準電圧端子から電気的に分離される、
    請求項１に記載の半導体回路。
  4. カスコード接続された第１のトランジスタ及び第２のトランジスタを含み、前記第１のトランジスタのゲートに入力端子を介して供給された高周波信号を増幅する増幅回路と、
    前記増幅回路に接続された第１のノードと、第１の出力端子及び第２の出力端子とを含み、前記第１及び第２の出力端子のうちいずれか一方の出力端子を用いた第１の出力モード又は前記第１及び第２の出力端子を用いた第２の出力モードを用いて、出力動作を実行する出力回路と、
    前記入力端子と前記第１のノードとの間に接続されたバイパス回路と、
    前記バイパス回路と前記第１のノードとの間に接続されたインピーダンス変換回路と、
    を具備し、
    前記増幅回路は、前記第２のトランジスタのドレインと前記第１のノードとの間に接続された出力整合回路を、含み、
    前記出力回路は、
    前記第１のノードと第２のノードとの間に接続された第１のスイッチ素子と、
    前記第２のノードと前記第１の出力端子との間に接続された複数の第１の受動素子と、
    前記第１のノードと第３のノードとの間に接続された第２のスイッチ素子と、
    前記第３のノードと前記第２の出力端子との間に接続された複数の第２の受動素子と、
    前記第１の出力端子と第４のノードとの間に接続された第３のスイッチ素子と、
    前記第４のノードと前記第２の出力端子との間に接続された少なくとも１つの第３の受動素子と、
    を含み、
    前記第１の出力モード時、
    前記第１及び第２のスイッチ素子のどちらか一方が導通状態となり、前記第３のスイッチ素子は非導通状態となり、
    前記第２の出力モード時、
    前記第１乃至第３のスイッチ素子が導通状態となり、
    前記第２の出力モード時、且つ、前記高周波信号が、前記バイパス回路を介して、前記出力回路へ供給される場合、
    前記インピーダンス変換回路の出力インピーダンスの絶対値は、前記インピーダンス変換回路の入力インピーダンスの絶対値よりも小さく、
    前記高周波信号が、前記増幅回路を介して、前記出力回路へ供給される場合、
    前記出力整合回路の出力インピーダンスの絶対値は、前記インピーダンス変換回路の入力インピーダンスの絶対値よりも小さい、
    半導体回路。
  5. 複数の周波数帯域のうち１つの周波数帯域の高周波信号を選択する選択回路に接続された第１の入力端子と、
    第１の誘導素子を介して前記第１の入力端子に接続された第２の入力端子と、
    カスコード接続された第１のトランジスタ及び第２のトランジスタを含み、前記第１の入力端子及び前記第２の入力端子を介して前記第１のトランジスタのゲートに供給された前記高周波信号を増幅する増幅回路と、
    前記第２の入力端子と前記第１のトランジスタの前記ゲートとの間に接続された直流遮断容量素子と、
    前記増幅回路に接続された第１のノードと、第１の出力端子及び第２の出力端子とを含み、前記第１及び第２の出力端子のうちいずれか一方の出力端子を用いた第１の出力モード又は前記第１及び第２の出力端子を用いた第２の出力モードを用いて、出力動作を実行する出力回路と、
    前記第１の入力端子と前記第１のノードとの間に接続された第１のバイパス回路と、
    前記第２の入力端子と前記第２のトランジスタのドレインとの間に接続された第２のバイパス回路と、
    を具備し、
    前記増幅回路は、前記第２のトランジスタの前記ドレインと前記第１のノードとの間に接続された出力整合回路を、含み、
    前記出力回路は、
    前記第１のノードと第２のノードとの間に接続された第１のスイッチ素子と、
    前記第２のノードと前記第１の出力端子との間に接続された複数の第１の受動素子と、
    前記第１のノードと第３のノードとの間に接続された第２のスイッチ素子と、
    前記第３のノードと前記第２の出力端子との間に接続された複数の第２の受動素子と、
    前記第１の出力端子と第４のノードとの間に接続された第３のスイッチ素子と、
    前記第４のノードと前記第２の出力端子との間に接続された少なくとも１つの第３の受動素子と、
    を含み、
    前記第１のバイパス回路の出力端子は、前記第１のノードに接続され、
    前記第２のバイパス回路の出力端子は、前記第２のトランジスタの前記ドレインと前記出力整合回路との間の第５のノードに接続され、
    前記第１の出力モード時、前記第１及び第２のスイッチ素子のうちいずれか一方が導通状態となり、前記第３のスイッチ素子は非導通状態となり、
    前記第２の出力モード時、前記第１乃至第３のスイッチ素子が導通状態となり、
    前記高周波信号が、前記第１のバイパス回路を介して、前記第１のノードに供給される場合、前記出力回路は前記第１の出力モードであり、且つ、前記第２の入力端子は、第４のスイッチ素子を介して、基準電圧端子に接続され、
    前記高周波信号が、前記第２のバイパス回路を介して、前記第５のノードに供給される場合、前記出力回路は前記第２の出力モードであり、
    前記高周波信号が、前記増幅回路を介して、前記出力回路へ供給される場合、前記出力整合回路の出力インピーダンスの絶対値は５０Ωよりも小さい、
    半導体回路。
  6. 前記複数の第１の受動素子は、
    前記第２のノードと第６のノードとの間の第１の可変容量素子と、
    前記第６のノードと前記第１の出力端子との間の第２の可変容量素子と、
    前記第６のノードと基準電圧端子との間の第２の誘導素子と、
    を含み、
    前記複数の第２の受動素子は、
    前記第３のノードと第７のノードとの間の第３の可変容量素子と、
    前記第７のノードと前記第２の出力端子との間の第４の可変容量素子と、
    前記第７のノードと基準電圧端子との間の第３の誘導素子と、
    を含み、
    前記第３の受動素子は、
    前記第２の出力端子と前記第４のノードとの間の抵抗素子
    を含む、
    請求項４又は５に記載の半導体回路。
  7. 高周波信号が供給される入力端子と、
    前記入力端子に接続された入力整合回路と、
    カスコード接続された第１のトランジスタ及び第２のトランジスタを含む第１の回路と、
    カスコード接続された第３のトランジスタ及び第４のトランジスタを含む第２の回路と、
    前記第１の回路に接続された第１の出力整合回路と、
    前記第２の回路に接続された第２の出力整合回路と、
    前記第１の回路及び前記第２の回路に接続された１つ以上の第１の受動素子と、
    前記第１の回路及び前記第２の回路に接続された１つ以上の第２の受動素子と、
    前記第１の出力整合回路と前記第２の出力整合回路との間に接続された１つ以上の第３の受動素子と、
    第１の出力端子と前記第１の出力整合回路との間に接続された第１のスイッチ回路と、
    第２の出力端子と前記第２の出力整合回路との間に接続された第２のスイッチ回路と、
    前記第１の出力整合回路と前記第２の出力整合回路との間に接続された第３のスイッチ回路と、
    を具備し、
    前記第１のトランジスタのソース及び前記第３のトランジスタのソースは、誘導素子に接続され、
    前記第１のトランジスタのゲート及び前記第３のトランジスタのゲートは、前記入力端子からの高周波信号が供給される第１のノードに接続され、
    前記第１のノードは前記入力端子に前記入力整合回路を介して接続され、
    前記第２のトランジスタのソースは、第２のノードを介して、前記第１のトランジスタのドレインに接続され、
    前記第４のトランジスタのソースは、第３のノードを介して、前記第３のトランジスタのドレインに接続され、
    前記第２のトランジスタのドレインは、第４のノードに接続され、
    前記第４のトランジスタのドレインは、第５のノードに接続され、
    前記第２のトランジスタのゲート及び前記第４のトランジスタのゲートは、電圧端子に接続され、
    前記第２のノードは、少なくとも１つの前記第１の受動素子を介して、前記第３のノードに接続され、
    前記第４のノードは、少なくとも１つの前記第２の受動素子を介して、前記第５のノードに接続され、
    前記第１の出力整合回路は、前記第４のノードと第６のノードとの間に接続され、
    前記第２の出力整合回路は、前記第５のノードと第７のノードとの間に接続され、
    前記第６のノードは、少なくとも１つの前記第３の受動素子を介して、前記第７のノードに接続され、
    前記第６のノードと前記第1の出力端子との間に前記第１のスイッチ回路が接続され、
    前記第７のノードと前記第２の出力端子との間に前記第２のスイッチ回路が接続され、
    前記第６のノードと前記第７のノードとの間に前記第３のスイッチ回路が接続され、
    前記第１及び第２の回路は、前記第１及び第３のトランジスタのゲートに前記入力端子を介して供給された高周波信号を増幅し、
    前記第１及び第２の出力端子のうちいずれか一方の出力端子を用いた第１の出力モードと、前記第１及び第２の出力端子を用いた第２の出力モードと、を実行し、
    前記第1の出力モード時、
    前記第１及び第２のスイッチ回路のうちいずれか一方と、前記第３のスイッチ回路とが、導通状態となり、
    前記第２の出力モード時、
    前記第１及び第２のスイッチ回路の両方が導通状態となり、前記第３のスイッチ回路が非導通状態となる、
    半導体回路。
  8. 前記入力端子に接続された入力ノードと、前記第１の出力整合回路に接続された第８のノードと、前記第２の出力整合回路に接続された第９のノードとを含むバイパス回路と、
    前記第４のノードと前記第８のノードとの間に接続された第１の容量素子と、
    前記第５のノードと前記第９のノードとの間に接続された第２の容量素子と、
    をさらに具備し、
    前記バイパス回路が、前記高周波信号の伝達経路として用いられる時、
    前記入力ノードと、前記第８のノード及び前記第９のノードとの接続が、導通状態となり、
    前記バイパス回路が、前記高周波信号の前記伝達経路として用いられない時、
    前記入力ノードと、前記第８のノード及び前記第９のノードとの接続が、非導通状態となる、
    請求項７に記載の半導体回路。
  9. 複数の周波数帯の高周波信号を選択して入力する機能を有し、
    前記第１乃至第３の受動素子のインピーダンスは、選択された前記高周波信号の周波数帯によって変換される、
    請求項７又は８に記載の半導体回路。
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