JP5267407B2 - 増幅回路及び通信装置 - Google Patents
増幅回路及び通信装置 Download PDFInfo
- Publication number
- JP5267407B2 JP5267407B2 JP2009230807A JP2009230807A JP5267407B2 JP 5267407 B2 JP5267407 B2 JP 5267407B2 JP 2009230807 A JP2009230807 A JP 2009230807A JP 2009230807 A JP2009230807 A JP 2009230807A JP 5267407 B2 JP5267407 B2 JP 5267407B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- amplifier circuit
- gate
- inductor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004891 communication Methods 0.000 title claims description 20
- 230000005540 biological transmission Effects 0.000 claims description 30
- 230000005669 field effect Effects 0.000 description 38
- 238000010586 diagram Methods 0.000 description 17
- 239000003990 capacitor Substances 0.000 description 14
- 230000003321 amplification Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
- H03F3/1935—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices with junction-FET devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/42—Modifications of amplifiers to extend the bandwidth
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
- H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/36—Indexing scheme relating to amplifiers the amplifier comprising means for increasing the bandwidth
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/405—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising more than three power stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/534—Transformer coupled at the input of an amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/537—A transformer being used as coupling element between two amplifying stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/541—Transformer coupled at the output of an amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/72—Indexing scheme relating to amplifiers the amplifier stage being a common gate configuration MOSFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45306—Indexing scheme relating to differential amplifiers the common gate stage implemented as dif amp eventually for cascode dif amp
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45394—Indexing scheme relating to differential amplifiers the AAC of the dif amp comprising FETs whose sources are not coupled, i.e. the AAC being a pseudo-differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45652—Indexing scheme relating to differential amplifiers the LC comprising one or more further dif amp stages, either identical to the dif amp or not, in cascade
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Transceivers (AREA)
Description
本発明は、増幅回路及び通信装置に関する。
高周波アプリケーションには、信号を増幅させる増幅回路が必要不可欠である。増幅回路の増幅度（利得）を増加させるために、単位増幅回路を縦続接続（カスケード接続）する手法が用いられる。通常、ソース接地トランジスタを縦続接続したり、ソース接地トランジスタとゲート接地トランジスタを縦続接続する方法が用いられる。この場合、各トランジスタを整合（マッチング）する必要があり、広帯域にわたり高い増幅度を得ることが難しい。具体的に述べると、ソース接地増幅回路の入力は容量性となっており、入力インピーダンス（通常は５０Ω）に整合させるために直列にインダクタを用いることが多い。この整合回路の中心周波数付近ではよく整合しているため利得が大きいが、中心周波数から離れた周波数では不整合により利得が低下してしまう。このようにソース接地トランジスタを入力段に用いた増幅回路は広い周波数にわたり増幅度を得ることが困難である。
ゲート接地トランジスタを２段接続した回路の入出力間に、抵抗及び容量からなる帰還回路を配置した回路が知られている。帰還回路を入れることにより、広帯域にわたり入力及び出力インピーダンスを下げるものである。この回路は、利得を高めるという点では目的を果たせない。次に、理由を述べる。この回路では、１／ｇｍで表されるゲート接地増幅回路の入力インピーダンスは帰還回路のインピーダンスよりも高くしなければならない。具体的には、ゲート幅の小さなトランジスタを用いてｇｍを小さくする必要がある。結局、ｇｍが小さくなるため電圧利得が小さくなってしまう。
本発明の目的は、広帯域にわたり入力及び出力インピーダンスを整合値（例えば５０Ω）に保ったまま高い利得を得ることができる増幅回路及び通信装置を提供することである。
増幅回路は、ソースが入力ポートに接続され、ゲートが接地される第１のトランジスタと、ゲートが接地される第２のトランジスタと、前記第１のトランジスタのドレイン及び前記第２のトランジスタのソース間に設けられる第１のインダクタと、前記第２のトランジスタのドレイン及び出力ポート間に設けられる第２のインダクタとを有し、前記第１及び第２のトランジスタのゲート及びドレイン間容量をＣｇｄ、前記入力ポートに入力される信号の角周波数をωとすると、前記第１及び第２のインダクタの値は、１／（ω 2 ×Ｃｇｄ）よりも小さいことを特徴とする。
広帯域にわたり入力及び出力インピーダンスを整合値（例えば５０Ω）に保つことができ、高い利得を得ることができる。特に、高周波において利得を増加させることができる。
（参考技術）
図１は、ゲート接地増幅回路の構成例を示す回路図である。ｎチャネル電界効果トランジスタ１０１は、ソースが電流源１０２を介して基準電位ノードに接続され、ゲートがゲートバイアス電圧ノードＶｇに接続され、ドレインが負荷抵抗ＲＬを介してドレインバイアス電圧ノードＶｄに接続される。容量１０３は、トランジスタ１０１のゲート及び基準電位ノード間に接続される。入力ポートＰ１は、トランジスタ１０１のソースに接続される。出力ポートＰ２は、トランジスタ１０１のドレインに接続される。ゲート接地増幅回路は、入力ポートＰ１に入力される信号を増幅し、出力ポートＰ２から出力する。
図１は、ゲート接地増幅回路の構成例を示す回路図である。ｎチャネル電界効果トランジスタ１０１は、ソースが電流源１０２を介して基準電位ノードに接続され、ゲートがゲートバイアス電圧ノードＶｇに接続され、ドレインが負荷抵抗ＲＬを介してドレインバイアス電圧ノードＶｄに接続される。容量１０３は、トランジスタ１０１のゲート及び基準電位ノード間に接続される。入力ポートＰ１は、トランジスタ１０１のソースに接続される。出力ポートＰ２は、トランジスタ１０１のドレインに接続される。ゲート接地増幅回路は、入力ポートＰ１に入力される信号を増幅し、出力ポートＰ２から出力する。
ゲート接地増幅回路は、入力インピーダンスが１／ｇｍで表される。ｇｍは、トランジスタ１０１の相互コンダクタンスである。入力インピーダンス１／ｇｍは、トランジスタ１０１の大きさ（正確にはゲート幅）を増減させ、適当なゲート幅を選ぶことにより高帯域にわたり５０Ω程度の一定値にすることができる。一方、ゲート接地トランジスタ１０１の出力インピーダンスは高い。出力インピーダンスは負荷抵抗ＲＬとなる。出力インピーダンスを５０Ωに整合させようとすると、負荷抵抗ＲＬも５０Ωにせざるを得ない。ゲート接地増幅回路の電圧利得Ｋｖは、ｇｍ×ＲＬで表される。上記の条件を代入すると、電圧利得Ｋｖはｇｍ×ＲＬ＝（１／５０）×５０＝１となってしまう。このように、ゲート接地増幅回路の入力及び出力インピーダンスを５０Ωに保ったまま、電圧利得Ｋｖを高めることは困難である。
図２は、２段のゲート接地増幅回路の構成例を示す回路図である。２個のゲート接地トランジスタ１０１が縦続（カスコード）接続される。ゲートバイアス電圧ノードＶｇ１は、第１段のトランジスタ１０１のゲートに接続される。ゲートバイアス電圧ノードＶｇ２は、第２段のトランジスタ１０１のゲートに接続される。２個のトランジスタ１０１のゲートには、それぞれ容量１０３が接続される。負荷抵抗ＲＬは、出力ポートＰ２及び基準電位ノード間に接続される。入力ポートＰ１は、第１段のトランジスタ１０１のソースに接続され、電圧Ｖｉｎが入力される。出力ポートＰ２は、第２段のトランジスタ１０１のドレインに接続され、電圧Ｖｏを出力する。
２段のゲート接地増幅回路の電圧利得Ｋｖは、次式（１）で表わされる。ここで、ｇｍはトランジスタ１０１の相互コンダクタンス、ωは入力ポートＰ１に入力される信号の角周波数、Ｃｇｄはトランジスタ１０１のゲート及びドレイン間容量である。
２段のゲート接地増幅回路は、入力インピーダンスが１／ｇｍであり、出力インピーダンスがＲＬである。入力インピーダンス及び出力インピーダンスを５０Ωに整合させると、ＲＬ＝１／ｇｍになる。この条件を式（１）に代入すると、式（２）が成立する。
ここで、１＞＞ω・Ｃｇｄ・ＲＬが成り立つので、式（２）より、電圧利得Ｋｖはほぼ１になる。ゲート接地トランジスタ１０１を２段に縦続接続した場合でも電圧利得Ｋｖはほぼ１であり、小さい。
図３は、図２の２段のゲート接地増幅回路について実際に回路シミュレータにて実施した電圧利得の周波数特性を示す図である。電圧利得（増幅度）は、ほぼ０ｄＢ（１倍）となっている。図２の２段のゲート接地増幅回路は、入出力のインピーダンスを５０Ωに保ったまま利得を高めることが困難である。
以下、広帯域にわたり入力及び出力インピーダンスを整合値（例えば５０Ω）に保ったまま、高い利得を得ることができる増幅回路の実施形態を説明する。
（第１の実施形態）
図４は、本発明の第１の実施形態による２段のゲート接地増幅回路の構成例を示す回路図である。第１のｎチャネル電界効果トランジスタＴ１は、ソースが入力ポートＰ１に接続され、ゲートが交流的に接地される。第１の容量Ｃ１は、第１のｎチャネル電界効果トランジスタＴ１のゲート及び基準電位（グランド電位）ノード間に接続される。第１のゲートバイアス電圧ノードＶｇ１は、第１のｎチャネル電界効果トランジスタＴ１のゲートに接続される。第２のｎチャネル電界効果トランジスタＴ２は、ゲートが交流的に接地される。第２の容量Ｃ２は、第２のｎチャネル電界効果トランジスタＴ２のゲート及び基準電位ノード間に接続される。第２のゲートバイアス電圧ノードＶｇ２は、第２のｎチャネル電界効果トランジスタＴ２のゲートに接続される。第１のインダクタＬ１は、第１のｎチャネル電界効果トランジスタＴ１のドレイン及び第２のｎチャネル電界効果トランジスタＴ２のソース間に接続される。すなわち、第１のｎチャネル電界効果トランジスタＴ１のドレイン及び第２のｎチャネル電界効果トランジスタＴ２のソースは、第１のインダクタＬ１を介して電気的に接続されている。第２のインダクタＬ２は、第２のｎチャネル電界効果トランジスタＴ２のドレイン及び出力ポートＰ２間に接続される。負荷抵抗ＲＬは、出力ポートＰ２及び基準電位ノード間に接続される。２段のゲート接地増幅回路は、入力ポートＰ１に入力される信号を増幅し、出力ポートＰ２から出力する。電圧Ｖｉｎは入力ポートＰ１の電圧であり、電圧Ｖｏは出力ポートＰ２の電圧である。
図４は、本発明の第１の実施形態による２段のゲート接地増幅回路の構成例を示す回路図である。第１のｎチャネル電界効果トランジスタＴ１は、ソースが入力ポートＰ１に接続され、ゲートが交流的に接地される。第１の容量Ｃ１は、第１のｎチャネル電界効果トランジスタＴ１のゲート及び基準電位（グランド電位）ノード間に接続される。第１のゲートバイアス電圧ノードＶｇ１は、第１のｎチャネル電界効果トランジスタＴ１のゲートに接続される。第２のｎチャネル電界効果トランジスタＴ２は、ゲートが交流的に接地される。第２の容量Ｃ２は、第２のｎチャネル電界効果トランジスタＴ２のゲート及び基準電位ノード間に接続される。第２のゲートバイアス電圧ノードＶｇ２は、第２のｎチャネル電界効果トランジスタＴ２のゲートに接続される。第１のインダクタＬ１は、第１のｎチャネル電界効果トランジスタＴ１のドレイン及び第２のｎチャネル電界効果トランジスタＴ２のソース間に接続される。すなわち、第１のｎチャネル電界効果トランジスタＴ１のドレイン及び第２のｎチャネル電界効果トランジスタＴ２のソースは、第１のインダクタＬ１を介して電気的に接続されている。第２のインダクタＬ２は、第２のｎチャネル電界効果トランジスタＴ２のドレイン及び出力ポートＰ２間に接続される。負荷抵抗ＲＬは、出力ポートＰ２及び基準電位ノード間に接続される。２段のゲート接地増幅回路は、入力ポートＰ１に入力される信号を増幅し、出力ポートＰ２から出力する。電圧Ｖｉｎは入力ポートＰ１の電圧であり、電圧Ｖｏは出力ポートＰ２の電圧である。
２段のゲート接地増幅回路は、入力インピーダンスが１／ｇｍであり、出力インピーダンスがＲＬである。ｇｍは、トランジスタＴ１及びＴ２の相互コンダクタンスである。入力インピーダンス及び出力インピーダンスを５０Ωに整合させると、ＲＬ＝１／ｇｍになる。この条件では、２段のゲート接地増幅回路の電圧利得Ｋｖは、次式（３）で表わされる。ここで、ωは入力ポートＰ１に入力される信号の角周波数（２×π×ｆ）、ｆは周波数、ＣｇｄはトランジスタＴ１及びＴ２のゲート及びドレイン間容量、ＬはインダクタＬ１及びＬ２のインダクタンス値である。
ここで、１＞＞ω・Ｃｇｄ・ＲＬが成り立つので、その条件を式（３）に代入すると、電圧利得Ｋｖは式（４）で表わされる。
本実施形態の増幅回路は、図２の増幅回路に対して、ゲート接地トランジスタＴ１，Ｔ２間及びトランジスタＴ２の出力に、インダクタＬ１及びＬ２を入れるだけの簡単な回路であるにもかかわらず、その効果は絶大である。インダクタＬ１及びＬ２を入れることにより、電圧利得Ｋｖは、式（４）より、１以上になる。周波数ｆが高くなるに従って、式（４）の分母が０に近くなり、電圧利得Ｋｖが増加する。式（４）の分母が０の時、電圧利得Ｋｖが最大になる。この増幅回路を設計する際には、目的とする周波数ｆ付近において式（４）の分母が０に近くなるように、容量Ｃｇｄ及びインダクタンス値Ｌを求めればよい。トランジスタＴ１及びＴ２のゲート及びドレイン間容量Ｃｇｄは使用するトランジスタＴ１及びＴ２によってほぼ決まっているので、実際にはインダクタンス値Ｌだけ決めればよい。式（４）の分母が０になるように数値を入れて計算させると、例えば、容量Ｃｇｄを１０ｆＦ、周波数ｆを１００ＧＨｚとすると、インダクタンス値Ｌは２５０ｐＨとなる。２５０ｐＨのインダクタＬ１及びＬ２は半導体基板上にスパイラルインダクタ等で十分集積できる値である。インダクタＬ１及びＬ２は、スパイラルインダクタ以外にも、伝送線路のインダクタ成分でも実現可能であり、半導体基板の外に設けてもよい。
インダクタＬ１及びＬ２を伝送線路のインダクタ成分で構成する場合、伝送線路の特性インピーダンスをＺ０、伝送線路の長さをＬＮ、入力ポートＰ１に入力される信号の周波数をｆ、波長をλとすると、伝送線路のインダクタ成分の値は、Ｚ０×ＬＮ／（ｆ×λ）である。なお、ｆ×λは、光速ｃ（３×１０8ｍ／ｓ）になる。特性インピーダンスＺ０＝１００Ω、波長λ＝３ｍｍの伝送線路で、インダクタンス値Ｌ＝２５０ｐＨを得るためには、長さＬＮ＝７５０μｍで実現でき、これも半導体基板上に集積することができる。従って、この増幅回路は既存の半導体製造装置で容易に実現できる。ただし、上記の例であげた、Ｌ＝１／（ω2× Ｃｇｄ）では電圧利得Ｋｖが無限大となり、発振してしまう問題があるため、増幅回路を設計する際には、インダクタンス値Ｌを１／（ω2× Ｃｇｄ）より小さくする必要がある。
図５は、図４の２段のゲート接地増幅回路の電圧利得の周波数特性のシミュレーション結果を示す図である。図３の周波数特性では、全周波数にわたりほぼ０ｄＢであったのに対して、図５の周波数特性では、１００ＧＨｚにおいて電圧利得は１５ｄＢと大幅に増加させることができた。この増幅回路は、０．７×０．６５ｍｍ2の半導体チップサイズで実現できる。
なお、上記の説明では、２段のゲート接地増幅回路を例に説明したが、３段以上のゲート接地増幅回路にも適用できる。その場合でも、入出力インピーダンスを整合値に保ったまま利得を向上させることができるという利点を受益できる。
（第２の実施形態）
図６は、本発明の第２の実施形態による２段のゲート接地増幅回路の構成例を示す回路図である。本実施形態（図６）は、第１の実施形態（図４）に対して、直流カットコンデンサ（容量）６０１，６１１、ＲＦ（高周波）チョークコイル（インダクタ）６０２，６１２及び電源（電流源）６０３，６１３を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
図６は、本発明の第２の実施形態による２段のゲート接地増幅回路の構成例を示す回路図である。本実施形態（図６）は、第１の実施形態（図４）に対して、直流カットコンデンサ（容量）６０１，６１１、ＲＦ（高周波）チョークコイル（インダクタ）６０２，６１２及び電源（電流源）６０３，６１３を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
直流カットコンデンサ６０１は、入力ポートＰ１及び第１のｎチャネル電界効果トランジスタＴ１のソース間に接続され、入力ポートＰ１の外部に対して直流をカットすることができる。ＲＦチョークコイル６０２及び電源（電流源）６０３の直列接続回路は、第１のｎチャネル電界効果トランジスタＴ１のソース及び基準電位ノード間に接続される。直流カットコンデンサ６０２は、第２のインダクタＬ２及び出力ポートＰ２間に接続され、出力ポートＰ２の外部に対して直流をカットすることができる。ＲＦチョークコイル６１２及び電源（電流源）６１３の直列接続回路は、第２のインダクタＬ２及び直流カットコンデンサ６１１の相互接続点と基準電位ノードとの間に接続される。
電源６０３及び６１３は、出力ポートＰ２から入力ポートＰ１にドレインバイアス電流を供給するための電源である。本実施形態では、増幅回路の初段と終段に直流電流を供給できる電源６０３及び６１３が設けられる。これにより、トランジスタＴ１及びＴ２では、ドレイン及びソース間にドレインバイアス電流が流れる。したがって、この増幅回路は、初段と最終段だけに電流を供給できるようにするだけで、全回路にバイアスを供給できる。これにより、バイアス回路の簡易化が可能となる。なお、電源６０３及び６１３は、電流源に限定されず、電圧源でもよい。
（第３の実施形態）
図８は、本発明の第３の実施形態による２段のゲート接地増幅回路の構成例を示す回路図である。本実施形態（図８）は、第１の実施形態（図４）に対して、トランスフォーマ（変圧器）８０１及び電圧源８０２を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。インダクタＬ１１及びＬ１２は、図４の第１のインダクタＬ１に対応する。トランスフォーマ８０１は、１次側インダクタ（コイル）及び２次側インダクタ（コイル）を有する。インダクタＬ１１及びトランスフォーマ８０１の１次側インダクタの直列接続回路は、第１のｎチャネル電界効果トランジスタＴ１のドレイン及び電圧源８０２の正極間に接続される。電圧源８０２の負極は、基準電位ノードに接続される。電圧源８０２は、第１のｎチャネル電界効果トランジスタＴ１のドレインバイアス電流を供給することができる。インダクタＬ１２及びトランスフォーマ８０１の２次側インダクタの直列接続回路は、第２のｎチャネル電界効果トランジスタＴ２のソース及び基準電位ノード間に接続される。トランスフォーマ８０１は、第１のｎチャネル電界効果トランジスタＴ１のドレイン及び第２のｎチャネル電界効果トランジスタＴ２のソースをインダクタＬ１１及びＬ１２を介して磁気的に結合し、信号を伝達する。この増幅回路は、上記の式（４）と同じ電圧利得Ｋｖを得ることができる。
図８は、本発明の第３の実施形態による２段のゲート接地増幅回路の構成例を示す回路図である。本実施形態（図８）は、第１の実施形態（図４）に対して、トランスフォーマ（変圧器）８０１及び電圧源８０２を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。インダクタＬ１１及びＬ１２は、図４の第１のインダクタＬ１に対応する。トランスフォーマ８０１は、１次側インダクタ（コイル）及び２次側インダクタ（コイル）を有する。インダクタＬ１１及びトランスフォーマ８０１の１次側インダクタの直列接続回路は、第１のｎチャネル電界効果トランジスタＴ１のドレイン及び電圧源８０２の正極間に接続される。電圧源８０２の負極は、基準電位ノードに接続される。電圧源８０２は、第１のｎチャネル電界効果トランジスタＴ１のドレインバイアス電流を供給することができる。インダクタＬ１２及びトランスフォーマ８０１の２次側インダクタの直列接続回路は、第２のｎチャネル電界効果トランジスタＴ２のソース及び基準電位ノード間に接続される。トランスフォーマ８０１は、第１のｎチャネル電界効果トランジスタＴ１のドレイン及び第２のｎチャネル電界効果トランジスタＴ２のソースをインダクタＬ１１及びＬ１２を介して磁気的に結合し、信号を伝達する。この増幅回路は、上記の式（４）と同じ電圧利得Ｋｖを得ることができる。
（第４の実施形態）
図９は、本発明の第４の実施形態による２段のゲート接地増幅回路の構成例を示す回路図である。第３の実施形態では、入力ポートＰ１がシングルエンド入力、出力ポートＰ２がシングルエンド出力の場合を説明した。本実施形態では、入力ポートＩＮ及び／ＩＮが差動入力、出力ポートＯＵＴ及び／ＯＵＴが差動出力の場合を説明する。以下、本実施形態（図９）が第３の実施形態（図８）と異なる点を説明する。入力ポートＩＮ及び／ＩＮには、差動信号が入力される。トランスフォーマ９０１は、１次側インダクタ（コイル）及び２次側インダクタ（コイル）を有する。トランスフォーマ９０１の１次側インダクタは、中点が基準電位ノード（グランド電位ノード）に接続され、入力ポートＩＮ及び／ＩＮ間に接続される。トランスフォーマ９０１の２次側インダクタは、中点が基準電位ノードに接続され、ｎチャネル電界効果トランジスタＴ１のソース及びｎチャネル電界効果トランジスタＴ１ａのソース間に接続される。容量Ｃ１は、ｎチャネル電界効果トランジスタＴ１のゲート及び基準電位ノード間に接続される。ｎチャネル電界効果トランジスタＴ１のゲートは、ゲートバイアス電圧ノードＶｇ１に接続される。容量Ｃ１ａは、ｎチャネル電界効果トランジスタＴ１ａのゲート及び基準電位ノード間に接続される。ｎチャネル電界効果トランジスタＴ１ａのゲートは、ゲートバイアス電圧ノードＶｇ１に接続される。
図９は、本発明の第４の実施形態による２段のゲート接地増幅回路の構成例を示す回路図である。第３の実施形態では、入力ポートＰ１がシングルエンド入力、出力ポートＰ２がシングルエンド出力の場合を説明した。本実施形態では、入力ポートＩＮ及び／ＩＮが差動入力、出力ポートＯＵＴ及び／ＯＵＴが差動出力の場合を説明する。以下、本実施形態（図９）が第３の実施形態（図８）と異なる点を説明する。入力ポートＩＮ及び／ＩＮには、差動信号が入力される。トランスフォーマ９０１は、１次側インダクタ（コイル）及び２次側インダクタ（コイル）を有する。トランスフォーマ９０１の１次側インダクタは、中点が基準電位ノード（グランド電位ノード）に接続され、入力ポートＩＮ及び／ＩＮ間に接続される。トランスフォーマ９０１の２次側インダクタは、中点が基準電位ノードに接続され、ｎチャネル電界効果トランジスタＴ１のソース及びｎチャネル電界効果トランジスタＴ１ａのソース間に接続される。容量Ｃ１は、ｎチャネル電界効果トランジスタＴ１のゲート及び基準電位ノード間に接続される。ｎチャネル電界効果トランジスタＴ１のゲートは、ゲートバイアス電圧ノードＶｇ１に接続される。容量Ｃ１ａは、ｎチャネル電界効果トランジスタＴ１ａのゲート及び基準電位ノード間に接続される。ｎチャネル電界効果トランジスタＴ１ａのゲートは、ゲートバイアス電圧ノードＶｇ１に接続される。
トランスフォーマ８０１は、１次側インダクタ及び２次側インダクタを有する。インダクタＬ１は、ｎチャネル電界効果トランジスタＴ１のドレイン及びトランスフォーマ８０１の１次側インダクタ間に接続される。インダクタＬ１ａは、ｎチャネル電界効果トランジスタＴ１ａのドレイン及びトランスフォーマ８０１の１次側インダクタ間に接続される。トランスフォーマ８０１の１次側インダクタの中点は、電圧ノードＶｄ１に接続される。トランスフォーマ８０１の２次側インダクタは、中点が基準電位ノードに接続され、ｎチャネル電界効果トランジスタＴ２のソース及びｎチャネル電界効果トランジスタＴ２ａのソース間に接続される。容量Ｃ２は、ｎチャネル電界効果トランジスタＴ２のゲート及び基準電位ノード間に接続される。ｎチャネル電界効果トランジスタＴ２のゲートは、ゲートバイアス電圧ノードＶｇ２に接続される。容量Ｃ２ａは、ｎチャネル電界効果トランジスタＴ２ａのゲート及び基準電位ノード間に接続される。ｎチャネル電界効果トランジスタＴ２ａのゲートは、ゲートバイアス電圧ノードＶｇ２に接続される。
トランスフォーマ９０２は、１次側インダクタ及び２次側インダクタを有する。インダクタＬ２は、ｎチャネル電界効果トランジスタＴ２のドレイン及びトランスフォーマ９０２の１次側インダクタ間に接続される。インダクタＬ２ａは、ｎチャネル電界効果トランジスタＴ２ａのドレイン及びトランスフォーマ９０２の１次側インダクタ間に接続される。トランスフォーマ９０２の１次側インダクタの中点は、電圧ノードＶｄ２に接続される。トランスフォーマ９０２の２次側インダクタは、中点が基準電位ノードに接続され、出力ポートＯＵＴ及び／ＯＵＴ間に接続される。出力ポートＯＵＴ及び／ＯＵＴからは、差動信号が出力される。本実施形態の増幅回路は、第３の実施形態の増幅回路と同様に、高い電圧利得Ｋｖを得ることができる。
（第５の実施形態）
図７は、本発明の第５の実施形態による通信装置の構成例を示す回路図である。この通信装置は、第２の実施形態の２段のゲート接地増幅回路（図６）を有する。以下、本実施形態が第２の実施形態と異なる点を説明する。通信装置は、送信部７０１、受信部７０２、アンテナ７０３、スイッチ７０４、及び図６の増幅回路を有する。スイッチ７０４は、送信部７０１及びアンテナ７０３間に接続される。図６の増幅回路は、アンテナ７０３及び受信部７０２間に接続される。すなわち、アンテナ７０３は、増幅回路の入力ポートＰ１に接続される。受信部７０２は、増幅回路の出力ポートＰ２に接続される。伝送線路７０５は、アンテナ７０３及び第１のｎチャネル電界効果トランジスタＴ１のソース間に接続される。電圧源７０６は、図６の電源６１３に対応し、正極がＲＦチョークコイル６１２を介して第２のインダクタＬ２及び直流カットコンデンサ６１１の相互接続点に接続され、負極が基準電位ノードに接続される。その場合、図６の電源６０３は省略でき、ＲＦチョークコイル６０２はアンテナ７０３及び基準電位ノード間に接続される。送信モードでは、送信部７０１は、アンテナ７０３を介して信号を送信する。受信モードでは、受信部７０２は、アンテナ７０３を介して信号を受信する。電圧源７０６は、増幅回路の出力ポートＰ２から入力ポートＰ１にドレインバイアス電流を供給することができる。
図７は、本発明の第５の実施形態による通信装置の構成例を示す回路図である。この通信装置は、第２の実施形態の２段のゲート接地増幅回路（図６）を有する。以下、本実施形態が第２の実施形態と異なる点を説明する。通信装置は、送信部７０１、受信部７０２、アンテナ７０３、スイッチ７０４、及び図６の増幅回路を有する。スイッチ７０４は、送信部７０１及びアンテナ７０３間に接続される。図６の増幅回路は、アンテナ７０３及び受信部７０２間に接続される。すなわち、アンテナ７０３は、増幅回路の入力ポートＰ１に接続される。受信部７０２は、増幅回路の出力ポートＰ２に接続される。伝送線路７０５は、アンテナ７０３及び第１のｎチャネル電界効果トランジスタＴ１のソース間に接続される。電圧源７０６は、図６の電源６１３に対応し、正極がＲＦチョークコイル６１２を介して第２のインダクタＬ２及び直流カットコンデンサ６１１の相互接続点に接続され、負極が基準電位ノードに接続される。その場合、図６の電源６０３は省略でき、ＲＦチョークコイル６０２はアンテナ７０３及び基準電位ノード間に接続される。送信モードでは、送信部７０１は、アンテナ７０３を介して信号を送信する。受信モードでは、受信部７０２は、アンテナ７０３を介して信号を受信する。電圧源７０６は、増幅回路の出力ポートＰ２から入力ポートＰ１にドレインバイアス電流を供給することができる。
まず、受信モードについて説明する。受信モードでは、電圧源７０６は、トランジスタＴ１及びＴ２にドレインバイアス電流を供給することにより、増幅回路の出力ポートＰ２から増幅信号を出力させる。増幅回路は、ドレインバイアス電流の供給を受けることにより、アンテナ７０３（入力ポートＰ１）から入力した信号を増幅し、受信部７０２（出力ポートＰ２）に出力する。受信部７０２は、増幅回路により増幅された信号を受信する。なお、受信モードでは、スイッチ７０４は、オフ（開放状態）である。
次に、送信モードについて説明する。送信モードでは、スイッチ７０４がオンする（閉じる）。送信部７０１は、スイッチ７０４及びアンテナ７０３を介して信号を送信する。また、送信モードでは、電圧源７０６は、トランジスタＴ１及びＴ２へのドレインバイアス電流の供給を停止することにより、増幅回路の入力ポートＰ１（アンテナ７０３）及び出力ポートＰ２（受信部７０２）間の信号経路を切断する。すなわち、増幅回路は、スイッチのオフ状態として機能する。
以上のように、増幅回路に、スイッチの機能を持たせることができる。受信モードでは、送信部７０１及びアンテナ７０３間のスイッチ７０４をオフし、電圧源７０６は、増幅回路にバイアス電圧を与え、増幅動作をさせる。送信モードでは、送信部７０１及びアンテナ７０３間のスイッチ７０４をオンし、電圧源７０６は、増幅回路にバイアス電圧を加えない。この場合、トランジスタＴ１及びＴ２はほぼ開放状態になるため、この増幅回路はスイッチの開放状態を実現することができる。これにより、増幅回路にスイッチ機能を持たせることが可能である。上記の説明では、受信部７０２及びアンテナ７０３間にスイッチ機能を有する増幅回路を設ける場合を例に説明したが、同様に、送信部７０１及び７０３間のスイッチ７０４にも、スイッチ機能を有する増幅回路を用いることができる。また、通信装置は、第２の実施形態の増幅回路（図６）の代わりに、第３の実施形態（図８）の増幅回路又は第４の実施形態（図９）の増幅回路を用いてもよい。
以上のように、第１〜第５の実施形態では、第１のゲート接地トランジスタＴ１のドレインと第２のゲート接地トランジスタＴ２のソースの間に第１のインダクタＬ１を設け、第２のゲート接地トランジスタＴ２のドレインと出力ポートＰ２の間に第２のインダクタＬ２を設ける。これにより、広帯域にわたり入力及び出力インピーダンスを整合値（例えば５０Ω）に保つことができ、高い利得を得ることができる。特に、高周波において利得を増加させることができる。第１〜第４の実施形態の増幅回路は、例えば、自動車用ミリ波レーダや広帯域無線ＬＡＮシステム等に用いることができ、高周波数信号を増幅することができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
以上の実施形態に関し、さらに以下の付記を開示する。
（付記１）
ソースが入力ポートに接続され、ゲートが接地される第１のトランジスタと、
ゲートが接地される第２のトランジスタと、
前記第１のトランジスタのドレイン及び前記第２のトランジスタのソース間に設けられる第１のインダクタと、
前記第２のトランジスタのドレイン及び出力ポート間に設けられる第２のインダクタと
を有することを特徴とする増幅回路。
（付記２）
前記第１のトランジスタのドレイン及び前記第２のトランジスタのソースは、前記第１のインダクタを介して電気的に接続されていることを特徴とする付記１記載の増幅回路。
（付記３）
さらに、前記第１のトランジスタのドレイン及び前記第２のトランジスタのソースを前記第１のインダクタを介して磁気的に結合するトランスフォーマを有することを特徴とする付記１記載の増幅回路。
（付記４）
さらに、前記出力ポートから前記入力ポートにバイアス電流を供給するための電源を有することを特徴とする付記１〜３のいずれか１項に記載の増幅回路。
（付記５）
前記電源は、前記バイアス電流を供給することにより前記出力ポートから増幅信号を出力させ、前記バイアス電流の供給を停止することにより前記入力ポート及び前記出力ポート間の信号経路を切断することを特徴とする付記４記載の増幅回路。
（付記６）
前記第１及び第２のトランジスタのゲート及びドレイン間容量をＣｇｄ、前記入力ポートに入力される信号の角周波数をωとすると、前記第１及び第２のインダクタの値は、１／（ω2×Ｃｇｄ）よりも小さいことを特徴とする付記１〜５のいずれか１項に記載の増幅回路。
（付記７）
前記第１及び第２のインダクタは、伝送線路のインダクタ成分であり、
前記伝送線路の特性インピーダンスをＺ０、前記伝送線路の長さをＬＮ、前記入力ポートに入力される信号の周波数をｆ、波長をλとすると、前記伝送線路のインダクタ成分の値は、Ｚ０×ＬＮ／（ｆ×λ）であることを特徴とする付記１〜６のいずれか１項に記載の増幅回路。
（付記８）
前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとは、交流的に接地されることを特徴とする付記１〜７のいずれか１項に記載の増幅回路。
（付記９）
アンテナと、
前記アンテナを介して信号を受信する受信部と、
前記アンテナ及び前記受信部間に接続される増幅回路とを有し、
前記増幅回路、
前記アンテナに接続される入力ポートと、
前記受信部に接続される出力ポートと、
ソースが前記入力ポートに接続され、ゲートが接地される第１のトランジスタと、
ゲートが接地される第２のトランジスタと、
前記第１のトランジスタのドレイン及び前記第２のトランジスタのソース間に設けられる第１のインダクタと、
前記第２のトランジスタのドレイン及び前記出力ポート間に設けられる第２のインダクタと
を有することを特徴とする通信装置。
（付記１０）
前記第１のトランジスタのドレイン及び前記第２のトランジスタのソースは、前記第１のインダクタを介して電気的に接続されていることを特徴とする付記９記載の通信装置。
（付記１１）
前記増幅回路は、さらに、前記第１のトランジスタのドレイン及び前記第２のトランジスタのソースを前記第１のインダクタを介して磁気的に結合するトランスフォーマを有することを特徴とする付記９記載の通信装置。
（付記１２）
前記増幅回路は、さらに、前記出力ポートから前記入力ポートにバイアス電流を供給するための電源を有することを特徴とする付記９〜１１のいずれか１項に記載の通信装置。
（付記１３）
前記電源は、前記バイアス電流を供給することにより前記出力ポートから増幅信号を出力させ、前記バイアス電流の供給を停止することにより前記入力ポート及び前記出力ポート間の信号経路を切断することを特徴とする付記１２記載の通信装置。
（付記１４）
前記第１及び第２のトランジスタのゲート及びドレイン間容量をＣｇｄ、前記入力ポートに入力される信号の角周波数をωとすると、前記第１及び第２のインダクタの値は、１／（ω2×Ｃｇｄ）よりも小さいことを特徴とする付記９〜１３のいずれか１項に記載の通信装置。
（付記１５）
前記第１及び第２のインダクタは、伝送線路のインダクタ成分であり、
前記伝送線路の特性インピーダンスをＺ０、前記伝送線路の長さをＬＮ、前記入力ポートに入力される信号の周波数をｆ、波長をλとすると、前記伝送線路のインダクタ成分の値は、Ｚ０×ＬＮ／（ｆ×λ）であることを特徴とする付記９〜１４のいずれか１項に記載の通信装置。
（付記１６）
前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとは、交流的に接地されることを特徴とする付記９〜１５のいずれか１項に記載の通信装置。
ソースが入力ポートに接続され、ゲートが接地される第１のトランジスタと、
ゲートが接地される第２のトランジスタと、
前記第１のトランジスタのドレイン及び前記第２のトランジスタのソース間に設けられる第１のインダクタと、
前記第２のトランジスタのドレイン及び出力ポート間に設けられる第２のインダクタと
を有することを特徴とする増幅回路。
（付記２）
前記第１のトランジスタのドレイン及び前記第２のトランジスタのソースは、前記第１のインダクタを介して電気的に接続されていることを特徴とする付記１記載の増幅回路。
（付記３）
さらに、前記第１のトランジスタのドレイン及び前記第２のトランジスタのソースを前記第１のインダクタを介して磁気的に結合するトランスフォーマを有することを特徴とする付記１記載の増幅回路。
（付記４）
さらに、前記出力ポートから前記入力ポートにバイアス電流を供給するための電源を有することを特徴とする付記１〜３のいずれか１項に記載の増幅回路。
（付記５）
前記電源は、前記バイアス電流を供給することにより前記出力ポートから増幅信号を出力させ、前記バイアス電流の供給を停止することにより前記入力ポート及び前記出力ポート間の信号経路を切断することを特徴とする付記４記載の増幅回路。
（付記６）
前記第１及び第２のトランジスタのゲート及びドレイン間容量をＣｇｄ、前記入力ポートに入力される信号の角周波数をωとすると、前記第１及び第２のインダクタの値は、１／（ω2×Ｃｇｄ）よりも小さいことを特徴とする付記１〜５のいずれか１項に記載の増幅回路。
（付記７）
前記第１及び第２のインダクタは、伝送線路のインダクタ成分であり、
前記伝送線路の特性インピーダンスをＺ０、前記伝送線路の長さをＬＮ、前記入力ポートに入力される信号の周波数をｆ、波長をλとすると、前記伝送線路のインダクタ成分の値は、Ｚ０×ＬＮ／（ｆ×λ）であることを特徴とする付記１〜６のいずれか１項に記載の増幅回路。
（付記８）
前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとは、交流的に接地されることを特徴とする付記１〜７のいずれか１項に記載の増幅回路。
（付記９）
アンテナと、
前記アンテナを介して信号を受信する受信部と、
前記アンテナ及び前記受信部間に接続される増幅回路とを有し、
前記増幅回路、
前記アンテナに接続される入力ポートと、
前記受信部に接続される出力ポートと、
ソースが前記入力ポートに接続され、ゲートが接地される第１のトランジスタと、
ゲートが接地される第２のトランジスタと、
前記第１のトランジスタのドレイン及び前記第２のトランジスタのソース間に設けられる第１のインダクタと、
前記第２のトランジスタのドレイン及び前記出力ポート間に設けられる第２のインダクタと
を有することを特徴とする通信装置。
（付記１０）
前記第１のトランジスタのドレイン及び前記第２のトランジスタのソースは、前記第１のインダクタを介して電気的に接続されていることを特徴とする付記９記載の通信装置。
（付記１１）
前記増幅回路は、さらに、前記第１のトランジスタのドレイン及び前記第２のトランジスタのソースを前記第１のインダクタを介して磁気的に結合するトランスフォーマを有することを特徴とする付記９記載の通信装置。
（付記１２）
前記増幅回路は、さらに、前記出力ポートから前記入力ポートにバイアス電流を供給するための電源を有することを特徴とする付記９〜１１のいずれか１項に記載の通信装置。
（付記１３）
前記電源は、前記バイアス電流を供給することにより前記出力ポートから増幅信号を出力させ、前記バイアス電流の供給を停止することにより前記入力ポート及び前記出力ポート間の信号経路を切断することを特徴とする付記１２記載の通信装置。
（付記１４）
前記第１及び第２のトランジスタのゲート及びドレイン間容量をＣｇｄ、前記入力ポートに入力される信号の角周波数をωとすると、前記第１及び第２のインダクタの値は、１／（ω2×Ｃｇｄ）よりも小さいことを特徴とする付記９〜１３のいずれか１項に記載の通信装置。
（付記１５）
前記第１及び第２のインダクタは、伝送線路のインダクタ成分であり、
前記伝送線路の特性インピーダンスをＺ０、前記伝送線路の長さをＬＮ、前記入力ポートに入力される信号の周波数をｆ、波長をλとすると、前記伝送線路のインダクタ成分の値は、Ｚ０×ＬＮ／（ｆ×λ）であることを特徴とする付記９〜１４のいずれか１項に記載の通信装置。
（付記１６）
前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとは、交流的に接地されることを特徴とする付記９〜１５のいずれか１項に記載の通信装置。
Ｔ１ 第１のｎチャネル電界効果トランジスタ
Ｔ２ 第２のｎチャネル電界効果トランジスタ
Ｌ１ 第１のインダクタ
Ｌ２ 第２のインダクタ
Ｃ１ 第１の容量
Ｃ２ 第２の容量
Ｖｇ１，Ｖｇ２ ゲートバイアス電圧ノード
ＲＬ 負荷抵抗
Ｐ１ 入力ポート
Ｐ２ 出力ポート
Ｔ２ 第２のｎチャネル電界効果トランジスタ
Ｌ１ 第１のインダクタ
Ｌ２ 第２のインダクタ
Ｃ１ 第１の容量
Ｃ２ 第２の容量
Ｖｇ１，Ｖｇ２ ゲートバイアス電圧ノード
ＲＬ 負荷抵抗
Ｐ１ 入力ポート
Ｐ２ 出力ポート
Claims (9)
- ソースが入力ポートに接続され、ゲートが接地される第１のトランジスタと、
ゲートが接地される第２のトランジスタと、
前記第１のトランジスタのドレイン及び前記第２のトランジスタのソース間に設けられる第１のインダクタと、
前記第２のトランジスタのドレイン及び出力ポート間に設けられる第２のインダクタとを有し、
前記第１及び第２のトランジスタのゲート及びドレイン間容量をＣｇｄ、前記入力ポートに入力される信号の角周波数をωとすると、前記第１及び第２のインダクタの値は、１／（ω 2 ×Ｃｇｄ）よりも小さいことを特徴とする増幅回路。 - 前記第１のトランジスタのドレイン及び前記第２のトランジスタのソースは、前記第１のインダクタを介して電気的に接続されていることを特徴とする請求項１記載の増幅回路。
- さらに、前記第１のトランジスタのドレイン及び前記第２のトランジスタのソースを前記第１のインダクタを介して磁気的に結合するトランスフォーマを有することを特徴とする請求項１記載の増幅回路。
- さらに、前記出力ポートから前記入力ポートにバイアス電流を供給するための電源を有することを特徴とする請求項１〜３のいずれか１項に記載の増幅回路。
- 前記電源は、前記バイアス電流を供給することにより前記出力ポートから増幅信号を出力させ、前記バイアス電流の供給を停止することにより前記入力ポート及び前記出力ポート間の信号経路を切断することを特徴とする請求項４記載の増幅回路。
- 前記第１及び第２のインダクタは、伝送線路のインダクタ成分であり、
前記伝送線路の特性インピーダンスをＺ０、前記伝送線路の長さをＬＮ、前記入力ポートに入力される信号の周波数をｆ、波長をλとすると、前記伝送線路のインダクタ成分の値は、Ｚ０×ＬＮ／（ｆ×λ）であることを特徴とする請求項１〜５のいずれか１項に記載の増幅回路。 - アンテナと、
前記アンテナを介して信号を受信する受信部と、
前記アンテナ及び前記受信部間に接続される増幅回路とを有し、
前記増幅回路は、
前記アンテナに接続される入力ポートと、
前記受信部に接続される出力ポートと、
ソースが前記入力ポートに接続され、ゲートが接地される第１のトランジスタと、
ゲートが接地される第２のトランジスタと、
前記第１のトランジスタのドレイン及び前記第２のトランジスタのソース間に設けられる第１のインダクタと、
前記第２のトランジスタのドレイン及び前記出力ポート間に設けられる第２のインダクタとを有し、
前記第１及び第２のトランジスタのゲート及びドレイン間容量をＣｇｄ、前記入力ポートに入力される信号の角周波数をωとすると、前記第１及び第２のインダクタの値は、１／（ω 2 ×Ｃｇｄ）よりも小さいことを特徴とする通信装置。 - 前記増幅回路は、さらに、前記出力ポートから前記入力ポートにバイアス電流を供給するための電源を有することを特徴とする請求項７記載の通信装置。
- 前記電源は、前記バイアス電流を供給することにより前記出力ポートから増幅信号を出力させ、前記バイアス電流の供給を停止することにより前記入力ポート及び前記出力ポート間の信号経路を切断することを特徴とする請求項８記載の通信装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009230807A JP5267407B2 (ja) | 2009-10-02 | 2009-10-02 | 増幅回路及び通信装置 |
| EP10178406A EP2306639B1 (en) | 2009-10-02 | 2010-09-22 | Amplifier circuit and communication device |
| US12/896,517 US8437723B2 (en) | 2009-10-02 | 2010-10-01 | Amplifier circuit and communication device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009230807A JP5267407B2 (ja) | 2009-10-02 | 2009-10-02 | 増幅回路及び通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011082617A JP2011082617A (ja) | 2011-04-21 |
| JP5267407B2 true JP5267407B2 (ja) | 2013-08-21 |
Family
ID=43567659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009230807A Active JP5267407B2 (ja) | 2009-10-02 | 2009-10-02 | 増幅回路及び通信装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8437723B2 (ja) |
| EP (1) | EP2306639B1 (ja) |
| JP (1) | JP5267407B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5788784B2 (ja) * | 2011-12-28 | 2015-10-07 | 株式会社日立製作所 | 差動回路 |
| CN103259553A (zh) * | 2012-02-17 | 2013-08-21 | Imec公司 | 一种用于无线电设备的前端系统 |
| JP2013247419A (ja) * | 2012-05-24 | 2013-12-09 | Fujitsu Ltd | 増幅器、送受信器および通信装置 |
| US9014626B2 (en) * | 2012-07-31 | 2015-04-21 | Raytheon Company | Low noise bias circuit for phased array antenna element |
| CN103873156A (zh) * | 2012-12-10 | 2014-06-18 | 北京普源精电科技有限公司 | 一种具有放大器的射频测量装置 |
| JP6501322B2 (ja) | 2014-08-11 | 2019-04-17 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | 電力増幅器、リモート無線ユニット、及び基地局 |
| JP6311528B2 (ja) * | 2014-08-19 | 2018-04-18 | 富士通株式会社 | 増幅器 |
| WO2020103709A1 (en) * | 2018-11-20 | 2020-05-28 | Huawei Technologies Co., Ltd. | Transmit-receive switch |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4718962Y1 (ja) * | 1968-02-26 | 1972-06-29 | ||
| JPS5337314U (ja) * | 1976-09-02 | 1978-04-01 | ||
| JP3214245B2 (ja) * | 1994-07-15 | 2001-10-02 | 三菱電機株式会社 | マイクロ波半導体増幅器 |
| US5742205A (en) | 1995-07-27 | 1998-04-21 | Scientific-Atlanta, Inc. | Field effect transistor cable television line amplifier |
| US5789799A (en) * | 1996-09-27 | 1998-08-04 | Northern Telecom Limited | High frequency noise and impedance matched integrated circuits |
| JP3711193B2 (ja) * | 1998-01-16 | 2005-10-26 | 三菱電機株式会社 | 送受信切り換え回路 |
| JP3164151B2 (ja) * | 1998-07-06 | 2001-05-08 | 日本電気株式会社 | 電力増幅器 |
| JP2000223963A (ja) * | 1999-01-29 | 2000-08-11 | Toshiba Corp | 高周波増幅器 |
| JP2002043866A (ja) * | 2000-07-27 | 2002-02-08 | Sanyo Electric Co Ltd | 広帯域増幅回路 |
| JP2004343517A (ja) * | 2003-05-16 | 2004-12-02 | Matsushita Electric Ind Co Ltd | 送受信回路 |
| JP2005175819A (ja) * | 2003-12-10 | 2005-06-30 | Sony Corp | 増幅器並びに通信装置 |
| JP4718962B2 (ja) | 2005-10-07 | 2011-07-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7468636B2 (en) * | 2005-12-22 | 2008-12-23 | Panasonic Corporation | Radio frequency power amplifier |
| JP5086992B2 (ja) * | 2006-04-27 | 2012-11-28 | ルネサスエレクトロニクス株式会社 | 増幅回路 |
| JP4841394B2 (ja) * | 2006-10-18 | 2011-12-21 | パナソニック株式会社 | 電力増幅器 |
| JP4976114B2 (ja) | 2006-12-01 | 2012-07-18 | 新日本無線株式会社 | 増幅器 |
| US8237509B2 (en) * | 2007-02-23 | 2012-08-07 | Qualcomm, Incorporated | Amplifier with integrated filter |
-
2009
- 2009-10-02 JP JP2009230807A patent/JP5267407B2/ja active Active
-
2010
- 2010-09-22 EP EP10178406A patent/EP2306639B1/en not_active Not-in-force
- 2010-10-01 US US12/896,517 patent/US8437723B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| EP2306639B1 (en) | 2013-03-27 |
| EP2306639A3 (en) | 2011-06-22 |
| EP2306639A2 (en) | 2011-04-06 |
| JP2011082617A (ja) | 2011-04-21 |
| US20110081879A1 (en) | 2011-04-07 |
| US8437723B2 (en) | 2013-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5267407B2 (ja) | 増幅回路及び通信装置 | |
| US7714662B2 (en) | Multiband output impedance matching circuit having passive devices, amplifier including multiband input impedance matching circuit having passive devices, and amplifier including multiband input/output impedance matching circuit having passive devices | |
| US7804361B2 (en) | Low noise amplifier | |
| US7521996B2 (en) | Differential amplifier and radio system with a differential amplifier | |
| EP2037573A1 (en) | Ultra-low power consumption low noise amplifier | |
| JP5704051B2 (ja) | 増幅回路 | |
| US20150155831A1 (en) | Rf amplifier operational in different power modes | |
| JP4850134B2 (ja) | 高周波回路 | |
| US7405626B2 (en) | Distributed amplifier having a variable terminal resistance | |
| US20180034420A1 (en) | Amplifier adapted for noise suppression | |
| JP2020005173A (ja) | 高周波増幅回路 | |
| US8264279B2 (en) | Electronic circuit | |
| Kim et al. | A 97–107 GHz Triple-Stacked-FET Power Amplifier with 23.7 dB Peak Gain, 15.1 dBm P SAT, and 18.6% PAE MAX in 28-nm FD-SOI CMOS | |
| CN116888888A (zh) | 用于高可靠性应用的高效双驱动功率放大器 | |
| US20110128079A1 (en) | Multi-band power amplifier with high-frequency transformer | |
| CN116032221A (zh) | 一种低噪声共源共栅放大器及微波系统 | |
| JP2006279599A (ja) | 増幅回路 | |
| JPWO2008114311A1 (ja) | 低雑音増幅器 | |
| US10911007B2 (en) | High-frequency amplifier circuitry and semiconductor device | |
| JP4712546B2 (ja) | マイクロ波増幅器 | |
| JP2008278470A (ja) | 高周波回路 | |
| JP5605256B2 (ja) | 低雑音増幅器 | |
| KR20160031921A (ko) | 스택된 공통 게이트 구조의 인버티드 토폴로지를 갖는 신호 증폭기 | |
| Archana et al. | Design and integration of a high gain low NF CG-Folded cascode inductorless balun-LNA with loaded on-chip loop antenna | |
| JP2894893B2 (ja) | ミキサ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120605 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130122 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130322 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130409 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130422 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5267407 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |