JP5704051B2

JP5704051B2 - 増幅回路

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Publication number: JP5704051B2
Application number: JP2011228040A
Authority: JP
Inventors: 亜希子峰山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2011-02-24
Filing date: 2011-10-17
Publication date: 2015-04-22
Anticipated expiration: 2031-10-17
Also published as: JP2012191600A; US20120218041A1; US8610506B2

Description

本発明は、増幅回路に関する。

図１及び図２の増幅回路が知られている（例えば、下記の非特許文献１参照）。図１は、差動増幅回路の構成例を示す回路図である。ｎチャネル電界効果トランジスタ１１１は、ゲートが第１の差動入力端子ＩＮｐに接続され、ソースが基準電位ノードに接続され、ドレインが第１の差動出力端子ＯＵＴｐに接続される。ｎチャネル電界効果トランジスタ１１２は、ゲートが第２の差動入力端子ＩＮｎに接続され、ソースが基準電位ノードに接続され、ドレインが第２の差動出力端子ＯＵＴｎに接続される。容量１１３は、ｎチャネル電界効果トランジスタ１１２のゲート及びｎチャネル電界効果トランジスタ１１１のドレイン間に接続される。容量１１４は、ｎチャネル電界効果トランジスタ１１１のゲート及びｎチャネル電界効果トランジスタ１１２のドレイン間に接続される。差動増幅回路は、差動入力端子ＩＮｐ及びＩＮｎに入力される差動信号を増幅し、その増幅した差動信号を差動出力端子ＯＵＴｐ及びＯＵＴｎから出力する。ｎチャネル電界効果トランジスタ１１１及び１１２は、それぞれ、ゲート及びドレイン間に寄生容量を有する。容量１１３及び１１４を設けることにより、ｎチャネル電界効果トランジスタ１１１及び１１２のゲート及びドレイン間の寄生容量をキャンセルし、差動増幅回路の利得を高めることができる。

例えば、無線通信装置のアンテナは、通常、１つであり、アンテナから単相信号（シングルエンド信号）が入力される。そのため、無線通信装置に図１の差動増幅回路を用いる場合には、単相信号を差動信号に変換し、その変換した差動信号を図１の差動増幅回路に入力する必要がある。しかし、単相信号を差動信号に変換する分、入力整合回路の損失が大きくなってしまい、その損失により雑音指数が大きくなってしまう問題点がある。そのため、無線通信装置等では、差動信号ではなく、単相のまま信号を高利得で増幅することができる単相増幅回路が望まれている。

図２は、単相増幅回路の構成例を示す回路図である。ｎチャネル電界効果トランジスタ２１１は、ゲートが入力端子ＩＮに接続され、ドレインが出力端子ＯＵＴに接続され、ソースが基準電位ノードに接続される。容量２１２及びインダクタ２１３の直列接続回路は、ｎチャネル電界効果トランジスタ２１１のゲート及びドレイン間に接続される。容量２１２は、ｎチャネル電界効果トランジスタ２１１のゲート及びドレイン間の直流を切断する機能を有する。インダクタ２１３は、信号を１８０度回転させる機能を有し、ｎチャネル電界効果トランジスタ２１１のゲート及びドレイン間の寄生容量を補償することにより、利得を高めることができる。

しかし、インダクタ２１３は、信号を１８０度回転させる機能を有するため、非常に大きなインダクタンスが必要となり、回路面積がかなり大きくなり、現実に使用することが困難である。

また、ソース接地トランジスタのドレインと電源電圧との間に設けられソース接地トランジスタのドレインにバイアス電圧を供給するバイアス供給用インダクタを有する低雑音増幅器が知られている（例えば、下記の特許文献１参照）。

国際公開第２００８／１１４３１１号

David J. Cassan, and John R. Long, "A 1-V Transformer-Feedback Low-Noise Amplifier for 5-GHz Wireless LAN in 0.18-μm CMOS" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 38, NO. 3, pp. 427-435, MARCH 2003

本発明の目的は、単相信号を高利得で増幅することができる小型の増幅回路を提供することである。

増幅回路は、第１のインダクタ及び第２のインダクタが磁気結合されている第１のトランスフォーマと、ゲートが前記第１のインダクタを介して第１の入力ノードに接続され、ドレインが前記第２のインダクタを介してドレインバイアス電位ノードに接続され、ソースが基準電位ノードに接続される第１の電界効果トランジスタと、前記第１の電界効果トランジスタのドレインに接続される第１の出力ノードとを有する。

第１のトランスフォーマを設けることにより、第１の電界効果トランジスタのゲート及びドレイン間の寄生容量に還流する信号電流を補償することができるので、単相信号を高利得で増幅することができる。また、第１のインダクタは入力整合回路の一部として使用し、第２のインダクタはドレインバイアス電位供給用のインダクタとして使用することができるので、第１のトランスフォーマのサイズの増加を防止し、増幅回路のサイズを小型にすることができる。

差動増幅回路の構成例を示す回路図である。単相増幅回路の構成例を示す回路図である。実施形態による増幅回路の構成例を示す回路図である。図３の増幅回路の利得の周波数特性のシミュレーション結果を示すグラフである。図５（Ａ）〜（Ｆ）は図３のトランスフォーマのレイアウト例を示す図である。図６（Ａ）及び（Ｂ）は図３の増幅回路のシミュレーション結果を示すグラフである。図７（Ａ）は他の実施形態による増幅回路の構成例を示す回路図であり、図７（Ｂ）は図７（Ａ）の増幅回路の試作品の利得の周波数特性の測定結果を示すグラフである。

図３は、実施形態による増幅回路の構成例を示す回路図である。増幅回路は、容量３０１、第３のインダクタ３０２、トランスフォーマ３０６、ｎチャネル電界効果トランジスタ３０５、入力端子ＩＮ、入力ノードＮ１、出力端子ＯＵＴ、ドレインバイアス電位ノードＶｄ及びゲートバイアス電位ノードＶｇを有する単相増幅回路である。増幅回路は、入力端子ＩＮに入力された単相信号を高利得で増幅し、その増幅した単相信号を出力端子ＯＵＴから出力する。増幅回路は、例えば、無線通信装置又は車載レーダ等のトランシーバ回路に用いられる低雑音増幅回路である。

容量３０１は、入力端子ＩＮ及び入力ノードＮ１間に接続される。第３のインダクタ３０２は、入力ノードＮ１及びゲートバイアス電位ノードＶｇ間に接続される。トランスフォーマ３０６は、相互に磁気結合されている第１のインダクタ３０３及び第２のインダクタ３０４を有する。ｎチャネル電界効果トランジスタ３０５は、ゲートが第１のインダクタ３０３を介して入力ノードＮ１に接続され、ドレインが第２のインダクタ３０４を介してドレインバイアス電位ノードＶｄに接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。ドレインバイアス電位ノードＶｄは、第２のインダクタ３０４を介してｎチャネル電界効果トランジスタ３０５のドレインにドレインバイアス電位を供給する。ゲートバイアス電位ノードＶｇは、第３のインダクタ３０２及び第１のインダクタ３０３を介してｎチャネル電界効果トランジスタ３０５のゲートにゲートバイアス電位を供給する。出力端子ＯＵＴは、ｎチャネル電界効果トランジスタ３０５のドレインに接続される。入力端子ＩＮには、高周波数帯域の単相信号が入力される。増幅回路は、入力端子ＩＮに入力された単相信号を増幅し、その増幅した単相信号を出力端子ＯＵＴから出力する。

ｎチャネル電界効果トランジスタ３０５のゲート及びドレイン間には、寄生容量が存在する。この寄生容量に信号電流が流れると、増幅回路の利得の低下を招く。本実施形態では、ｎチャネル電界効果トランジスタ３０５のゲート及びドレイン間の寄生容量に流れる電流分を、トランスフォーマ３０６により帰還させることにより、ｎチャネル電界効果トランジスタ３０５のゲート及びドレイン間の寄生容量に還流する信号電流を補償する。すなわち、入力ノードＮ１の電位が出力端子ＯＵＴの電位に対してプラスに変化し、ｎチャネル電界効果トランジスタ３０５のゲートからドレインに寄生容量を介して電流が流れようとすると、トランスフォーマ３０６はそれを補う電流を流すように機能し、ｎチャネル電界効果トランジスタ３０５のゲート及びドレイン間の寄生容量に還流する信号電流を補償することができる。逆に、入力ノードＮ１の電位が出力端子ＯＵＴの電位に対してマイナスに変化し、ｎチャネル電界効果トランジスタ３０５のドレインからゲートに寄生容量を介して電流が流れようとすると、トランスフォーマ３０６はそれを補う電流を流すように機能し、ｎチャネル電界効果トランジスタ３０５のゲート及びドレイン間の寄生容量に還流する信号電流を補償することができる。ｎチャネル電界効果トランジスタ３０５のゲート及びドレイン間の寄生容量に還流する信号電流を補償することにより、増幅回路の利得を向上させることができる。本実施形態によれば、増幅回路は、入力端子ＩＮに入力された単相信号を高利得で増幅し、その増幅した単相信号を出力端子ＯＵＴから出力することができる。また、本実施形態では、図１のように、単相信号を差動信号に変換する必要がないため、その変換に伴う損失が発生せず、雑音を低減することができる。

また、入力整合回路３０７は、容量３０１、第１のインダクタ３０３及び第３のインダクタ３０２を有し、この増幅回路の入力インピーダンスと入力端子ＩＮの外部回路の出力インピーダンスとの整合をとることにより、伝送路の反射損失を防止することができる。トランスフォーマ３０６は、第１のインダクタ３０３及び第２のインダクタ３０４を有する。ここで、第１のインダクタ３０３は入力整合回路３０７の一部として使用し、第２のインダクタ３０４はドレインバイアス電位供給用のインダクタとして使用するので、トランスフォーマ３０６のサイズの増加を防止し、増幅回路のサイズを小型にすることができる。また、第１のインダクタ３０３及び第２のインダクタ３０４は、図２のインダクタ２１３に対して、信号を１８０度回転させる機能が不要であるため、サイズを小さくすることができる（図５（Ａ）〜（Ｆ）参照）。なお、第１のインダクタ３０３を有する入力整合回路３０７の構成は、図３の構成に限定されず、その他の構成であってもよい。

図４は、図３の増幅回路の利得の周波数特性のシミュレーション結果を示すグラフである。横軸は周波数を示し、縦軸は最大利得を示す。特性４０１は、図３の増幅回路の利得特性を示す。特性４０２は、図３のｎチャネル電界効果トランジスタ（ソース接地トランジスタ）３０５の単体の利得特性を示し、トランスフォーマ３０６がない場合のｎチャネル電界効果トランジスタ３０５の利得特性を示す。特性４０１は、特性４０２に対して、１０ＧＨｚ〜７０ＧＨｚの所望の周波数帯域で利得が高くなっている。本実施形態の増幅回路は、トランスフォーマ３０６を設けることにより、利得を向上させることができる。なお、トランスフォーマ３０６の第１のインダクタ３０３及び第２のインダクタ３０４の結合係数及び巻数比により、図４の周波数特性が決まる。結合係数及び巻数比の設定により、所望の周波数帯域で利得を向上させることができる。

図５（Ａ）〜（Ｆ）は、図３のトランスフォーマ３０６のレイアウト例を示す図である。トランスフォーマ３０６は、第１のインダクタ３０３及び第２のインダクタ３０４を有する。第１のインダクタ５０１は第１のインダクタ３０３及び第２のインダクタ３０４のうちの一方に対応し、第２のインダクタ５０２は第１のインダクタ３０３及び第２のインダクタ３０４のうちの他方に対応する。

図５（Ａ）は、トランスフォーマ３０６の第１のレイアウト例を示す図である。第２のインダクタ５０２は、相互に電気的に接続されたインダクタ部５１１及び５１２を有する。インダクタ部５１１は第１のインダクタ５０１と同じ配線層に設けられ、インダクタ部５１２は第１のインダクタ５０１と異なる配線層に設けられる。第１のインダクタ５０１及び第２のインダクタ５０２は、相互に巻線の中心軸が同じであり、相互に巻線の巻数（約１）が同じである。しかし、第１のインダクタ５０１及び第２のインダクタ５０２は、相互に巻線の半径が異なる。第１のインダクタ５０１の巻線の半径は、第２のインダクタ５０２の巻線の半径より大きい。

図５（Ｂ）は、トランスフォーマ３０６の第２のレイアウト例を示す図である。第２のインダクタ５０２は、第１のインダクタ５０１と異なる配線層に設けられる。第１のインダクタ５０１及び第２のインダクタ５０２は、相互に巻線の半径が同じであり、相互に巻線の中心軸が同じであり、相互に巻線の巻数（約１）が同じである。ただし、第１のインダクタ５０１及び第２のインダクタ５０２は、端子の位置がずれている。

図５（Ｃ）は、トランスフォーマ３０６の第３のレイアウト例を示す図である。第２のインダクタ５０２は、第１のインダクタ５０１と異なる配線層に設けられる。第１のインダクタ５０１及び第２のインダクタ５０２は、相互に巻線の半径が同じである。しかし、第１のインダクタ５０１及び第２のインダクタ５０２は、相互に巻線の中心軸がずれている。第１のインダクタ５０１の巻線の中心軸は、第２のインダクタ５０２の巻線の中心軸より左にずれている。また、第１のインダクタ５０１及び第２のインダクタ５０２は、相互に巻線の巻数が異なる。第１のインダクタ５０１の巻線の巻数は３／４であり、第２のインダクタ５０２の巻線の巻数は約１である。

図５（Ｄ）は、トランスフォーマ３０６の第４のレイアウト例を示す図である。第２のインダクタ５０２は、第１のインダクタ５０１と異なる配線層に設けられる。第１のインダクタ５０１及び第２のインダクタ５０２は、相互に巻線の中心軸が同じであり、相互に巻線の巻数（約１）が同じである。しかし、第１のインダクタ５０１及び第２のインダクタ５０２は、相互に巻線の半径が異なる。第１のインダクタ５０１の巻線の半径は、第２のインダクタ５０２の巻線の半径より小さい。

図５（Ｅ）は、トランスフォーマ３０６の第５のレイアウト例を示す図である。第２のインダクタ５０２は、第１のインダクタ５０１と異なる配線層に設けられる。第１のインダクタ５０１及び第２のインダクタ５０２は、相互に巻線の半径が同じであり、相互に巻線の巻数（約１）が同じである。しかし、第１のインダクタ５０１及び第２のインダクタ５０２は、相互に巻線の中心軸がずれている。第１のインダクタ５０１の巻線の中心軸は、第２のインダクタ５０２の巻線の中心軸より左にずれている。

図５（Ｆ）は、トランスフォーマ３０６の第６のレイアウト例を示す図である。第２のインダクタ５０２は、第１のインダクタ５０１と異なる配線層に設けられる。第１のインダクタ５０１及び第２のインダクタ５０２は、相互に巻線の半径が同じであり、相互に巻線の中心軸が同じである。しかし、第１のインダクタ５０１及び第２のインダクタ５０２は、相互に巻線の巻数が異なる。第１のインダクタ５０１の巻線の巻数は１／２であり、第２のインダクタ５０２の巻線の巻数は約１である。したがって、第１のインダクタ５０１と第２のインダクタ５０２の巻数比は約１：２である。

なお、第１のインダクタ５０１及び第２のインダクタ５０２の巻線の巻数は１より大きくてもよい。上記の第１のインダクタ５０１及び第２のインダクタ５０２の巻線の半径、巻線の中心軸のずれ量、及び巻線の巻数により、第１のインダクタ５０１及び第２のインダクタ５０２の巻数比が決まる。第１のインダクタ５０１及び第２のインダクタ５０２の巻線の半径、巻線の中心軸の位置、及び巻線の巻数において、すべてを同じにしてもよいし、すべてを相互に異ならせてもよいし、一部を異ならせるようにしてもよい。第１のインダクタ５０１及び第２のインダクタ５０２の巻線の半径、巻線の中心軸のずれ量、及び巻線の巻数を設定することにより、図４の所望の周波数帯域で利得を向上させることができる。

以上のように、本実施形態によれば、トランスフォーマ３０６を設けることにより、電界効果トランジスタ３０５のゲート及びドレイン間の寄生容量に還流する信号電流を補償することができるので、単相信号を高利得で増幅することができる。また、第１のインダクタ３０３は入力整合回路３０７の一部として使用し、第２のインダクタ３０４はドレインバイアス電位供給用のインダクタとして使用することができるので、トランスフォーマ３０６のサイズの増加を防止し、増幅回路のサイズを小型にすることができる。

図６（Ａ）は、図３の増幅回路のトランスフォーマ３０６の結合係数ｋを変えたときの利得の周波数特性のシミュレーション結果を示すグラフである。特性６０１は、トランスフォーマ３０６の第１のインダクタ３０３及び第２のインダクタ３０４の結合係数ｋが０．４のときの周波数特性を示す。特性６０２は、トランスフォーマ３０６の第１のインダクタ３０３及び第２のインダクタ３０４の結合係数ｋが０．２５のときの周波数特性を示す。特性６０３は、第１のインダクタ３０３及び第２のインダクタ３０４の磁気結合がないときの周波数特性を示す。約７０ＧＨｚ以下では、結合係数ｋが大きくなるほど利得が大きくなる。しかし、結合係数ｋが大きくなるほど、高利得が得られる周波数帯域は狭くなり、低い周波数のみで高利得が得られる。

図６（Ｂ）は、図６（Ａ）の７７ＧＨｚの周波数における結合係数ｋに対する利得のシミュレーション結果を示すグラフである。結合係数ｋが約０．２５において、最大利得のピークを得ることができる。結合係数ｋが約０．２５より小さい範囲では、結合係数ｋが大きくなるほど、利得も大きくなる。これに対して、結合係数ｋが約０．２５より大きい範囲では、結合係数ｋが大きくなるほど、利得が小さくなる。使用する周波数に応じて、最大利得を得ることができる結合係数ｋを選択すればよい。

図７（Ａ）は、他の実施形態による増幅回路の構成例を示す回路図である。図７（Ａ）の増幅回路は、図３の１段増幅回路を４段直列に接続した増幅回路であり、入力端子ＩＮの信号を増幅し、その増幅した信号を出力端子ＯＵＴから出力する。インダクタ３０２ａ，３０２ｂ，３０２ｃ，３０２ｄ，７０１ｂ，７０１ｃ，７０１ｄ，７０３及び７０５は、例えば伝送線路のインダクタンス成分である。

容量７０２は、入力端子ＩＮ及び基準電位ノード（グランド電位ノード）間に接続される。インダクタ７０３は、入力端子ＩＮ及び基準電位ノード間に接続される。第１の容量３０１ａは、第１の入力ノードＮ１ａ及び入力端子ＩＮ間に接続される。第３のインダクタ３０２ａは、第１の入力ノードＮ１ａ及び第１のゲートバイアス電位ノードＶｇ１間に接続される。容量３０１ａ，７０２及びインダクタ３０２ａ，７０３は、入力整合回路である。第１のトランスフォーマ３０６ａは、相互に磁気結合されている第１のインダクタ３０３ａ及び第２のインダクタ３０４ａを有する。第１の電界効果トランジスタ３０５ａは、ゲートが第１のインダクタ３０３ａを介して第１の入力ノードＮ１ａに接続され、ドレインが第２のインダクタ３０４ａを介してドレインバイアス電位ノードＶｄに接続され、ソースが基準電位ノードに接続される。第１の出力ノードＮ２ａは、第１の電界効果トランジスタ３０５ａのドレインに接続される。

第２の容量３０１ｂ及び第７のインダクタ７０１ｂの直列接続回路は、第１の出力ノードＮ２ａ及び第２の入力ノードＮ１ｂ間に接続される。なお、第７のインダクタ７０１ｂは省略してもよい。第６のインダクタ３０２ｂは、第２の入力ノードＮ１ｂ及び第２のゲートバイアス電位ノードＶｇ２間に接続される。第２のトランスフォーマ３０６ｂは、相互に磁気結合されている第４のインダクタ３０３ｂ及び第５のインダクタ３０４ｂを有する。第２の電界効果トランジスタ３０５ｂは、ゲートが第４のインダクタ３０３ｂを介して第２の入力ノードＮ１ｂに接続され、ドレインが第５のインダクタ３０４ｂを介してドレインバイアス電位ノードＶｄに接続され、ソースが基準電位ノードに接続される。第２の出力ノードＮ２ｂは、第２の電界効果トランジスタ３０５ｂのドレインに接続される。

第３の容量３０１ｃ及び第１１のインダクタ７０１ｃの直列接続回路は、第２の出力ノードＮ２ｂ及び第３の入力ノードＮ１ｃ間に接続される。なお、第１１のインダクタ７０１ｃは省略してもよい。第１０のインダクタ３０２ｃは、第３の入力ノードＮ１ｃ及び第２のゲートバイアス電位ノードＶｇ２間に接続される。第３のトランスフォーマ３０６ｃは、相互に磁気結合されている第８のインダクタ３０３ｃ及び第９のインダクタ３０４ｃを有する。第３の電界効果トランジスタ３０５ｃは、ゲートが第８のインダクタ３０３ｃを介して第３の入力ノードＮ１ｃに接続され、ドレインが第９のインダクタ３０４ｃを介してドレインバイアス電位ノードＶｄに接続され、ソースが基準電位ノードに接続される。第３の出力ノードＮ２ｃは、第３の電界効果トランジスタ３０５ｃのドレインに接続される。

第４の容量３０１ｄ及び第１５のインダクタ７０１ｄの直列接続回路は、第３の出力ノードＮ２ｃ及び第４の入力ノードＮ１ｄ間に接続される。なお、第１５のインダクタ７０１ｄは省略してもよい。第１４のインダクタ３０２ｄは、第４の入力ノードＮ１ｄ及び第２のゲートバイアス電位ノードＶｇ２間に接続される。第４のトランスフォーマ３０６ｄは、相互に磁気結合されている第１２のインダクタ３０３ｄ及び第１３のインダクタ３０４ｄを有する。第４の電界効果トランジスタ３０５ｄは、ゲートが第１２のインダクタ３０３ｄを介して第４の入力ノードＮ１ｄに接続され、ドレインが第１３のインダクタ３０４ｄを介してドレインバイアス電位ノードＶｄに接続され、ソースが基準電位ノードに接続される。第４の出力ノードＮ２ｄは、第４の電界効果トランジスタ３０５ｄのドレインに接続される。

容量７０４は、第４の出力ノードＮ２ｄ及び出力端子ＯＵＴ間に接続される。インダクタ７０５は、出力端子ＯＵＴ及び基準電位ノード間に接続される。容量７０４及びインダクタ７０５は、出力整合回路である。

図７（Ｂ）は、図７（Ａ）の増幅回路の試作品の利得の周波数特性の測定結果を示すグラフである。増幅回路の試作品を測定することにより、正常に増幅回路が動作することが確認できた。また、約６０〜８０ＧＨｚの周波数において高利得を得られることが確認できた。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

３０１容量
３０２第３のインダクタ
３０３第１のインダクタ
３０４第２のインダクタ
３０５ｎチャネル電界効果トランジスタ
３０６トランスフォーマ
３０７入力整合回路

Claims

第１のインダクタ及び第２のインダクタが磁気結合されている第１のトランスフォーマと、
ゲートが前記第１のインダクタを介して第１の入力ノードに接続され、ドレインが前記第２のインダクタを介してドレインバイアス電位ノードに接続され、ソースが基準電位ノードに接続される第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのドレインに接続される第１の出力ノードと
を有することを特徴とする増幅回路。
さらに、前記第１の入力ノード及び第１のゲートバイアス電位ノード間に接続される第３のインダクタと、
前記第１の入力ノード及び入力端子間に接続される第１の容量とを有することを特徴とする請求項１記載の増幅回路。
さらに、第４のインダクタ及び第５のインダクタが磁気結合されている第２のトランスフォーマと、
ゲートが前記第４のインダクタを介して第２の入力ノードに接続され、ドレインが前記第５のインダクタを介して前記ドレインバイアス電位ノードに接続され、ソースが基準電位ノードに接続される第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのドレインに接続される第２の出力ノードと、
前記第２の入力ノード及び第２のゲートバイアス電位ノード間に接続される第６のインダクタと、
前記第１の出力ノード及び前記第２の入力ノード間に接続される第２の容量とを有することを特徴とする請求項２記載の増幅回路。
さらに、前記第２の容量に直列に接続される第７のインダクタを有することを特徴とする請求項３記載の増幅回路。
前記第１のインダクタ及び前記第２のインダクタは、相互に巻線の半径が異なることを特徴とする請求項１〜４のいずれか１項に記載の増幅回路。
前記第１のインダクタ及び前記第２のインダクタは、相互に巻線の中心軸がずれていることを特徴とする請求項１〜５のいずれか１項に記載の増幅回路。
前記第１のインダクタ及び前記第２のインダクタは、相互に巻線の巻数が異なることを特徴とする請求項１〜６のいずれか１項に記載の増幅回路。