JP2015170892A - 低雑音増幅回路 - Google Patents
低雑音増幅回路 Download PDFInfo
- Publication number
- JP2015170892A JP2015170892A JP2014042675A JP2014042675A JP2015170892A JP 2015170892 A JP2015170892 A JP 2015170892A JP 2014042675 A JP2014042675 A JP 2014042675A JP 2014042675 A JP2014042675 A JP 2014042675A JP 2015170892 A JP2015170892 A JP 2015170892A
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- gate
- source
- transistor
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
【課題】面積を大きく増やすことなく、利得がフラットな帯域を広げ、調整精度を高くすること。【解決手段】NMOSトランジスタ111のソース端子は、PMOSトランジスタ121のゲート端子に接続する。PMOSトランジスタ121のドレイン端子がNMOSトランジスタ111のゲート端子およびアクティブインダクタ122(PMOSトランジスタ123のドレイン端子)に接続する。アクティブインダクタ122において、PMOSトランジスタ123のゲート端子とドレイン端子は抵抗124を介して接続し、PMOSトランジスタ122のゲート端子とソース端子はキャパシタ125を介して接続する。ソース接地増幅回路120のピーク周波数は、アクティブインダクタ122の調整によりゲート接地増幅回路110の使用帯域の最高周波数よりも高く設定される。【選択図】図1
Description
本発明は、低雑音増幅回路に関する。
従来から、低雑音増幅回路(Low Noise Amplifier:LNA)として、ゲート接地増幅回路が用いられている(例えば、非特許文献1参照)。
図10に示す従来のGm-Boost型ゲート接地増幅回路10は、NMOS(Negative-channel Metal Oxide Semiconductor)トランジスタ11、NMOSトランジスタ11のソース端子に接続された電流源12、NMOSトランジスタ11のドレイン端子に接続された負荷13およびNMOSトランジスタ11のゲート-ソース間に接続された利得A倍の反転増幅回路14を備える。NMOSトランジスタ11、電流源12、及び、負荷13により、ゲート接地増幅回路15が構成される。
入力端子VINはNMOSトランジスタ11のソース端子に接続され、出力端子VOUTはNMOSトランジスタ11のドレイン端子に接続される。
NMOSトランジスタ11のゲート-ソース間に接続された反転増幅回路14により、NMOSトランジスタ11のトランスコンダクタタンス(「gm」と表されることもある)が(1+A)倍される。ここで、負荷13のインピーダンスをZと表すと、図10に示すGm-Boost型ゲート接地増幅回路10の利得は「gm(1+A)Z」と表される。すなわち、Gm-Boost型ゲート接地増幅回路10は、NMOSトランジスタ11のトランスコンダクタンスを増大させることで、利得を大きくする。
Gm-Boost型ゲート接地増幅回路10の周波数特性は、反転増幅回路14とゲート接地増幅回路15の各帯域を合成したものになる。周波数特性を改善するためには、反転増幅回路14及びゲート接地増幅回路15の電流を増加させる必要がある。
この点を改良すべく、非特許文献1では、Gm-Boost部の出力とゲート接地増幅回路の出力との間を、容量を介して接続し、Gm-Boost部の周波数特性にピークを持たせる、差動構成のGm-Boost型ゲート接地増幅回路が提案されている(非特許文献1の図1参照)。Gm-Boost型ゲート接地増幅回路によれば、電流を増加させることなく、利得がフラットな帯域を拡大することができる。なお、利得がフラットな帯域とは、その帯域内において、周波数の利得がほぼ一定であり、増幅器をその帯域内で使用すれば、利得をほぼ線形増幅できる帯域である。
F.Belmas, F.Hameau, J. Fournier, "A Low Power Inductorless LNA With Double Gm Enhancement in 130 nm CMOS", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 47, NO. 5, MAY 2012, pp.1094-1103
Gm-Boost型ゲート接地増幅回路では、容量値が大きいとピークが大きくなってしまい、容量値が小さいと利得がフラットな帯域が狭くなり低い周波数で利得が落ちてしまう。このため、個体毎に、容量値が適正な範囲に収まるように容量をfFオーダーで細かく調整する必要がある。
しかしながら、Gm-Boost型ゲート接地増幅回路に、容量を調整するための容量切替え機能を追加すると、Gm-Boost型ゲート接地増幅回路の面積が大きく増えてしまう。また、容量切替え機能を追加しても、切替スイッチ用トランジスタの寄生容量が付加されてしまうため、調整精度を高くすることができない。
本発明の目的は、面積を大きく増やすことなく、利得がフラットな帯域を広げることができ、調整精度を高くすることができる低雑音増幅回路を提供することである。
本発明の一態様に係る低雑音増幅回路は、ゲート接地増幅回路およびソース接地増幅回路を備え、前記ゲート接地増幅回路は、ソース端子が入力端子に接続され、ドレイン端子が出力端子に接続される第1のトランジスタと、前記第1のトランジスタのソース端子に接続され、一定の電流を流す電流源と、前記第1のトランジスタのドレイン端子に接続される負荷と、を有し、前記ソース接地増幅回路は、ゲート端子が前記第1のトランジスタのソース端子に接続され、ソース端子がグランドに接続され、ドレイン端子が前記第1のトランジスタのゲート端子に接続される第2のトランジスタと、前記第2のトランジスタのドレイン端子に接続されるアクティブインダクタと、を有し、前記ソース接地増幅回路のピーク周波数は、前記アクティブインダクタの調整により前記ゲート接地増幅回路の使用帯域の最高周波数よりも高く設定される、構成を採る。
本発明の一態様に係る低雑音増幅回路は、第1のゲート接地増幅回路、第2のゲート接地増幅回路、第1のソース接地増幅回路および第2のソース接地増幅回路を備え、前記第1のゲート接地増幅回路は、ソース端子がN側入力端子に接続され、ドレイン端子がN側出力端子に接続される第1のトランジスタと、前記第1のトランジスタのドレイン端子に接続される第1の負荷と、を有し、前記第1のソース接地増幅回路は、ゲート端子がキャパシタを介して前記第1のトランジスタのソース端子に接続され、ソース端子がP側入力端子に接続され、ドレイン端子が前記第1のトランジスタのゲート端子に接続される第2のトランジスタと、前記第2のトランジスタのソース端子に接続され、一定の電流を流す第1の電流源と、前記第2のトランジスタのドレイン端子に接続される第1のアクティブインダクタと、を有し、前記第2のゲート接地増幅回路は、ソース端子が前記P側入力端子に接続され、ドレイン端子がP側出力端子に接続される第3のトランジスタと、前記第3のトランジスタのドレイン端子に接続される第2の負荷と、を有し、前記第2のソース接地増幅回路は、ゲート端子がキャパシタを介して前記第3のトランジスタのソース端子に接続され、ソース端子が前記N側入力端子に接続され、ドレイン端子が前記第3のトランジスタのゲート端子に接続される第4のトランジスタと、前記第4のトランジスタのソース端子に接続され、一定の電流を流す第2の電流源と、前記第4のトランジスタのドレイン端子に接続される第2のアクティブインダクタと、を有し、前記第1のソース接地増幅回路のピーク周波数は、前記第1のアクティブインダクタの調整により前記第1のゲート接地増幅回路の使用帯域の最高周波数よりも高く設定され、前記第2のソース接地増幅回路のピーク周波数は、前記第2のアクティブインダクタの調整により前記第2のゲート接地増幅回路の使用帯域の最高周波数よりも高く設定される、構成を採る。
本発明によれば、面積を大きく増やすことなく、利得がフラットな帯域を広げることができ、調整精度を高くすることができる。
以下、本発明の各実施の形態について、図面を参照して詳細に説明する。なお、各実施の形態に係る低雑音増幅回路は、無線通信装置等に搭載可能なものである。
(実施の形態1)
図1は、本発明の実施の形態1に係る低雑音増幅回路の構成を示す図である。図1に示す低雑音増幅回路100は、ゲート接地増幅回路110およびソース接地増幅回路120を備える。ゲート接地増幅回路110は、NMOSトランジスタ111、電流源112および負荷113を備える。ソース接地増幅回路120は、PMOS(Positive-channel Metal Oxide Semiconductor)トランジスタ121およびアクティブインダクタ122を備える。アクティブインダクタ122は、PMOSトランジスタ123、抵抗124およびキャパシタ125を備える。
図1は、本発明の実施の形態1に係る低雑音増幅回路の構成を示す図である。図1に示す低雑音増幅回路100は、ゲート接地増幅回路110およびソース接地増幅回路120を備える。ゲート接地増幅回路110は、NMOSトランジスタ111、電流源112および負荷113を備える。ソース接地増幅回路120は、PMOS(Positive-channel Metal Oxide Semiconductor)トランジスタ121およびアクティブインダクタ122を備える。アクティブインダクタ122は、PMOSトランジスタ123、抵抗124およびキャパシタ125を備える。
図1に示すように、NMOSトランジスタ111のソース端子は、入力端子VIN、電流源112およびPMOSトランジスタ121のゲート端子に接続されている。つまり、入力信号はトランジスタのソース端子に入力される。電流源112は、NMOSトランジスタ111のソース端子とグランド(GND)の間に配置され、一定の電流を流す。
NMOSトランジスタ111のドレイン端子は、出力端子VOUTおよび負荷113に接続されている。
また、ソース接地増幅回路120のPMOSトランジスタ121の、ソース端子がグランドに接続され、ドレイン端子がNMOSトランジスタ111のゲート端子およびアクティブインダクタ122(PMOSトランジスタ123のドレイン端子)に接続されている。
また、アクティブインダクタ122において、PMOSトランジスタ123のゲート端子とドレイン端子は抵抗124を介して接続し、PMOSトランジスタ123のゲート端子とソース端子はキャパシタ125を介して接続する。
なお、式(1)において、gm3はPMOSトランジスタ123のトランスコンダクタタンス、Raは抵抗124の抵抗値、Caはキャパシタ125の容量値を表す。また、式(1)の、右辺第1項が抵抗成分、右辺第2項がインダクタ成分となる。
図2は、低雑音増幅回路100の周波数特性を示す図である。図2において、横軸は周波数、縦軸は利得である。また、図2の、破線のグラフはゲート接地増幅回路110の周波数特性を示し、点線のグラフはソース接地増幅回路120の周波数特性を示し、実線のグラフはこれらを合成した低雑音増幅回路100全体の周波数特性を示す。
本実施の形態では、PMOSトランジスタ123のドレイン-ソース間の寄生容量により共振特性を持ち、所望のピーク周波数になるように、アクティブインダクタ122における、インダクタ値(抵抗124の抵抗値Ra、キャパシタ125の容量値CaおよびPMSトランジスタ123のトランスコンダクタンスgm3)が可変調整される。
この調整により、図2に示すように、ソース接地増幅回路120のピーク周波数fspは、ゲート接地増幅回路110の使用帯域の最高周波数(フラットな帯域の終端の周波数)fgeよりも高く設定される。
そして、ゲート接地増幅回路110とソース接地増幅回路120の周波数特性を合成することにより、利得がフラットな帯域が、ほぼピーク周波数fspまで拡大される。
このように、本実施の形態の低雑音増幅回路100は、ソース接地増幅回路120のピーク周波数を、アクティブインダクタ122の調整によりゲート接地増幅回路110の使用帯域の最高周波数よりも高く設定することにより、利得がフラットな帯域を広げることができる。
また、アクティブインダクタ122は、各1個のPMOSトランジスタ123、抵抗124およびキャパシタ125で構成されているため、アクティブインダクタ122を追加することにより増える低雑音増幅回路100の面積は微量である。
また、アクティブインダクタ122は、PMOSトランジスタ123のトランスコンダクタタンス、抵抗124の抵抗値およびキャパシタ125の容量値の3つの調整パラメータを有するので、低雑音増幅回路100全体の容量値が適正な範囲に収まるように容量を調整することが容易にできる。特に、抵抗124の抵抗値を調整することにより、容量の調整において、寄生容量が付加されることがない。
また、本実施の形態では、インダクタの共振周波数を使用してインピーダンスを高くしているので、抵抗負荷に比べて消費電流を抑えることができる。
以上のように、本実施の形態によれば、消費電流および面積を大きく増やすことなく、利得がフラットな帯域を広げることができ、調整精度を高くすることができる。
特に、近年、特定小電力無線システムなどでは、装置の小型化かつ電池駆動が想定されるため、当該装置での消費電流及び面積の増加を回避することが要求される。本実施の形態の低雑音増幅回路100を用いることにより、消費電流が制限された状態であっても、利得を増加させることができる。また、近年、CMOS(Complementary Metal Oxide Semiconductor)の微細化が進み、トランジスタの寄生容量がより小さくなっている。本実施の形態の低雑音増幅回路100によれば、消費電力を低く抑えた場合でも、寄生容量による影響を受けることなく回路を駆動させることができる。
(実施の形態2)
図3は、本発明の実施の形態2に係る低雑音増幅回路の構成を示す図である。なお、図3において、実施の形態1(図1)と同一構成要素については同一符号を用い、その説明を省略する。
図3は、本発明の実施の形態2に係る低雑音増幅回路の構成を示す図である。なお、図3において、実施の形態1(図1)と同一構成要素については同一符号を用い、その説明を省略する。
図3の低雑音増幅回路200は、図1に示した低雑音増幅回路100と比較して、負荷113の代わりにアクティブインダクタ201を用いている。アクティブインダクタ201は、PMOSトランジスタ202、抵抗203およびキャパシタ204を備える。
ゲート接地増幅回路110のNMOSトランジスタ111のドレイン端子がVOUTおよびアクティブインダクタ201(PMOSトランジスタ202のドレイン端子)に接続されている。
アクティブインダクタ201において、PMOSトランジスタ202のゲート端子とドレイン端子は抵抗203を介して接続し、PMOSトランジスタ202のゲート端子とソース端子はキャパシタ204を介して接続する。
この場合、ソース接地増幅回路120とゲート接地増幅回路110の利得が同一であるとすると、それら2つの増幅回路のピーク周波数の間の帯域において利得がフラットになる。受信周波数が所定の周波数(例えば800MHz)より高い場合、ソース接地増幅回路120のピーク周波数を受信周波数に設定し、ゲート接地増幅回路110のピーク周波数を受信周波数より低く設定する。また、受信周波数が所定の周波数より低い場合、ソース接地増幅回路120のピーク周波数を受信周波数に設定し、ゲート接地増幅回路110のピーク周波数を受信周波数より高く設定する。
なお、式(2)、(3)において、gm1はNMOSトランジスタ111のトランスコンダクタタンス、gm2はPMOSトランジスタ121のトランスコンダクタタンス、ZAIはアクティブインダクタ122のインピーダンスを表す。
入力インピーダンスZinとアンテナとの整合を取ることにより、ソース接地増幅回路120の負荷がアクティブインダクタ122であるため、整合から外れる周波数の妨害波を抑圧することができ、歪みを抑えることができる。
(実施の形態3)
図4は、本発明の実施の形態3に係る低雑音増幅回路の構成を示す図である。なお、図4において、実施の形態1(図1)と同一構成要素については同一符号を用い、その説明を省略する。
図4は、本発明の実施の形態3に係る低雑音増幅回路の構成を示す図である。なお、図4において、実施の形態1(図1)と同一構成要素については同一符号を用い、その説明を省略する。
図4の低雑音増幅回路300は、図1に示した低雑音増幅回路100の負荷113を、複数(図4では3個)の抵抗およびスイッチにより構成したものである。図4において、抵抗301、302、303は並列に配置される。また、抵抗302とスイッチ304、および、抵抗303とスイッチ305は、それぞれ、直列に配置される。
上記式(3)から明らかなように、トランスコンダクタンスgm1、gm2およびインピーダンスZAIが変わると、入力インピーダンスZinが変わってしまう。
したがって、入力インピーダンスZinを変えずに、利得Gを調整するには、式(2)より、抵抗値RLを変えるしかない。
ゲート接地増幅回路110の負荷113を図4のように構成することにより、スイッチ304、305のON/OFFを制御することで、負荷113の抵抗値RLを容易に切替えることができるので、入力インピーダンスZinを変えずに、利得Gを可変に調整することができる。
(実施の形態4)
図5は、本発明の実施の形態4に係る低雑音増幅回路の構成を示す図である。なお、図5において、実施の形態3(図4)と同一構成要素については同一符号を用い、その説明を省略する。
図5は、本発明の実施の形態4に係る低雑音増幅回路の構成を示す図である。なお、図5において、実施の形態3(図4)と同一構成要素については同一符号を用い、その説明を省略する。
図5の低雑音増幅回路400は、図4に示した低雑音増幅回路300と比較して、ゲート接地増幅回路110に、PMOSトランジスタ401、抵抗402、403、キャパシタ404、405を追加した構成を採る。
NMOSトランジスタ111のドレイン端子は、PMOSトランジスタ401のドレイン端子に接続されている。また、キャパシタ404、405が並列に配置され、PMOSトランジスタ121のドレイン端子が、キャパシタ405を介してNMOSトランジスタ111のゲート端子に接続され、キャパシタ404を介してPMOSトランジスタ401のゲート端子に接続されている。
抵抗402の一端が、キャパシタ404とPMOSトランジスタ401のゲート端子の間に接続されている。抵抗403の一端が、キャパシタ405とNMOSトランジスタ111のゲート端子の間に接続されている。なお、VbpおよびVbnは、所定のバイアス電圧(直流電圧)を与えるための端子である。
上記の構成により、本実施の形態(図5)では、ゲート接地増幅回路110を、NMOSトランジスタ111とPMOSトランジスタ401を用いたプッシュプル構成とし、出力端子VOUTとグランドとの間に負荷113を接続する構成としている。
この構成においても、負荷113の抵抗値を切替えることにより、入力インピーダンスZinを変えずに、利得Gを可変に調整することができる。
(実施の形態5)
図6は、本発明の実施の形態5に係る差動構成の低雑音増幅回路の構成を示す図である。なお、図6の低雑音増幅回路500におけるゲート接地増幅回路110a(NMOSトランジスタ111a、電流源112a、負荷113a)およびソース接地増幅回路120a(PMOSトランジスタ121a、アクティブインダクタ122a、PMOSトランジスタ123a、抵抗124a、キャパシタ125a)は、それぞれ、図1の低雑音増幅回路100における、ゲート接地増幅回路110(NMOSトランジスタ111、電流源112、負荷113)およびソース接地増幅回路120(PMOSトランジスタ121、アクティブインダクタ122、PMOSトランジスタ123、抵抗124、キャパシタ125)と同一の構成、機能、接続状態である。また、図6の低雑音増幅回路500におけるゲート接地増幅回路110b(NMOSトランジスタ111b、電流源112b、負荷113b)およびソース接地増幅回路120b(PMOSトランジスタ121b、アクティブインダクタ122b、PMOSトランジスタ123b、抵抗124b、キャパシタ125b)は、それぞれ、図1の低雑音増幅回路100における、ゲート接地増幅回路110(NMOSトランジスタ111、電流源112、負荷113)およびソース接地増幅回路120(PMOSトランジスタ121、アクティブインダクタ122、PMOSトランジスタ123、抵抗124、キャパシタ125)と同一の構成、機能、接続状態である。
図6は、本発明の実施の形態5に係る差動構成の低雑音増幅回路の構成を示す図である。なお、図6の低雑音増幅回路500におけるゲート接地増幅回路110a(NMOSトランジスタ111a、電流源112a、負荷113a)およびソース接地増幅回路120a(PMOSトランジスタ121a、アクティブインダクタ122a、PMOSトランジスタ123a、抵抗124a、キャパシタ125a)は、それぞれ、図1の低雑音増幅回路100における、ゲート接地増幅回路110(NMOSトランジスタ111、電流源112、負荷113)およびソース接地増幅回路120(PMOSトランジスタ121、アクティブインダクタ122、PMOSトランジスタ123、抵抗124、キャパシタ125)と同一の構成、機能、接続状態である。また、図6の低雑音増幅回路500におけるゲート接地増幅回路110b(NMOSトランジスタ111b、電流源112b、負荷113b)およびソース接地増幅回路120b(PMOSトランジスタ121b、アクティブインダクタ122b、PMOSトランジスタ123b、抵抗124b、キャパシタ125b)は、それぞれ、図1の低雑音増幅回路100における、ゲート接地増幅回路110(NMOSトランジスタ111、電流源112、負荷113)およびソース接地増幅回路120(PMOSトランジスタ121、アクティブインダクタ122、PMOSトランジスタ123、抵抗124、キャパシタ125)と同一の構成、機能、接続状態である。
また、NMOSトランジスタ111aとNMOSトランジスタ111bとは同一サイズであり、PMOSトランジスタ121aとPMOSトランジスタ121bとは同一サイズであり、PMOSトランジスタ123aとPMOSトランジスタ123bとは同一サイズである。
ただし、P側入力端子VINPに入力される信号と、N側入力端子VINNに入力される信号とは極性が異なる。つまり、低雑音増幅回路500では、P側入力端子VINPに入力される信号、及び、N側入力端子VINNに入力される信号を差動入力信号とする。また、P側出力端子VOUTPに出力される信号と、N側出力端子VOUTNに出力される信号とは極性が異なる。
なお、図6の低雑音増幅回路500において、実施の形態2(図3)と同様に、負荷113a、113bに代えてアクティブインダクタにしてもよい。また、図6の低雑音増幅回路500において、実施の形態3(図4)と同様に、負荷113a、113bの内部構成を抵抗とスイッチで構成してもよい。また、図6の低雑音増幅回路500において、実施の形態4(図5)と同様に、ゲート接地増幅回路110a(110b)をプッシュプル構成とし、P側出力端子VOUTPとグランドとの間に負荷113aを接続し、N側出力端子VOUTNとグランドとの間に負荷113bを接続する構成としても良い。
以上のように、本実施の形態によれば、低雑音増幅回路を差動構成にしているため、他の実施の形態の効果に加えて、出力信号の振幅が2倍となり、ノイズに強い回路を実現することができる。
(実施の形態6)
図7は、本発明の実施の形態6に係る差動構成の低雑音増幅回路の構成を示す図である。なお、図7において、実施の形態5(図6)と同一構成要素については同一符号を用い、その説明を省略する。
図7は、本発明の実施の形態6に係る差動構成の低雑音増幅回路の構成を示す図である。なお、図7において、実施の形態5(図6)と同一構成要素については同一符号を用い、その説明を省略する。
図7の低雑音増幅回路600は、図6に示した低雑音増幅回路500と比較して、抵抗601a、601b、キャパシタ602a、602bを追加した構成を採る。
図7に示すように、NMOSトランジスタ111aのソース端子は、N側入力端子VINN、電流源112b、PMOSトランジスタ121bのソース端子に接続され、さらに、キャパシタ602aを介してPMOSトランジスタ121aのゲート端子に接続されている。同様に、NMOSトランジスタ111bのソース端子は、P側入力端子VINP、電流源112a、PMOSトランジスタ121aのソース端子に接続され、さらに、キャパシタ602bを介してPMOSトランジスタ121bのゲート端子に接続されている。
抵抗601aの一端が、キャパシタ602aとPMOSトランジスタ121aのゲート端子の間に接続されている。抵抗601bの一端が、キャパシタ602bとNMOSトランジスタ121bのゲート端子の間に接続されている。なお、VaおよびVbは、所定のバイアス電圧(直流電圧)を与えるための端子である。
上記の構成により、本実施の形態(図7)では、低雑音増幅回路600を、キャパシタ602a、602bにより、キャパシティブクロスカップリング構成としている。また、低雑音増幅回路600は、差動構成となるため、実施の形態5(図6)と同様に、他の実施の形態の効果に加えて、出力信号の振幅が2倍となり、ノイズに強い回路を実現することができる。
なお、図7の低雑音増幅回路600において、実施の形態2(図3)と同様に、負荷113a、113bに代えてアクティブインダクタにしてもよい。また、図7の低雑音増幅回路600において、実施の形態3(図4)と同様に、負荷113a、113bの内部構成を抵抗とスイッチで構成してもよい。また、図7の低雑音増幅回路600において、実施の形態4(図5)と同様に、ゲート接地増幅回路110a(110b)をプッシュプル構成とし、P側出力端子VOUTPとグランドとの間に負荷113aを接続し、N側出力端子VOUTNとグランドとの間に負荷113bを接続する構成としても良い。
(実施の形態7)
図8は、本発明の実施の形態7に係る差動構成の低雑音増幅回路の構成を示す図である。なお、図8において、実施の形態6(図7)と同一構成要素については同一符号を用い、その説明を省略する。
図8は、本発明の実施の形態7に係る差動構成の低雑音増幅回路の構成を示す図である。なお、図8において、実施の形態6(図7)と同一構成要素については同一符号を用い、その説明を省略する。
図8の差動構成の低雑音増幅回路700は、図7に示した差動構成の低雑音増幅回路600と比較して、PMOSトランジスタ701a、701b、負荷702、抵抗703a、703b、704a、704b、キャパシタ705a、705b、706a、706b、を追加した構成を採る。
負荷702は、複数(図8では6個)の抵抗およびスイッチにより構成されている。図8において、抵抗707a、708a、709aは並列に配置され、抵抗707b、708b、709bは並列に配置される。また、抵抗707aと抵抗707b、抵抗708aとスイッチ710と抵抗708b、および、抵抗709aとスイッチ711と抵抗709bは、それぞれ、直列に配置される。
NMOSトランジスタ111aのドレイン端子は、PMOSトランジスタ701aのドレイン端子および負荷702(抵抗707a、708a、709aおよびVOUTN)に接続されている。また、キャパシタ705a、706aが並列に配置され、PMOSトランジスタ121aのドレイン端子が、キャパシタ705aを介してNMOSトランジスタ111aのゲート端子に接続され、キャパシタ706aを介してPMOSトランジスタ701aのゲート端子に接続されている。
抵抗703aの一端が、キャパシタ705aとPMOSトランジスタ701aのゲート端子の間に接続されている。抵抗704aの一端が、キャパシタ706aとNMOSトランジスタ111aのゲート端子の間に接続されている。
NMOSトランジスタ111aのドレイン端子は、PMOSトランジスタ701bのドレイン端子および負荷702(抵抗707b、708b、709bおよびVOUTP)に接続されている。また、キャパシタ705b、706bが並列に配置され、PMOSトランジスタ121bのドレイン端子が、キャパシタ705bを介してNMOSトランジスタ111bのゲート端子に接続され、キャパシタ706bを介してPMOSトランジスタ701bのゲート端子に接続されている。
抵抗703bの一端が、キャパシタ705bとPMOSトランジスタ701bのゲート端子の間に接続されている。抵抗704bの一端が、キャパシタ706bとNMOSトランジスタ111bのゲート端子の間に接続されている。
上記構成により、図8の差動構成の低雑音増幅回路700は、実施の形態6(図7)の差動構成の低雑音増幅回路600を、ゲート接地増幅回路110a、110bを、NMOSトランジスタ111a、111bとPMOSトランジスタ701a、701bを用いたプッシュプル構成とし、出力端子VOUTP、VOUTN間に負荷702を接続する構成としている。
この構成においても、負荷702の抵抗値を切替えることにより、入力インピーダンスZinを変えずに、利得Gを可変に調整することができる。
(実施の形態8)
本発明の実施の形態8では、上記実施の形態1から7に示した低雑音増幅回路を無線通信装置の受信機に設ける場合について説明する。図9は、本実施の形態に係る無線通信装置の構成を示す図である。
本発明の実施の形態8では、上記実施の形態1から7に示した低雑音増幅回路を無線通信装置の受信機に設ける場合について説明する。図9は、本実施の形態に係る無線通信装置の構成を示す図である。
図9に示すように、無線通信装置(受信機)800は、アンテナ801と、整合回路802と、低雑音増幅回路803と、ミキサ回路804と、可変利得増幅回路805と、フィルタ回路806と、A/D変換回路807と、復調器808と、を具備する。無線通信装置800は、主に、アンテナ801で受信された高周波信号を、低雑音増幅回路803において増幅し、ミキサ回路804において中間周波数に変換し、A/D変換回路807においてデジタル信号に変換し、復調器808においてデータを取り出す。
図9の低雑音増幅回路803を、上記実施の形態1から7に示したゲート接地型の低雑音増幅回路とすることにより、広帯域に50Ωのインピーダンス整合が可能となる。
以上、本発明の各実施の形態について説明した。
なお、上記各実施の形態では、ゲート接地増幅回路110において、NMOSトランジスタ111を使用する場合について説明したが、本発明はこれに限られず、ゲート接地増幅回路110において、PMOSトランジスタあるいはバイポーラトランジスタを使用してもよい。また、本発明において、アクティブインダクタの内部構成については特に限定は無く、各実施の形態に記載されたものに限られない。
また、上記各実施の形態において使用されるゲート接地増幅回路110は可変利得機能を有してもよい。可変利得機能を有することにより、トランジスタによる入力信号の増幅動作を適切に制御することができる。
また、上記実施の形態8では、実施の形態1から7に係る低雑音増幅回路を無線通信装置(受信機)に設ける場合について説明したが、本発明はこれに限られず、あらゆる電子機器に適用することができる。
本発明は、低消費電力で高利得を実現することができるので、低ノイズを要する集積回路、無線通信装置等に用いるに好適である。
100、200、300、400、500、600、700、803 低雑音増幅回路
110 ゲート接地増幅回路
111 NMOSトランジスタ
112 電流源
113、702 負荷
120 ソース接地増幅回路
121、123、202、401、701 PMOSトランジスタ
122、201 アクティブインダクタ
124、203、301、302、303、402、403、601、703、704、707、708、709 抵抗
125、204、404、405、602、705、706 キャパシタ
304、305、710、711 スイッチ
800 無線通信装置(受信機)
801 アンテナ
802 整合回路
804 ミキサ回路
805 可変利得増幅回路
806 フィルタ回路
807 A/D変換回路
808 復調器
110 ゲート接地増幅回路
111 NMOSトランジスタ
112 電流源
113、702 負荷
120 ソース接地増幅回路
121、123、202、401、701 PMOSトランジスタ
122、201 アクティブインダクタ
124、203、301、302、303、402、403、601、703、704、707、708、709 抵抗
125、204、404、405、602、705、706 キャパシタ
304、305、710、711 スイッチ
800 無線通信装置(受信機)
801 アンテナ
802 整合回路
804 ミキサ回路
805 可変利得増幅回路
806 フィルタ回路
807 A/D変換回路
808 復調器
Claims (12)
- ゲート接地増幅回路およびソース接地増幅回路を備え、
前記ゲート接地増幅回路は、
ソース端子が入力端子に接続され、ドレイン端子が出力端子に接続される第1のトランジスタと、
前記第1のトランジスタのソース端子に接続され、一定の電流を流す電流源と、
前記第1のトランジスタのドレイン端子に接続される負荷と、
を有し、
前記ソース接地増幅回路は、
ゲート端子が前記第1のトランジスタのソース端子に接続され、ソース端子がグランドに接続され、ドレイン端子が前記第1のトランジスタのゲート端子に接続される第2のトランジスタと、
前記第2のトランジスタのドレイン端子に接続されるアクティブインダクタと、
を有し、
前記ソース接地増幅回路のピーク周波数は、前記アクティブインダクタの調整により前記ゲート接地増幅回路の使用帯域の最高周波数よりも高く設定される、
低雑音増幅回路。 - 前記アクティブインダクタは、インダクタ値を可変調整される、
請求項1に記載の低雑音増幅回路。 - 前記ゲート接地増幅回路の負荷は、アクティブインダクタであって、
前記ソース接地増幅回路のアクティブインダクタによる共振特性のピーク周波数が、受信信号の周波数に合わせられる、
請求項1または請求項2に記載の低雑音増幅回路。 - 前記ゲート接地増幅回路のアクティブインダクタのインダクタ値は可変調整され得る、
請求項3に記載の低雑音増幅回路。 - 前記ゲート接地増幅回路は、可変利得機能を有する、
請求項1から4のいずれか一項に記載の低雑音増幅回路。 - 第1のゲート接地増幅回路、第2のゲート接地増幅回路、第1のソース接地増幅回路および第2のソース接地増幅回路を備え、
前記第1のゲート接地増幅回路は、
ソース端子がN側入力端子に接続され、ドレイン端子がN側出力端子に接続される第1のトランジスタと、
前記第1のトランジスタのドレイン端子に接続される第1の負荷と、
を有し、
前記第1のソース接地増幅回路は、
ゲート端子がキャパシタを介して前記第1のトランジスタのソース端子に接続され、ソース端子がP側入力端子に接続され、ドレイン端子が前記第1のトランジスタのゲート端子に接続される第2のトランジスタと、
前記第2のトランジスタのソース端子に接続され、一定の電流を流す第1の電流源と、
前記第2のトランジスタのドレイン端子に接続される第1のアクティブインダクタと、
を有し、
前記第2のゲート接地増幅回路は、
ソース端子が前記P側入力端子に接続され、ドレイン端子がP側出力端子に接続される第3のトランジスタと、
前記第3のトランジスタのドレイン端子に接続される第2の負荷と、
を有し、
前記第2のソース接地増幅回路は、
ゲート端子がキャパシタを介して前記第3のトランジスタのソース端子に接続され、ソース端子が前記N側入力端子に接続され、ドレイン端子が前記第3のトランジスタのゲート端子に接続される第4のトランジスタと、
前記第4のトランジスタのソース端子に接続され、一定の電流を流す第2の電流源と、
前記第4のトランジスタのドレイン端子に接続される第2のアクティブインダクタと、
を有し、
前記第1のソース接地増幅回路のピーク周波数は、前記第1のアクティブインダクタの調整により前記第1のゲート接地増幅回路の使用帯域の最高周波数よりも高く設定され、
前記第2のソース接地増幅回路のピーク周波数は、前記第2のアクティブインダクタの調整により前記第2のゲート接地増幅回路の使用帯域の最高周波数よりも高く設定される、
低雑音増幅回路。 - 前記第1のアクティブインダクタ及び前記第2のアクティブインダクタは、いずれも、インダクタ値を可変調整される、
請求項6に記載の低雑音増幅回路。 - 前記ゲート接地増幅回路の負荷は、アクティブインダクタであって、
前記ソース接地増幅回路のアクティブインダクタによる共振特性のピーク周波数が、受信信号の周波数に合わせられる、
前記第1のゲート接地増幅回路及び前記第2のゲート接地増幅回路の負荷はアクティブインダクタであって、
前記第1のソース接地増幅回路のアクティブインダクタによる共振特性のピーク周波数、及び、前記第2のソース接地増幅回路のアクティブインダクタによる共振特性のピーク周波数が、受信信号の周波数に合わせられる、
請求項6または請求項7に記載の低雑音増幅回路。 - 前記第1のゲート接地増幅回路のアクティブインダクタのインダクタ値、及び、前記第2のゲート接地増幅回路のアクティブインダクタのインダクタ値は、いずれも、可変調整され得る、
請求項8に記載の低雑音増幅回路。 - 前記第1のゲート接地増幅回路及び前記第2のゲート接地増幅回路は、いずれも、可変利得機能を有する、
請求項6から9のいずれか一項に記載の低雑音増幅回路。 - 請求項1から10のいずれか一項に記載の低雑音増幅回路を具備する、
集積回路。 - 請求項1から10のいずれか一項に記載の低雑音増幅回路を具備する、
無線通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014042675A JP2015170892A (ja) | 2014-03-05 | 2014-03-05 | 低雑音増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014042675A JP2015170892A (ja) | 2014-03-05 | 2014-03-05 | 低雑音増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015170892A true JP2015170892A (ja) | 2015-09-28 |
Family
ID=54203295
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014042675A Pending JP2015170892A (ja) | 2014-03-05 | 2014-03-05 | 低雑音増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015170892A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018116825A1 (ja) * | 2016-12-20 | 2018-06-28 | ソニーセミコンダクタソリューションズ株式会社 | 単相差動変換回路およびその信号処理方法、並びに、受信装置 |
US10236844B2 (en) | 2016-12-28 | 2019-03-19 | Toshiba Memory Corporation | Active inductor and amplifier circuit |
CN110086436A (zh) * | 2019-05-10 | 2019-08-02 | 南京牛芯微电子有限公司 | 一种高频宽带放大器 |
-
2014
- 2014-03-05 JP JP2014042675A patent/JP2015170892A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018116825A1 (ja) * | 2016-12-20 | 2018-06-28 | ソニーセミコンダクタソリューションズ株式会社 | 単相差動変換回路およびその信号処理方法、並びに、受信装置 |
US10972057B2 (en) | 2016-12-20 | 2021-04-06 | Sony Semiconductor Solutions Corporation | Single-phase differential conversion circuit, signal processing method for use therewith, and reception apparatus |
US10236844B2 (en) | 2016-12-28 | 2019-03-19 | Toshiba Memory Corporation | Active inductor and amplifier circuit |
CN110086436A (zh) * | 2019-05-10 | 2019-08-02 | 南京牛芯微电子有限公司 | 一种高频宽带放大器 |
CN110086436B (zh) * | 2019-05-10 | 2024-03-26 | 南京牛芯微电子有限公司 | 一种高频宽带放大器 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10205438B2 (en) | Adjustable low-pass filter in a compact low-power receiver | |
EP1875605B1 (en) | Differential inductor based low noise amplifier | |
US7974599B2 (en) | Low noise amplifier with constant input impedance | |
US8803596B2 (en) | Differential source follower having 6dB gain with applications to WiGig baseband filters | |
EP2246977B1 (en) | Wideband voltage translators | |
CN107565912B (zh) | 一种具有干扰抑制的低噪声放大器电路 | |
US9503053B1 (en) | Active balun for wideband applications | |
JP2009065511A (ja) | 増幅回路及び通信機 | |
WO2014087479A1 (ja) | 高周波電力増幅器 | |
JP2020005173A (ja) | 高周波増幅回路 | |
CN112491366B (zh) | 适用于噪声抑制的放大器 | |
KR102262208B1 (ko) | 잡음 제거기를 구비한 저항성 광대역 저잡음 증폭기 | |
JP2014175675A (ja) | 高周波増幅回路、無線通信装置、及び高周波増幅回路の制御方法 | |
JP2008118321A (ja) | 増幅器 | |
JP5109895B2 (ja) | 増幅回路及び受信装置 | |
JP2015170892A (ja) | 低雑音増幅回路 | |
JP2009207031A (ja) | 増幅回路 | |
JP6416020B2 (ja) | 能動負荷回路及び半導体集積回路 | |
US7443243B2 (en) | High frequency amplifier having an attenuator | |
JP5433614B2 (ja) | 半導体集積回路および受信装置 | |
JP5205403B2 (ja) | 半導体集積回路装置 | |
US10771023B2 (en) | Amplifier | |
JP5139963B2 (ja) | 差動増幅器 | |
CN110661494A (zh) | 高频放大电路及半导体设备 | |
KR20080075522A (ko) | 인핸스드 믹서 디바이스 |