JP2008118321A - 増幅器 - Google Patents

Abstract

【課題】コストや電流値を増加させることなく複数の周波数帯域に対応できる増幅器を提供する。
【解決手段】容量素子Ｃ３とスイッチ素子ＳＷ１とからなるスイッチトキャパシタＳＷＣ１は、増幅素子としてのＮＭＯＳＦＥＴからなるトランジスタＭ１のゲート端子と接地電位との間に介在している。スイッチ素子ＳＷ１をオン／オフ制御することにより、入力側の容量を変化させることができる。これにより、複数の周波数帯域に対応することが可能である。
【選択図】図１

Description

本発明は、増幅器に関し、特に、無線通信用の高周波で用いられる低雑音増幅器において複数の周波数帯域をカバーするための技術に関するものである。

無線通信では、世界あるいは国内においても、複数の周波数帯や規格が存在している。そのため、無線通信用集積回路には、これらの同じ規格の複数の周波数帯域をカバーするものがあり、また、複数の規格に対応するものも開発されるようになってきている（例えば、非特許文献１〜５）。

一般に、無線通信用の高周波で用いられる低雑音増幅器においては、入力インピーダンスは容量性であるが、外部の５０Ω端子や７０Ω端子に接続する際に、インダクタ素子や抵抗素子を内蔵した整合回路をチップの外部や内部へ接続してインピーダンス整合を取る。このとき、インダクタ素子や抵抗素子は周波数に依存するインピーダンスを持つので、低雑音増幅器も、周波数依存性が強くなり、狭帯域となる。従って、従来の無線通信用集積回路においては、複数の周波数帯域をカバーするために、以下のような手法が用いられていた。

すなわち、第１の手法としては、複数の周波数帯域それぞれ対応して、複数のＬＮＡ（低雑音増幅器）を並列に接続していた。

また、第２の手法としては、帯域を広く取った広帯域なＷＢ−ＬＮＡ（Wide Band ＬＮＡ）を用いることにより、複数の帯域をカバーしていた。

Bertan Bakkaloglu, et al, "A 1.5-V Multi-Mode Quad-Band RF Receiver for GSM/EDGE/CDMA2K in 90-nm Digital CMOS process" ,JSSC 2006 A. Ismail, et al, "A 3 to 10 GHz LNA Using a Wideband LC-ladder Matching Network" ,ISSCC 2004 Chong-Ru Wu, et al, "A 2.9-3.5-GHz Tunable Low-Noise Amplifier" ,SiRF 2006 Chao-Shiun Wang, et al, "A MUILT-BAND MULTI-STANDARD RF FRONT-END FOR IEEE 802.16a and IEEE 802.11 a/b/g APPLICATIONS" ,ISCAS 2005 Vojkan Vidojkovic, et al, "FULLY-INTEGRATED DECT/BLUETOOTH MULTI-BAND LNA IN 0.18 μm CMOS" ,ISCAS 2004

従来の増幅器においては、以下のような問題点があった。

第１の手法を用いた場合には、チップ面積が拡大するので、コストが上昇するという問題点があった（例えば、４つの周波数帯域に対応させる場合には、それぞれの周波数に対応した４つのＬＮＡが必要となるので、４倍の面積が必要となる）。

また、第２の手法を用いた場合には、ノイズ特性が劣化したり、必要な帯域以外の信号を妨害波として拾ったりすることとなる。従って、後段の線形性やダイナミックレンジに対する要求が厳しくなるので、電流値を高くする必要があるという問題点があった。

本発明は以上の問題点を解決するためになされたものであり、コストや電流値を増加させることなく複数の周波数帯域に対応できる増幅器を提供することを目的とする。

本発明の一実施の形態において、容量素子Ｃ３とスイッチ素子ＳＷ１とからなるスイッチトキャパシタＳＷＣ１は、トランジスタＭ１のゲート端子と接地電位との間に介在している。スイッチ素子ＳＷ１をオン／オフ制御することにより、入力側の容量を変化させる。

本発明によれば、トランジスタＭ１のゲート端子と接地電位との間に介在させたスイッチトキャパシタＳＷＣ１を用いて容量を変化させるので、コストや電流値を増加させることなく複数の周波数帯域に対応できる。

＜実施の形態１＞
図１は、実施の形態１に係るマルチバンド型低雑音増幅器ＭＢ−ＬＮＡ１の構成を示す回路図である。なお、この増幅器増幅器ＭＢ−ＬＮＡ１は、無線通信用集積回路に搭載され、高周波信号の増幅に用いられるものである。

図１において、ＮＭＯＳＦＥＴからなるトランジスタＭ１（第１ＭＩＳＦＥＴ）のゲート端子（制御端子）は、接点ａにおいて、容量素子Ｃ１（第１容量素子）の一端へ接続されている。容量素子Ｃ１の他端は、整合回路ＭＣ１（インピーダンス整合回路）を介して、増幅器ＭＢ−ＬＮＡ１の入力端子へ接続されている。整合回路ＭＣ１は、図示しないインダクタ素子や抵抗素子を内蔵しており、増幅器ＭＢ−ＬＮＡ１の入力側におけるインピーダンスを整合させるためのものである。すなわち、トランジスタＭ１のゲート端子は、容量素子Ｃ１および整合回路ＭＣ１を介して増幅器ＭＢ−ＬＮＡ１の入力端子へ接続されている。

なお、容量素子Ｃ１および整合回路ＭＣ１は、増幅器増幅器ＭＢ−ＬＮＡ１内部に限らず、あるいは、増幅器増幅器ＭＢ−ＬＮＡ１外部に配置されていてもよい。すなわち、トランジスタＭ１のゲート端子が、容量素子Ｃ１および整合回路ＭＣ１を介して入力信号を受けるように構成されていればよい。

トランジスタＭ１のソース端子（一方端子）は、コイルＬ１（インダクタ素子）の一端へ接続されている。コイルＬ１の他端は、接点ｂにおいて、接地電位（第１電位）へ接続されている。すなわち、トランジスタＭ１のソース端子は、コイルＬ１を介して接地電位へ接続されている。

トランジスタＭ１のドレイン端子（他方端子）は、接点ｃにおいて、容量素子Ｃ２（第３容量素子）の一端へ接続されるとともにコイルＬ２（負荷素子）の一端へ接続されている。容量素子Ｃ２の他端は増幅器ＭＢ−ＬＮＡ１の出力端子へ接続されており、コイルＬ２の他端は電源電位（第２電位）へ接続されている。すなわち、トランジスタＭ１のドレイン端子は、容量素子Ｃ２を介してＭＢ−ＬＮＡ１の出力端子へ接続されるとともにコイルＬ２を介して電源電位へ接続されている。

容量素子Ｃ３（第２容量素子）は、それぞれ、一端が、接点ａにおいてトランジスタＭ１のゲート端子へ接続され、他端が、ＮＭＯＳＦＥＴ（第２ＭＩＳＦＥＴ）からなるスイッチ素子ＳＷ１（第１スイッチ素子）の一端へ接続されている。スイッチ素子ＳＷ１の他端は、接点ｂにおいて接地電位へ接続されている。すなわち、容量素子Ｃ３とスイッチ素子ＳＷ１とからなるスイッチトキャパシタＳＷＣ１は、トランジスタＭ１のゲート端子と接地電位との間に介在している。なお、スイッチ素子ＳＷ１のオン／オフ制御は、第２ＭＩＳＦＥＴのゲート電位を制御することにより行われる。また、図１においては、スイッチトキャパシタＳＷＣ１が、容量素子Ｃ３とスイッチ素子ＳＷ１とからなる組を複数組備える場合が示されているが、これに限らず、容量素子Ｃ３とスイッチ素子ＳＷ１との組数は、１組であっても、複数組であってもよい。

図１において、トランジスタＭ１は、ゲート電位（接点ａの電位）として入力された信号ＬＮＡｉｎを、ドレイン電位（接点ｃの電位）として出力する増幅素子である。

容量素子Ｃ１は増幅器ＭＢ−ＬＮＡ１の入力側で、容量素子Ｃ２は増幅器ＭＢ−ＬＮＡ１の出力側で、それぞれ、ＤＣのカットおよび周波数のチューニングを行うための素子である。また、コイルＬ１は、増幅に伴う雑音を低減するためのインダクタ素子である。また、コイルＬ２はトランジスタＭ１のドレイン電位を調整するための負荷素子であり、入力信号の周波数が低い場合には、抵抗素子で代用してもよい。

図１の増幅器ＭＢ−ＬＮＡ１においては、スイッチ素子ＳＷ１をオン／オフ制御することにより、入力側の容量（スイッチトキャパシタＳＷＣ１の容量とトランジスタＭ１のゲート容量との和）を変化させることができる。これにより、複数の周波数帯域に対応することが可能である。

図２は、比較用の一のマルチバンド型低雑音増幅器の構成を示す回路図である。図２においては、スイッチトキャパシタＳＷＣ１は、トランジスタＭ１のゲート端子と接地電位との間にではなく、トランジスタＭ１のゲート端子とトランジスタＭ１のソース端子との間に介在している。

上述したように、スイッチ素子ＳＷ１は、ＮＭＯＳＦＥＴから構成されているので、両端（ソース・ドレイン間）に印加される電圧に応じてオン抵抗が変化する。

図１においては、スイッチ素子ＳＷ１の他端は、直接に接地電位へ接続されているので、その電位は常に接地電位と等しくなり一定である。

図２においては、スイッチ素子ＳＷ１の他端は、接地電位へは、直接には接続されずコイルＬ１を介して接続されているので、コイルＬ１において生じる起電力により、その電位が時間とともに変化する。従って、スイッチ素子ＳＷ１の両端（第２ＭＩＳＦＥＴのソース・ドレイン間）に印加される電圧は大きく変化する。よって、第２ＭＩＳＦＥＴのオン抵抗が大きく変化するので、スイッチ素子ＳＷ１がオフしてしまうことがあるという問題点がある。

図３は、比較用の他のマルチバンド型低雑音増幅器の構成を示す回路図である。図３においては、スイッチトキャパシタＳＷＣ１は、トランジスタＭ１のゲート端子と接地電位との間にではなく、トランジスタＭ１のドレイン端子と電源電位との間にコイルＬ２と並列に介在している。

図１においては、トランジスタＭ１のドレイン電位を調整するための負荷素子としては、コイルＬ２のみが接続されているので、負荷が大幅に変化することはない。

一方、図３においては、負荷素子として、コイルＬ２に加えてスイッチトキャパシタＳＷＣ１が接続されているので、図１に比較して、負荷が大幅に変化することになる。すなわち、ゲインが大幅に変化するという問題点がある。

このように、本実施の形態に係るＭＢ−ＬＮＡ１では、増幅素子としてのＮＭＯＳＦＥＴからなるトランジスタＭ１のゲート端子と接地電位との間に、容量素子Ｃ３とスイッチ素子ＳＷ１とからなるスイッチトキャパシタＳＷＣ１を介在させている。すなわち、１個のＭＢ−ＬＮＡ１において、スイッチ素子ＳＷ１をオン／オフ制御することにより、容量を変化させ複数の周波数帯域に対応させることを可能としている。

従って、複数個のＭＢ−ＬＮＡを並列に接続する場合に比べて、チップ面積を低減することができるので、コストの増加を抑制することができる。

また、ＷＢ−ＬＮＡを用いる場合に比べて、ノイズ特性が劣化したり必要な帯域以外の信号を妨害波として拾ったりすることを防ぐことができるので、電流値の増加を抑制することができる。

また、図２のようにスイッチトキャパシタＳＷＣ１をトランジスタＭ１のゲート端子とトランジスタＭ１のソース端子との間に介在させた場合に比べて、スイッチ素子ＳＷ１がオフしてしまうことを防ぐことができる。これにより、動作を安定させることができる。

また、図３のようにスイッチトキャパシタＳＷＣ１をトランジスタＭ１のドレイン端子と電源電位との間にコイルＬ２と並列に介在させた場合に比べて、ゲインが大幅に変化することを防ぐことができる。これにより、動作を安定させることができる。

なお、上述においては、トランジスタＭ１およびスイッチ素子ＳＷ１としてＮＭＯＳＦＥＴを用いる場合について説明したが、ＮＭＯＳＦＥＴに限らず、ＰＭＯＳＦＥＴを用いてもよい。但し、この場合には、電源電位と接地電位とを入れ換えて第１電位を電源電位とし第２電位を接地電位とする必要がある（以降の変形例で後述するトランジスタＭ２等やスイッチ素子ＳＷ２等についても同様）。

また、トランジスタＭ１としては、ＭＯＳＦＥＴに限らず、他のＭＩＳＦＥＴや、Ｓｉバイポーラトランジスタ、ＳｉＧｅバイポーラトランジスタ、ＨＢＴ等を用いてもよい。

＜変形例１＞
実施の形態１に係る図１の増幅器ＭＢ−ＬＮＡ１においては、入力側では整合回路ＭＣ１が配置されインピーダンスの整合が行われているが、出力側ではインピーダンスの整合は行われていない。しかし、増幅器ＭＢ−ＬＮＡ１の出力側においても、インピーダンスの整合を行うようにしてもよい。

図４〜５は、変形例１に係るマルチバンド型低雑音増幅器の構成を示す回路図である。

図４に示されるように、増幅器ＭＢ−ＬＮＡ１（１段目増幅器）と次段回路１０との間には、マルチバンド型低雑音増幅器ＭＢ−ＬＮＡ２（２段目増幅器）が介在している。すなわち、変形例１においては、増幅器ＭＢ−ＬＮＡ１の出力端子へ増幅器ＭＢ−ＬＮＡ２の入力端子を接続することにより、これらを一体化された１個のマルチバンド型低雑音増幅器として機能させている。

図５に示されるように、増幅器ＭＢ−ＬＮＡ２において、ＮＭＯＳＦＥＴからなるトランジスタＭ２（第３ＭＩＳＦＥＴ）のゲート端子は、増幅器ＭＢ−ＬＮＡ１の出力端子へ接続されている。

トランジスタＭ２のソース端子は、接地電位へ接続されている。

トランジスタＭ２のドレイン端子は、容量素子Ｃ４の一端へ接続されるとともに抵抗素子Ｒ１（負荷素子）の一端へ接続されている。容量素子Ｃ４の他端は増幅器ＭＢ−ＬＮＡ２の出力端子へ接続されており、抵抗素子Ｒ１の他端は電源電位へ接続されている。すなわち、トランジスタＭ２のドレイン端子は、容量素子Ｃ４を介して増幅器ＭＢ−ＬＮＡ２の出力端子へ接続されるとともに抵抗素子Ｒ１を介して電源電位へ接続されている。

容量素子Ｃ５（第４容量素子）は、一端が、トランジスタＭ２のゲート端子へ接続され、他端が、ＮＭＯＳＦＥＴ（第４ＭＩＳＦＥＴ）からなるスイッチ素子ＳＷ２（第２スイッチ素子）の一端へ接続されている。スイッチ素子ＳＷ２の他端は、接地電位へ接続されている。すなわち、容量素子Ｃ５とスイッチ素子ＳＷ２とからなるスイッチトキャパシタＳＷＣ２は、トランジスタＭ２のゲート端子と接地電位との間に介在している。なお、スイッチ素子ＳＷ２のオン／オフ制御は、ＮＯＳＦＥＴのゲート電位を制御することにより行われる。

スイッチ素子ＳＷ２のオン／オフ制御を行うことにより、増幅器ＭＢ−ＬＮＡ１の出力側においても、増幅器ＭＢ−ＬＮＡ１の入力側と同様に、容量を変更しインピーダンスの整合を行うことが可能となる。なお、この増幅器ＭＢ−ＬＮＡ２は、増幅のために用いられてもよいが、あるいは、増幅器ＭＢ−ＬＮＡ１の出力側における容量の調節のためだけに用いられてもよい。

なお、増幅器ＭＢ−ＬＮＡ２においては、負荷素子として、コイルではなく抵抗素子Ｒ１が用いられているので、出力側におけるインピーダンスの整合はあまり考慮する必要はない。

このように、本変形例に係るマルチバンド型低雑音増幅器においては、増幅器ＭＢ−ＬＮＡ１の次段に接続された増幅器ＭＢ−ＬＮＡ２のトランジスタＭ２のゲート端子と接地電位との間に、スイッチトキャパシタＳＷＣ２を介在させている。従って、実施の形態１の効果に加えて、増幅器ＭＢ−ＬＮＡ１の出力側におけるインピーダンスを整合させることができるという効果を奏する。

＜変形例２＞
図６〜７は、変形例２に係るマルチバンド型低雑音増幅器の構成を示す回路図である。図６〜７は、変形例１に係る図４〜５において、それぞれ、増幅器ＭＢ−ＬＮＡ１，ＭＢ−ＬＮＡ２を差動化することにより増幅器ＭＢ−ＬＮＡ１ａ，ＭＢ−ＬＮＡ２ａを構成したものである。

図７の増幅器ＭＢ−ＬＮＡ１ａは、図５の増幅器ＭＢ−ＬＮＡ１において、信号ＬＮＡｉｎで制御されるトランジスタＭ１等の構成要素と並列に、信号ＬＮＡｉｎの反転信号で制御されるトランジスタＭ１ａ等の構成要素を設けることにより、疑似差動型としたものである。

また、図７の増幅器ＭＢ−ＬＮＡ２ａは、図５の増幅器ＭＢ−ＬＮＡ２において、信号ＬＮＡｉｎで制御されるトランジスタＭ２等の構成要素と並列に、信号ＬＮＡｉｎの反転信号で制御されるトランジスタＭ２ａ等の構成要素を設け、さらに、トランジスタＭ２，Ｍ２ａのソース端子と接地電位との間に定電流源ＩＳ１を設けることにより、差動型としたものである。

このように、本変形例に係るマルチバンド型低雑音増幅器においては、（疑似）差動を行うので、変形例１の効果に加えて、コモンモードのノイズを抑制することができるという効果を奏する。

なお、上述においては、図７を用いて、インダクタ素子としてコイルＬ１ａ，Ｌ２ａを用いる場合について説明したが、あるいは、コイルＬ１ａ，Ｌ２ａに代えてトランスフォーマをインダクタ素子として用いてもよい。

＜変形例３＞
変形例１においては、１段目増幅器としての増幅器ＭＢ−ＬＮＡ１の次段に、トランジスタＭ２のゲート端子と接地電位との間にスイッチトキャパシタＳＷＣ２を介在させた増幅器ＭＢ−ＬＮＡ２を２段目増幅器として接続する場合について説明したが、２段目増幅器として次段に接続されるのは、ミキサであってもよい。

図８〜９は、変形例３に係るマルチバンド型低雑音増幅器の構成を示す回路図である。図８〜９は、変形例１に係る図４〜５において、増幅器ＭＢ−ＬＮＡ１に代えて、ミキサＭＩＸ１を設けたものである。

図９のミキサＭＩＸ１は、図５の増幅器ＭＢ−ＬＮＡ１において、トランジスタＭ２と抵抗素子Ｒ１との間に、局部発振信号ＬＯで制御されるＮＭＯＳＦＥＴからなるトランジスタＭ３を設けるとともに、トランジスタＭ３、抵抗素子Ｒ１、および容量素子Ｃ４と並列に、それぞれ、トランジスタＭ３ａ、抵抗素子Ｒ１ａ、および容量素子Ｃ４ａを設け、さらに、トランジスタＭ３ａを局部発振信号ＬＯの反転信号で制御するマルチバンド型低雑音ミキサである。

このように、本変形例に係るマルチバンド型低雑音増幅器においては、変形例１において、増幅器ＭＢ−ＬＮＡ１に代えてミキサＭＩＸ１を設け、トランジスタＭ２のゲート端子と接地電位との間にスイッチトキャパシタＳＷＣ２を介在させている。従って、変形例１と同様の効果を奏する。

なお、低雑音増幅器ＭＢ−ＬＮＡ１の次段に設けられるミキサとしては、図９のミキサＭＩＸ１に限らず、ＮＭＯＳＦＥＴからなるトランジスタＭ２のゲート端子と接地電位との間にスイッチトキャパシタＳＷＣ２を介在させたものであればよい。また、上述したように、トランジスタＭ２はＰＭＯＳＦＥＴ等であってもよい。

＜変形例４＞
図１０〜１１は、変形例４に係るマルチバンド型低雑音増幅器の構成を示す回路図である。図１０〜１１は、変形例３に係る図８〜９において、それぞれ、増幅器ＭＢ−ＬＮＡ１およびミキサＭＩＸ１を差動化することにより増幅器ＭＢ−ＬＮＡ１ａおよびミキサＭＩＸ１ａを構成したものである。

図１１の増幅器ＭＢ−ＬＮＡ１ａは、図７に示されるものと同様の疑似差動型増幅器である。

また、図１１のミキサＭＩＸ１ａは、図９のミキサＭＩＸ１において、トランジスタＭ２，Ｍ３，Ｍ３ａおよびスイッチトキャパシタＳＷＣ２等の構成要素と並列に、トランジスタＭ２ａ，Ｍ３ｂ，Ｍ３ｃおよびスイッチトキャパシタＳＷＣ２ａ等の構成要素を設け、さらに、トランジスタＭ２，Ｍ２ａのソース端子と接地電位との間に定電流源ＩＳ１を設けることにより、差動型としたものである。なお、このミキサＭＩＸ１ａは、ギルバートセルと呼ばれる周知の構成を有するものである。

このように、本変形例に係るマルチバンド型低雑音増幅器においては、（疑似）差動を行うので、変形例３の効果に加えて、コモンモードのノイズを抑制することができるという効果を奏する。

＜変形例５＞
図１２〜１３は、変形例５に係るマルチバンド型低雑音増幅器の構成を示す回路図である。図１２〜１３は、変形例２に係る図６〜７において、増幅器ＭＢ−ＬＮＡ２ａに代えて、Ｇｍセルと呼ばれる周知の構成を有するトランスコンダクタンスアンプからなる増幅器Ｇｍ−Ｃｅｌｌ１を設けたものである。

本変形例に係る図１３の増幅器Ｇｍ−Ｃｅｌｌ１は、変形例２に係る図７の増幅器において、抵抗素子Ｒ１，Ｒ１ａに代えて、ＰＭＯＳＦＥＴからなるトランジスタＭ４，Ｍ４ａを設け、さらに、容量素子Ｃ６とスイッチ素子ＳＷ３とからなるスイッチトキャパシタＳＷＣ３、容量素子Ｃ６ａとスイッチ素子ＳＷ３ａとからなるスイッチトキャパシタＳＷＣ３ａ、および容量素子Ｃ７，Ｃ７ａ，Ｃ８，Ｃ８ａを設けたものである。トランジスタＭ４，Ｍ４ａ、スイッチトキャパシタＳＷＣ３，ＳＷＣ３ａ、および容量素子Ｃ８，Ｃ８ａは、電源電位側に配置され、それぞれ、接地電位側に配置されたトランジスタＭ２，Ｍ２ａ、スイッチトキャパシタＳＷＣ２，ＳＷＣ２ａ、および容量素子Ｃ７，Ｃ７ａに対応している。

このように、本変形例に係るマルチバンド型低雑音増幅器においては、増幅器ＭＢ−ＬＮＡ１の次段に、トランスコンダクタンスアンプからなる増幅器Ｇｍ−Ｃｅｌｌ１を設けているので、変形例２の効果に加えて、次段にパッシブミキサ等を接続できるという効果を奏する。

実施の形態１に係るマルチバンド型低雑音増幅器の構成を示す回路図である。 比較用の一のマルチバンド型低雑音増幅器の構成を示す回路図である。 比較用の他のマルチバンド型低雑音増幅器の構成を示す回路図である。 変形例１に係るマルチバンド型低雑音増幅器の構成を示す回路図である。 変形例１に係るマルチバンド型低雑音増幅器の構成を示す回路図である。 変形例２に係るマルチバンド型低雑音増幅器の構成を示す回路図である。 変形例２に係るマルチバンド型低雑音増幅器の構成を示す回路図である。 変形例３に係るマルチバンド型低雑音増幅器の構成を示す回路図である。 変形例３に係るマルチバンド型低雑音増幅器の構成を示す回路図である。 変形例４に係るマルチバンド型低雑音増幅器の構成を示す回路図である。 変形例４に係るマルチバンド型低雑音増幅器の構成を示す回路図である。 変形例５に係るマルチバンド型低雑音増幅器の構成を示す回路図である。 変形例５に係るマルチバンド型低雑音増幅器の構成を示す回路図である。

符号の説明

１０ 次段回路、ａ〜ｃ 接点、Ｃ１〜Ｃ３ 容量素子、ＩＳ１ 定電流源、Ｌ１〜Ｌ２ インダクタ素子、ＬＮＡｉｎ 信号、Ｍ１〜Ｍ３ トランジスタ、ＭＢ−ＬＮＡ１〜ＭＢ−ＬＮＡ２，Ｇｍ−Ｃｅｌｌ１ 増幅器、ＭＩＸ１ ミキサ、Ｒ１ 抵抗素子、ＳＷ１〜ＳＷ３ スイッチ素子、ＳＷＣ１〜ＳＷＣ３ スイッチトキャパシタ。

Claims (10)

1. 制御端子が、第１容量素子およびインピーダンス整合回路を介して入力信号を受け、一方端子が、インダクタ素子を介して第１電位へ接続され、他方端子が、出力端子へ接続されるとともに負荷素子を介して第２電位へ接続された第１ＭＩＳＦＥＴと、
   一端が前記制御端子へ接続された第２容量素子と、
   一端が前記第２容量素子の他端へ他端が前記第１電位へそれぞれ接続された第２ＭＩＳＦＥＴからなる第１スイッチ素子と
   を備える増幅器。
2. 請求項１に記載の増幅器であって、
   前記第２容量素子と前記第２ＭＩＳＦＥＴとからなる組を複数組備える
   をさらに備える増幅器。
3. 請求項１又は請求項２に記載の増幅器であって、
   前記他方端子・前記出力端子間に介在する第３容量素子をさらに備え、
   前記他方端子は前記第３容量素子を介して前記出力端子へ接続される
   増幅器。
4. 請求項１乃至請求項３のいずれかに記載の増幅器であって、
   前記負荷素子は、コイルまたは抵抗素子からなる
   増幅器。
5. 請求項１乃至請求項４のいずれかに記載の増幅器であって、
   前記第１乃至第２ＭＩＳＦＥＴは、ＮＭＯＳＦＥＴからなり、
   前記制御端子は、ゲート端子であり、
   前記一方端子は、ソース端子であり、
   前記他方端子は、ドレイン端子であり、
   前記第１電位は、接地電位であり、
   前記第２電位は、電源電位である
   増幅器。
6. 請求項１乃至請求項４のいずれかに記載の増幅器であって、
   前記第１乃至第２ＭＩＳＦＥＴは、ＰＭＯＳＦＥＴからなり、
   前記制御端子は、ゲート端子であり、
   前記一方端子は、ソース端子であり、
   前記他方端子は、ドレイン端子であり、
   前記第１電位は、電源電位であり、
   前記第２電位は、接地電位である
   増幅器。
7. 請求項１乃至請求項４のいずれかに記載の増幅器よりなる１段目増幅器とその次段に接続された２段目増幅器とを備える増幅器であって、
   前記２段目増幅器は、
   制御端子が前記出力端子へ接続され一方端子が前記第１電位へ接続された第３ＭＩＳＦＥＴと、
   一端が前記第３ＭＩＳＦＥＴの前記制御端子へ接続された第４容量素子と、
   一端が前記第４容量素子の他端へ他端が前記第１電位へそれぞれ接続された第４ＭＩＳＦＥＴからなる第２スイッチ素子と
   を有する増幅器。
8. 請求項７に記載の増幅器であって、
   前記２段目増幅器はミキサである
   増幅器。
9. 請求項７又は請求項８に記載の増幅器であって、
   前記１段目増幅器は疑似差動型であり、前記２段目増幅器は差動型である
   増幅器。
10. 請求項７に記載の増幅器であって、
    前記２段目増幅器はトランスコンダクタンスアンプである
    増幅器。

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