JP5341243B2 - 高線形性相補型増幅器 - Google Patents
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Description
gtotal線形化のために Wp/Lp=M・Wn/Ln 式(2)
ただし、
WnおよびLnはそれぞれNMOSトランジスタ412の幅および長さであり、
WpおよびLpはそれぞれPMOSトランジスタ422の幅および長さであり、
μはPMOSトランジスタ面積とNMOSトランジスタ面積の比であり、
Mは、PMOSトランジスタのサイズとNMOSトランジスタのサイズの比である。MOSトランジスタの面積は、それの幅×それの長さに等しい。MOSトランジスタのサイズは、それの幅をそれの長さで割り算したものに等しい。
ための総入力量量Cinおよび総相互コンダクタンスgtotalの
同時の線形化による増幅器の向上した線形性、
・NMOSおよびPMOSトランジスタの相互コンダクタンスを合成することに
よるより高い総相互コンダクタンスgtotal、
・良好なgtotalを達成するとともに電力消費を低減するためにより低い
DCバイアスレベルでNMOSおよびPMOSトランジスタをバイアスする
ことによるひり低い電力消費、
・スタックされたNMOSおよびPMOSトランジスタ(単一のNMOS
トランジスタに代えて)を使用することによるディープ・サブミクロン
CMOSプロセスにおける向上した信頼性
ここで記述された相補型増幅器は、IC、アナログIC、FRIC、混合信号IC、ASIC、印刷回路基板(PCB)、エレクトロニクス・デバイス、等でインプリメントされうる。その相補型増幅器はまた、CMOS、NMOS、PMOS、バイポーラ接合トランジスタ(BJT)、バイポーラCMOS(BiCMOS)、シリコン・ゲルマニウム(SiGe)、ガリウム砒素(GaAs)、等のような種々のICプロセス技術で作製されうる。
下記に出願時請求項に対応する記載を付記として表記する。
付記1
入力信号を受信しかつ増幅するように構成されたNチャネル金属酸化膜半導体(NMOS)トランジスタと、
前記NMOSトランジスタに結合されかつ前記入力信号を受信しかつ増幅するように構成されたPチャネル金属酸化膜半導体(PMOS)トランジスタと、
を備え、前記NMOSおよびPMOSトランジスタは、線形性相補型増幅器として動作しかつ出力信号を提供する、装置。
付記2
前記NMOSおよびPMOSトランジスタは、別々のバイアス電圧を有し、前記NMOSトランジスタのゲートは、第1のバイアス電圧でバイアスされ、そして前記PMOSトランジスタのゲートは、第2のバイアス電圧でバイアスされる、付記1の装置。
付記3
前記NMOSトランジスタのゲートは外部バイアス電圧でバイアスされ、そして前記PMOSトランジスタのゲートは自己バイアスされる、付記1の装置。
付記4
前記NMOSトランジスタのゲートに結合されかつ前記NMOSトランジスタに対するバイアス電圧を提供するように構成された第1の抵抗と、
前記PMOSトランジスタのゲートとドレインの間に結合されかつ前記PMOSに対する自己バイアスを提供するように構成された第2の抵抗と、
をさらに備えた、付記1の装置。
付記5
前記NMOSおよびPMOSトランジスタは、前記NMOSトランジスタの相互コンダクタンスの低高遷移を前記PMOSトランジスタの高低遷移とオーバーラップさせるようにバイアスされる、付記1の装置。
付記6
前記NMOSおよびPMOSトランジスタは両方とも、前記入力信号の電圧範囲に対して中反転領域で動作する、付記1の装置。
付記7
前記NMOSおよびPMOSトランジスタは、ほぼ等しい面積を有している、付記1の装置。
付記8
前記NMOSおよびPMOSトランジスタの幅および長さ寸法は、前記入力信号に対する電圧の範囲にわたって前記NMOSおよびPMOSトランジスタのほぼ一定の総入力容量を得るように選択される、付記1の装置。
付記9
前記NMOSおよびPMOSトランジスタの幅および長さ寸法は、中反転領域における前記NMOSトランジスタの入力容量の変化を中反転領域における前記PMOSトランジスタの入力容量の変化と整合させるように選択される、付記1の装置。
付記10
前記NMOSおよびPMOSトランジスタのサイズは、前記入力信号に対する電圧の範囲にわたって前記NMOSおよびPMOSトランジスタのほぼ一定の総相互コンダクタンスを得るように選択される、付記1の装置。
付記11
前記NMOSおよびPMOSトランジスタのサイズは、中反転領域における前記NMOSトランジスタの相互コンダクタンスの変化を中反転領域における前記PMOSトランジスタの相互コンダクタンスの変化と整合させるように選択される、付記1の装置。
付記12
前記NMOSトランジスタは第1の相互トランスコンダクタンスおよび第1のサイズを有しており、前記PMOSトランジスタは第2の相互コンダクタンスおよび第2のサイズを有しており、前記第2のサイズは前記第1のサイズのM倍であり、Mは前記第2の相互コンダクタンスが前記第1の相互コンダクタンスと整合するように選択される、付記1の装置。
付記13
第2の入力信号を受け取りかつ増幅するように構成された第2のNMOSトランジスタと、
前記第2のNMOSトランジスタに結合されかつ前記第2の入力信号を受信しかつ増幅するように構成された第2のPMOSトランジスタとをさらに備えており、前記第2のNMOSおよびPMOSトランジスタは第2の出力信号を提供し、前記入力信号および前記第2の入力信号は差入力信号を形成し、前記出力信号および前記第2の出力信号は差出力信号を形成し、前記NMOSおよびPMOSトランジスタと前記第2のNMOSおよびPMOSトランジスタは差動相補型増幅器として動作する、付記1の装置。
付記14
入力信号を受信しかつ増幅するように構成されたNチャネル金属酸化膜半導体(NMOS)トランジスタと、
前記NMOSトランジスタに結合されかつ前記入力信号を受信しかつ増幅するように構成されたPチャネル金属酸化膜半導体(PMOS)トランジスタと、を具備し、前記NMOSおよびPMOSトランジスタは、線形相補型増幅器として動作しかつ出力信号を提供する、集積回路。
付記15
前記NMOSおよびPMOSトランジスタは別々のバイアス電圧を有し、前記NMOSトランジスタのゲートは第1のバイアス電圧でバイアスされ、前記PMOSトランジスタのゲートは第2のバイアス電圧でバイアスされる、付記14の集積回路。
付記16
前記NMOSおよびPMOSトランジスタの幅および長さ寸法は、中反転領域における前記NMOSトランジスタの入力容量の変化を中反転領域における前記PMOSトランジスタの入力容量の変化と整合させるように選択される、付記14の集積回路。
付記17
前記NMOSおよびPMOSトランジスタのサイズは、中反転領域における前記NMOSトランジスタの相互コンダクタンスの変化を中反転領域における前記PMOSトランジスタの相互コンダクタンスの変化と整合させるように選択される、付記14の集積回路。
付記18
高周波(RF)入力信号を受信しかつ増幅するように構成されたNチャネル金属酸化膜半導体(NMOS)トランジスタと、
前記NMOSトランジスタに結合され、かつ前記RF入力信号を受信しかつ増幅するように構成されたPチャネル金属酸化膜半導体(PMOS)トランジスタを含んでおり、前記NMOSおよびPMOSトランジスタは、線形相補型増幅器として動作しかつRF出力信号を提供する、
低雑音増幅器(LNA)を具備した集積回路。
付記19
前記LNAは、
前記NMOSトランジスタのゲートに結合され、かつ前記NMOSトランジスタに対する第1のバイアス電圧を提供するように構成された第1の抵抗と、
前記PMOSトランジスタのゲートとドレインの間に結合され、かつ前記PMOSトランジスタに対する第2のバイアス電圧を提供するように構成された第2の抵抗と、
をさらに含む、付記14の集積回路。
付記20
Nチャネル金属酸化膜半導体(NMOS)トランジスタで入力信号を増幅することと、
前記NMOSトランジスタに結合されたPチャネル金属酸化膜半導体(PMOS)トランジスタで前記入力信号を増幅することと、
線形相補型増幅器として動作する前記NMOSおよびPMOSトランジスタのドレインにおいて出力信号を提供することと、
を備えた方法。
付記21
第1のバイアス電圧で前記NMOSトランジスタのゲートをバイアスすることと、
第2のバイアス電圧で前記PMOSトランジスタのゲートをバイアスすることと、
をさらに備えた、付記20の方法。
付記22
前記NMOSトランジスタの相互コンダクタンスの低高遷移を前記PMOSトランジスタの相互コンダクタンスの高低遷移とオーバーラップさせるように前記NMOSおよびPMOSトランジスタをバイアスすること、
をさらに備えた、付記20の方法。
付記23
Nチャネル金属酸化膜半導体(PMOS)トランジスタで入力信号を増幅するための手段と、
前記NMOSトランジスタに結合されたPチャネル金属酸化膜半導体(PMOS)で前記入力信号を増幅するための手段と、
線形相補型増幅器として動作する前記NMOSおよびPMOSトランジスタのドレインにおいて出力信号を提供するための手段と、
を備えた装置。
付記24
第1のバイアス電圧で前記NMOSトランジスタのゲートをバイアスするための手段と、
第2のバイアス電圧で前記PMOSトランジスタのゲートをバイアスするための手段と、
をさらに備えた、付記23の装置。
付記25
前記NMOSトランジスタの相互コンダクタンスの低高遷移を前記PMOSトランジスタの高低遷移とオーバーラップさせるように前記NMOSおよびPMOSトランジスタをバイアスさせるための手段をさらに備えた、付記23の装置。
Claims (25)
- 入力信号を受信しかつ増幅するように構成されたNチャネル金属酸化膜半導体(NMOS)トランジスタと、
前記NMOSトランジスタに結合されかつ前記入力信号を受信しかつ増幅するように構成されたPチャネル金属酸化膜半導体(PMOS)トランジスタと、
を備え、前記NMOSおよびPMOSトランジスタは、線形性相補型増幅器として動作しかつ出力信号を提供し、前記NMOSおよびPMOSトランジスタは、前記NMOSおよびPMOSトランジスタの総相互コンダクタンスを入力信号の範囲にわたってほぼ一定に保持するように選択された寸法を有する、装置。 - 前記NMOSおよびPMOSトランジスタは、別々のバイアス電圧を有し、前記NMOSトランジスタのゲートは、第1のバイアス電圧でバイアスされ、そして前記PMOSトランジスタのゲートは、第2のバイアス電圧でバイアスされる、請求項1の装置。
- 前記NMOSトランジスタのゲートは外部バイアス電圧でバイアスされ、そして前記PMOSトランジスタのゲートは自己バイアスされる、請求項1の装置。
- 前記NMOSトランジスタのゲートに結合されかつ前記NMOSトランジスタに対するバイアス電圧を提供するように構成された第1の抵抗と、
前記PMOSトランジスタのゲートとドレインの間に結合されかつ前記PMOSに対する自己バイアスを提供するように構成された第2の抵抗と、
をさらに備えた、請求項1の装置。 - 前記NMOSおよびPMOSトランジスタは、前記NMOSトランジスタの相互コンダクタンスの低高遷移を前記PMOSトランジスタの高低遷移とオーバーラップさせるようにバイアスされる、請求項1の装置。
- 前記NMOSおよびPMOSトランジスタは両方とも、前記入力信号の電圧範囲に対して中反転領域で動作する、請求項1の装置。
- 前記NMOSおよびPMOSトランジスタは、ほぼ等しい面積を有している、請求項1の装置。
- 前記NMOSおよびPMOSトランジスタの幅および長さ寸法は、前記入力信号に対する電圧の範囲にわたって前記NMOSおよびPMOSトランジスタのほぼ一定の総入力容量を得るように選択される、請求項1の装置。
- 前記NMOSおよびPMOSトランジスタの幅および長さ寸法は、中反転領域における前記NMOSトランジスタの入力容量の変化を中反転領域における前記PMOSトランジスタの入力容量の変化と整合させるように選択される、請求項1の装置。
- 前記NMOSおよびPMOSトランジスタのサイズは、前記入力信号に対する電圧の範囲にわたって前記NMOSおよびPMOSトランジスタのほぼ一定の総相互コンダクタンスを得るように選択される、請求項1の装置。
- 前記NMOSおよびPMOSトランジスタのサイズは、中反転領域における前記NMOSトランジスタの相互コンダクタンスの変化を中反転領域における前記PMOSトランジスタの相互コンダクタンスの変化と整合させるように選択される、請求項1の装置。
- 前記NMOSトランジスタは第1の相互トランスコンダクタンスおよび第1のサイズを有しており、前記PMOSトランジスタは第2の相互コンダクタンスおよび第2のサイズを有しており、前記第2のサイズは前記第1のサイズのM倍であり、Mは前記第2の相互コンダクタンスが前記第1の相互コンダクタンスと整合するように選択される、請求項1の装置。
- 第2の入力信号を受け取りかつ増幅するように構成された第2のNMOSトランジスタと、
前記第2のNMOSトランジスタに結合されかつ前記第2の入力信号を受信しかつ増幅するように構成された第2のPMOSトランジスタとをさらに備えており、前記第2のNMOSおよびPMOSトランジスタは第2の出力信号を提供し、前記入力信号および前記第2の入力信号は差入力信号を形成し、前記出力信号および前記第2の出力信号は差出力信号を形成し、前記NMOSおよびPMOSトランジスタと前記第2のNMOSおよびPMOSトランジスタは差動相補型増幅器として動作する、請求項1の装置。 - 入力信号を受信しかつ増幅するように構成されたNチャネル金属酸化膜半導体(NMOS)トランジスタと、
前記NMOSトランジスタに結合されかつ前記入力信号を受信しかつ増幅するように構成されたPチャネル金属酸化膜半導体(PMOS)トランジスタと、を具備し、前記NMOSおよびPMOSトランジスタは、線形相補型増幅器として動作しかつ出力信号を提供し、前記NMOSおよびPMOSトランジスタは、前記NMOSおよびPMOSトランジスタの総相互コンダクタンスを入力信号の範囲にわたってほぼ一定に保持するように選択された寸法を有する、集積回路。 - 前記NMOSおよびPMOSトランジスタは別々のバイアス電圧を有し、前記NMOSトランジスタのゲートは第1のバイアス電圧でバイアスされ、前記PMOSトランジスタのゲートは第2のバイアス電圧でバイアスされる、請求項14の集積回路。
- 前記NMOSおよびPMOSトランジスタの幅および長さ寸法は、中反転領域における前記NMOSトランジスタの入力容量の変化を中反転領域における前記PMOSトランジスタの入力容量の変化と整合させるように選択される、請求項14の集積回路。
- 前記NMOSおよびPMOSトランジスタのサイズは、中反転領域における前記NMOSトランジスタの相互コンダクタンスの変化を中反転領域における前記PMOSトランジスタの相互コンダクタンスの変化と整合させるように選択される、請求項14の集積回路。
- 高周波(RF)入力信号を受信しかつ増幅するように構成されたNチャネル金属酸化膜半導体(NMOS)トランジスタと、
前記NMOSトランジスタに結合され、かつ前記RF入力信号を受信しかつ増幅するように構成されたPチャネル金属酸化膜半導体(PMOS)トランジスタを含んでおり、前記NMOSおよびPMOSトランジスタは、線形相補型増幅器として動作しかつRF出力信号を提供し、前記NMOSおよびPMOSトランジスタは、前記NMOSおよびPMOSトランジスタの総相互コンダクタンスを入力信号の範囲にわたってほぼ一定に保持するように選択された寸法を有する、
低雑音増幅器(LNA)を具備した集積回路。 - 前記LNAは、
前記NMOSトランジスタのゲートに結合され、かつ前記NMOSトランジスタに対する第1のバイアス電圧を提供するように構成された第1の抵抗と、
前記PMOSトランジスタのゲートとドレインの間に結合され、かつ前記PMOSトランジスタに対する第2のバイアス電圧を提供するように構成された第2の抵抗と、
をさらに含む、請求項18の集積回路。 - 第1の相互コンダクタンスを有するNチャネル金属酸化膜半導体(NMOS)トランジスタで入力信号を増幅することと、
第1の相互コンダクタンスを有しかつ前記NMOSトランジスタに結合されたPチャネル金属酸化膜半導体(PMOS)トランジスタで前記入力信号を増幅することと、
線形相補型増幅器として動作する前記NMOSおよびPMOSトランジスタのドレインにおいて出力信号を提供することと、
を備え、前記NMOSおよびPMOSトランジスタは、前記NMOSおよびPMOSトランジスタの総相互コンダクタンスを入力信号の範囲にわたってほぼ一定に保持するように選択された寸法を有する、方法。 - 第1のバイアス電圧で前記NMOSトランジスタのゲートをバイアスすることと、
第2のバイアス電圧で前記PMOSトランジスタのゲートをバイアスすることと、
をさらに備えた、請求項20の方法。 - 前記NMOSトランジスタの相互コンダクタンスの低高遷移を前記PMOSトランジスタの相互コンダクタンスの高低遷移とオーバーラップさせるように前記NMOSおよびPMOSトランジスタをバイアスすること、
をさらに備えた、請求項20の方法。 - 第1の相互コンダクタンスを有するNチャネル金属酸化膜半導体(PMOS)トランジスタで入力信号を増幅するための手段と、
第1の相互コンダクタンスを有しかつ前記NMOSトランジスタに結合されたPチャネル金属酸化膜半導体(PMOS)で前記入力信号を増幅するための手段と、
線形相補型増幅器として動作する前記NMOSおよびPMOSトランジスタのドレインにおいて出力信号を提供するための手段と、
を備え、前記NMOSおよびPMOSトランジスタは、前記NMOSおよびPMOSトランジスタの総相互コンダクタンスを入力信号の範囲にわたってほぼ一定に保持するように選択された寸法を有する、装置。 - 第1のバイアス電圧で前記NMOSトランジスタのゲートをバイアスするための手段と、
第2のバイアス電圧で前記PMOSトランジスタのゲートをバイアスするための手段と、
をさらに備えた、請求項23の装置。 - 前記NMOSトランジスタの相互コンダクタンスの低高遷移を前記PMOSトランジスタの高低遷移とオーバーラップさせるように前記NMOSおよびPMOSトランジスタをバイアスさせるための手段をさらに備えた、請求項23の装置。
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