KR100614928B1 - 선형화를 위한 미분 중첩회로 - Google Patents

선형화를 위한 미분 중첩회로 Download PDF

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KR100614928B1
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김병성
백원진
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삼성전기주식회사
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Abstract

본 발명은 선형화를 위한 미분 중첩회로에 관한 것으로, 다른 게이트 길이의 트랜지스터를 이용함에 따라 미세한 튜닝 없이도 안정적으로 선형화시킬 수 있으며, 하나의 바이어스 전압만으로도 동작시킬 수 있어 바이어스 회로의 구성을 용이하게 할 수 있을 뿐 아니라 회로 전체의 면적을 줄일 수 있는 이점이 있다.
본 발명에 의한 선형화된 미분 중첩회로는, 제 1 내지 제 3 단자를 구비하고, 상기 제 1 단자 및 제 2 단자 간에 인가되는 전압의 크기에 기초하여 상기 제 2 단자로부터 상기 제 3 단자로 흐르는 전류의 크기 및 방향이 변동되는 제 1 능동 소자와 상기 제 1 능동 소자; 및 제 1 내지 제 3 단자를 구비하고, 상기 제 1 능동 소자와 상보적인 특성을 갖는 제 2 능동 소자를 포함하고, 상기 제 1 능동 소자 및 제 2 능동 소자의 제 1 단자는 서로 접속되어 제 1 임피던스를 통해 제 1 전원 및 제 2 전원에 의하여 소정의 동작 바이어스 전압이 유지되고, 제 2 임피던스를 통해 입력단과 접속되며, 상기 제 1 능동 소자 및 제 2 능동 소자의 제 3 단자는 출력단과 접속되고, 상기 제 1 능동 소자 및 제 2 능동 소자의 제 2 단자는 제 3 임피던스를 통해 제 2 전원과 접속되는 것을 특징으로 한다.
선형화, MOSFET, 게이트 길이, 트랜스 컨덕턴스, 이계도 함수

Description

선형화를 위한 미분 중첩회로{DERIVATIVE SUPERPOSITION CIRCUIT FOR LINEARIZATION}
도 1은 종래 기술에 따른 미분 중첩회로를 나타낸 회로도
도 2는 종래 기술에 따른 게이트-소스간 전압에 대한 트랜스 컨덕턴스의 이계도 함수의 시뮬레이션 결과를 나타낸 그래프
도 3은 다른 종래 기술에 의한 미분 중첩회로를 나타낸 회로도
도 4a 내지 도 4c는 다른 종래 기술에 따른 게이트-소스간 전압에 대한 트랜스 컨덕턴스의 이계도 함수의 시뮬레이션 결과를 나타낸 그래프
도 5는 본 발명에 따른 미분 중첩회로를 나타낸 회로도
도 6은 본 발명에 따른 게이트-소스간 전압에 대한 트랜스 컨덕턴스의 이계도 함수의 시뮬레이션 결과를 나타낸 그래프
<도면의 주요 부호에 대한 설명>
500 : 미분 중첩회로 501 : 제 1 능동 소자
502 : 제 2 능동 소자 503 : 제 1 전원
504 : 제 2 전원 505 : 제 1 임피던스
506 : 제 2 임피던스 507 : 제 3 임피던스
gm″: 트랜스 컨덕턴스의 이계도 함수
본 발명은 선형화를 위한 미분 중첩회로에 관한 것으로, 일반적인 CMOS 공정에서 지원되는 다른 게이트 길이의 트랜지스터를 이용함에 따라 미세한 튜닝 없이도 안정적으로 선형화시킬 수 있으며, 하나의 바이어스 전압만으로도 복수의 트랜지스터를 동작시킬 수 있어 바이어스 회로의 구성을 용이하게 할 수 있을 뿐 아니라 회로 전체의 면적을 줄일 수 있는 미분 중첩회로에 관한 것이다.
최근에 다양한 목적을 갖는 무선 통신 시스템들이 빠른 속도로 표준화를 거쳐 상용화되어 가고 있으며 이에 따라 원하지 않는 신호들이 간섭되는 현상도 함께 증가하게 되었다.
또한, 통신 시스템들은 서로 다른 주파수 대역을 사용하기 때문에 모든 시스템이 완벽하게 선형화되어 있다면 각각의 시스템들은 서로 간섭 없이 통신할 수 있으나, 실제 대부분의 통신 시스템에서 사용되는 송수신기들은 비선형적인 회로로 구현되어 있어 비선형 시스템을 거치면서 생기는 신호 간 혼합 및 변조에 의한 문제점들이 발생되고 있다. 특히, 인접한 주파수 대역의 강한 두 신호가 비선형 시스템을 거치면서 혼합되어 생기는 3차 상호 변조 왜곡(Third-Order Intermodulation Distortion; 이하 IMD3) 신호는 시스템의 동작 주파수 대역에서의 사용자가 원하는 신호를 왜곡시키므로, 3차 인터셉트 포인트(Third-Order Intercept Point; 이하 IP3)를 정의하여 시스템의 선형성을 나타내는 지표로 사용하고 있다.
이렇듯 시스템의 선형성이 강조되면서 이러한 선형성을 개선시키기 위한 다양한 연구들이 이루어지고 있으며, 최근에는 CMOS 저잡음 증폭기(Low-Noise Amplifier)의 IP3를 개선시킬 수 있는 미분 중첩(Derivative Superposition) 방법이 많이 사용되고 있다.
도 1은 종래 기술에 따른 미분 중첩회로(100)를 나타낸 회로도로서, 도 1에서 도시한 바와 같이, 종래 기술에 의한 미분 중첩회로(100)는, 제 1 MOSFET(101)와 상기 제 1 MOSFET(101)와 상보적인 특성을 가지고 있는 제 2 MOSFET(102)를 포함한다.
또한, 상기 제 1 및 제 2 MOSFET(101, 102)의 게이트에는 제 1 임피던스부(106)를 통해 입력단(IN)과 접속되고, 상기 제 1 및 제 2 MOSFET(101, 102)의 드레인에는 출력단과 접속되며, 상기 제 1 및 제 2 MOSFET(101, 102)의 소스에는 제 3 임피던스부(108)를 통해 접지 전원(105)과 접속된다.
또한, 상기 제 1 MOSFET(101)의 게이트에는 제 1 임피던스부(106)의 제 1 저항(106a)을 통해 게이트-소스간 전압(VGS ; 103) 및 접지 전원(105)에 의하여 소정의 동작 바이어스 전압이 유지되며, 상기 제 2 MOSFET(102)의 게이트에는 제 1 임피던스부(106)의 제 2 저항(106b)을 통해 게이트-소스간 전압(VGS ; 103) 및 오프셋 전압(Voff ; 105)에 의하여 소정의 동작 바이어스 전압이 유지된다.
한편, 도 2는 종래 기술에 따른 게이트-소스간 전압(VGS)에 대한 트랜스 컨덕턴스의 이계도 함수(gm″)의 시뮬레이션 결과를 나타낸 그래프이다.
도 2에서 도시한 바와 같이, 상기 제 2 MOSFET의 게이트에 오프셋 전압을 인가하여 상기 제 2 MOSFET의 동작 바이어스 전압을 조절함에 따라, 상기 제 1 및 제 2 MOSFET의 문턱 전압(0.7V) 주위 영역에서 상기 제 1 MOSFET 트랜스 컨덕턴스의 이계도 함수(gmA″)의 극대값 영역과 상기 제 2 MOSFET 트랜스 컨덕턴스의 이계도 함수(gmB″)의 극소값 영역은 서로 반대되는 부호 특성을 가지게 되며, 이로써 두 MOSFET에서 발생되는 IMD3 신호는 서로 상쇄되어 좀더 선형화된 트랜스 컨덕턴스의 이계도 함수(gm″)를 얻을 수 있다.
한편, 도 3은 다른 종래 기술에 의한 미분 중첩회로를 나타낸 회로도이며, 도 4a 내지 도 4c는 다른 종래 기술에 따른 게이트-소스간 전압(VGS)에 대한 트랜스 컨덕턴스의 이계도 함수(gm″)의 시뮬레이션 결과를 나타낸 그래프이다.
먼저, 도 3에서 도시한 바와 같이, (a)는 일정한 게이트-소스간 바이어스 전압(VGS)으로 동작하는 제 1 MOSFET(M1)를 포함하는 미분 중첩회로와 상기 게이트-소스간 바이어스 전압(VGS)에 소정의 전압(VB1=0.3V)을 차감한 바이어스 전압(VGS-VB1)으로 동작하는 제 2 MOSFET(M2)를 포함하는 미분 중첩회로를 나타내고, (b)는 신호 입력단이 공통으로 접속되고 상기 제 1 MOSFET(M1)와 제 2 MOSFET(M2)를 연결 한 미분 중첩회로와 상기 게이트-소스간 바이어스 전압(VGS)에 소정의 전압(VB2=0.53V)을 차감한 바이어스 전압(VGS-VB2)으로 동작하는 제 3 MOSFET(M3)를 포함하는 미분 중첩회로를 나타내며, (c)는 신호 입력단이 공통으로 접속되고 상기 제 1 MOSFET(M1)와 제 2 MOSFET(M2) 및 제 3 MOSFET(M3)를 연결한 미분 중첩회로를 나타낸다.
또한, 도 4a 및 도 4b에서 도시한 바와 같이, 트랜스 컨덕턴스의 이계도 함수 피크값이 양수인 경우, 음극성을 가지는 상기 제 1 MOSFET(M1) 또는 상기 제 1 MOSFET(M1)와 제 2 MOSFET(M2)를 연결한 미분 중첩회로의 트랜스 컨덕턴스의 이계도 함수값은 양극성을 가지는 상기 제 2 MOSFET(M2) 또는 상기 제 3 MOSFET(M3)의 트랜스 컨덕턴스의 이계도 함수값에 의해 상쇄됨을 알 수 있으며, 도 4c에서 도시한 바와 같이, 적당한 크기와 바이어스 전압을 가진 MOSFET이 추가됨에 따라, 선형화된 영역이 점점 더 확장되고 있음을 알 수 있다.
그러나, 상술한 바와 같은 종래 기술에 따른 미분 중첩회로는, 안정적인 선형화를 위해서 상기 도 1에서의 오프셋 전압(Voff) 또는 상기 도 3에서의 소정의 전압(VB1, VB2)을 미세한 튜닝으로써 조절해야 하는 문제점이 있었다.
또한, 상기 도 1에서의 오프셋 전압(Voff) 또는 상기 도 3에서의 소정의 전압(VB1, VB2)을 제어하는 바이어스 회로가 부가되어야 하므로, 바이어스 회로의 구성 이 쉽지 않을 뿐 아니라 회로 전체의 면적이 넓어지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 일반적인 CMOS 공정에서 지원되는 다른 게이트 길이의 트랜지스터를 이용함에 따라 미세한 튜닝 없이도 안정적으로 선형화시킬 수 있으며, 하나의 바이어스 전압만으로도 복수의 트랜지스터를 동작시킬 수 있어 바이어스 회로의 구성을 용이하게 할 수 있을 뿐 아니라 회로 전체의 면적을 줄일 수 있는 미분 중첩회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 미분 중첩회로는, 제 1 내지 제 3 단자를 구비하고, 상기 제 1 단자 및 제 2 단자 간에 인가되는 전압의 크기에 기초하여 상기 제 2 단자로부터 상기 제 3 단자로 흐르는 전류의 크기 및 방향이 변동되는 제 1 능동 소자와 상기 제 1 능동 소자; 및 제 1 내지 제 3 단자를 구비하고, 상기 제 1 능동 소자와 상보적인 특성을 갖는 제 2 능동 소자를 포함하고, 상기 제 1 능동 소자 및 제 2 능동 소자의 제 1 단자는 서로 접속되어 제 1 임피던스를 통해 제 1 전원 및 제 2 전원에 의하여 소정의 동작 바이어스 전압이 유지되고, 제 2 임피던스를 통해 입력단과 접속되며, 상기 제 1 능동 소자 및 제 2 능동 소자의 제 3 단자는 출력단과 접속되고, 상기 제 1 능동 소자 및 제 2 능동 소자의 제 2 단자는 제 3 임피던스를 통해 제 2 전원과 접속되는 것을 특징으로 한다.
여기서, 상기 제 1 전원은 상기 제 1 단자 및 제 2 단자 간에 인가되는 소정 의 양의 전압을 공급하는 전압 전원이고, 상기 제 2 전원은 접지 전원인 것을 특징으로 한다.
또한, 상기 제 1 능동 소자 및 제 2 능동 소자의 제 1 단자, 제 2 단자, 및 제 3 단자는 각각 게이트, 소스, 및 드레인인 것을 특징으로 한다.
그리고, 상기 제 1 능동 소자와 상기 제 2 능동 소자의 게이트 길이는 다르며, 상기 제 1 능동 소자의 게이트 길이가 상기 제 2 능동 소자의 게이트 길이보다 짧은 것을 특징으로 한다.
또한, 상기 제 1 능동 소자는 상기 제 1 전원에 대한 드레인으로부터 소스로 흐르는 전류의 트랜스 컨덕턴스의 이계도 함수값이 극대값을 갖고, 상기 제 2 능동 소자는 상기 제 1 전원에 대한 드레인으로부터 소스로 흐르는 전류의 트랜스 컨덕턴스의 이계도 함수값이 극소값을 가지며, 상기 제 1 능동 소자의 극대값 영역과 상기 제 2 능동 소자의 극소값 영역을 서로 일치시켜 각각 상쇄되도록 하는 것을 특징으로 한다.
또한, 상기 제 1 임피던스는 저항인 것을 특징으로 한다.
그리고, 상기 제 2 임피던스는 캐패시터인 것을 특징으로 한다.
아울러, 상기 제 3 임피던스는 인덕터인 것을 특징으로 한다.
또한, 상기 제 1 능동 소자 및 제 2 능동 소자는 MOSFET인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 실시예에 대하여 보다 상세히 설명하기로 한다.
도 5는 본 발명에 따른 미분 중첩회로(500)를 나타낸 회로도로써, 도 5에 도시한 바와 같이, 본 발명에 따른 미분 중첩회로(500)는 제 1 능동 소자(501)와 상기 제 1 능동 소자(501)와 상보적인 특성을 갖는 제 2 능동 소자(502)를 포함한다.
여기서, 제 1 능동 소자(501)는 게이트, 소스, 및 드레인을 구비하며, 게이트 및 소스에 인가되는 전압의 크기 및 극성에 따라 소스로부터 드레인으로 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 가진다. 또한, 제 2 능동 소자(502) 역시 게이트, 소스, 및 드레인을 구비하며, 게이트 및 소스에 인가되는 전압의 크기 및 극성에 따라 소스로부터 드레인으로 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 가지나, 제 1 능동 소자(501)와는 상보적으로 결정된다.
즉, 제 1 능동 소자(501)가 게이트-소스간 전압의 크기에 비례하여 드레인으로부터 소스로의 전류의 크기가 변할때, 제 2 능동 소자(502)는 게이트-소스간 전압의 크기에 비례하여 소스로부터 드레인으로의 전류의 크기가 변한다.
이러한 능동 소자로는 바이폴라 정션 트랜지스터(BJT), 정션 전계 효과 트랜지스터(JFET), 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET), 및 금속 반도체 전계 효과 트랜지스터(MESFET) 등이 있다.
어떤 능동 소자는 게이트, 소스, 및 드레인 이외에 보디 단자를 더 구비하는 특성을 갖는다. 이러한 능동 소자들은 게이트 및 보디 단자 간에 인가되는 전압의 크기 및 극성에 따라 소스로부터 드레인으로 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 갖는다.
이 경우의 능동 소자로는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 등이 있다.
이하의 설명에서는 능동 소자로서 MOSFET을 중심으로 설명하고자 한다. 그러나, 본 발명의 기술적 사상은 MOSFET 뿐만 아니라 증폭기로 사용될 수 있는 모든 능동 소자에 적용할 수 있다. 따라서, 비록 본 명세서에서는 MOSFET을 중심으로 설명하지만, 본 발명의 개념과 범위가 MOSFET으로 한정되는 것은 아니다.
또한, 상기 제 1 능동 소자(501) 및 제 2 능동 소자(502)의 상기 게이트는 서로 접속되어 제 1 임피던스(505)를 통해 제 1 전원(503) 및 제 2 전원(504)에 의하여 소정의 동작 바이어스 전압이 유지되고, 제 2 임피던스(506)를 통해 입력단(IN)과 접속된다.
여기서, 본 발명의 바람직한 실시예에 따르면 상기 제 1 전원(503)은 상기 게이트 및 소스 간에 인가되는 소정의 양의 전압을 공급하는 전압 전원으로써 게이트-소스간 전압의 크기와 동일한 크기의 양의 전압을 공급할 수 있는 전력 공급원이며, 상기 제 2 전원(504)은 접지 전원에 해당된다. 또한, 소정의 동작 바이어스 전압을 제 1 능동 소자(501)에 유지시키는 제 1 임피던스(505)로는 저항을 사용하며, 입력단(IN)과 접속되는 제 2 임피던스(506)로는 캐패시터를 사용하는 것이 바람직하다.
아울러, 상기 제 1 능동 소자(501) 및 제 2 능동 소자(502)의 상기 게이트는 서로 접속되어 있어 제 1 전원(503) 및 제 2 전원(504)에 의하여 동일한 동작 바이어스 전압이 인가됨에 따라 하나의 게이트 바이어스 전압만이 요구된다. 따라서, 바이어스 회로의 구성이 용이하며 회로 전체의 면적을 줄일 수 있는 이점이 있다.
그리고, 상기 제 1 능동 소자(501) 및 제 2 능동 소자(502)의 상기 드레인은 출력단(OUT)과 접속되고, 상기 제 1 능동 소자(501) 및 제 2 능동 소자(502)의 상기 소스는 제 3 임피던스(507)를 통해 제 2 전원(504)과 접속된다.
여기서, 제 1 능동 소자(501) 및 제 2 능동 소자(502)의 상기 소스에 제 2 전원(504)을 접속시키는 제 3 임피던스(507)로는 인덕터를 사용하는 것이 바람직하다.
도 6은 본 발명에 따른 게이트-소스간 전압에 대한 트랜스 컨덕턴스의 이계도 함수의 시뮬레이션 결과를 나타낸 그래프이다.
여기서, 상기 제 1 및 제 2 능동 소자는 일반적인 CMOS 공정을 통하여 지원되는 능동 소자로, 각각의 게이트 길이는 서로 다르며, 상기 제 1 능동 소자의 게이트 길이는 상기 제 2 능동 소자의 게이트 길이보다 짧다. 통상적으로 상기 제 1 능동 소자는 게이트 길이가 0.18㎛ 인 것을 사용하며, 상기 제 2 능동 소자는 상기 제 1 능동 소자보다 게이트 길이가 긴 능동 소자 중 사용자가 원하는 특성을 지닌 능동 소자를 선택하여 사용한다.
서로 다른 CMOS 공정을 통하여 지원되는 상기 제 1 및 제 2 능동 소자는 기본적으로 산화막의 두께가 다르기 때문에 게이트 길이는 각각 다르며, 이에 따라 문턱 전압 등 여러 가지 면에서 다른 특성을 보인다.
따라서, 본 발명이 제안하는 선형성 개선 방법은, 게이트 길이가 서로 다른 능동 소자의 상보적인 특성, 이를테면 서로 다른 문턱 전압 값을 가지는 등의 특성을 이용하고자 한다.
도 6에서 도시한 바와 같이, 서로 다른 게이트 길이의 트랜지스터를 이용하여 서로 상보적인 제 1 및 제 2 능동 소자의 게이트를 서로 접속하고, 게이트-소스간 바이어스 전압을 적절하게 설정하여 게이트에 동일한 입력 신호를 가하면, 상기 제 1 및 제 2 능동 소자의 문턱 전압(0.7V) 주위 영역에서, 상기 제 1 및 제 2 능동 소자의 트랜스 컨덕턴스의 이계도 함수(gmA″, gmB″)의 극대값 및 극소값을 갖는 영역을 서로 일치하도록 할 수 있다.
또한, 상기 제 1 능동소자의 트랜스 컨덕턴스의 이계도 함수(gmA″)의 극대값 영역과 상기 제 2 능동 소자의 트랜스 컨덕턴스의 이계도 함수(gmB″)의 극소값 영역은 서로 반대되는 부호 특성을 가지게 된다. 아울러, 그 역도 가능하다
따라서, 두 능동 소자에서 발생되는 IMD3 신호는 서로 상쇄되게 되며, 이에 따라 IP3 특성이 개선되어 선형화된 트랜스 컨덕턴스의 이계도 함수(gm″)를 얻을 수 있게 된다.
또한, 서로 다른 게이트 길이의 트랜지스터를 이용하여 상기 제 1 및 제 2 능동소자의 동작 바이어스 전압을 조절함에 따라, 종래와 달리 오프셋 전압(Voff) 등의 추가 바이어스 회로가 필요없게 되므로, 미세한 튜닝 없이 안정적인 선형화가 가능하고 바이어스 회로 구성이 용이해질 뿐 아니라 회로 전체의 면적이 넓어지는 이점을 가지게 된다.
이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
상술한 바와 같이, 본 발명에 따른 미분 중첩회로에 의하면, 일반적인 CMOS 공정에서 지원되는 다른 게이트 길이의 트랜지스터를 이용함에 따라, 미세한 튜닝없이도 안정적인 선형화가 가능하다는 효과가 있다.
또한, 하나의 바이어스 전압만으로도 복수의 트랜지스터를 동작시킬 수 있어 바이어스 회로의 구성을 용이하게 할 수 있을 뿐 아니라 회로 전체의 면적을 줄일 수 있는 효과가 있다.

Claims (9)

  1. 제 1 내지 제 3 단자를 구비하고, 상기 제 1 단자 및 제 2 단자 간에 인가되는 전압의 크기에 기초하여 상기 제 2 단자로부터 상기 제 3 단자로 흐르는 전류의 크기 및 방향이 변동되는 제 1 능동 소자와 상기 제 1 능동 소자; 및 제 1 내지 제 3 단자를 구비하고, 상기 제 1 능동 소자와 상보적인 특성을 갖는 제 2 능동 소자를 포함하고,
    상기 제 1 능동 소자 및 제 2 능동 소자의 제 1 단자는 서로 접속되어 제 1 임피던스를 통해 제 1 전원 및 제 2 전원에 의하여 소정의 동작 바이어스 전압이 유지되고, 제 2 임피던스를 통해 입력단과 접속되며,
    상기 제 1 능동 소자 및 제 2 능동 소자의 제 3 단자는 출력단과 접속되고, 상기 제 1 능동 소자 및 제 2 능동 소자의 제 2 단자는 제 3 임피던스를 통해 제 2 전원과 접속되는 것을 특징으로 하는 선형화를 위한 미분 중첩회로.
  2. 제 1항에 있어서,
    상기 제 1 전원은 상기 제 1 단자 및 제 2 단자 간에 인가되는 소정의 양의 전압을 공급하는 전압 전원이고, 상기 제 2 전원은 접지 전원인 것을 특징으로 하는 선형화를 위한 미분 중첩회로.
  3. 제 2항에 있어서,
    상기 제 1 능동 소자 및 제 2 능동 소자의 제 1 단자, 제 2 단자, 및 제 3 단자는 각각 게이트, 소스, 및 드레인인 것을 특징으로 하는 선형화를 위한 미분 중첩회로.
  4. 제 3항에 있어서,
    상기 제 1 능동 소자와 상기 제 2 능동 소자의 게이트 길이는 다르며, 상기 제 1 능동 소자의 게이트 길이가 상기 제 2 능동 소자의 게이트 길이보다 짧은 것을 특징으로 하는 선형화를 위한 미분 중첩회로.
  5. 제 4항에 있어서,
    상기 제 1 능동 소자는 상기 제 1 전원에 대한 드레인으로부터 소스로 흐르는 전류의 트랜스 컨덕턴스의 이계도 함수값이 극대값을 갖고, 상기 제 2 능동 소자는 상기 제 1 전원에 대한 드레인으로부터 소스로 흐르는 전류의 트랜스 컨덕턴스의 이계도 함수값이 극소값을 가지며, 상기 제 1 능동 소자의 극대값 영역과 상기 제 2 능동 소자의 극소값 영역을 서로 일치시켜 각각 상쇄되도록 하는 것을 특징으로 하는 선형화를 위한 미분 중첩회로.
  6. 제 1항에 있어서,
    상기 제 1 임피던스는 저항인 것을 특징으로 하는 선형화를 위한 미분 중첩회로.
  7. 제 1항에 있어서,
    상기 제 2 임피던스는 캐패시터인 것을 특징으로 하는 선형화를 위한 미분 중첩회로.
  8. 제 1항에 있어서,
    상기 제 3 임피던스는 인덕터인 것을 특징으로 하는 선형화를 위한 미분 중첩회로.
  9. 제 1항, 제 3항, 제 4항, 제 5항 중 어느 한 항에 있어서,
    상기 제 1 능동 소자 및 제 2 능동 소자는 MOSFET인 것을 특징으로 하는 선형화를 위한 미분 중첩회로.
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