KR101123232B1 - 피드포워드 방식의 증폭회로 - Google Patents

피드포워드 방식의 증폭회로 Download PDF

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Abstract

본 발명은 피드포워드 방식의 증폭회로에 관한 것으로, 본 발명의 일면에 따른 피드포워드 방식의 증폭회로는 입력 신호를 입력받는 제1 능동 증폭기와, 입력 신호에 대응하는 출력 신호를 출력하는 제2 능동 증폭기를 포함하는 폴디드 캐스코드 증폭부 및 입력 신호를 제2 능동 증폭기에 피드포워드하는 피드포워드부를 포함한다.

Description

피드포워드 방식의 증폭회로{AMPLIFIER CIRCUIT USING FEEDFORWARD}
본 발명은 피드포워드 방식의 증폭회로에 관한 것으로서, 구체적으로, 피드포워드 방식으로 증폭 회로를 구성하여 선형성을 향상시키는 피드포워드 방식의 증폭회로에 관한 것이다.
도 1 및 도 2를 참조하여 종래 기술에 따른 캐스코드 증폭회로를 설명한다.
도 1은 종래 기술에 따른 캐스코드 증폭 회로를 설명하기 위한 회로도이다.
도 1에 도시된 바와 같이, 종래 기술에 따른 캐스코드 증폭 회로(10)는 제1 능동 증폭기(MN11) 및 제2 능동 증폭기(MN12)를 구비하며, 제1 능동 증폭기(MN11)는 공통 소스 구성을 가지며 출력을 제2 능동 증폭기(MN12)의 입력단(즉, 소스)에 공급한다. 제2 능동 증폭기(MN12)는 게이트에 적용되는 일정한 직류 전압 Vbias를 갖는다. 한편, 제2 능동 증폭기(MN12)는 공통 게이트 증폭기로서 동작하고 있다. 제1 능동 증폭기(MN11)와 제2 능동 증폭기(MN12)는 같은 직류 드레인 전류(I)에서 동작할 것이다.
한편, 입력 신호 전압 Vi의 응답으로 공통 소스 제1 능동 증폭기(MN11)는 드레인에서 전류 신호 gm1vi를 전도하고 캐스코드 트랜지스터라 불리는 공통 게이트 제2 능동 증폭기(MN12)의 소스로 공급한다. 제2 능동 증폭기(MN12)는 드레인 상에 신호 전류 gm1vi를 통과시킨다. 그리고 매우 높은 출력 저항 Rout에서 부하 저항 RL로 공급된다. 제2 능동 증폭기(MN12)는 버퍼로서 효과를 내며 동작한다.
이하, 도 2를 참조하여 종래 기술에 따른 폴디드 캐스코드 증폭기를 설명한다. 도 2는 종래 기술에 따른 폴디드 캐스코드 증폭기를 설명하기 위한 회로도이다.
도 2에 도시된 바와 같이, 종래 기술에 따른 폴디드 캐스코드 증폭기(20)는 공통 소스 구성의 NMOS 트랜지스터(MN21) 및 공통 게이트 구성의 PMOS 트랜지스터(MP22)를 구비한다. 구동 원리는 전술한 캐스코드 증폭기와 비슷하나, 직류 드레인 전류가 NMOS 트랜지스터(MN21) 및 PMOS 트랜지스터(MP22) 각각에 대해 바이어스되므로, Vdd 값이 전술한 캐스코드 보다 낮게 설계될 수 있다.
하지만, 두 방법 모두 증폭회로에 낮은 입력전압을 인가하면, 3차 상호 변조 왜곡(3rd order intermodulation distortion, IMD3)의 영향으로 선형성 특성이 저하된다.
구체적으로, 일반적인 비선형 회로에 두 개의 주파수 성분 f1, f2을 갖는 입력 신호가 인가되면, 회로 자체의 비선형성에 의하여 입력으로 주어진 주파수 이외에 2*f1, 2*f2, f1-f2, f1+f2, 3*f1, 3*f2, 2*f1-f2, 2*f2-f1, 2*f1+f2, 2*f2+f1등의 주파수 성분이 생성된다. 이러한, 대부분의 주파수 성분은 입력 주파수와 멀리 떨어져 있어서 필터에 의하여 생성된 신호들이 제거될 수 있으나, 2*f1-f2성분과 2*f2-f1성분은 f1과 f2의 주파수와 인접하여 필터에 의하여 제거되는 것이 어렵다. 이러한, 2*f1-f2성분과 2*f2-f1성분을 3차 상호 변조 왜곡 성분이라 한다.
따라서, 종래의 기술에 따르면, 전술한 3차 상호 변조 왜곡 성분을 제거할 수 없다.
본 발명의 목적은 선형성이 개선되고, 저전력으로 동작할 수 있는 피드포워드 방식의 증폭회로를 제공하는 것이다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.
전술한 목적을 달성하기 위한 본 발명의 일면에 따른 피드포워드 방식의 증폭회로는 입력 신호를 입력받는 제1 능동 증폭기와, 입력 신호에 대응하는 출력 신호를 출력하는 제2 능동 증폭기를 포함하는 폴디드 캐스코드 증폭부 및 입력 신호를 제2 능동 증폭기에 피드포워드하는 피드포워드부를 포함한다.
본 발명에 따르면, 폴디드 캐스코드 구조에 피드포워드를 적용하여, 증폭기의 선형성을 감쇄하는 3차 상호 변조 왜곡을 제거할 수 있고, 선형성 및 주파수 대역을 향상시킬 수 있다.
도 1은 종래 기술에 따른 캐스코드 증폭기를 나타내는 회로도이다.
도 2는 종래 기술에 따른 폴디드 캐스코드 증폭기를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 피드포워드 방식의 증폭회로를 나타내는 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 피드포워드 방식의 증폭회로를 나타내는 회로도이다.
도 5는 본 발명의 실시예에 따른 피드포워드 방식의 증폭회로의 트랜스컨덕턴스의 2차 도함수 성분인 g"m의 개형을 도시한 그래프다.
도 6은 제1 신호 성분 및 제2 신호 성분이 합성된 제2 능동 증폭기의 드레인단에서 출력되는 신호의 트랜스컨덕턴스의 2차 도함수 성분인 g"m의 개형을 도시한 그래프다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로서, 본 발명은 청구항의 기재에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
일반적인 공통 소스 트랜지스터의 비선형 특성은 게이트에 입력되는 전압 변화에 의한 드레인 전류의 변화량인 트랜스 컨덕턴스(Transconductance, gm)의 비선형 특성에 의하여 발생한다.
게이트 입력 전압에 따른 드레인 전류의 변화는 다음 수학식 1과 같이 전개된다.
Figure 112010046891014-pat00001
여기서, gm은 직류 전달 함수(DC transfer function)의 1차 미분 계수, g'm은 직류 전달 함수의 2차 미분 계수, g"m은 직류 전달 함수의 3차 미분 계수이고, 각각은 다음 수학식 2와 같이 정의된다.
Figure 112010046891014-pat00002
한편, 수학식 1 및 수학식 2에서, IDC는 직류 전류 성분이고, IDS는 드레인과 소스 사이에 흐르는 전류이고, VGS는 게이트와 소스 사이의 전압이다.
한편, g"m은 직류 전달 함수의 3차 미분 계수로서, 게이트와 소스 사이 전압에 대한 gm의 2차 도함수 성분이므로, 공통 소스 증폭기의 3차 상호 변조 왜곡에 크게 영향을 미친다.
따라서, 본 발명의 실시예에 따른 피드포워드 방식의 증폭회로는 증폭 회로의 선형성을 향상시키기 위하여, g"m의 성분의 개선하고, 3차 상호 변조 왜곡 성분을 제거한다.
한편, 본 발명에 따른 피드포워드 방식의 증폭 회로는 2개 이상의 능동 소자를 이용한다. 각각의 능동 소자는 게이트, 소스 및 드레인을 구비한다. 능동 소자는 게이트에 인가되는 전압의 크기 및 극성에 따라서, 또는 게이트 및 소스 사이에 인가되는 전압의 크기 및 극성에 따라서, 소스로부터 드레인으로 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 갖는다. 이러한 능동 소자로는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET),바이폴라 정션 트랜지스터(BJT), 정션 전계 효과 트랜지스터(JFET) 및 금속 반도체전계 효과 트랜지스터(MESFET) 등이 있다.
한편, 일부 능동 소자는 게이트, 소스 및 드레인 이외에 보디 단자를 더 구비하는 특성을 갖는다. 게이트 및 보디 단자 간에 인가되는 전압의 크기 및 극성에 따라서, 소스로부터 드레인으로 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 갖는다. 이러한 능동 소자로는 금속 산화막 반도체 전계 효과 트랜지스터 등이 있다.
이하에서는 MOSFET을 중심으로 설명하고자 한다. 그러나, 본 발명은 MOSFET 뿐만 아니라 증폭기로 사용될 수 있는 모든 능동 소자에 적용할 수 있다. 따라서, 비록 본 명세서에서는 MOSFET을 중심으로 설명하지만, 본 발명의 개념과 범위가 MOSFET으로 한정되는 것은 아니다.
구체적으로, 도 3을 참조하여 본 발명의 일 실시예에 따른 피드포워드 방식의 증폭회로를 설명한다. 도 3은 본 발명의 일 실시예에 따른 피드포워드 방식의 증폭회로를 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 피드포워드 방식의 증폭회로(30)에 있어서, 폴디드 캐스코드 증폭부(100)는 입력 신호를 입력받는 제1 능동 증폭기(110)와, 입력 신호에 대응하는 출력 신호를 출력하는 제2 능동 증폭기(120)를 포함하며, 제1 능동 증폭기(110) 및 제2 능동 증폭기(120)는 폴디드 캐스코드 구조로 상호 연결 되어있다.
피드포워드부(200)는 입력 신호를 제2 능동 증폭기(120)에 피드포워드(Feedforward)한다.
이 때, 피드포워드부(200)는 출력 신호의 3차 상호 변조 왜곡 성분을 감소시키도록 제2 능동 증폭기에 피드포워드하게 된다.
이하, 도 4를 참조하여, 폴디드 캐스코드 증폭부(100)의 구체적인 회로를 예를 들어 본 발명의 다른 실시예에 따른 피드포워드 방식의 증폭회로를 설명한다. 도 4는 본 발명의 다른 실시예에 따른 피드포워드 방식의 증폭회로를 설명하기 위한 회로도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 피드포워드 방식의 증폭회로(40)는 폴디드 캐스코드 구조로 연결된 제1 능동 증폭기(110), 제2 능동 증폭기(120) 및 피드포워드부(200)를 포함한다.
폴디드 캐스코드 증폭부(100)는 입력 신호를 입력받는 제1 능동 증폭기(110)와, 입력 신호에 대응하는 출력 신호를 출력하는 제2 능동 증폭기(120)를 포함한다.
여기서, 제1 능동 증폭기(110)는, NMOS 트랜지스터로서, 공통 소스로 동작하기 위해, 입력 신호를 입력받는 제1 게이트와, 접지에 연결된 제1 소스와, 제1 정전류원(I1)에 연결되는 제1 드레인을 포함한다.
제2 능동 증폭기(120)는, PMOS 트랜지스터로서, 공통 게이트로 동작하기 위해, 바이어스 전압(Vbias)이 인가된 제2 게이트와, 제1 능동 증폭기(110)의 제1 드레인과 연결된 제2 소스와, 제2 정전류원(I2)과 연결되며, 입력 신호에 대응하는 출력신호를 출력하는 제2 드레인을 포함한다.
피드포워드부(200)는 입력 신호를 제2 능동 증폭기(120)에 제2 게이트로 피드포워드 한다.
한편, 피드포워드부(200)는 제1 능동 증폭기(110)의 게이트 및 제2 능동 증폭기(120)의 게이트에 연결될 수 있고, 제1 능동 증폭기(110)의 게이트에 인가되는 입력 신호를 제2 능동 증폭기(120)의 게이트에 제공하여, 입력 신호를 제2 능동 증폭기(120)에 피드포워드할 수 있다.
한편, 피드포워드부(200)는 제1 능동 증폭기(110)에 입력되는 입력 신호를 제2 능동 증폭기(120)의 바이어스 전압으로 제공할 수 있다.
한편, 피드포워드부(200)는 제1 능동 증폭기(110)의 게이트에 일단이 연결되고 및 제2 능동 증폭기(120)의 게이트에 타단이 연결된 커패시터를 포함할 수 있다.
이 때, 커패시터의 커패시턴스는 출력 신호의 3차 상호 변조 왜곡 성분을 감소시키도록 선택될 수 있다.
한편, 본 발명의 실시예에 따른 피드포워드 방식의 증폭회로(40)에서는 신호를 출력하는 출력 노드로 제2 능동 증폭기(120)의 드레인으로 선택할 수 있다.
한편, 제2 능동 증폭기(120)의 드레인에 연결되는 정전류원(I2)은 능동 증폭기를 바이어스하고 능동 부하를 제공하기 위해서 필요하게 된다. 한편, 제1 능동 증폭기(110)는 (I1-I2)의 값을 가지는 바이어스 전류에서 동작한다.
한편, 제1 능동 증폭기(110) 및 제2 능동 증폭기(120)는 포화영역에서 동작하도록 설계될 수 있다.
따라서, 본 발명의 실시예에 따른 피드포워드 방식의 증폭회로(40)는 공통 소스 구조의 제1 능동 증폭기(110) 및 공통 게이트 구조의 제2 능동 증폭기(120)를 거쳐 출력되는 제1 신호 성분과, 공통 게이트 구조의 제2 능동 증폭기(120)만을 거쳐 출력되는 제2 신호 성분을 가지게 되다.
이하, 도 5를 참조하여, 제1 및 제2 신호 성분에 따른 트랜스컨덕턴스의 2차 도함수 성분인 g"m을 설명한다. 도 5는 본 발명의 실시예에 따른 피드포워드 방식의 증폭회로의 게이트 소스간 전압(Vgs)에 대한 드레인 전류(IDS) 및 트랜스컨덕턴스의 2차 도함수 성분인 g"m의 개형을 도시한 그래프다. 파1은 제1 신호 성분의 파형이며, 파2는 제2 신호 성분의 파형이다. 한편, 파1 및 파2의 진폭은 제1 능동 증폭기 및 제2 능동 증폭기의 폭 대 길이 비(W/L) 등을 조정하면 변경될 수 있다.
도 5를 참조하면, 제1 능동 증폭기 및 제2 능동 증폭기를 통해 출력되는 제1 신호의 트랜스컨덕턴스의 2차 도함수 성분인 g"m(파1)과 피드포워드부(200)를 통해 제2 능동 증폭기의 게이트로 전달된 입력 신호에 따른 제2 신호의 트랜스컨덕턴스의 2차 도함수 성분인 g"m(파2)이 도시되고 있다.
한편, 제1 신호 성분 및 제2 신호 성분은 제2 능동 증폭기의 드레인에서 더해져 출력되게 된다.
여기서, 기존의 제1 능동 증폭기(110) 및 제2 능동 증폭기(120)를 통해 출력되는 제1 신호 성분과 비교하여, 피드포워드부(200)를 통해 제2 능동 증폭기(120)의 게이트로 전달된 입력 신호에 따른 제2 신호 성분은 위상 반전된 형태가 되므로, 제2 능동 증폭기(120)의 드레인을 통해 더 출력되는, 두 신호의 합에 의해 직류 전달 함수의 3차 미분 계수인 g"m의 개선이 이루어진다.
이하, 도 6을 참조하여, 본 발명의 실시예에 따른 피드포워드 방식의 증폭회로(40)에 따라 트랜스컨덕턴스의 2차 도함수 성분인 g"m이 개선됨을 설명한다.
도 6은 본 발명의 실시예에 따른 피드포워드 방식의 증폭회로(40)에 있어서, 제1 신호 성분 및 제2 신호 성분이 합성된 제2 능동 증폭기의 드레인에서 출력되는 신호의 트랜스컨덕턴스의 2차 도함수 성분인 g"m를 나타낸다.
도 6에 도시된 바와 같이, 입력 신호가 공통 소스와 공통 게이트를 거친 파1에 비교하여, 입력 신호가 공통 게이트만을 거친 파2는 파1에 위상에 대비하여 반전된 위상을 가진다.
트랜스컨덕턴스의 2차 도함수 성분인 g"m(파3)는, 파1 및 파2가 겹쳐지는 구간에 있어서, g"m값이 0이 된다.
따라서, 파1 및 파2가 겹쳐지는 구간에 있어서, 3차 상호 변조 왜곡 성분이 제거되며, 전술한 구간에서 증폭 회로의 선형성이 향상될 수 있다.
즉, 본 발명의 실시예들에 따른 피드포워드 방식의 증폭회로는 제1 증폭 회로에 입력되는 입력 신호를 출력신호에 반영하므로써, 위상 반전된 두 신호간의 합을 이용해 비선형 성분에 의한 3차 상호 변조 왜곡 성분을 제거할 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (8)

  1. 입력 신호를 입력받는 제1 능동 증폭기와, 상기 입력 신호에 대응하는 출력 신호를 출력하는 제2 능동 증폭기를 포함하는 폴디드 캐스코드 증폭부; 및
    상기 입력 신호를 상기 제2 능동 증폭기에 피드포워드하는 피드포워드부를 포함하고,
    상기 피드포워드부는
    상기 출력 신호의 3차 상호 변조 왜곡 성분을 감소시키도록 상기 제2 능동 증폭기에 피드포워드하는 것
    인 피드포워드 방식의 증폭 회로.
  2. 삭제
  3. 입력 신호를 입력받는 제1 게이트와, 접지에 연결된 제1 소스와, 제1 정전류원에 연결되는 제1 드레인을 포함하는 제1 능동 증폭기;
    바이어스 전압이 인가된 제2 게이트와, 상기 제1 드레인과 연결된 제2 소스와, 제2 정전류원과 연결되며, 상기 입력 신호에 대응하는 출력신호를 출력하는 제2 드레인을 포함하는 제2 능동 증폭기; 및
    상기 입력 신호를 상기 제2 능동 증폭기에 제2 게이트로 피드포워드하는 피드포워드부
    를 포함하는 피드포워드 방식의 증폭 회로.
  4. 제 3 항에 있어서, 상기 피드포워드부는
    상기 제1 능동 증폭기의 상기 제1 게이트에 입력되는 입력 신호를 제2 능동 증폭기의 제2 게이트로 제공하여 상기 피드포워드하는 것
    인 피드포워드 방식의 증폭 회로.
  5. 제 3 항에 있어서, 상기 피드포워드부는
    상기 제1 게이트에 일단이 연결되고, 상기 제2 게이트에 타단이 연결된 커패시터를 포함하는 것
    인 피드포워드 방식의 증폭 회로.
  6. 제 5 항에 있어서,
    상기 커패시터의 커패시턴스는 상기 출력 신호의 3차 상호 변조 왜곡 성분을 감소시키도록 선택된 것
    인 피드포워드 방식의 증폭 회로.
  7. 제 3 항에 있어서,
    상기 제1 능동 증폭기는 NMOS 트랜지스터인 것
    인 피드포워드 방식의 증폭회로
  8. 제 3 항에 있어서,
    상기 제2 능동 증폭기는 PMOS 트랜지스터인 것
    인 피드포워드 방식의 증폭회로
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102487060B1 (ko) * 2020-02-20 2023-01-09 원광대학교산학협력단 소형 광대역 증폭기 회로

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10308634A (ja) 1997-05-09 1998-11-17 Toyota Motor Corp カスコード増幅回路及びコンパレータ回路
JP2002100936A (ja) * 2000-09-21 2002-04-05 Toshiba Corp カスコードトランジスタを出力段に有する電子回路装置
KR100414251B1 (ko) * 1995-08-04 2004-03-31 코닌클리케 필립스 일렉트로닉스 엔.브이. 증폭기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414251B1 (ko) * 1995-08-04 2004-03-31 코닌클리케 필립스 일렉트로닉스 엔.브이. 증폭기
JPH10308634A (ja) 1997-05-09 1998-11-17 Toyota Motor Corp カスコード増幅回路及びコンパレータ回路
JP2002100936A (ja) * 2000-09-21 2002-04-05 Toshiba Corp カスコードトランジスタを出力段に有する電子回路装置

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