JP2010109710A - 利得可変型増幅器 - Google Patents
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Abstract
【解決手段】増幅回路1及びバイパス回路2と共に、増幅回路1の出力インピーダンスを補正する出力インピーダンス補整回路3と入力インピーダンス補整回路4が設けられており、第1及び第2の制御端子8,9に逆論理の電圧を印加することで、電界効果型トランジスタ31,41がオフの際、ゲート・ドレイン間、及び、、ゲート・ソース間のそれぞれの電位差を大として遮断効果を確実とし、利得最大時か利得最小時かに関わらず出力インピーダンス及び入力インピーダンスを一定に保持可能に構成されたものとなっている。
【選択図】図1
Description
かかる利得可変型増幅器にあっては、入力インピーダンス、出力インピーダンスを利得可変時に一定に保つ目的で、入出力インピーダンスを補整する回路を備える構成が既に公知となっている(例えば、特許文献1等参照)。
この利得可変型増幅器は、増幅回路301と、その入力段側に設けられた入力インピーダンス補正回路304と、増幅回路301の出力段側に設けられた出力インピーダンス補正回路303とを具備してなるものである。
増幅回路301は、切替端子310に印加される電圧を調整することで、利得制御可能に構成されたものとなっている。
そして、電界効果型トランジスタ341は、制御端子308を介してゲートに制御電圧が印加されるようになっており、その電圧の調整により導通、非導通が制御され、増幅回路310の利得制御時における入力インピーダンスを一定とできるように構成されたものとなっている。
そして、電界効果型トランジスタ331は、制御端子308を介してゲートに制御電圧が印加されるようになっており、その電圧の調整により導通、非導通が制御され、増幅回路310の利得制御時における出力インピーダンスを一定とできるように構成されたものとなっている。
これに対して、増幅回路301の性能向上のため、電界効果型トランジスタ331,341に、ゲートとソースが短絡された際にドレインとソース間の導通が遮断される、いわゆるエンハンスメント型が用いられる構成が採られる場合もある。
この利得可変型増幅器は、増幅回路401と、その入力段側に設けられた入力インピーダンス補正回路404と、増幅回路401の出力段側に設けられた出力インピーダンス補正回路403と、バイパス回路402とを具備してなるものである。
増幅回路401は、電界効果型トランジスタ409を中心にして構成され、ゲートバイアス切替端子410に印加される切替電圧に応じて、その動作、非動作の切り替えが可能に構成されたものとなっている。
一方、出力インピーダンス補正回路403は、増幅回路401を構成する電界効果型トランジスタ409のドレインとグランドとの間に、コンデンサ433と電界効果型トランジスタ431が直列接続され、制御端子408に印加される電圧によって、電界効果型トランジスタ431の導通、非導通が制御されるよう構成され、利得最大時と利得最小時における出力インピーダンスを一定に保持できるようになっている。
電界効果型トランジスタ415のドレインとソースには、第1のバイパス回路切替端子411からの切替電圧が印加されると共に、ゲートには、第1のバイパス回路切替端子412からの切替電圧が印加されるようになっている。
ところが、大量生産された半導体素子の性能は、個体毎の生産ばらつきがあり、その生産ばらつきが大きいと良品率の低下を招くこととなる。
したがって、上述のような利得可変型増幅器にあっても、半導体素子の生産ばらつきによる影響を受け難い回路構成を採ることが必要とされる、
例えば、図13に示された従来回路にあっては、出力インピーダンス補正回路403を構成する電界効果型トランジスタ431及び入力インピーダンス補正回路404を構成する電界効果型トランジスタ441は、半導体素子として半導体集積回路内に形成されることから、当然ながら大量生産時における電界効果型トランジスタのしきい値電圧のばらつきを伴うこととなる。
その結果、信号出力端子405のインピーダンスは、主にバイパス回路402の出力インピーダンスとコンデンサ433のインピーダンスとの合成インピーダンスとなる。
このように、利得最小時には、バイパス回路402の出力インピーダンス及び入力インピーダンスが、出力インピーダンス補正回路403、入力インピーダンス補正回路404によって補整され、そのため、通過特性が最大となるように構成されたものとなっている。
かかる状態にあっては、利得最大時に、出力インピーダンス補正回路403及び入力インピーダンス補正回路404が信号出力端子405及び信号入力端子406のインピーダンスに影響を及ぼし、利得最大時における利得可変型増幅器の通過特性の劣化を発生させることとなる。
なお、図14において、横軸は電界効果型トランジスタのしきい値電圧の変化量を、縦軸は利得最大時の通過利得を、それぞれ表している。
そして、従来回路においては、電界効果型トランジスタ431及び電界効果型トランジスタ441のしきい値電圧の生産ばらつきにより、しきい値電圧がある一定値より小さい値となると通過特性の劣化を招くことがわかる。
このように従来回路においては、通過特性の劣化を招くこととなるしきい値電圧の標準値からの変化量は大凡0.3Vと小さく、しきい値電圧の個体差に対して十分な幅が無いことから大量生産において良品率を低下させ、そのため低コストを実現できないという問題がある。
高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続されて入力信号を出力へバイパスせしめるバイパス回路とを具備してなる利得可変型増幅器であって、
前記増幅回路の出力インピーダンスを補正する出力インピーダンス補正回路が前記増幅回路の出力段に接続されて設けられ、
前記出力インピーダンス補正回路は、前記増幅回路の出力段とグランドとの間に、第1の出力補正用コンデンサと、電界効果型トランジスタと、第2の出力補正用コンデンサが順に直列接続されて設けられると共に、
前記電界効果型トランジスタのゲートは、ゲート抵抗素子を介して第1の制御端子に接続される一方、前記電界効果型トランジスタのドレインは、ドレイン抵抗素子を介して、前記電界効果型トランジスタのソースは、ソース抵抗素子を介して、共に第2の制御端子に接続され、
前記第1及び第2の制御端子には、互いに逆論理の制御電圧が印加されて、利得最大時に前記電界効果型トランジスタを導通状態とし、利得最小時に前記電界効果型トランジスタを遮断状態とするものである。
また、上記本発明の目的を達成するため、本発明に係る利得可変型増幅器は、
高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続されて入力信号を出力へバイパスせしめるバイパス回路とを具備してなる利得可変型増幅器であって、
前記増幅回路の入力インピーダンスを補正する入力インピーダンス補正回路が前記増幅回路の入力段に接続されて設けられ、
前記入力インピーダンス補正回路は、前記増幅回路の入力段とグランドとの間に、第1の入力補整用コンデンサと、電界効果型トランジスタと、第2の入力補整用コンデンサが順に直列接続されて設けられると共に、
前記電界効果型トランジスタは、そのドレインがドレイン抵抗素子を介して、ソースがソース抵抗素子を介して、共に第1の制御端子に接続される一方、ゲートはゲート抵抗素子を介して第2の制御端子に接続され、
前記第1及び第2の制御端子には、互いに逆論理の制御電圧が印加されて、利得最大時に前記電界効果型トランジスタを導通状態とし、利得最小時に前記電界効果型トランジスタを遮断状態とするものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型増幅器の第1の構成例について、図1を参照しつつ説明する。
本発明の実施の形態の第1の構成例における利得可変型増幅器は、増幅回路1と、バイパス回路2と、出力インピーダンス補正回路3と、入力インピーダンス補正回路4とを具備して構成されたものとなっている。
増幅用FET15のゲートは、入力側DCカットコンデンサ16を介して信号入力端子6に、ドレインは出力側DCカットコンデンサ14を介して信号出力端子5に、それぞれ接続される一方、ソースはグランドに接続されたものとなっている。
また、増幅用FET15のゲートは、ゲート抵抗素子17を介してゲートバイアス切替端子10に接続されており、増幅用FET15は、その印加電圧に応じて動作状態と非動作状態に択一的に設定されるようになっている。
なお、増幅用FET15のドレインは、インダクタンス素子13を介して電圧供給端子7に接続されており、外部から電源電圧が印加可能となっている。
具体的には、バイパス用FET18のドレイン(又はソース)は、DCカットコンデンサ19を介して信号入力端子6に接続される一方、ソース(又はドレイン)は、DCカットコンデンサ20を介して増幅回路1を構成する増幅用FET15のドレインに接続されている。
さらにバイパス用FET18のゲートは、ゲート抵抗素子23を介して第2のバイパス回路切替端子12に接続されている。
ここで、ゲートバイアス切替端子10、第1及び第2のバイパス回路切替端子11、12に印加される電圧は、利得最大時に増幅回路1が信号増幅動作を行う一方、バイパス回路2が信号を遮断するよう設定されるものとなっている。これに対して、利得最小時には、切替端子10、11、12に印加される電圧は、増幅回路1を非動作状態とする一方、バイパス回路2により入力信号が通過せしめられるように設定されるものとなっている。
出力補整用FET31は、そのドレインにコンデンサ(第1の出力補整用コンデンサ)33の一端が、ソースにコンデンサ(第2の出力補整用コンデンサ)34の一端がそれぞれ接続されると共に、コンデンサ33の他端が増幅用FET15のドレインに、コンデンサ34の他端がグランドに、それぞれ接続されており、増幅用FET15のドレインとグランドとの間に、コンデンサ33、出力補整用FET31及びコンデンサ34が直列接続されるよう設けられたものとなっている。
入力補整用FET41は、そのドレインにコンデンサ(第1の入力補整用コンデンサ)43の一端が、ソースにコンデンサ(第2の入力補整用コンデンサ)44の一端がそれぞれ接続されると共に、コンデンサ43の他端が信号入力端子6に、コンデンサ44の他端がグランドに、それぞれ接続されており、信号入力端子6とグランドとの間に、コンデンサ43、入力補整用FET41及びコンデンサ44が直列接続されて設けられたものとなっている。
また、入力補整用FET41のゲートは、ゲート抵抗素子42を介して第1の制御端子8に接続されている。
まず、この第1の構成例における利得可変型増幅器において、ゲートバイアス切替端子10、第1及び第2のバイパス回路切替端子11,12の印加電圧は、利得最大時に増幅回路1が信号増幅動作を行う一方、バイパス回路2が信号を遮断するよう設定されるものとなっている。これに対して、利得最小時には、切替端子10、11、12に印加される電圧は、利増幅回路1を非動作状態とする一方、バイパス回路2により入力信号が通過せしめられるように設定されるものとなっている。
すなわち、利得最大時、換言すれば、増幅回路1が動作状態とされ、バイパス回路2が非動作状態とされる場合には、出力補整用FET31及び入力補整用FET41が共に動作状態とされるよう、第1及び第2の制御端子8,9に適宜な電圧が、それぞれ印加される。
一方、信号入力端子6とグランドとの間には、入力補整用FET41を介してコンデンサ43,44が直列接続されたと等価な状態とされることとなる。
その結果、入力インピーダンス補正回路4は、増幅回路1の入力インピーダンスに何ら影響を与えることは無く、同様に、出力インピーダンス補正回路3は、増幅回路1の出力インピーダンスに何ら影響を与えることはない。
図6は、図1に示された第1の構成例における信号出力端子5の利得最大時及び利得最小時のインピーダンスを示すスミスチャートであり、図7は、図1に示された構成例における出力インピーダンス補正回路3が無い状態における信号出力端子5の利得最大時及び利得最小時のインピーダンスを示すスミスチャートである。
一方、利得最小時のインピーダンスは、出力インピーダンス補正回路3が遮断状態とされるため、増幅回路1の出力インピーダンスに影響を及ぼすことは無く、したがって、図6及び図7において、利得最小時のインピーダンスに変化は無いことが確認できる。
このように、本発明の実施の形態における利得可変型増幅器によれば、利得可変の状態に関わらず、信号出力端子5のインピーダンスが略一定に保持されるため、信号出力端子5に外部整合回路を接続した場合、利得可変の状態に関わらず定在波比VSWRが略一定に保たれることとなる。
図8は、図1に示された第1の構成例における信号入力端子6の利得最大時及び利得最小時のインピーダンスを示すスミスチャートであり、図9は、図1に示された構成例における入力インピーダンス補正回路4が無い状態における信号入力端子6の利得最大時及び利得最小時のインピーダンスを示すスミスチャートである。
一方、利得最小時のインピーダンスは、入力インピーダンス補正回路4が遮断状態とされるため、増幅回路1の入力インピーダンスに影響を及ぼすことは無く、したがって、図8及び図9において、利得最小時のインピーダンスに変化は無いことが確認できる。
このように、本発明の実施の形態における利得可変型増幅器によれば、利得可変の状態に関わらず、信号入力端子6のインピーダンスが略一定に保持されるため、信号入力端子6に外部整合回路を接続した場合、利得可変の状態に関わらず定在波比VSWRが略一定に保たれることとなる。
この第1の構成例における利得可変型増幅器が、図13に示された従来回路と相違する点は、出力インピーダンス補正回路3と入力インピーダンス補正回路4におけるそれぞれの構成の仕方にある。すなわち、具体的には、第1の構成例における利得可変型増幅器においては、従来回路には無いコンデンサ34,44、抵抗素子35,36,45,46が設けられると共に、互いに逆論理の電圧が印加される第1及び第2の制御端子8,9が設けられた点が図13に示された従来回路と相違する点である。
これに対して、第1の構成例における利得可変型増幅器にあって、出力インピーダンス補正回路3及び入力インピーダンス補正回路4は、利得最大時に、それぞれのFET31,41が導通状態とされ、並列接続抵抗に準じたインピーダンスを呈するように構成されたものとなっている。
具体的に、出力インピーダンス補正回路を例に採り説明すれば、まず、従来回路(図13参照)における出力インピーダンス補正回路403を構成するFET431のドレイン及びソースの電圧は、利得最大時、利得最小時に関わらず一定である。
最初に、図4は、第1の構成例における利得可変型増幅器におけるFET31のしきい値電圧の標準値からの変化量に対する利得最小時における高周波信号の通過特性を、図14は、図13に示された従来回路におけるFET431のしきい値電圧の標準値からの変化量に対する利得最小時における高周波信号の通過特性を、それぞれ表すもので、横軸はFETのしきい値電圧の変化量を、縦軸は利得最小時の通過利得を、ぞれぞれ示している。
これに対して、図14によれば、従来回路にあっては、高周波信号の通過特性が劣化するFETのしきい値電圧は、標準値よりも0.3V低下した点以下となることが確認でき、このことから、第1の構成例は、明らかにしきい値電圧のばらつきに対する許容範囲が拡大されていることが確認できる。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
最初に、先の第1の構成例における信号入力端子6のインピーダンスは、バイパス回路2を構成するコンデンサの容量が小さいなどの構成の如何によって、利得最小時のインピーダンスが、利得最大時のインピーダンスに比して高くなる場合がある。
第2の構成例は、上述のような第1の構成例における不都合を改善する観点から、入力インピーダンス補正回路4Aの構成が次述するように構成された点が、第1の構成例と異なるが、他の回路構成については、基本的に図1に示された第1の構成例における回路構成と同一である。
また、ドレイン抵抗素子45及びソース抵抗素子46の各々の一端が、第2の制御端子9に接続される一方、ゲート抵抗素子42の一端が、第1の制御端子8に接続されている点が、図1に示された構成例と異なるものとなっている。
そして、抵抗素子47を設けたことにより、信号入力端子6からみた入力インピーダンス補正回路4Aが導通状態のインピーダンスは、主に並列接続抵抗に準じたインピーダンスとなる。
図10は、図2に示された第2の構成例における信号入力端子6の利得最大時及び利得最小時のインピーダンスを示すスミスチャートであり、図11は、図2に示された構成例における入力インピーダンス補正回路4Aが無い状態における信号入力端子6の利得最大時及び利得最小時のインピーダンスを示すスミスチャートである。
入力インピーダンス補正回路4Aは、利得最小時に主に並列接続抵抗に準じたインピーダンスを有するため、利得最小時のインピーダンスは、入力インピーダンス補正回路4Aが無い場合のインピーダンスに比べて、並列抵抗を接続した分だけ変化することとなる(図10及び図11参照)。
そして、入力インピーダンス補正回路4Aを構成する抵抗素子47の抵抗値を適切に設定することで、利得最大時のインピーダンスを利得最小時のインピーダンスに近づけることが可能となる。
このような動作により、利得可変の状態に関わらず、信号入力端子6のインピーダンスが略一定に保持されるため、信号入力端子6に外部整合回路を接続した場合、利得可変の状態に関わらず定在波比VSWRが略一定に保たれることとなる。
図5は、第2の構成例における利得可変型増幅器におけるFET41のしきい値電圧の標準値からの変化量と利得最大時における高周波信号の通過特性を示すもので、同図によれば、高周波信号の通過特性が劣化するしきい値電圧は、標準値よりも1.5V低下した点以下となることが確認でき、第1の構成例と比べて遜色のないしきい値電圧のばらつきに対する許容範囲が実現できるものとなっている。
なお、第2の構成において、入力インピーダンス補正回路の代わりに、出力インピーダンス補正回路を上記構成とすることも可能である。即ち、抵抗素子47をなくし、コンデンサ34が別の抵抗素子を介してグランドに接続される構成とすることも可能である。
まず、先に説明した第1及び第2の構成例は、いずれも出力インピーダンス補正回路と入力インピーダンス補正回路を具備した構成のものであるが、バイパス回路2を構成する容量等を調整することで、出力インピーダンス補正回路か入力インピーダンス補正回路のいずれか一方を備えることで利得可変によるインピーダンスの変化を抑制するようにすることも可能である。
すなわち、この第3の構成例における利得可変型増幅器は、増幅回路1と、バイパス回路2と、出力インピーダンス補正回路3とを具備して構成されたものとなっている。
かかる構成において、切替端子10、11、12の印加電圧、並びに、第1及び第2の制御端子8,9の印加電圧は、図1に示された第1の構成例と基本的に同一であり、したがって、回路動作も基本的に同一である。
かかる第3の構成例においても、第1及び第2の構成例同様にFETのしきい値電圧の生産ばらつきが増幅回路の通過特性へ与える影響を小さくすることができる。
さらに、入力及び出力インピーダンス補正回路を構成するFETは、いわゆるエンハンスメント型に限定される必要はなく、いわゆるディプレッション型としても良い。
またさらに、FETに代えて、バイポーラトランジスタを用いる構成としても良い。
さらに、FET又はバイポーラトランジスタの遮断時における遮断効果の向上のため、FET又はバイポーラトランジスタを複数縦続接続した構成としても好適である。
2…バイパス回路
3…出力インピーダンス補正回路
4…入力インピーダンス補正回路
5…信号出力端子
6…信号入力端子
8…第1の制御端子
9…第2の制御端子
10…ゲートバイアス切替端子
11…第1のバイパス回路切替端子
12…第2のバイパス回路切替端子
Claims (4)
- 高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続されて入力信号を出力へバイパスせしめるバイパス回路とを具備してなる利得可変型増幅器であって、
前記増幅回路の出力インピーダンスを補正する出力インピーダンス補正回路が前記増幅回路の出力段に接続されて設けられ、
前記出力インピーダンス補正回路は、前記増幅回路の出力段とグランドとの間に、第1の出力補正用コンデンサと、電界効果型トランジスタと、第2の出力補正用コンデンサが順に直列接続されて設けられると共に、
前記電界効果型トランジスタのゲートは、ゲート抵抗素子を介して第1の制御端子に接続される一方、前記電界効果型トランジスタのドレインは、ドレイン抵抗素子を介して、前記電界効果型トランジスタのソースは、ソース抵抗素子を介して、共に第2の制御端子に接続され、
前記第1及び第2の制御端子には、互いに逆論理の制御電圧が印加されて、利得最大時に前記電界効果型トランジスタを導通状態とし、利得最小時に前記電界効果型トランジスタを遮断状態とすることを特徴とする利得可変型増幅器。 - 高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続されて入力信号を出力へバイパスせしめるバイパス回路とを具備してなる利得可変型増幅器であって、
前記増幅回路の入力インピーダンスを補正する入力インピーダンス補正回路が前記増幅回路の入力段に接続されて設けられ、
前記入力インピーダンス補正回路は、前記増幅回路の入力段とグランドとの間に、第1の入力補正用コンデンサと、電界効果型トランジスタと、第2の入力補正用コンデンサが順に直列接続されて設けられると共に、
前記電界効果型トランジスタは、そのドレインがドレイン抵抗素子を介して、ソースがソース抵抗素子を介して、共に第1の制御端子に接続される一方、ゲートはゲート抵抗素子を介して第2の制御端子に接続され、
前記第1及び第2の制御端子には、互いに逆論理の制御電圧が印加されて、利得最大時に前記電界効果型トランジスタを導通状態とし、利得最小時に前記電界効果型トランジスタを遮断状態とすることを特徴とする利得可変型増幅器。 - 前記出力インピーダンス補正回路は、第1の出力補正用コンデンサ、電界効果型トランジスタ、第2の出力補正用コンデンサ、及び、第1のインピーダンス素子が順に接続されて構成されてなり、
利得最大時に前記電界効果型トランジスタを遮断状態とし、利得最小時に前記電界効果型トランジスタを導通状態とすることを特徴とする請求項1記載の利得可変型増幅器。 - 前記入力インピーダンス補正回路は、第1の入力補正用コンデンサ、電界効果型トランジスタ、第2の入力補正用コンデンサ、及び、第1のインピーダンス素子が順に接続されて構成されてなり、
利得最大時に前記電界効果型トランジスタを遮断状態とし、利得最小時に前記電界効果型トランジスタを導通状態とすることを特徴とする請求項2記載の利得可変型増幅器。
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