JP3970454B2 - 高周波アイソレーションアンプ - Google Patents
高周波アイソレーションアンプ Download PDFInfo
- Publication number
- JP3970454B2 JP3970454B2 JP37700698A JP37700698A JP3970454B2 JP 3970454 B2 JP3970454 B2 JP 3970454B2 JP 37700698 A JP37700698 A JP 37700698A JP 37700698 A JP37700698 A JP 37700698A JP 3970454 B2 JP3970454 B2 JP 3970454B2
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- field effect
- drain
- amplification
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、高周波アンプに係り、特に、入出力間のいわゆるアイソレーション特性の改善を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の高周波アンプとしては、例えば、図４に示されたような構成を有してなるものが公知・周知となっている。
以下、同図を参照しつつ従来回路について説明すれば、まず、この高周波アイソレーションアンプは、いわゆるＦＥＴ（電界効果トランジスタ）１を主たる構成要素としてなり、入力整合型シングルエンド増幅器としての動作を得られるものとなっている。
すなわち、入力信号は、入力整合回路３を介して増幅用ＦＥＴ１のゲートに印加されるようになっている一方、ドレインから得られる出力信号は、出力整合回路７を介して出力されるものとなっている。
【０００３】
このような高周波アンプは、特に、受信装置におけるいわゆるＲＦフロントエンド等で用いられる場合には、電源電圧が零、すなわち、非動作状態にある際、その入出力間において高いアイソレーション特性が要求されることが多い。
例えば、ＴＤＭＡ(Time Division Multiple Access)やＣＤＭＡ(Code Division Multiple Access)方式を用いた携帯電話端末機の受信アンプを構成するものとして上述した高周波アンプが用いられるような場合において、通常、送信時には上述した高周波アンプは、非動作状態とされる。その際、高周波アンプの入出力間のアイソレーションが不充分であると、送信信号が受信系に回り込むこととなり、その回り込み信号により受信系のトランジスタ等の劣化を招き、受信特性の低下という問題を生ずることとなる。
【０００４】
【発明が解決しようとする課題】
ところが、上述した従来の高周波アンプにおいては、ＦＥＴ１が非動作状態にある場合、そのゲート・ドレイン間に静電容量Ｃoffが生ずる。そのため、上述したように、例えば携帯電話端末機等においては、この静電容量Ｃoffを介して送信信号が高周波アンプの出力側へ現れるため、十分なアイソレーションの確保が難しいという問題があった。
本発明は、上記実状に鑑みてなされたもので、入出力間における高いアイソレーションを確保することができる高周波アイソレーションアンプを提供するものである。
本発明の他の目的は、電界効果トランジスタが非動作状態にある場合におけるゲート・ドレイン間の静電容量を実質的にゼロとすることができ、それにより入出力間の高いアイソレーションを確保することのできる高周波アイソレーションアンプを提供することにある。
【０００５】
【課題を解決するための手段】
請求項１記載の発明に係る高周波アイソレーションアンプは、
ゲートに被増幅信号が印加され、ドレインに増幅信号を出力する増幅用の電界効果トランジスタを用いてなる高周波アイソレーションアンプであって、
前記増幅用の電界効果トランジスタのゲートとドレインとの間に、直流信号遮断用のコンデンサとインダクタとが直列接続されてなる直列回路と、
前記増幅用の電界効果トランジスタが非動作状態にある場合に、前記直列回路を前記ゲートとドレイン間に接続するスイッチ手段と、を設け、
前記インダクタは、前記増幅用の電界効果トランジスタが非動作状態にある場合にそのゲート・ドレイン間に生ずる静電容量と、増幅周波数帯において並列共振を生ずる値に設定されてなるものである。
【０００６】
かかる構成においては、増幅用の電界効果トランジスタが非動作状態となると、スイッチ手段により、増幅用の電界効果トランジスタのゲートとドレインとの間にインダクタが接続された状態となり、このインダクタが増幅用の電界効果トランジスタのゲート・ドレイン間に生ずる静電容量と並列共振状態となるため、ゲート・ドレイン間の静電容量が実質的に零となり、そのため、従来と異なり、増幅用の電界効果トランジスタが非動作状態にある場合に、外部からの高周波信号がゲート・ドレイン間の静電容量を介して出力側へ回り込むことがなくなり、入出力間のアイソレーションが極めて高い高周波アンプとなる。
【０００７】
より具体的には、ゲートに被増幅信号が印加され、ドレインに増幅信号を出力する増幅用の電界効果トランジスタを用いてなる高周波アイソレーションアンプであって、
前記増幅用の電界効果トランジスタのゲートとドレインとの間に、直流信号遮断用のコンデンサとインダクタとスイッチ用の電界効果トランジスタとを直列接続状態に設け、
前記スイッチ用の電界効果トランジスタは、そのドレインが前記直流信号遮断用のコンデンサとインダクタとの直列部分側となり、そのソースが前記電界効果トランジスタのドレイン側となるように接続され、
前記インダクタは、前記増幅用の電界効果トランジスタが非動作状態にある場合にそのゲート・ドレイン間に生ずる静電容量と、増幅周波数帯において並列共振を生ずる値に設定されてなるものが好適である。
【０００８】
かかる構成においては、特に、スイッチ用の電界効果トランジスタのドレインとソースとの間にバイアス用抵抗器を接続する一方、ゲートは、ゲート接地用抵抗器を介してアースに接続すると好適である。
このような構成により、スイッチ用の電界効果トランジスタは、増幅用の電界効果トランジスタが動作状態にある場合には、逆バイアス状態により非動作状態となる一方、増幅用の電界効果トランジスタが非動作状態にある場合には、動作状態となり、増幅用の電界効果トランジスタのゲートとドレイン間に直流信号遮断用のコンデンサとインダクタが直列接続されることとなる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。なお、図４に示された従来回路の構成要素と同一の構成要素については同一の符号を付することとする。
この高周波アイソレーションアンプ（以下「本回路」と言う）は、増幅用電界効果トランジスタ１を中心に構成され、高周波信号の増幅機能を有してなるものである。
増幅用電界効果トランジスタ（以下「増幅用ＦＥＴ」と言う）１は、そのゲートに、入力側ＤＣカット用コンデンサ２及び入力整合回路３を介して入力端子１５が接続されており、外部からの高周波入力信号（被増幅信号）が印加されるようになっている。ここで、入力側ＤＣカット用コンデンサ２は、直流信号を遮断するためのコンデンサである。また、入力整合回路３は、入力端子１５に接続される図示されない他の回路の出力段と、本回路とのインピーダンス整合を図るためのものである。
また、増幅用ＦＥＴ１のゲートは、第１のゲート接地用抵抗器４を介してアースに接続されている。
【００１０】
一方、増幅用ＦＥＴ１のソースは、互いに並列接続されていわゆる自己バイアス回路を構成する第１のバイアス用抵抗器５と、バイパス用コンデンサ６を介してアースに接続されている。
また、増幅用ＦＥＴ１のドレインは、出力整合回路７及び出力側ＤＣカット用コンデンサ８を介して出力端子１６に接続されると共に、チョークコイル９を介して電源供給端子１７に接続されており、所定のドレイン電圧が外部から印加されるようになっている。ここで、出力整合回路７は、出力端子 における出力インピーダンスが所定の値となるようにいわゆるインピーダンス整合のために設けられたものである。また、出力側ＤＣカット用コンデンサ８は、直流信号が出力されないように、その遮断を行うためのコンデンサである。
【００１１】
さらに、この増幅用ＦＥＴ１のゲートには、電源側ＤＣカット用コンデンサ１０の一端が接続されており、電源側ＤＣカット用コンデンサ１０の他端は、並列共振用インダクタ１１の一端に接続されており、並列共振用インダクタ１１の他端は、スイッチ用ＦＥＴ１２のドレインに接続されている。
スイッチ用ＦＥＴ１２のゲートは、第２のゲート接地用抵抗器１３を介してアースに接続される一方、ソースは、増幅用ＦＥＴ１のドレインと共にチョークコイル９の一端（電源供給端子１７に接続された端部と反対側の端部）に接続されるようになっている。
さらに、スイッチ用ＦＥＴ１２のドレインとソースとの間には、第２のバイアス用抵抗器１４が接続されている。
【００１２】
次に、かかる構成における動作について説明する。
最初に、本回路が増幅動作を行うために必要な正のドレイン電圧（例えば３ｖ以上）が電源供給端子１７に印加された場合について説明すれば、この場合、増幅用ＦＥＴ１は、増幅素子として動作する。すなわち、入力端子１５に印加され、入力側ＤＣカット用コンデンサ２及び入力整合回路３を介して増幅用ＦＥＴ１のゲートに入力された信号は、増幅用ＦＥＴ１により増幅されて、出力整合回路７及び出力側ＤＣカット用コンデンサ８を介して出力端子１６に出力されることとなり、本回路は、入出力整合型シングルエンド増幅器として機能する。
一方、スイッチ用ＦＥＴ１２は、そのゲート・ドレイン間及びゲート・ソース間が逆電圧の状態となるため、非動作状態となり、そのドレイン・ソース間は高抵抗の状態となる。そのため、電源側ＤＣカット用コンデンサ１０及び並列共振用インダクタ１１の直列回路部分は、その一端、すなわち、スイッチ用ＦＥＴ１２のドレインと接続される並列共振用インダクタ１１の一端側で開放状態と等価となり、この直列回路部分は本回路に動作に何等影響を与えることはない。換言すれば、この電源側ＤＣカット用コンデンサ１０及び並列共振用インダクタ１１の直列回路部分が無い状態と等価となる。
【００１３】
一方、電源供給端子１７に印加されるドレイン電圧を０ｖとした場合については、次のような動作となる。
まず、増幅用ＦＥＴ１は、バイアス電源の供給がなくなるため、非動作状態となり、そのため、そのゲート・ドレイン間のインピーダンスは、ゲート・ドレイン間の静電容量であるＣoffと略等価となる。
また、スイッチ用ＦＥＴ１２は、そのゲート・ドレイン間及びゲート・ソース間のそれぞれの電位が０ｖの動作状態となり、そのため、そのドレイン・ソース間のインピーダンスは、低抵抗Ｒonの状態となる。
【００１４】
ここで、電源側ＤＣカット用コンデンサ１０の容量値は、本回路の所要周波数帯ｆ0で十分低インピーダンスとなるように予め設定されている。そのため、この場合の電源側ＤＣカット用コンデンサ１０、並列共振用インダクタ１１及びスイッチ用ＦＥＴ１２の抵抗成分により構成される直列回路部分は、回路のクオリティをあらわすいわゆるＱの値が、次式により表されるインダクタンスに等価となる。
【００１５】
Ｑ＝２ωＬx／Ｒon＝２・π・ｆ0・Ｌx／Ｒon・・・（式１）
【００１６】
ここで、ｆ0は、本回路の所要周波数であり、Ｌxは、並列共振用インダクタ１１のインダクタンス値であり、Ｒonは、スイッチ用ＦＥＴ１２の動作状態におけるドレイン・ソース間の抵抗値である。
したがって、並列共振用インダクタ１１のインダクタンス値Ｌxを、増幅用ＦＥＴ１の非動作状態におけるゲート・ドレイン間の静電容量値Ｃoffと並列共振する値、すなわち、Ｌx＝１／｛Ｃoff（２・π・ｆ0）2｝と設定することで、増幅用ＦＥＴ１の非動作状態におけるゲート・ドレイン間のインピーダンス、すなわち静電容量は見かけ上、零となる。
【００１７】
このように、電源側ＤＣカット用コンデンサ１０、並列共振用インダクタ１１及びスイッチ用ＦＥＴ１２の抵抗成分により構成される直列回路部分は、増幅用ＦＥＴ１の非動作状態におけるゲート・ドレイン間のインピーダンス、すなわち静電容量Ｃoffを打ち消すいわば中和回路として作用し、そのためＣoffによる本回路の非動作状態におけるアイソレーションの劣化が防止されるようになっている。
【００１８】
図２及び図３には、本回路の入力信号周波数に対するアイソレーション変化及び利得変化を表す特性線が従来回路の特性線と共に表されており、以下、同図について説明する。
なお、いずれの特性線も測定条件は同一であり、具体的には、増幅用ＦＥＴ１のゲートへの入力信号のパルス幅を８００μｍとし、また、増幅動作時のドレイン電圧を３ｖ、非増幅動作時のドレイン電圧を０ｖとそれぞれ設定した場合において測定されたものである。
最初に、図２は、入力信号の周波数変化に対するアイソレーションの変化を従来回路のものと共に表したもので、同図において実線が本発明に係る高周波アイソレーションアンプの特性線であり、点線が従来回路の特性線である。
同図によれば、本発明に係る高周波アイソレーションアンプが従来回路に比して、少なくとも凡そ１３ｄＢ程度のアイソレーションの改善がなされていることが確認できるものとなっている。
【００１９】
一方、図３は、入力信号の周波数変化に対する利得変化を従来回路におけるものと共に表したもので、同図において実線が本発明に係る高周波アイソレーションアンプの特性線であり、点線が従来回路の特性線である。
同図によれば、本発明に係る高周波アイソレーションアンプが上述のように、従来回路に比して大きなアイソレーションの改善がなされているにも拘わらず、従来回路と同等の利得が得られていることが確認できるものとなっている。
【００２０】
【発明の効果】
以上、述べたように、本発明によれば、増幅用の電界効果トランジスタが非動作状態にある場合に、そのゲート・ドレイン間の静電容量が打ち消されるような構成とすることにより、ゲート・ドレイン間の静電容量が実質的に零となり、そのため、従来と異なり、外部からの高周波信号がゲート・ドレイン間の静電容量を介して出力側へ漏れることがなくなり、入出力間のアイソレーションが極めて高い高周波アイソレーションアンプが提供されるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における高周波アイソレーションアンプの回路構成例を示す回路図である。
【図２】本発明の実施の形態における高周波アイソレーションアンプにおける入力信号の周波数変化に対するアイソレーションの変化を従来回路のものと共に表した特性線図である。
【図３】本発明の実施の形態における高周波アイソレーションアンプにおける入力信号の周波数変化に対する利得の変化を従来回路のものと共に表した特性線図である。
【図４】従来の高周波アンプの回路構成例を示す回路図である。
【符号の説明】
１…電界効果トランジスタ
１０…電源側ＤＣカット用コンデンサ
１１…並列共振用インダクタ
１２…スイッチ用電界効果トランジスタ
１５…入力端子
１６…出力端子
１７…電源供給端子
【発明の属する技術分野】
本発明は、高周波アンプに係り、特に、入出力間のいわゆるアイソレーション特性の改善を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の高周波アンプとしては、例えば、図４に示されたような構成を有してなるものが公知・周知となっている。
以下、同図を参照しつつ従来回路について説明すれば、まず、この高周波アイソレーションアンプは、いわゆるＦＥＴ（電界効果トランジスタ）１を主たる構成要素としてなり、入力整合型シングルエンド増幅器としての動作を得られるものとなっている。
すなわち、入力信号は、入力整合回路３を介して増幅用ＦＥＴ１のゲートに印加されるようになっている一方、ドレインから得られる出力信号は、出力整合回路７を介して出力されるものとなっている。
【０００３】
このような高周波アンプは、特に、受信装置におけるいわゆるＲＦフロントエンド等で用いられる場合には、電源電圧が零、すなわち、非動作状態にある際、その入出力間において高いアイソレーション特性が要求されることが多い。
例えば、ＴＤＭＡ(Time Division Multiple Access)やＣＤＭＡ(Code Division Multiple Access)方式を用いた携帯電話端末機の受信アンプを構成するものとして上述した高周波アンプが用いられるような場合において、通常、送信時には上述した高周波アンプは、非動作状態とされる。その際、高周波アンプの入出力間のアイソレーションが不充分であると、送信信号が受信系に回り込むこととなり、その回り込み信号により受信系のトランジスタ等の劣化を招き、受信特性の低下という問題を生ずることとなる。
【０００４】
【発明が解決しようとする課題】
ところが、上述した従来の高周波アンプにおいては、ＦＥＴ１が非動作状態にある場合、そのゲート・ドレイン間に静電容量Ｃoffが生ずる。そのため、上述したように、例えば携帯電話端末機等においては、この静電容量Ｃoffを介して送信信号が高周波アンプの出力側へ現れるため、十分なアイソレーションの確保が難しいという問題があった。
本発明は、上記実状に鑑みてなされたもので、入出力間における高いアイソレーションを確保することができる高周波アイソレーションアンプを提供するものである。
本発明の他の目的は、電界効果トランジスタが非動作状態にある場合におけるゲート・ドレイン間の静電容量を実質的にゼロとすることができ、それにより入出力間の高いアイソレーションを確保することのできる高周波アイソレーションアンプを提供することにある。
【０００５】
【課題を解決するための手段】
請求項１記載の発明に係る高周波アイソレーションアンプは、
ゲートに被増幅信号が印加され、ドレインに増幅信号を出力する増幅用の電界効果トランジスタを用いてなる高周波アイソレーションアンプであって、
前記増幅用の電界効果トランジスタのゲートとドレインとの間に、直流信号遮断用のコンデンサとインダクタとが直列接続されてなる直列回路と、
前記増幅用の電界効果トランジスタが非動作状態にある場合に、前記直列回路を前記ゲートとドレイン間に接続するスイッチ手段と、を設け、
前記インダクタは、前記増幅用の電界効果トランジスタが非動作状態にある場合にそのゲート・ドレイン間に生ずる静電容量と、増幅周波数帯において並列共振を生ずる値に設定されてなるものである。
【０００６】
かかる構成においては、増幅用の電界効果トランジスタが非動作状態となると、スイッチ手段により、増幅用の電界効果トランジスタのゲートとドレインとの間にインダクタが接続された状態となり、このインダクタが増幅用の電界効果トランジスタのゲート・ドレイン間に生ずる静電容量と並列共振状態となるため、ゲート・ドレイン間の静電容量が実質的に零となり、そのため、従来と異なり、増幅用の電界効果トランジスタが非動作状態にある場合に、外部からの高周波信号がゲート・ドレイン間の静電容量を介して出力側へ回り込むことがなくなり、入出力間のアイソレーションが極めて高い高周波アンプとなる。
【０００７】
より具体的には、ゲートに被増幅信号が印加され、ドレインに増幅信号を出力する増幅用の電界効果トランジスタを用いてなる高周波アイソレーションアンプであって、
前記増幅用の電界効果トランジスタのゲートとドレインとの間に、直流信号遮断用のコンデンサとインダクタとスイッチ用の電界効果トランジスタとを直列接続状態に設け、
前記スイッチ用の電界効果トランジスタは、そのドレインが前記直流信号遮断用のコンデンサとインダクタとの直列部分側となり、そのソースが前記電界効果トランジスタのドレイン側となるように接続され、
前記インダクタは、前記増幅用の電界効果トランジスタが非動作状態にある場合にそのゲート・ドレイン間に生ずる静電容量と、増幅周波数帯において並列共振を生ずる値に設定されてなるものが好適である。
【０００８】
かかる構成においては、特に、スイッチ用の電界効果トランジスタのドレインとソースとの間にバイアス用抵抗器を接続する一方、ゲートは、ゲート接地用抵抗器を介してアースに接続すると好適である。
このような構成により、スイッチ用の電界効果トランジスタは、増幅用の電界効果トランジスタが動作状態にある場合には、逆バイアス状態により非動作状態となる一方、増幅用の電界効果トランジスタが非動作状態にある場合には、動作状態となり、増幅用の電界効果トランジスタのゲートとドレイン間に直流信号遮断用のコンデンサとインダクタが直列接続されることとなる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。なお、図４に示された従来回路の構成要素と同一の構成要素については同一の符号を付することとする。
この高周波アイソレーションアンプ（以下「本回路」と言う）は、増幅用電界効果トランジスタ１を中心に構成され、高周波信号の増幅機能を有してなるものである。
増幅用電界効果トランジスタ（以下「増幅用ＦＥＴ」と言う）１は、そのゲートに、入力側ＤＣカット用コンデンサ２及び入力整合回路３を介して入力端子１５が接続されており、外部からの高周波入力信号（被増幅信号）が印加されるようになっている。ここで、入力側ＤＣカット用コンデンサ２は、直流信号を遮断するためのコンデンサである。また、入力整合回路３は、入力端子１５に接続される図示されない他の回路の出力段と、本回路とのインピーダンス整合を図るためのものである。
また、増幅用ＦＥＴ１のゲートは、第１のゲート接地用抵抗器４を介してアースに接続されている。
【００１０】
一方、増幅用ＦＥＴ１のソースは、互いに並列接続されていわゆる自己バイアス回路を構成する第１のバイアス用抵抗器５と、バイパス用コンデンサ６を介してアースに接続されている。
また、増幅用ＦＥＴ１のドレインは、出力整合回路７及び出力側ＤＣカット用コンデンサ８を介して出力端子１６に接続されると共に、チョークコイル９を介して電源供給端子１７に接続されており、所定のドレイン電圧が外部から印加されるようになっている。ここで、出力整合回路７は、出力端子 における出力インピーダンスが所定の値となるようにいわゆるインピーダンス整合のために設けられたものである。また、出力側ＤＣカット用コンデンサ８は、直流信号が出力されないように、その遮断を行うためのコンデンサである。
【００１１】
さらに、この増幅用ＦＥＴ１のゲートには、電源側ＤＣカット用コンデンサ１０の一端が接続されており、電源側ＤＣカット用コンデンサ１０の他端は、並列共振用インダクタ１１の一端に接続されており、並列共振用インダクタ１１の他端は、スイッチ用ＦＥＴ１２のドレインに接続されている。
スイッチ用ＦＥＴ１２のゲートは、第２のゲート接地用抵抗器１３を介してアースに接続される一方、ソースは、増幅用ＦＥＴ１のドレインと共にチョークコイル９の一端（電源供給端子１７に接続された端部と反対側の端部）に接続されるようになっている。
さらに、スイッチ用ＦＥＴ１２のドレインとソースとの間には、第２のバイアス用抵抗器１４が接続されている。
【００１２】
次に、かかる構成における動作について説明する。
最初に、本回路が増幅動作を行うために必要な正のドレイン電圧（例えば３ｖ以上）が電源供給端子１７に印加された場合について説明すれば、この場合、増幅用ＦＥＴ１は、増幅素子として動作する。すなわち、入力端子１５に印加され、入力側ＤＣカット用コンデンサ２及び入力整合回路３を介して増幅用ＦＥＴ１のゲートに入力された信号は、増幅用ＦＥＴ１により増幅されて、出力整合回路７及び出力側ＤＣカット用コンデンサ８を介して出力端子１６に出力されることとなり、本回路は、入出力整合型シングルエンド増幅器として機能する。
一方、スイッチ用ＦＥＴ１２は、そのゲート・ドレイン間及びゲート・ソース間が逆電圧の状態となるため、非動作状態となり、そのドレイン・ソース間は高抵抗の状態となる。そのため、電源側ＤＣカット用コンデンサ１０及び並列共振用インダクタ１１の直列回路部分は、その一端、すなわち、スイッチ用ＦＥＴ１２のドレインと接続される並列共振用インダクタ１１の一端側で開放状態と等価となり、この直列回路部分は本回路に動作に何等影響を与えることはない。換言すれば、この電源側ＤＣカット用コンデンサ１０及び並列共振用インダクタ１１の直列回路部分が無い状態と等価となる。
【００１３】
一方、電源供給端子１７に印加されるドレイン電圧を０ｖとした場合については、次のような動作となる。
まず、増幅用ＦＥＴ１は、バイアス電源の供給がなくなるため、非動作状態となり、そのため、そのゲート・ドレイン間のインピーダンスは、ゲート・ドレイン間の静電容量であるＣoffと略等価となる。
また、スイッチ用ＦＥＴ１２は、そのゲート・ドレイン間及びゲート・ソース間のそれぞれの電位が０ｖの動作状態となり、そのため、そのドレイン・ソース間のインピーダンスは、低抵抗Ｒonの状態となる。
【００１４】
ここで、電源側ＤＣカット用コンデンサ１０の容量値は、本回路の所要周波数帯ｆ0で十分低インピーダンスとなるように予め設定されている。そのため、この場合の電源側ＤＣカット用コンデンサ１０、並列共振用インダクタ１１及びスイッチ用ＦＥＴ１２の抵抗成分により構成される直列回路部分は、回路のクオリティをあらわすいわゆるＱの値が、次式により表されるインダクタンスに等価となる。
【００１５】
Ｑ＝２ωＬx／Ｒon＝２・π・ｆ0・Ｌx／Ｒon・・・（式１）
【００１６】
ここで、ｆ0は、本回路の所要周波数であり、Ｌxは、並列共振用インダクタ１１のインダクタンス値であり、Ｒonは、スイッチ用ＦＥＴ１２の動作状態におけるドレイン・ソース間の抵抗値である。
したがって、並列共振用インダクタ１１のインダクタンス値Ｌxを、増幅用ＦＥＴ１の非動作状態におけるゲート・ドレイン間の静電容量値Ｃoffと並列共振する値、すなわち、Ｌx＝１／｛Ｃoff（２・π・ｆ0）2｝と設定することで、増幅用ＦＥＴ１の非動作状態におけるゲート・ドレイン間のインピーダンス、すなわち静電容量は見かけ上、零となる。
【００１７】
このように、電源側ＤＣカット用コンデンサ１０、並列共振用インダクタ１１及びスイッチ用ＦＥＴ１２の抵抗成分により構成される直列回路部分は、増幅用ＦＥＴ１の非動作状態におけるゲート・ドレイン間のインピーダンス、すなわち静電容量Ｃoffを打ち消すいわば中和回路として作用し、そのためＣoffによる本回路の非動作状態におけるアイソレーションの劣化が防止されるようになっている。
【００１８】
図２及び図３には、本回路の入力信号周波数に対するアイソレーション変化及び利得変化を表す特性線が従来回路の特性線と共に表されており、以下、同図について説明する。
なお、いずれの特性線も測定条件は同一であり、具体的には、増幅用ＦＥＴ１のゲートへの入力信号のパルス幅を８００μｍとし、また、増幅動作時のドレイン電圧を３ｖ、非増幅動作時のドレイン電圧を０ｖとそれぞれ設定した場合において測定されたものである。
最初に、図２は、入力信号の周波数変化に対するアイソレーションの変化を従来回路のものと共に表したもので、同図において実線が本発明に係る高周波アイソレーションアンプの特性線であり、点線が従来回路の特性線である。
同図によれば、本発明に係る高周波アイソレーションアンプが従来回路に比して、少なくとも凡そ１３ｄＢ程度のアイソレーションの改善がなされていることが確認できるものとなっている。
【００１９】
一方、図３は、入力信号の周波数変化に対する利得変化を従来回路におけるものと共に表したもので、同図において実線が本発明に係る高周波アイソレーションアンプの特性線であり、点線が従来回路の特性線である。
同図によれば、本発明に係る高周波アイソレーションアンプが上述のように、従来回路に比して大きなアイソレーションの改善がなされているにも拘わらず、従来回路と同等の利得が得られていることが確認できるものとなっている。
【００２０】
【発明の効果】
以上、述べたように、本発明によれば、増幅用の電界効果トランジスタが非動作状態にある場合に、そのゲート・ドレイン間の静電容量が打ち消されるような構成とすることにより、ゲート・ドレイン間の静電容量が実質的に零となり、そのため、従来と異なり、外部からの高周波信号がゲート・ドレイン間の静電容量を介して出力側へ漏れることがなくなり、入出力間のアイソレーションが極めて高い高周波アイソレーションアンプが提供されるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における高周波アイソレーションアンプの回路構成例を示す回路図である。
【図２】本発明の実施の形態における高周波アイソレーションアンプにおける入力信号の周波数変化に対するアイソレーションの変化を従来回路のものと共に表した特性線図である。
【図３】本発明の実施の形態における高周波アイソレーションアンプにおける入力信号の周波数変化に対する利得の変化を従来回路のものと共に表した特性線図である。
【図４】従来の高周波アンプの回路構成例を示す回路図である。
【符号の説明】
１…電界効果トランジスタ
１０…電源側ＤＣカット用コンデンサ
１１…並列共振用インダクタ
１２…スイッチ用電界効果トランジスタ
１５…入力端子
１６…出力端子
１７…電源供給端子
Claims (3)
- ゲートに被増幅信号が印加され、ドレインに増幅信号を出力する増幅用の電界効果トランジスタを用いてなる高周波アイソレーションアンプであって、前記増幅用の電界効果トランジスタのゲートとドレインとの間に、直流信号遮断用のコンデンサとインダクタとが直列接続されてなる直列回路と、前記増幅用の電界効果トランジスタが非動作状態にある場合に、前記直列回路を前記ゲートとドレイン間に接続するスイッチ手段と、を設け、前記インダクタは、前記増幅用の電界効果トランジスタが非動作状態にある場合にそのゲート・ドレイン間に生ずる静電容量と、増幅周波数帯において並列共振を生ずる値に設定されてなることを特徴とする高周波アイソレーションアンプ。
- 前記スイッチ手段は、スイッチ用の電界効果トランジスタを用いてなり、当該スイッチ用の電界効果トランジスタは、そのドレインが直列回路の一端に、そのソースが前記増幅用の電界効果トランジスタのドレインに、そのゲートがゲート接地用抵抗器を介してアースに、それぞれ接続され、当該スイッチ用の電界効果トランジスタは、前記増幅用の電界効果トランジスタが動作状態となるドレイン電圧が前記増幅用の電界効果トランジスタに供給される場合には、逆バイアス状態により非導通状態となり、前記ドレイン電圧が前記増幅用電界効果トランジスタを非動作状態とする電圧とされた場合には、動作状態となることを特徴とする請求項１記載の高周波アイソレーションアンプ。
- ゲートに被増幅信号が印加され、ドレインに増幅信号を出力する増幅用の電界効果トランジスタを用いてなる高周波アイソレーションアンプであって、前記増幅用の電界効果トランジスタのゲートとドレインとの間に、直流信号遮断用のコンデンサとインダクタとスイッチ用の電界効果トランジスタとを直列接続状態に設け、前記スイッチ用の電界効果トランジスタは、そのドレインが前記直流信号遮断用のコンデンサとインダクタとの直列部分側となり、そのソースが前記電界効果トランジスタのドレイン側となり、そのゲートがゲート接地用抵抗器を介してアースにそれぞれ接続され、前記インダクタは、前記増幅用の電界効果トランジスタが非動作状態にある場合にそのゲート・ドレイン間に生ずる静電容量と、増幅周波数帯において並列共振を生ずる値に設定されてなることを特徴とする高周波アイソレーションアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37700698A JP3970454B2 (ja) | 1998-12-28 | 1998-12-28 | 高周波アイソレーションアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37700698A JP3970454B2 (ja) | 1998-12-28 | 1998-12-28 | 高周波アイソレーションアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196365A JP2000196365A (ja) | 2000-07-14 |
| JP3970454B2 true JP3970454B2 (ja) | 2007-09-05 |
Family
ID=18508102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37700698A Expired - Fee Related JP3970454B2 (ja) | 1998-12-28 | 1998-12-28 | 高周波アイソレーションアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3970454B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006005839A (ja) * | 2004-06-21 | 2006-01-05 | Samsung Electronics Co Ltd | 増幅器 |
| JP2007336048A (ja) | 2006-06-13 | 2007-12-27 | Nec Electronics Corp | 高周波用電力増幅器 |
| JP6428341B2 (ja) * | 2015-02-13 | 2018-11-28 | 三菱電機株式会社 | 周波数逓倍器 |
| US20230198472A1 (en) * | 2020-05-29 | 2023-06-22 | Nippon Telegraph And Telephone Corporation | Amplifier Circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59501190A (ja) * | 1982-06-28 | 1984-07-05 | モトロ−ラ・インコ−ポレ−テツド | 安定化高効率無線周波数増幅器 |
| JPH07307622A (ja) * | 1994-05-12 | 1995-11-21 | Toshiba Corp | 低雑音増幅器の電源回路 |
| JP3442208B2 (ja) * | 1995-10-26 | 2003-09-02 | 島田理化工業株式会社 | 高周波用電子回路 |
-
1998
- 1998-12-28 JP JP37700698A patent/JP3970454B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000196365A (ja) | 2000-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4146256B2 (ja) | 利得可変型増幅器 | |
| US6472941B2 (en) | Distributed amplifier with terminating circuit capable of improving gain flatness at low frequencies | |
| JPH05259765A (ja) | 高周波高出力増幅装置 | |
| WO2018159428A1 (ja) | 増幅回路 | |
| JP4758624B2 (ja) | 利得可変型増幅器 | |
| JP3970454B2 (ja) | 高周波アイソレーションアンプ | |
| JP4936151B2 (ja) | 利得可変増幅器およびそれを用いた通信機器 | |
| JP2009225342A (ja) | 利得可変型低雑音増幅器 | |
| EP1054508B1 (en) | Microwave amplifier | |
| JP2002217648A (ja) | バイパス回路内蔵型増幅器 | |
| WO2006095416A1 (ja) | 減衰器を備えた高周波増幅器 | |
| JP2007243830A (ja) | 利得可変型増幅器 | |
| KR101038854B1 (ko) | 광대역 저잡음 증폭기 | |
| JP4319932B2 (ja) | デュアルバンド増幅器 | |
| JPH03211904A (ja) | 高周波増幅器 | |
| US11437965B2 (en) | Variable gain amplifier and wireless communication device | |
| JP2000323944A (ja) | 高周波利得可変増幅器 | |
| JP2010109710A (ja) | 利得可変型増幅器 | |
| JP3830235B2 (ja) | 高周波増幅器 | |
| JP3147597B2 (ja) | モノリシック集積回路 | |
| JPH06276038A (ja) | 高周波低雑音増幅器 | |
| JP2006279745A (ja) | 可変利得低雑音増幅器 | |
| KR200282002Y1 (ko) | 고주파이득보상부스터회로 | |
| JP3176793B2 (ja) | 増幅回路 | |
| JP3330429B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050207 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070425 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070529 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070606 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |