JPH07307622A - 低雑音増幅器の電源回路 - Google Patents
低雑音増幅器の電源回路Info
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- JPH07307622A JPH07307622A JP6098832A JP9883294A JPH07307622A JP H07307622 A JPH07307622 A JP H07307622A JP 6098832 A JP6098832 A JP 6098832A JP 9883294 A JP9883294 A JP 9883294A JP H07307622 A JPH07307622 A JP H07307622A
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Abstract
(57)【要約】
【目的】 電源立ち上がり時のコンバータの低雑音増幅
器の動作を安定化する低雑音増幅器用電源回路を得るこ
と。 【構成】 図示しないチューナから供給される電圧ＶIN
を分割抵抗３１a ，３２a 〜３１d ，３２d で分圧し、
各段の設定抵抗分割比に対応した分割電圧ＶAがスイッ
チング回路（制御回路）４０a に入力され、このスイッ
チング回路４０a のスイッチング制御信号が後段の定電
流回路１０a 〜１０b の制御端子Ｂに加わり、低雑音増
幅器の各素子１１a 〜１１d にバイアス電源供給する定
電流回路１０a の動作を制御し、電源立ち上がりの順序
を制御することを特徴とする。
器の動作を安定化する低雑音増幅器用電源回路を得るこ
と。 【構成】 図示しないチューナから供給される電圧ＶIN
を分割抵抗３１a ，３２a 〜３１d ，３２d で分圧し、
各段の設定抵抗分割比に対応した分割電圧ＶAがスイッ
チング回路（制御回路）４０a に入力され、このスイッ
チング回路４０a のスイッチング制御信号が後段の定電
流回路１０a 〜１０b の制御端子Ｂに加わり、低雑音増
幅器の各素子１１a 〜１１d にバイアス電源供給する定
電流回路１０a の動作を制御し、電源立ち上がりの順序
を制御することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、衛星放送受信装置等の
マイクロ波帯増幅器の電源回路に係り、特に帯低雑音増
幅器用の電源回路に関する。
マイクロ波帯増幅器の電源回路に係り、特に帯低雑音増
幅器用の電源回路に関する。
【０００２】
【従来の技術】一般に衛星放送を受信する衛星受信装置
は、屋外に配置される図示しないパラボラアンテナおよ
びコンバータにより１２ＧＨｚ帯の衛星放送信号を周波
数１．２ＧＨｚ帯の中間周波数に変換し、屋内ユニット
のチューナに供給する。
は、屋外に配置される図示しないパラボラアンテナおよ
びコンバータにより１２ＧＨｚ帯の衛星放送信号を周波
数１．２ＧＨｚ帯の中間周波数に変換し、屋内ユニット
のチューナに供給する。
【０００３】屋内ユニットのチューナーは、第２コンバ
ータにより中間周波数信号を、第２中間信号に変換し、
ＦＭ復調を行い、ベースバンドの映像信号とＰＣＭ音声
信号を取り出すようにしている。
ータにより中間周波数信号を、第２中間信号に変換し、
ＦＭ復調を行い、ベースバンドの映像信号とＰＣＭ音声
信号を取り出すようにしている。
【０００４】衛星放送電波は、伝送中の歪が少なく、干
渉妨害を受けにくい、微弱電波でも良好な画像が得られ
るＦＭ方式が採用されている。映像信号の伝送は、４．
５ＭＨｚを最高周波数をするＮＴＳＣ方式の信号を用
い、ＰＣＭ化した音声信号の伝送は５．７３ＭＨｚの副
搬送波をＰＳＫ変調するディジタル副搬送方式を用いて
いる。
渉妨害を受けにくい、微弱電波でも良好な画像が得られ
るＦＭ方式が採用されている。映像信号の伝送は、４．
５ＭＨｚを最高周波数をするＮＴＳＣ方式の信号を用
い、ＰＣＭ化した音声信号の伝送は５．７３ＭＨｚの副
搬送波をＰＳＫ変調するディジタル副搬送方式を用いて
いる。
【０００５】衛星放送受信装置等のマイクロ波受信装置
では、受信信号の対雑音等の考慮から一般的に低雑音増
幅器（以下、ＬＮＡという）が使用される。
では、受信信号の対雑音等の考慮から一般的に低雑音増
幅器（以下、ＬＮＡという）が使用される。
【０００６】図３に従来のコンバータの構成を示す。図
３に示すように、コンバータは、ＬＮＡ１、局部発信器
(OSC )２、ミキサ(MIX )３、ＩＦアンプ(IFA )４、電源
回路５、フィーダ６、入出力コネクタ７、チョークコイ
ル８、平滑コンデンサ９で構成されている。
３に示すように、コンバータは、ＬＮＡ１、局部発信器
(OSC )２、ミキサ(MIX )３、ＩＦアンプ(IFA )４、電源
回路５、フィーダ６、入出力コネクタ７、チョークコイ
ル８、平滑コンデンサ９で構成されている。
【０００７】電源回路５へは、図３に示すように、図示
しないチューナからＩＦケーブル、入出力コネクタ７へ
入力電圧が供給される。この入力電圧Ｖは、コイル８と
このコイル８の一端に接続され、他端が基準電位に接続
されたコンデンサ９とから成る平滑回路８，９へ供給さ
れる。この平滑回路８，９で平滑された後、電圧ＶINが
電源回路５へ供給される。さらにこの電圧ＶINから、定
電圧回路（図示せず）などで、各回路の動作電源が生成
され、正あるいは負の電圧が各回路ブロックに供給され
る構成となっている。
しないチューナからＩＦケーブル、入出力コネクタ７へ
入力電圧が供給される。この入力電圧Ｖは、コイル８と
このコイル８の一端に接続され、他端が基準電位に接続
されたコンデンサ９とから成る平滑回路８，９へ供給さ
れる。この平滑回路８，９で平滑された後、電圧ＶINが
電源回路５へ供給される。さらにこの電圧ＶINから、定
電圧回路（図示せず）などで、各回路の動作電源が生成
され、正あるいは負の電圧が各回路ブロックに供給され
る構成となっている。
【０００８】図４に図３のＬＮＡ１の構成例を示す。Ｌ
ＮＡ１は、HEMTあるいはMES−FETなどの能動素子 を用
いて、通常２〜３段で構成されている。ここでは、能動
素子としてＦＥＴ１１ａ〜１１ｄを用いるものとする。
ＮＡ１は、HEMTあるいはMES−FETなどの能動素子 を用
いて、通常２〜３段で構成されている。ここでは、能動
素子としてＦＥＴ１１ａ〜１１ｄを用いるものとする。
【０００９】前述の電源回路５から供給された正負の電
圧（±Ｖ）は各ＦＥＴに設けられた定電流回路１０a 〜
１０d を通して、各能動素子１１a 〜１１d に印加され
る。
圧（±Ｖ）は各ＦＥＴに設けられた定電流回路１０a 〜
１０d を通して、各能動素子１１a 〜１１d に印加され
る。
【００１０】同様に定電流回路１０a は、ＰＮＰトラン
ジスタ１２a とバイアス抵抗１３a〜１８a で構成さ
れ、この回路でＦＥＴ１１a 動作点の変動を抑制してい
る。
ジスタ１２a とバイアス抵抗１３a〜１８a で構成さ
れ、この回路でＦＥＴ１１a 動作点の変動を抑制してい
る。
【００１１】ところで、チューナから電源電圧ＶINが印
加された時、コンバータの電源回路の入力電圧ＶINは、
チューナ電源の内部インピーダンス、ＩＦケーブルのイ
ンピーダンスおよびコンバータの電源回路５のインピー
ダンスにより、ある時定数を持って立ち上がる。
加された時、コンバータの電源回路の入力電圧ＶINは、
チューナ電源の内部インピーダンス、ＩＦケーブルのイ
ンピーダンスおよびコンバータの電源回路５のインピー
ダンスにより、ある時定数を持って立ち上がる。
【００１２】したがって、コンバータの電源回路５の出
力電圧も、設定された電圧に達するまでは、入力電圧と
同様にある時定数を持った立ち上がりを示すため、ＬＮ
Ａ１の各ＦＥＴ１１a 〜１１d は、この電源電圧の立ち
上がり中は過渡的なバイアス条件下に置かれることにな
る。
力電圧も、設定された電圧に達するまでは、入力電圧と
同様にある時定数を持った立ち上がりを示すため、ＬＮ
Ａ１の各ＦＥＴ１１a 〜１１d は、この電源電圧の立ち
上がり中は過渡的なバイアス条件下に置かれることにな
る。
【００１３】ただし、各ＦＥＴ１１a 〜１１dは、設定
値による定常バイアス時は安定状態にある。このよう
に、電源の立ち上がり時は過渡的なバイアス条件に置か
れ、電源の立ち上がり時には、不安定領域を通過し、負
性抵抗を発生し、発振するという問題があった。
値による定常バイアス時は安定状態にある。このよう
に、電源の立ち上がり時は過渡的なバイアス条件に置か
れ、電源の立ち上がり時には、不安定領域を通過し、負
性抵抗を発生し、発振するという問題があった。
【００１４】また、過渡状態ではＦＥＴのインピーダン
スが安定しないため、たとえば、そのＦＥＴを信号源イ
ンピーダンスとする後段の能動素子あるいはその能動素
子を負荷インピーダンスとする前段のＦＥＴは、不安定
領域を通過する確率が高く、負性抵抗が発生しやすくな
り、特に、低雑音増幅器の初段のＦＥＴの場合、コンバ
ータの入力に接続されるフィードが特定されないため、
負性抵抗の発生により、発振する可能性が高くなるとい
う問題があった。
スが安定しないため、たとえば、そのＦＥＴを信号源イ
ンピーダンスとする後段の能動素子あるいはその能動素
子を負荷インピーダンスとする前段のＦＥＴは、不安定
領域を通過する確率が高く、負性抵抗が発生しやすくな
り、特に、低雑音増幅器の初段のＦＥＴの場合、コンバ
ータの入力に接続されるフィードが特定されないため、
負性抵抗の発生により、発振する可能性が高くなるとい
う問題があった。
【００１５】
【発明が解決しようとする課題】上記の如く、多段接続
増幅回路の各能動素子の動作点を設定する際、電源投入
時の立ち上がりの過渡特性で、各素子の入出力インピー
ダンスが発振条件を満足する状態となり、増幅回路が発
振するという問題があった。
増幅回路の各能動素子の動作点を設定する際、電源投入
時の立ち上がりの過渡特性で、各素子の入出力インピー
ダンスが発振条件を満足する状態となり、増幅回路が発
振するという問題があった。
【００１６】そこで、本発明はこのような問題に鑑み、
電源立ち上がり時の低雑音増幅器の動作を安定化させる
低雑音増幅器用の電源回路を提供することを目的として
いる。
電源立ち上がり時の低雑音増幅器の動作を安定化させる
低雑音増幅器用の電源回路を提供することを目的として
いる。
【００１７】
【課題を解決するための手段】請求項１記載の本発明に
よる低雑音増幅器の増幅回路は、縦続に接続された複数
の能動素子を備え、入力信号を所定の増幅度で増幅して
出力する増幅回路と、前記増幅回路のそれぞれの能動素
子へ所定の電圧を供給する定電圧源と前記定電圧源から
前記能動素子へ電圧を供給するタイミングを制御する制
御端子を備え、前記定電圧源から電圧が供給され、前記
増幅回路の能動素子の動作点を設定する複数の定電流回
路と、前記定電圧源から前記増幅回路へ電源を供給する
際、この増幅回路の少なくとも一つの能動素子への電源
供給のタイミングを変化させ、それぞれの能動素子への
電源供給に順序性を持たせるように前記制御端子へ制御
信号を供給する制御回路とを具備したことを特徴とする
ものである。
よる低雑音増幅器の増幅回路は、縦続に接続された複数
の能動素子を備え、入力信号を所定の増幅度で増幅して
出力する増幅回路と、前記増幅回路のそれぞれの能動素
子へ所定の電圧を供給する定電圧源と前記定電圧源から
前記能動素子へ電圧を供給するタイミングを制御する制
御端子を備え、前記定電圧源から電圧が供給され、前記
増幅回路の能動素子の動作点を設定する複数の定電流回
路と、前記定電圧源から前記増幅回路へ電源を供給する
際、この増幅回路の少なくとも一つの能動素子への電源
供給のタイミングを変化させ、それぞれの能動素子への
電源供給に順序性を持たせるように前記制御端子へ制御
信号を供給する制御回路とを具備したことを特徴とする
ものである。
【００１８】
【００１９】本発明において増幅回路へ電源を供給する
定電流回路の制御端子に外部より電圧を加えて制御する
ことで、多段接続増幅器の各能動素子への電源供給に順
序を持たせ、電源立ち上がり時の低雑音増幅回路の動作
を安定させることができる。
定電流回路の制御端子に外部より電圧を加えて制御する
ことで、多段接続増幅器の各能動素子への電源供給に順
序を持たせ、電源立ち上がり時の低雑音増幅回路の動作
を安定させることができる。
【実施例】図１は本発明の低雑音増幅器の電源回路の一
実施例を示すブロック図であり、図２は図１の電源供給
手段の回路図である。コンバータは、図３に示したよう
に、受信電波を周波数変換する装置であり、ＳＨＦ帯の
ＬＮＡ１、局部発振器(OSC )２、ミキサ（MIX )３、中
間周波数帯の増幅器(IFA )４、電源回路５、フィーダ
６、チューナへ接続するための入出力コネクタ７で構成
されている。中間周波数に変換された信号は、ＩＦケー
ブルを介して、チューナ（図示せず）に供給されてい
る。一方、前記チューナからは電源回路５へ電源電圧が
供給され、このコンバータの入出力コネクタ７からチョ
ークコイル８と平滑コンデンサ９とから成る平滑回路を
介して電源回路５に電圧ＶINが供給されている。
実施例を示すブロック図であり、図２は図１の電源供給
手段の回路図である。コンバータは、図３に示したよう
に、受信電波を周波数変換する装置であり、ＳＨＦ帯の
ＬＮＡ１、局部発振器(OSC )２、ミキサ（MIX )３、中
間周波数帯の増幅器(IFA )４、電源回路５、フィーダ
６、チューナへ接続するための入出力コネクタ７で構成
されている。中間周波数に変換された信号は、ＩＦケー
ブルを介して、チューナ（図示せず）に供給されてい
る。一方、前記チューナからは電源回路５へ電源電圧が
供給され、このコンバータの入出力コネクタ７からチョ
ークコイル８と平滑コンデンサ９とから成る平滑回路を
介して電源回路５に電圧ＶINが供給されている。
【００２０】さらに、前記電源回路５は、ＬＮＡ１，局
部発振器２，ミキサ３，中間周波増幅器４へそれぞれ接
続されており、各回路の動作に必要な正・負の電圧が電
源回路５で生成され、動作電源としてＬＮＡ１，局部発
振器２，ミキサ３，中間周波増幅器４にそれぞれ供給さ
れている。
部発振器２，ミキサ３，中間周波増幅器４へそれぞれ接
続されており、各回路の動作に必要な正・負の電圧が電
源回路５で生成され、動作電源としてＬＮＡ１，局部発
振器２，ミキサ３，中間周波増幅器４にそれぞれ供給さ
れている。
【００２１】図１に示すように、 ＬＮＡ１は、各能動
素子（ＦＥＴ）１１a 〜１１d が多段に縦続接続されて
おり、各ＦＥＴのドレインＤが次段のゲートＧに接続さ
れ、所望のゲインで入力信号を増幅している。各能動素
子１１a 〜１１d のドレインＤは、前記電源回路５の電
源供給手段２０a 〜２０d を介して正電源＋Ｖが接続さ
れており、ゲートＧは、前記電源回路５の電源供給手段
２０a 〜２０d を介して負電源−Ｖが接続され、ソース
Ｓは、基準電位に接続されている。能動素子１１a 〜１
１d のゲート電圧とドレイン電圧の静特性によりソース
接地増幅回路の動作点が設定されている。
素子（ＦＥＴ）１１a 〜１１d が多段に縦続接続されて
おり、各ＦＥＴのドレインＤが次段のゲートＧに接続さ
れ、所望のゲインで入力信号を増幅している。各能動素
子１１a 〜１１d のドレインＤは、前記電源回路５の電
源供給手段２０a 〜２０d を介して正電源＋Ｖが接続さ
れており、ゲートＧは、前記電源回路５の電源供給手段
２０a 〜２０d を介して負電源−Ｖが接続され、ソース
Ｓは、基準電位に接続されている。能動素子１１a 〜１
１d のゲート電圧とドレイン電圧の静特性によりソース
接地増幅回路の動作点が設定されている。
【００２２】電源供給手段２０a 〜２０d は、各増幅素
子１１a 〜１１d に設けられており、前記チューナから
の入力電圧ＶINが分割抵抗３１a 〜３１d 、３２a 〜３
２dで分圧され、この分割点Ａから電源供給手段２０a
〜２０d へ電圧が供給されている。これらの電源供給手
段は２０ａ〜２０ｄは、定電流回路１０ａ〜１０ｄと制
御回路４０ａ〜４０ｄとから成る。
子１１a 〜１１d に設けられており、前記チューナから
の入力電圧ＶINが分割抵抗３１a 〜３１d 、３２a 〜３
２dで分圧され、この分割点Ａから電源供給手段２０a
〜２０d へ電圧が供給されている。これらの電源供給手
段は２０ａ〜２０ｄは、定電流回路１０ａ〜１０ｄと制
御回路４０ａ〜４０ｄとから成る。
【００２３】図２に示すように、電源供給手段２０a
は、トランジスタ１２a 、バイアス抵抗１３a 〜１８a
で形成される定電流回路１０a と、ツェナダイオード４
１a 、コンパレータ４２a 、オープンコレクタタイプの
スイッチングトランジスタ４３a で形成される制御回路
４０a とで構成されている。
は、トランジスタ１２a 、バイアス抵抗１３a 〜１８a
で形成される定電流回路１０a と、ツェナダイオード４
１a 、コンパレータ４２a 、オープンコレクタタイプの
スイッチングトランジスタ４３a で形成される制御回路
４０a とで構成されている。
【００２４】前記制御回路４０a には、図示しないチュ
ーナからの入力電圧ＶINが供給されており、入力電圧が
分割抵抗３１a 、３２a で分圧される。この分割点Ａが
抵抗３３a を介してコンパレータ４２a の反転端子に接
続され、さらにこの反転端子から抵抗３４a を介して基
準電位に接続されている。また、コンパレータ４２aの
非反転端子には、ツェナーダイオード４１a が接続され
ている。
ーナからの入力電圧ＶINが供給されており、入力電圧が
分割抵抗３１a 、３２a で分圧される。この分割点Ａが
抵抗３３a を介してコンパレータ４２a の反転端子に接
続され、さらにこの反転端子から抵抗３４a を介して基
準電位に接続されている。また、コンパレータ４２aの
非反転端子には、ツェナーダイオード４１a が接続され
ている。
【００２５】さらに、コンパレータ４２a の出力は、ス
イッチングトランジスタ４３a のベースに接続され、ス
イッチングトランジスタ４３a のエミッタは基準電位に
接続され、コレクタは、定電流回路１０a の制御端子Ｂ
に接続されている。この制御端子Ｂは、バイアス抵抗１
７a を介して正の電源＋Ｖに接続されている。なお、制
御回路４０a〜４０d は、ＬＮＡ１のすべてのＦＥＴ１
１a 〜１１d に設けられている。
イッチングトランジスタ４３a のベースに接続され、ス
イッチングトランジスタ４３a のエミッタは基準電位に
接続され、コレクタは、定電流回路１０a の制御端子Ｂ
に接続されている。この制御端子Ｂは、バイアス抵抗１
７a を介して正の電源＋Ｖに接続されている。なお、制
御回路４０a〜４０d は、ＬＮＡ１のすべてのＦＥＴ１
１a 〜１１d に設けられている。
【００２６】定電流回路１０ａでは、正の電圧＋Ｖがバ
イアス抵抗１７ａを介してＰＮＰトランジスタ１２ａの
エミッタへ供給される一方、バイアス抵抗１８ａを介し
てＦＥＴ１１ａのドレインＤへも電圧＋Ｖが供給されて
いる。前述の如く、定電流回路１０ａと制御回路４０ａ
とは、制御端子Ｂで接続されており、この制御端子Ｂ
は、抵抗１７ａと抵抗１８ａの接続点に接続されてい
る。
イアス抵抗１７ａを介してＰＮＰトランジスタ１２ａの
エミッタへ供給される一方、バイアス抵抗１８ａを介し
てＦＥＴ１１ａのドレインＤへも電圧＋Ｖが供給されて
いる。前述の如く、定電流回路１０ａと制御回路４０ａ
とは、制御端子Ｂで接続されており、この制御端子Ｂ
は、抵抗１７ａと抵抗１８ａの接続点に接続されてい
る。
【００２７】正の電源電圧＋Ｖは、バイアス抵抗１５a
を介してトランジスタ１２a のベースにも供給されてお
り、このバイアス抵抗１５a とバイアス抵抗１７a でベ
ース・エミッタ間の電位を設定している。また、前記ト
ランジスタ１２a のベースは抵抗１６a を介して基準電
位点に接続されている。
を介してトランジスタ１２a のベースにも供給されてお
り、このバイアス抵抗１５a とバイアス抵抗１７a でベ
ース・エミッタ間の電位を設定している。また、前記ト
ランジスタ１２a のベースは抵抗１６a を介して基準電
位点に接続されている。
【００２８】一方、負の電源−Ｖは、バイアス抵抗１３
a と抵抗１４ａを介してＦＥＴのゲートへ供給されてい
る。また、前述のＰＮＰトランジスタ１２a のコレクタ
が抵抗１３a を介して負の電源へ接続されている。定電
流回路１０a は、トランジスタ１２a でＦＥＴ１１a へ
供給される電流が一定になるように、バイアス点の変動
を抑制している。
a と抵抗１４ａを介してＦＥＴのゲートへ供給されてい
る。また、前述のＰＮＰトランジスタ１２a のコレクタ
が抵抗１３a を介して負の電源へ接続されている。定電
流回路１０a は、トランジスタ１２a でＦＥＴ１１a へ
供給される電流が一定になるように、バイアス点の変動
を抑制している。
【００２９】次に、図１、図２の動作を説明する。図２
のスイッチング回路の入力端子に図示しないチューナか
ら電圧ＶINの分割電圧ＶA が供給される、分割点Ａの入
力電圧ＶA が基準電圧の値（ツェナーダイオード４１で
与えられる基準の電圧）と比較される。基準電圧がスレ
ッショルドレベルとなり、分割電圧ＶA が基準電圧以下
ではコンパレータ４２a の出力電圧はハイレベル、基準
電圧以上では、ローレベルとなる。
のスイッチング回路の入力端子に図示しないチューナか
ら電圧ＶINの分割電圧ＶA が供給される、分割点Ａの入
力電圧ＶA が基準電圧の値（ツェナーダイオード４１で
与えられる基準の電圧）と比較される。基準電圧がスレ
ッショルドレベルとなり、分割電圧ＶA が基準電圧以下
ではコンパレータ４２a の出力電圧はハイレベル、基準
電圧以上では、ローレベルとなる。
【００３０】まず、入力電圧値ＶB がスレッショルドレ
ベルの値より低い場合、コンパレータ４２a の出力電圧
によりスイッチングトランジスタ４３a は、オン状態と
なる。このことにより、正電源＋Ｖからの電圧により、
電流がスイッチングトランジスタ４３a のコレクタ・エ
ミッタ路を介して基準電位へ流れ込む。したがって、、
制御端子Ｂ点の電位は基準電位となり、ＦＥＴ１１a の
ドレインＤには電圧がかからず、また定電流回路１０a
のトランジスタ１２a は動作しないためＦＥＴ１１a の
動作点は設定されない。
ベルの値より低い場合、コンパレータ４２a の出力電圧
によりスイッチングトランジスタ４３a は、オン状態と
なる。このことにより、正電源＋Ｖからの電圧により、
電流がスイッチングトランジスタ４３a のコレクタ・エ
ミッタ路を介して基準電位へ流れ込む。したがって、、
制御端子Ｂ点の電位は基準電位となり、ＦＥＴ１１a の
ドレインＤには電圧がかからず、また定電流回路１０a
のトランジスタ１２a は動作しないためＦＥＴ１１a の
動作点は設定されない。
【００３１】次に、入力電圧値がスレッショルドレベル
の値より高い場合、コンパレータ４２a の出力は基準電
位以下になるため、スイッチングトランジスタ４３a は
オフ状態、すなわち出力インピーダンスがハイインピー
ダンス状態となる。したがって、定電流回路１０ａと制
御回路４０ａとは、接続されていない状態となり、ＦＥ
Ｔ１１ａのドレインＤへ電源が供給されることになる。
このことにより、ＦＥＴがバイアスされ、動作点が設定
される。この動作点が設定された後、アンテナから入力
された映像信号が所定の増幅度で増幅され、ミキサへ出
力される。
の値より高い場合、コンパレータ４２a の出力は基準電
位以下になるため、スイッチングトランジスタ４３a は
オフ状態、すなわち出力インピーダンスがハイインピー
ダンス状態となる。したがって、定電流回路１０ａと制
御回路４０ａとは、接続されていない状態となり、ＦＥ
Ｔ１１ａのドレインＤへ電源が供給されることになる。
このことにより、ＦＥＴがバイアスされ、動作点が設定
される。この動作点が設定された後、アンテナから入力
された映像信号が所定の増幅度で増幅され、ミキサへ出
力される。
【００３２】したがって、スイッチング回路４０a 〜４
０d を設け、基準電圧をスレッショルドレベルとして、
立ち上がりの過渡状態の時間変移に応じた供給電源のオ
ン、オフを制御することが可能となる。すなわち、各制
御回路４０a 〜４０d の分割点Ａの電圧値ＶA を分割抵
抗値３１a ，３２a 〜３１d ，３２d で任意に設定でき
るため、各素子の立ち上げ順序を所望の順序で設定でき
る。
０d を設け、基準電圧をスレッショルドレベルとして、
立ち上がりの過渡状態の時間変移に応じた供給電源のオ
ン、オフを制御することが可能となる。すなわち、各制
御回路４０a 〜４０d の分割点Ａの電圧値ＶA を分割抵
抗値３１a ，３２a 〜３１d ，３２d で任意に設定でき
るため、各素子の立ち上げ順序を所望の順序で設定でき
る。
【００３３】このようにすることで、負荷として安定さ
せたい増幅段を先に動作させ、負荷の影響を受け易い増
幅段を最後に動作状態にすることにより、電源電圧立ち
上がり時の低雑音増幅器の安定化を図ることが可能とな
る。
せたい増幅段を先に動作させ、負荷の影響を受け易い増
幅段を最後に動作状態にすることにより、電源電圧立ち
上がり時の低雑音増幅器の安定化を図ることが可能とな
る。
【００３４】特に、コンバータの入力に接続されるフィ
ード等のインピーダンスは特定できない場合が多く、初
段の増幅素子はノイズ特性のキーデバイスとなり安定動
作を要求されるため、後段から電源の立ち上げを行い、
初段を最後に立ちあげる構成とすると、安定化の効果が
大きくなる。
ード等のインピーダンスは特定できない場合が多く、初
段の増幅素子はノイズ特性のキーデバイスとなり安定動
作を要求されるため、後段から電源の立ち上げを行い、
初段を最後に立ちあげる構成とすると、安定化の効果が
大きくなる。
【００３５】なお、上記実施例では複数の能動素子の全
段に制御回路を設けたが本発明はこれに限定されず、特
に制御したい特定の能動素子の電源回路にのみ制御回路
を設け、特定の素子への電源の供給タイミングを制御す
る構成としてもよい。
段に制御回路を設けたが本発明はこれに限定されず、特
に制御したい特定の能動素子の電源回路にのみ制御回路
を設け、特定の素子への電源の供給タイミングを制御す
る構成としてもよい。
【００３６】また、上記実施例ではコンバータの低雑音
増幅器の電源回路に関して説明したが、本発明はこれに
限定されず他の多段接続の増幅器の電源回路に応用する
ことが可能である。
増幅器の電源回路に関して説明したが、本発明はこれに
限定されず他の多段接続の増幅器の電源回路に応用する
ことが可能である。
【００３７】
【発明の効果】以上述べたように本発明によれば、コン
バータの低雑音多段増幅器の各段の増幅素子への電源供
給を制御する制御回路を設け、複数の増幅素子の電源の
立ち上がり順序を制御することで低雑音増幅器の電源投
入時の過渡状態の動作安定化を図ることができるという
う効果がある。
バータの低雑音多段増幅器の各段の増幅素子への電源供
給を制御する制御回路を設け、複数の増幅素子の電源の
立ち上がり順序を制御することで低雑音増幅器の電源投
入時の過渡状態の動作安定化を図ることができるという
う効果がある。
【図１】本発明による低雑音増幅器の電源回路のブロッ
ク図である。
ク図である。
【図２】図１の電源供給制御手段の回路図である。
【図３】従来のコンバータのブロック図である。
【図４】従来の低雑音増幅器の定電流回路の回路図であ
る。
る。
１…ＬＮＡ １０a〜１０d …定電流回路 １１a〜１１d …増幅素子(FET) ２０a〜２０d …電源供給制御手段 ３１a〜３１d …分割抵抗 ３２a〜３２d …分割抵抗 ４０a〜４０d …制御回路 ４１a〜４１d …ツェナダイオード ４２a〜４２d …コンパレータ ４３a〜４３d …スイッチングトランジスタ
Claims (1)
- 【請求項１】縦続に接続された複数の能動素子を備え、
入力信号を所定の増幅度で増幅して出力する増幅回路
と、 前記増幅回路のそれぞれの能動素子へ所定の電圧を供給
する定電圧源と前記定電圧源から前記能動素子へ電圧を
供給するタイミングを制御する制御端子を備え、前記定
電圧源から電圧が供給され、前記増幅回路の能動素子の
動作点を設定する複数の定電流回路と、 前記定電圧源から前記増幅回路へ電源を供給する際、こ
の増幅回路の少なくとも一つの能動素子への電源供給の
タイミングを変化させ、それぞれの能動素子への電源供
給に順序性を持たせるように前記制御端子へ制御信号を
供給する制御回路とを具備したことを特徴とする低雑音
増幅器の電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6098832A JPH07307622A (ja) | 1994-05-12 | 1994-05-12 | 低雑音増幅器の電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6098832A JPH07307622A (ja) | 1994-05-12 | 1994-05-12 | 低雑音増幅器の電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307622A true JPH07307622A (ja) | 1995-11-21 |
Family
ID=14230261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6098832A Pending JPH07307622A (ja) | 1994-05-12 | 1994-05-12 | 低雑音増幅器の電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307622A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000196365A (ja) * | 1998-12-28 | 2000-07-14 | New Japan Radio Co Ltd | 高周波アイソレ―ションアンプ |
| JP2008182641A (ja) * | 2007-01-26 | 2008-08-07 | Matsushita Electric Works Ltd | 無線受信装置 |
| JP2010103796A (ja) * | 2008-10-24 | 2010-05-06 | New Japan Radio Co Ltd | 高周波回路のスイッチング方法及び高周波回路 |
-
1994
- 1994-05-12 JP JP6098832A patent/JPH07307622A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000196365A (ja) * | 1998-12-28 | 2000-07-14 | New Japan Radio Co Ltd | 高周波アイソレ―ションアンプ |
| JP2008182641A (ja) * | 2007-01-26 | 2008-08-07 | Matsushita Electric Works Ltd | 無線受信装置 |
| JP2010103796A (ja) * | 2008-10-24 | 2010-05-06 | New Japan Radio Co Ltd | 高周波回路のスイッチング方法及び高周波回路 |
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