JP2000196365A - 高周波アイソレ―ションアンプ - Google Patents
高周波アイソレ―ションアンプInfo
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- JP2000196365A JP2000196365A JP10377006A JP37700698A JP2000196365A JP 2000196365 A JP2000196365 A JP 2000196365A JP 10377006 A JP10377006 A JP 10377006A JP 37700698 A JP37700698 A JP 37700698A JP 2000196365 A JP2000196365 A JP 2000196365A
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Abstract
(57)【要約】
【課題】 入出力間における高いアイソレーションを確
保することができる高周波アイソレーションアンプを提
供する。 【解決手段】 増幅用ＦＥＴ１のゲート・ドレイン間に
は、電源側ＤＣカット用コンデンサ１０、並列共振用イ
ンダクタ１１及びスイッチ用ＦＥＴ１２が直列接続され
て設けられており、増幅用ＦＥＴ１が非動作状態となる
と、スイッチ用ＦＥＴ１２が導通して、増幅周波数にお
いて、並列共振用インダクタ１１と増幅用ＦＥＴ１のゲ
ート・ドレイン間の静電容量とが並列共振を生じ、静電
容量を実質的に零として、入出力間における高いアイソ
レーションが確保されるようになっている。
保することができる高周波アイソレーションアンプを提
供する。 【解決手段】 増幅用ＦＥＴ１のゲート・ドレイン間に
は、電源側ＤＣカット用コンデンサ１０、並列共振用イ
ンダクタ１１及びスイッチ用ＦＥＴ１２が直列接続され
て設けられており、増幅用ＦＥＴ１が非動作状態となる
と、スイッチ用ＦＥＴ１２が導通して、増幅周波数にお
いて、並列共振用インダクタ１１と増幅用ＦＥＴ１のゲ
ート・ドレイン間の静電容量とが並列共振を生じ、静電
容量を実質的に零として、入出力間における高いアイソ
レーションが確保されるようになっている。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波アンプに係
り、特に、入出力間のいわゆるアイソレーション特性の
改善を図ったものに関する。
り、特に、入出力間のいわゆるアイソレーション特性の
改善を図ったものに関する。
【０００２】
【従来の技術】従来、この種の高周波アンプとしては、
例えば、図４に示されたような構成を有してなるものが
公知・周知となっている。以下、同図を参照しつつ従来
回路について説明すれば、まず、この高周波アイソレー
ションアンプは、いわゆるＦＥＴ（電界効果トランジス
タ）１を主たる構成要素としてなり、入力整合型シング
ルエンド増幅器としての動作を得られるものとなってい
る。すなわち、入力信号は、入力整合回路３を介して増
幅用ＦＥＴ１のゲートに印加されるようになっている一
方、ドレインから得られる出力信号は、出力整合回路７
を介して出力されるものとなっている。
例えば、図４に示されたような構成を有してなるものが
公知・周知となっている。以下、同図を参照しつつ従来
回路について説明すれば、まず、この高周波アイソレー
ションアンプは、いわゆるＦＥＴ（電界効果トランジス
タ）１を主たる構成要素としてなり、入力整合型シング
ルエンド増幅器としての動作を得られるものとなってい
る。すなわち、入力信号は、入力整合回路３を介して増
幅用ＦＥＴ１のゲートに印加されるようになっている一
方、ドレインから得られる出力信号は、出力整合回路７
を介して出力されるものとなっている。
【０００３】このような高周波アンプは、特に、受信装
置におけるいわゆるＲＦフロントエンド等で用いられる
場合には、電源電圧が零、すなわち、非動作状態にある
際、その入出力間において高いアイソレーション特性が
要求されることが多い。例えば、ＴＤＭＡ(Time Divisi
on Multiple Access)やＣＤＭＡ(Code Division Multip
le Access)方式を用いた携帯電話端末機の受信アンプを
構成するものとして上述した高周波アンプが用いられる
ような場合において、通常、送信時には上述した高周波
アンプは、非動作状態とされる。その際、高周波アンプ
の入出力間のアイソレーションが不充分であると、送信
信号が受信系に回り込むこととなり、その回り込み信号
により受信系のトランジスタ等の劣化を招き、受信特性
の低下という問題を生ずることとなる。
置におけるいわゆるＲＦフロントエンド等で用いられる
場合には、電源電圧が零、すなわち、非動作状態にある
際、その入出力間において高いアイソレーション特性が
要求されることが多い。例えば、ＴＤＭＡ(Time Divisi
on Multiple Access)やＣＤＭＡ(Code Division Multip
le Access)方式を用いた携帯電話端末機の受信アンプを
構成するものとして上述した高周波アンプが用いられる
ような場合において、通常、送信時には上述した高周波
アンプは、非動作状態とされる。その際、高周波アンプ
の入出力間のアイソレーションが不充分であると、送信
信号が受信系に回り込むこととなり、その回り込み信号
により受信系のトランジスタ等の劣化を招き、受信特性
の低下という問題を生ずることとなる。
【０００４】
【発明が解決しようとする課題】ところが、上述した従
来の高周波アンプにおいては、ＦＥＴ１が非動作状態に
ある場合、そのゲート・ドレイン間に静電容量Ｃoffが生
ずる。そのため、上述したように、例えば携帯電話端末
機等においては、この静電容量Ｃoffを介して送信信号
が高周波アンプの出力側へ現れるため、十分なアイソレ
ーションの確保が難しいという問題があった。本発明
は、上記実状に鑑みてなされたもので、入出力間におけ
る高いアイソレーションを確保することができる高周波
アイソレーションアンプを提供するものである。本発明
の他の目的は、電界効果トランジスタが非動作状態にあ
る場合におけるゲート・ドレイン間の静電容量を実質的
にゼロとすることができ、それにより入出力間の高いア
イソレーションを確保することのできる高周波アイソレ
ーションアンプを提供することにある。
来の高周波アンプにおいては、ＦＥＴ１が非動作状態に
ある場合、そのゲート・ドレイン間に静電容量Ｃoffが生
ずる。そのため、上述したように、例えば携帯電話端末
機等においては、この静電容量Ｃoffを介して送信信号
が高周波アンプの出力側へ現れるため、十分なアイソレ
ーションの確保が難しいという問題があった。本発明
は、上記実状に鑑みてなされたもので、入出力間におけ
る高いアイソレーションを確保することができる高周波
アイソレーションアンプを提供するものである。本発明
の他の目的は、電界効果トランジスタが非動作状態にあ
る場合におけるゲート・ドレイン間の静電容量を実質的
にゼロとすることができ、それにより入出力間の高いア
イソレーションを確保することのできる高周波アイソレ
ーションアンプを提供することにある。
【０００５】
【課題を解決するための手段】請求項１記載の発明に係
る高周波アイソレーションアンプは、ゲートに被増幅信
号が印加され、ドレインに増幅信号を出力する増幅用の
電界効果トランジスタを用いてなる高周波アイソレーシ
ョンアンプであって、前記増幅用の電界効果トランジス
タのゲートとドレインとの間に、直流信号遮断用のコン
デンサとインダクタとが直列接続されてなる直列回路
と、前記増幅用の電界効果トランジスタが非動作状態に
ある場合に、前記直列回路を前記ゲートとドレイン間に
接続するスイッチ手段と、を設け、前記インダクタは、
前記増幅用の電界効果トランジスタが非動作状態にある
場合にそのゲート・ドレイン間に生ずる静電容量と、増
幅周波数帯において並列共振を生ずる値に設定されてな
るものである。
る高周波アイソレーションアンプは、ゲートに被増幅信
号が印加され、ドレインに増幅信号を出力する増幅用の
電界効果トランジスタを用いてなる高周波アイソレーシ
ョンアンプであって、前記増幅用の電界効果トランジス
タのゲートとドレインとの間に、直流信号遮断用のコン
デンサとインダクタとが直列接続されてなる直列回路
と、前記増幅用の電界効果トランジスタが非動作状態に
ある場合に、前記直列回路を前記ゲートとドレイン間に
接続するスイッチ手段と、を設け、前記インダクタは、
前記増幅用の電界効果トランジスタが非動作状態にある
場合にそのゲート・ドレイン間に生ずる静電容量と、増
幅周波数帯において並列共振を生ずる値に設定されてな
るものである。
【０００６】かかる構成においては、増幅用の電界効果
トランジスタが非動作状態となると、スイッチ手段によ
り、増幅用の電界効果トランジスタのゲートとドレイン
との間にインダクタが接続された状態となり、このイン
ダクタが増幅用の電界効果トランジスタのゲート・ドレ
イン間に生ずる静電容量と並列共振状態となるため、ゲ
ート・ドレイン間の静電容量が実質的に零となり、その
ため、従来と異なり、増幅用の電界効果トランジスタが
非動作状態にある場合に、外部からの高周波信号がゲー
ト・ドレイン間の静電容量を介して出力側へ回り込むこ
とがなくなり、入出力間のアイソレーションが極めて高
い高周波アンプとなる。
トランジスタが非動作状態となると、スイッチ手段によ
り、増幅用の電界効果トランジスタのゲートとドレイン
との間にインダクタが接続された状態となり、このイン
ダクタが増幅用の電界効果トランジスタのゲート・ドレ
イン間に生ずる静電容量と並列共振状態となるため、ゲ
ート・ドレイン間の静電容量が実質的に零となり、その
ため、従来と異なり、増幅用の電界効果トランジスタが
非動作状態にある場合に、外部からの高周波信号がゲー
ト・ドレイン間の静電容量を介して出力側へ回り込むこ
とがなくなり、入出力間のアイソレーションが極めて高
い高周波アンプとなる。
【０００７】より具体的には、ゲートに被増幅信号が印
加され、ドレインに増幅信号を出力する増幅用の電界効
果トランジスタを用いてなる高周波アイソレーションア
ンプであって、前記増幅用の電界効果トランジスタのゲ
ートとドレインとの間に、直流信号遮断用のコンデンサ
とインダクタとスイッチ用の電界効果トランジスタとを
直列接続状態に設け、前記スイッチ用の電界効果トラン
ジスタは、そのドレインが前記直流信号遮断用のコンデ
ンサとインダクタとの直列部分側となり、そのソースが
前記電界効果トランジスタのドレイン側となるように接
続され、前記インダクタは、前記増幅用の電界効果トラ
ンジスタが非動作状態にある場合にそのゲート・ドレイ
ン間に生ずる静電容量と、増幅周波数帯において並列共
振を生ずる値に設定されてなるものが好適である。
加され、ドレインに増幅信号を出力する増幅用の電界効
果トランジスタを用いてなる高周波アイソレーションア
ンプであって、前記増幅用の電界効果トランジスタのゲ
ートとドレインとの間に、直流信号遮断用のコンデンサ
とインダクタとスイッチ用の電界効果トランジスタとを
直列接続状態に設け、前記スイッチ用の電界効果トラン
ジスタは、そのドレインが前記直流信号遮断用のコンデ
ンサとインダクタとの直列部分側となり、そのソースが
前記電界効果トランジスタのドレイン側となるように接
続され、前記インダクタは、前記増幅用の電界効果トラ
ンジスタが非動作状態にある場合にそのゲート・ドレイ
ン間に生ずる静電容量と、増幅周波数帯において並列共
振を生ずる値に設定されてなるものが好適である。
【０００８】かかる構成においては、特に、スイッチ用
の電界効果トランジスタのドレインとソースとの間にバ
イアス用抵抗器を接続する一方、ゲートは、ゲート接地
用抵抗器を介してアースに接続すると好適である。この
ような構成により、スイッチ用の電界効果トランジスタ
は、増幅用の電界効果トランジスタが動作状態にある場
合には、逆バイアス状態により非動作状態となる一方、
増幅用の電界効果トランジスタが非動作状態にある場合
には、動作状態となり、増幅用の電界効果トランジスタ
のゲートとドレイン間に直流信号遮断用のコンデンサと
インダクタが直列接続されることとなる。
の電界効果トランジスタのドレインとソースとの間にバ
イアス用抵抗器を接続する一方、ゲートは、ゲート接地
用抵抗器を介してアースに接続すると好適である。この
ような構成により、スイッチ用の電界効果トランジスタ
は、増幅用の電界効果トランジスタが動作状態にある場
合には、逆バイアス状態により非動作状態となる一方、
増幅用の電界効果トランジスタが非動作状態にある場合
には、動作状態となり、増幅用の電界効果トランジスタ
のゲートとドレイン間に直流信号遮断用のコンデンサと
インダクタが直列接続されることとなる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図３を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。なお、図４に示された従来回路の構成要素
と同一の構成要素については同一の符号を付することと
する。この高周波アイソレーションアンプ（以下「本回
路」と言う）は、増幅用電界効果トランジスタ１を中心
に構成され、高周波信号の増幅機能を有してなるもので
ある。増幅用電界効果トランジスタ（以下「増幅用ＦＥ
Ｔ」と言う）１は、そのゲートに、入力側ＤＣカット用
コンデンサ２及び入力整合回路３を介して入力端子１５
が接続されており、外部からの高周波入力信号（被増幅
信号）が印加されるようになっている。ここで、入力側
ＤＣカット用コンデンサ２は、直流信号を遮断するため
のコンデンサである。また、入力整合回路３は、入力端
子１５に接続される図示されない他の回路の出力段と、
本回路とのインピーダンス整合を図るためのものであ
る。また、増幅用ＦＥＴ１のゲートは、第１のゲート接
地用抵抗器４を介してアースに接続されている。
て、図１乃至図３を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。なお、図４に示された従来回路の構成要素
と同一の構成要素については同一の符号を付することと
する。この高周波アイソレーションアンプ（以下「本回
路」と言う）は、増幅用電界効果トランジスタ１を中心
に構成され、高周波信号の増幅機能を有してなるもので
ある。増幅用電界効果トランジスタ（以下「増幅用ＦＥ
Ｔ」と言う）１は、そのゲートに、入力側ＤＣカット用
コンデンサ２及び入力整合回路３を介して入力端子１５
が接続されており、外部からの高周波入力信号（被増幅
信号）が印加されるようになっている。ここで、入力側
ＤＣカット用コンデンサ２は、直流信号を遮断するため
のコンデンサである。また、入力整合回路３は、入力端
子１５に接続される図示されない他の回路の出力段と、
本回路とのインピーダンス整合を図るためのものであ
る。また、増幅用ＦＥＴ１のゲートは、第１のゲート接
地用抵抗器４を介してアースに接続されている。
【００１０】一方、増幅用ＦＥＴ１のソースは、互いに
並列接続されていわゆる自己バイアス回路を構成する第
１のバイアス用抵抗器５と、バイパス用コンデンサ６を
介してアースに接続されている。また、増幅用ＦＥＴ１
のドレインは、出力整合回路７及び出力側ＤＣカット用
コンデンサ８を介して出力端子１６に接続されると共
に、チョークコイル９を介して電源供給端子１７に接続
されており、所定のドレイン電圧が外部から印加される
ようになっている。ここで、出力整合回路７は、出力端
子 における出力インピーダンスが所定の値となるよう
にいわゆるインピーダンス整合のために設けられたもの
である。また、出力側ＤＣカット用コンデンサ８は、直
流信号が出力されないように、その遮断を行うためのコ
ンデンサである。
並列接続されていわゆる自己バイアス回路を構成する第
１のバイアス用抵抗器５と、バイパス用コンデンサ６を
介してアースに接続されている。また、増幅用ＦＥＴ１
のドレインは、出力整合回路７及び出力側ＤＣカット用
コンデンサ８を介して出力端子１６に接続されると共
に、チョークコイル９を介して電源供給端子１７に接続
されており、所定のドレイン電圧が外部から印加される
ようになっている。ここで、出力整合回路７は、出力端
子 における出力インピーダンスが所定の値となるよう
にいわゆるインピーダンス整合のために設けられたもの
である。また、出力側ＤＣカット用コンデンサ８は、直
流信号が出力されないように、その遮断を行うためのコ
ンデンサである。
【００１１】さらに、この増幅用ＦＥＴ１のゲートに
は、電源側ＤＣカット用コンデンサ１０の一端が接続さ
れており、電源側ＤＣカット用コンデンサ１０の他端
は、並列共振用インダクタ１１の一端に接続されてお
り、並列共振用インダクタ１１の他端は、スイッチ用Ｆ
ＥＴ１２のドレインに接続されている。スイッチ用ＦＥ
Ｔ１２のゲートは、第２のゲート接地用抵抗器１３を介
してアースに接続される一方、ソースは、増幅用ＦＥＴ
１のドレインと共にチョークコイル９の一端（電源供給
端子１７に接続された端部と反対側の端部）に接続され
るようになっている。さらに、スイッチ用ＦＥＴ１２の
ドレインとソースとの間には、第２のバイアス用抵抗器
１４が接続されている。
は、電源側ＤＣカット用コンデンサ１０の一端が接続さ
れており、電源側ＤＣカット用コンデンサ１０の他端
は、並列共振用インダクタ１１の一端に接続されてお
り、並列共振用インダクタ１１の他端は、スイッチ用Ｆ
ＥＴ１２のドレインに接続されている。スイッチ用ＦＥ
Ｔ１２のゲートは、第２のゲート接地用抵抗器１３を介
してアースに接続される一方、ソースは、増幅用ＦＥＴ
１のドレインと共にチョークコイル９の一端（電源供給
端子１７に接続された端部と反対側の端部）に接続され
るようになっている。さらに、スイッチ用ＦＥＴ１２の
ドレインとソースとの間には、第２のバイアス用抵抗器
１４が接続されている。
【００１２】次に、かかる構成における動作について説
明する。最初に、本回路が増幅動作を行うために必要な
正のドレイン電圧（例えば３ｖ以上）が電源供給端子１
７に印加された場合について説明すれば、この場合、増
幅用ＦＥＴ１は、増幅素子として動作する。すなわち、
入力端子１５に印加され、入力側ＤＣカット用コンデン
サ２及び入力整合回路３を介して増幅用ＦＥＴ１のゲー
トに入力された信号は、増幅用ＦＥＴ１により増幅され
て、出力整合回路７及び出力側ＤＣカット用コンデンサ
８を介して出力端子１６に出力されることとなり、本回
路は、入出力整合型シングルエンド増幅器として機能す
る。一方、スイッチ用ＦＥＴ１２は、そのゲート・ドレ
イン間及びゲート・ソース間が逆電圧の状態となるた
め、非動作状態となり、そのドレイン・ソース間は高抵
抗の状態となる。そのため、電源側ＤＣカット用コンデ
ンサ１０及び並列共振用インダクタ１１の直列回路部分
は、その一端、すなわち、スイッチ用ＦＥＴ１２のドレ
インと接続される並列共振用インダクタ１１の一端側で
開放状態と等価となり、この直列回路部分は本回路に動
作に何等影響を与えることはない。換言すれば、この電
源側ＤＣカット用コンデンサ１０及び並列共振用インダ
クタ１１の直列回路部分が無い状態と等価となる。
明する。最初に、本回路が増幅動作を行うために必要な
正のドレイン電圧（例えば３ｖ以上）が電源供給端子１
７に印加された場合について説明すれば、この場合、増
幅用ＦＥＴ１は、増幅素子として動作する。すなわち、
入力端子１５に印加され、入力側ＤＣカット用コンデン
サ２及び入力整合回路３を介して増幅用ＦＥＴ１のゲー
トに入力された信号は、増幅用ＦＥＴ１により増幅され
て、出力整合回路７及び出力側ＤＣカット用コンデンサ
８を介して出力端子１６に出力されることとなり、本回
路は、入出力整合型シングルエンド増幅器として機能す
る。一方、スイッチ用ＦＥＴ１２は、そのゲート・ドレ
イン間及びゲート・ソース間が逆電圧の状態となるた
め、非動作状態となり、そのドレイン・ソース間は高抵
抗の状態となる。そのため、電源側ＤＣカット用コンデ
ンサ１０及び並列共振用インダクタ１１の直列回路部分
は、その一端、すなわち、スイッチ用ＦＥＴ１２のドレ
インと接続される並列共振用インダクタ１１の一端側で
開放状態と等価となり、この直列回路部分は本回路に動
作に何等影響を与えることはない。換言すれば、この電
源側ＤＣカット用コンデンサ１０及び並列共振用インダ
クタ１１の直列回路部分が無い状態と等価となる。
【００１３】一方、電源供給端子１７に印加されるドレ
イン電圧を０ｖとした場合については、次のような動作
となる。まず、増幅用ＦＥＴ１は、バイアス電源の供給
がなくなるため、非動作状態となり、そのため、そのゲ
ート・ドレイン間のインピーダンスは、ゲート・ドレイ
ン間の静電容量であるＣoffと略等価となる。また、ス
イッチ用ＦＥＴ１２は、そのゲート・ドレイン間及びゲ
ート・ソース間のそれぞれの電位が０ｖの動作状態とな
り、そのため、そのドレイン・ソース間のインピーダン
スは、低抵抗Ｒonの状態となる。
イン電圧を０ｖとした場合については、次のような動作
となる。まず、増幅用ＦＥＴ１は、バイアス電源の供給
がなくなるため、非動作状態となり、そのため、そのゲ
ート・ドレイン間のインピーダンスは、ゲート・ドレイ
ン間の静電容量であるＣoffと略等価となる。また、ス
イッチ用ＦＥＴ１２は、そのゲート・ドレイン間及びゲ
ート・ソース間のそれぞれの電位が０ｖの動作状態とな
り、そのため、そのドレイン・ソース間のインピーダン
スは、低抵抗Ｒonの状態となる。
【００１４】ここで、電源側ＤＣカット用コンデンサ１
０の容量値は、本回路の所要周波数帯ｆ0で十分低イン
ピーダンスとなるように予め設定されている。そのた
め、この場合の電源側ＤＣカット用コンデンサ１０、並
列共振用インダクタ１１及びスイッチ用ＦＥＴ１２の抵
抗成分により構成される直列回路部分は、回路のクオリ
ティをあらわすいわゆるＱの値が、次式により表される
インダクタンスに等価となる。
０の容量値は、本回路の所要周波数帯ｆ0で十分低イン
ピーダンスとなるように予め設定されている。そのた
め、この場合の電源側ＤＣカット用コンデンサ１０、並
列共振用インダクタ１１及びスイッチ用ＦＥＴ１２の抵
抗成分により構成される直列回路部分は、回路のクオリ
ティをあらわすいわゆるＱの値が、次式により表される
インダクタンスに等価となる。
【００１５】 Ｑ＝２ωＬx／Ｒon＝２・π・ｆ0・Ｌx／Ｒon・・・（式１）
【００１６】ここで、ｆ0は、本回路の所要周波数であ
り、Ｌxは、並列共振用インダクタ１１のインダクタン
ス値であり、Ｒonは、スイッチ用ＦＥＴ１２の動作状態
におけるドレイン・ソース間の抵抗値である。したがっ
て、並列共振用インダクタ１１のインダクタンス値Ｌx
を、増幅用ＦＥＴ１の非動作状態におけるゲート・ドレ
イン間の静電容量値Ｃoffと並列共振する値、すなわ
ち、Ｌx＝１／｛Ｃoff（２・π・ｆ0）2｝と設定すること
で、増幅用ＦＥＴ１の非動作状態におけるゲート・ドレ
イン間のインピーダンス、すなわち静電容量は見かけ
上、零となる。
り、Ｌxは、並列共振用インダクタ１１のインダクタン
ス値であり、Ｒonは、スイッチ用ＦＥＴ１２の動作状態
におけるドレイン・ソース間の抵抗値である。したがっ
て、並列共振用インダクタ１１のインダクタンス値Ｌx
を、増幅用ＦＥＴ１の非動作状態におけるゲート・ドレ
イン間の静電容量値Ｃoffと並列共振する値、すなわ
ち、Ｌx＝１／｛Ｃoff（２・π・ｆ0）2｝と設定すること
で、増幅用ＦＥＴ１の非動作状態におけるゲート・ドレ
イン間のインピーダンス、すなわち静電容量は見かけ
上、零となる。
【００１７】このように、電源側ＤＣカット用コンデン
サ１０、並列共振用インダクタ１１及びスイッチ用ＦＥ
Ｔ１２の抵抗成分により構成される直列回路部分は、増
幅用ＦＥＴ１の非動作状態におけるゲート・ドレイン間
のインピーダンス、すなわち静電容量Ｃoffを打ち消す
いわば中和回路として作用し、そのためＣoffによる本
回路の非動作状態におけるアイソレーションの劣化が防
止されるようになっている。
サ１０、並列共振用インダクタ１１及びスイッチ用ＦＥ
Ｔ１２の抵抗成分により構成される直列回路部分は、増
幅用ＦＥＴ１の非動作状態におけるゲート・ドレイン間
のインピーダンス、すなわち静電容量Ｃoffを打ち消す
いわば中和回路として作用し、そのためＣoffによる本
回路の非動作状態におけるアイソレーションの劣化が防
止されるようになっている。
【００１８】図２及び図３には、本回路の入力信号周波
数に対するアイソレーション変化及び利得変化を表す特
性線が従来回路の特性線と共に表されており、以下、同
図について説明する。なお、いずれの特性線も測定条件
は同一であり、具体的には、増幅用ＦＥＴ１のゲートへ
の入力信号のパルス幅を８００μｍとし、また、増幅動
作時のドレイン電圧を３ｖ、非増幅動作時のドレイン電
圧を０ｖとそれぞれ設定した場合において測定されたも
のである。最初に、図２は、入力信号の周波数変化に対
するアイソレーションの変化を従来回路のものと共に表
したもので、同図において実線が本発明に係る高周波ア
イソレーションアンプの特性線であり、点線が従来回路
の特性線である。同図によれば、本発明に係る高周波ア
イソレーションアンプが従来回路に比して、少なくとも
凡そ１３ｄＢ程度のアイソレーションの改善がなされて
いることが確認できるものとなっている。
数に対するアイソレーション変化及び利得変化を表す特
性線が従来回路の特性線と共に表されており、以下、同
図について説明する。なお、いずれの特性線も測定条件
は同一であり、具体的には、増幅用ＦＥＴ１のゲートへ
の入力信号のパルス幅を８００μｍとし、また、増幅動
作時のドレイン電圧を３ｖ、非増幅動作時のドレイン電
圧を０ｖとそれぞれ設定した場合において測定されたも
のである。最初に、図２は、入力信号の周波数変化に対
するアイソレーションの変化を従来回路のものと共に表
したもので、同図において実線が本発明に係る高周波ア
イソレーションアンプの特性線であり、点線が従来回路
の特性線である。同図によれば、本発明に係る高周波ア
イソレーションアンプが従来回路に比して、少なくとも
凡そ１３ｄＢ程度のアイソレーションの改善がなされて
いることが確認できるものとなっている。
【００１９】一方、図３は、入力信号の周波数変化に対
する利得変化を従来回路におけるものと共に表したもの
で、同図において実線が本発明に係る高周波アイソレー
ションアンプの特性線であり、点線が従来回路の特性線
である。同図によれば、本発明に係る高周波アイソレー
ションアンプが上述のように、従来回路に比して大きな
アイソレーションの改善がなされているにも拘わらず、
従来回路と同等の利得が得られていることが確認できる
ものとなっている。
する利得変化を従来回路におけるものと共に表したもの
で、同図において実線が本発明に係る高周波アイソレー
ションアンプの特性線であり、点線が従来回路の特性線
である。同図によれば、本発明に係る高周波アイソレー
ションアンプが上述のように、従来回路に比して大きな
アイソレーションの改善がなされているにも拘わらず、
従来回路と同等の利得が得られていることが確認できる
ものとなっている。
【００２０】
【発明の効果】以上、述べたように、本発明によれば、
増幅用の電界効果トランジスタが非動作状態にある場合
に、そのゲート・ドレイン間の静電容量が打ち消される
ような構成とすることにより、ゲート・ドレイン間の静
電容量が実質的に零となり、そのため、従来と異なり、
外部からの高周波信号がゲート・ドレイン間の静電容量
を介して出力側へ漏れることがなくなり、入出力間のア
イソレーションが極めて高い高周波アイソレーションア
ンプが提供されるものである。
増幅用の電界効果トランジスタが非動作状態にある場合
に、そのゲート・ドレイン間の静電容量が打ち消される
ような構成とすることにより、ゲート・ドレイン間の静
電容量が実質的に零となり、そのため、従来と異なり、
外部からの高周波信号がゲート・ドレイン間の静電容量
を介して出力側へ漏れることがなくなり、入出力間のア
イソレーションが極めて高い高周波アイソレーションア
ンプが提供されるものである。
【図１】本発明の実施の形態における高周波アイソレー
ションアンプの回路構成例を示す回路図である。
ションアンプの回路構成例を示す回路図である。
【図２】本発明の実施の形態における高周波アイソレー
ションアンプにおける入力信号の周波数変化に対するア
イソレーションの変化を従来回路のものと共に表した特
性線図である。
ションアンプにおける入力信号の周波数変化に対するア
イソレーションの変化を従来回路のものと共に表した特
性線図である。
【図３】本発明の実施の形態における高周波アイソレー
ションアンプにおける入力信号の周波数変化に対する利
得の変化を従来回路のものと共に表した特性線図であ
る。
ションアンプにおける入力信号の周波数変化に対する利
得の変化を従来回路のものと共に表した特性線図であ
る。
【図４】従来の高周波アンプの回路構成例を示す回路図
である。
である。
１…電界効果トランジスタ １０…電源側ＤＣカット用コンデンサ １１…並列共振用インダクタ １２…スイッチ用電界効果トランジスタ １５…入力端子 １６…出力端子 １７…電源供給端子
Claims (3)
- 【請求項１】 ゲートに被増幅信号が印加され、ドレイ
ンに増幅信号を出力する増幅用の電界効果トランジスタ
を用いてなる高周波アイソレーションアンプであって、 前記増幅用の電界効果トランジスタのゲートとドレイン
との間に、直流信号遮断用のコンデンサとインダクタと
が直列接続されてなる直列回路と、 前記増幅用の電界効果トランジスタが非動作状態にある
場合に、前記直列回路を前記ゲートとドレイン間に接続
するスイッチ手段と、を設け、 前記インダクタは、前記増幅用の電界効果トランジスタ
が非動作状態にある場合にそのゲート・ドレイン間に生
ずる静電容量と、増幅周波数帯において並列共振を生ず
る値に設定されてなることを特徴とする高周波アイソレ
ーションアンプ。 - 【請求項２】 前記スイッチ手段は、スイッチ用の電界
効果トランジスタを用いてなり、当該スイッチ用の電界
効果トランジスタは、そのドレインが直列回路の一端
に、そのソースが前記増幅用の電界効果トランジスタの
ドレインに、それぞれ接続され、当該スイッチ用の電界
効果トランジスタは、前記増幅用の電界効果トランジス
タが動作状態となるドレイン電圧が前記増幅用の電界効
果トランジスタに供給される場合には、逆バイアス状態
により非導通状態となり、前記ドレイン電圧が前記増幅
用電界効果トランジスタを非動作状態とする電圧とされ
た場合には、動作状態となることを特徴とする請求項１
記載の高周波アイソレーションアンプ。 - 【請求項３】 ゲートに被増幅信号が印加され、ドレイ
ンに増幅信号を出力する増幅用の電界効果トランジスタ
を用いてなる高周波アイソレーションアンプであって、 前記増幅用の電界効果トランジスタのゲートとドレイン
との間に、直流信号遮断用のコンデンサとインダクタと
スイッチ用の電界効果トランジスタとを直列接続状態に
設け、 前記スイッチ用の電界効果トランジスタは、そのドレイ
ンが前記直流信号遮断用のコンデンサとインダクタとの
直列部分側となり、そのソースが前記電界効果トランジ
スタのドレイン側となるように接続され、 前記インダクタは、前記増幅用の電界効果トランジスタ
が非動作状態にある場合にそのゲート・ドレイン間に生
ずる静電容量と、増幅周波数帯において並列共振を生ず
る値に設定されてなることを特徴とする高周波アイソレ
ーションアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37700698A JP3970454B2 (ja) | 1998-12-28 | 1998-12-28 | 高周波アイソレーションアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37700698A JP3970454B2 (ja) | 1998-12-28 | 1998-12-28 | 高周波アイソレーションアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196365A true JP2000196365A (ja) | 2000-07-14 |
| JP3970454B2 JP3970454B2 (ja) | 2007-09-05 |
Family
ID=18508102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37700698A Expired - Fee Related JP3970454B2 (ja) | 1998-12-28 | 1998-12-28 | 高周波アイソレーションアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3970454B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006005839A (ja) * | 2004-06-21 | 2006-01-05 | Samsung Electronics Co Ltd | 増幅器 |
| US7541873B2 (en) | 2006-06-13 | 2009-06-02 | Nec Electronics Corporation | High frequency amplifier configuration for improved feedback capacitance neutralization |
| JP2016149708A (ja) * | 2015-02-13 | 2016-08-18 | 三菱電機株式会社 | 周波数逓倍器 |
| WO2021240843A1 (ja) * | 2020-05-29 | 2021-12-02 | 日本電信電話株式会社 | 増幅回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59501190A (ja) * | 1982-06-28 | 1984-07-05 | モトロ−ラ・インコ−ポレ−テツド | 安定化高効率無線周波数増幅器 |
| JPH07307622A (ja) * | 1994-05-12 | 1995-11-21 | Toshiba Corp | 低雑音増幅器の電源回路 |
| JPH09121130A (ja) * | 1995-10-26 | 1997-05-06 | Shimada Phys & Chem Ind Co Ltd | 高周波用電子回路 |
-
1998
- 1998-12-28 JP JP37700698A patent/JP3970454B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59501190A (ja) * | 1982-06-28 | 1984-07-05 | モトロ−ラ・インコ−ポレ−テツド | 安定化高効率無線周波数増幅器 |
| JPH07307622A (ja) * | 1994-05-12 | 1995-11-21 | Toshiba Corp | 低雑音増幅器の電源回路 |
| JPH09121130A (ja) * | 1995-10-26 | 1997-05-06 | Shimada Phys & Chem Ind Co Ltd | 高周波用電子回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006005839A (ja) * | 2004-06-21 | 2006-01-05 | Samsung Electronics Co Ltd | 増幅器 |
| US7541873B2 (en) | 2006-06-13 | 2009-06-02 | Nec Electronics Corporation | High frequency amplifier configuration for improved feedback capacitance neutralization |
| JP2016149708A (ja) * | 2015-02-13 | 2016-08-18 | 三菱電機株式会社 | 周波数逓倍器 |
| WO2021240843A1 (ja) * | 2020-05-29 | 2021-12-02 | 日本電信電話株式会社 | 増幅回路 |
| JP7444251B2 (ja) | 2020-05-29 | 2024-03-06 | 日本電信電話株式会社 | 増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3970454B2 (ja) | 2007-09-05 |
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