WO2021240843A1

WO2021240843A1 - 増幅回路

Info

Publication number: WO2021240843A1
Application number: PCT/JP2020/042566
Authority: WO
Inventors: 裕史濱田; 秀之野坂
Original assignee: 日本電信電話株式会社
Priority date: 2020-05-29
Filing date: 2020-11-16
Publication date: 2021-12-02
Also published as: US20230198472A1; JPWO2021240843A1; JP7444251B2

Abstract

本発明の増幅回路（１）は、ソース接地増幅器（２０、３０）と、ソース接地増幅器（２０、３０）のドレイン端子とゲート端子との間に接続され、ソース接地増幅器（２０、３０）のフィードバック容量を中和する中和回路（４０）を備え、中和回路（４０）は、直列に接続された伝送線路と容量を有する。超高周波帯において、中和回路を用いた増幅回路を実現することができる。

Description

増幅回路

　本発明は、高周波電気信号を扱う回路技術に関する。

　トランジスタの最大発振周波数近傍において大きな利得を持つ増幅回路の構成手法として、中和回路を用いる方法が知られている（例えば、非特許文献１参照）。

　中和回路とはトランジスタの利得低下の要因である入出力間のフィードバック容量を、トランジスタ外部に設けたインダクタンスと共振させて打ち消す（中和する）働きを有する回路のことである。これにより、共振周波数においてトランジスタ増幅器の利得を大きくすることができる。

　図１６に、伝送線路による中和回路を用いたＦＥＴソース接地増幅器の構成を示す。フィードバック容量Ｃ_Ｆは、ＦＥＴによるソース接地増幅器の場合には、ドレイン・ゲート間容量（Ｃ_ｄｇ）であり、バイポーラトランジスタによるエミッタ接地増幅器の場合はコレクタ・ベース間容量（Ｃ_ｃｂ）である。

　図１６により、フィードバック容量Ｃ_Ｆと中和回路のインダクタンスＬ_Ｎにより決まる共振周波数（以下、中和周波数ｆ_Ｎという）は、以下の式（１）で与えられる。

　式（１）と、超高周波数帯で用いられるＩｎＰ－ＨＥＭＴ（InP-based High Electron Mobility Transistor、ゲート幅２０μｍ）の典型的なフィードバック容量値Ｃ_Ｆ＝Ｃ_ｄｇ＝１０ｆＦを考慮すると、図１７に示すように、中和周波数とその中和周波数を実現するために必要となる中和回路のインダクタンスＬ_Ｎをとったグラフを描くことが出来る。

　図１７より、中和周波数を高くしようとすると、必要なインダクタンス値が低下することが判る。そのため、５００ＧＨｚの超高周波数帯において中和を行うためには、インダクタンス値Ｌ_Ｎを１０ｐＨという極めて小さな値に設定する必要がある。

　図１８に、伝送線路長さ（Ｌ＿ＴＬ）とインダクタンス値との関係の計算結果を示す。図１８では、伝送線路として、超高周波回路で用いられる典型的な線路であるコプレーナ線路（ＣＰＷ）の特性インピーダンス５０Ωのものを用いている。図１８によれば、１０ｐＨのインダクタンスを実現するためには、伝送線路長さ（Ｌ＿ＴＬ）を２０μｍ以下という非常に短い値にしなければならないことが判る。

D. Parveg, et al., "Demonstration of a 0.325-THz CMOS Amplifier," 2016 Global Symposium on Millimeter Waves (GSMM) & ESA Workshop on Millimetre-Wave Technology and Applications, Jun. 2016.

　現実の回路レイアウトにおいて、このような短い伝送線路長さの中和回路を配置可能であるかを検討する。図１９は、図１６のＦＥＴを用いたソース接地増幅器の物理的レイアウト例を示したものである。

　上述したように、１０ｆＦのＣ_Ｆを有するＦＥＴのゲート幅は２０μｍであるから、図１６におけるデバイス長は２０μｍである。図１９に示すように、中和回路４００は、そのデバイスを迂回して配置する必要があるため、中和回路４００の伝送線路長さは、必ず２０μｍ以上のサイズになってしまう。

　配線製造ルール等も考慮すれば、最短でも、中和回路４００の伝送線路長さは４０μｍ程度以上となる。図１８によれば、その場合のインダクタンスは１０ｐＨ以上になる。このように、現実の回路レイアウトを考慮すると、伝送線路を用いた中和回路において、１０ｆＦのフィードバック容量値を有するＦＥＴを５００ＧＨｚにおいて中和するインダクタンス値１０ｐＨの実現は不可能である。また、図１７によれば、５００ＧＨｚより高い周波数になると、必要なインダクタンス値はさらに小さくなるため、この問題はより顕著になる。

　このように、５００ＧＨｚ帯のような超高周波数帯においては、ＦＥＴのフィードバック容量を中和するための中和回路の長さがトランジスタの物理長に近いか、もしくはトランジスタの物理長よりも短くする必要がある。これに起因して、中和回路のレイアウトが不可能となり、中和回路を用いた増幅回路が実現できないという問題がある。

　本発明は、上記課題を解決するためになされたものであり、５００ＧＨｚ帯のような超高周波数帯において、中和回路を用いた増幅回路を実現することを目的とする。

　上記課題を解決するために、本発明の増幅回路は、ソース接地増幅器と、前記ソース接地増幅器のドレイン端子とゲート端子との間に接続され、前記ソース接地増幅器のフィードバック容量を中和する中和回路を備え、前記中和回路は、直列に接続された伝送線路と容量を有する。

　上記課題を解決するために、本発明の増幅回路は、ソース接地増幅器と、前記ソース接地増幅器のドレイン端子とゲート端子との間に接続され、前記ソース接地増幅器のフィードバック容量を中和する中和回路を備え、前記中和回路は、直列に接続された伝送線路と結合線路を有する。

　上記課題を解決するために、本発明の増幅回路は、エミッタ接地増幅器と、前記エミッタ接地増幅器のベース端子とコレクタ端子との間に接続され、前記エミッタ接地増幅器のフィードバック容量を中和する中和回路を備え、前記中和回路は、直列に接続された伝送線路と容量を有する。

　上記課題を解決するために、本発明の増幅回路は、エミッタ接地増幅器と、前記エミッタ接地増幅器のベース端子とコレクタ端子との間に接続され、前記エミッタ接地増幅器のフィードバック容量を中和する中和回路を備え、前記中和回路は、直列に接続された伝送線路と結合線路を有する。

　本発明によれば、５００ＧＨｚ帯のような超高周波数帯において、中和回路を用いた増幅回路を実現することができる。

図１は、本発明の第１の実施の形態に係る増幅回路の構成例である。図２は、本発明の第１の実施の形態に係る中和回路の等価インダクタンスの計算結果である。図３は、従来の増幅回路を複数段接続した増幅回路の構成例である。図４は、本発明の第１の実施形態に係る増幅回路を複数段接続した増幅回路の構成例である。図５は、本発明の第１の実施形態に係る増幅器の小信号利得の計算結果である。図６は、ドレインのバイアス回路の抵抗の効果を説明するための計算結果である。図７は、本発明の第２の実施の形態に係る増幅回路の構成例である。図８は、本発明の第２の実施の形態に係る中和回路の等価インダクタンスの計算結果である。図９は、本発明の第２の実施形態に係る増幅回路の小信号利得の計算結果である。図１０は、本発明の第３の実施の形態に係る増幅回路の構成例である。図１１は、本発明の第４の実施の形態に係る増幅回路の構成例である。図１２は、本発明の第５の実施の形態に係る増幅回路の構成例である。図１３は、本発明の第５の実施の形態に係る増幅回路の最大利得の計算結果である。図１４は、本発明の第５の実施形態に係る増幅回路を複数段接続した増幅回路の構成例である。図１５は、本発明の第５の実施形態に係る増幅回路の利得シミュレーション結果である。図１６は、従来の増幅器の構成例である。図１７は、中和周波数と中和回路のインダクタンス値の関係を示す図である。図１８は、伝送線路長さとインダクタンス値の関係を示す図である。図１９は、ＦＥＴを用いたソース接地増幅器の回路レイアウトを示す図である。

　以下、本発明の実施の形態を図面に基づいて詳細に説明する。本発明は、以下の実施の形態に限定されるものではない。

＜第１の実施の形態＞
　本発明では、上記の課題を解決するために、トランジスタの物理長さよりも十分長い物理長を有する中和回路において、トランジスタのフィードバック容量を中和することのできる小さなインダクタンス値を実現する。本発明の中和回路は、直列に接続された伝送線路と容量により構成されている。

　図１は、本発明の第１の実施の形態に係る増幅回路の構成例である。本実施の形態の増幅回路１０は、ＦＥＴソース接地増幅器（２０、３０）と、ＦＥＴソース接地増幅器（２０、３０）のドレイン端子およびゲート端子との間に、ＦＥＴのフィードバック容量を中和する中和回路４０を備える。

　図１の構成例では、２つの伝送線路と２つの伝送線路の間に接続された容量から構成されているが、伝送線路の数や容量の位置は、図１の構成に限定されるものではない。例えば、１つの伝送線路と直列接続された容量から構成してもよい。伝送線路の数や容量の位置は、実装する回路レイアウトに応じて、適宜設計することが可能である。

また、増幅器をバイポーラトランジスタによって構成してもよい、その場合の増幅回路は、エミッタ接地増幅器と、直列に接続された伝送線路と容量を有する中和回路を備え、中和回路は、エミッタ接地増幅器のベース端子およびコレクタ端子との間に接続されるように構成される。

　非特許文献１に示すような通常の中和回路が伝送線路のみで構成されるのに対して、本実施の形態の中和回路は、２つの伝送線路（ＴＬ１、ＴＬ２）と直列接続された容量Ｃ_Ｎにより構成される。この構成では、２つの伝送線路（ＴＬ１、ＴＬ２）と容量Ｃ_Ｎのもつ等価的なインダクタンスＬ_ｅｑが、ＦＥＴソース接地増幅器（２０、３０）のフィードバック容量を中和するように働く。

　図２に、図１の中和回路４０に具体的な値を適用した場合の５００ＧＨｚにおける中和回路の等価インダクタンスＬ_ｅｑの計算結果を示す。ここで、中和回路４０の伝送線路長さＬ＿ＴＬは、伝送線路（ＴＬ１、ＴＬ２）の長さと容量Ｃ_Ｎの長さからなり、伝送線路（ＴＬ１、ＴＬ２）の長さは、それぞれ容量Ｃ_Ｎの長さを除いた長さの半分の長さとした。また、容量Ｃ_Ｎは、集積回路プロセスで実現可能な値である１０ｆＦとした。

　図２によれば、等価インダクタンスＬ_ｅｑが１０ｐＨのときの中和回路４０の伝送線路長さＬ＿ＴＬの値は５０μｍとなっており、図１８の場合の２０μｍと比較して大きな値となっていることが判る。５０μｍの長さであれば、ＦＥＴソース接地増幅器（２０、３０）のデバイス長２０μｍよりも十分大きいため、中和回路４０のレイアウトが可能である。

　図３は、従来の中和回路４００による増幅回路１００を複数段接続した増幅回路である。増幅回路の入出力の整合回路は、５００ＧＨｚ付近において整合が取れるように設計されている。また、ＦＥＴとしては、ゲート幅２０μｍのＨＥＭＴを用いている。中和回路４００の長さとしては、物理的にレイアウト可能な値である５０μｍを採用している。

　図４は、本実施の形態の中和回路４０による増幅回路１０を複数段接続した増幅回路である。中和回路４０以外のパラメータは、図３と全く同一である。中和回路４０の容量Ｃ_Ｎの値は、１０ｆＦとした。図１８によれば、図３における中和回路４００のインダクタンス値は、２３ｐＨ程度である。一方、図２によれば、図４の中和回路４０の等価インダクタンス値Ｌ_ｅｑは、１０ｐＨ程度である。

　図３、４の回路で得られる小信号利得の計算結果を図５に示す。従来の増幅回路１００では、中和回路４００のインダクタンス値を小さくできないため、４７２ＧＨｚ以上の周波数において利得が０ｄＢ以下になる。

　一方、本実施の形態では、直列接続された伝送線路と容量を有する中和回路４０を用いることで、４７２ＧＨｚ以上の周波数においても大きな利得が得られることが判る。これは、本実施の形態によって、超高周波数帯での中和回路の実現に必要となる小さなインダクタンス値が実現できることによるものである。本実施の形態によれば、超高周波数帯においても、トランジスタのフィードバック容量を打ち消すようなインダクタンス値を有する中和回路のレイアウトが可能となる。

　本実施の形態によれば、他の顕著な効果が得られる。それは、ＦＥＴのゲートとドレインのバイアス電圧（バイポーラトランジスタの場合には、ベースとコレクタのバイアス電圧）を個別に設定できることである。非特許文献１のようなＣＭＯＳ増幅器の場合、ゲート、ドレインのバイアス電圧を共通にしても大きな利得が得られる場合が多いが、ＨＥＭＴのような化合物半導体の場合には、通常、大きな利得を得ようとするとゲートとドレインのバイアス電圧を異なった電圧値にする必要がある。

　特に、ＩｎＰ－ＨＥＭＴのようにノーマリーオンのトランジスタの場合、通常、ドレインには正電圧、ゲートには負電圧を印加するため、従来の図３の構成では利得を得ることが出来なくなる。なお、図５では、ＩｎＰ－ＨＥＭＴの最適利得電圧（ＶＤＤ＝１．２Ｖ、ＶＧＧ＝－０．２Ｖ）における小信号モデルによる設計のためバイアス印加条件が反映されないので、図３の回路においても利得が得られているが、現実には、図３の回路では、ドレインとゲートを同電位にしかバイアスできないので、小信号利得は、図５に示したものよりも更に小さくなる。

　本実施の形態では、中和回路に含まれる直列容量によってドレインとゲートが直流的に絶縁されているため、ドレイン、ゲートを個別にバイアスすることができ、ＩｎＰ－ＨＥＭＴのようなノーマリーオンのトランジスタにおいても良好な増幅特性を得ることが可能となる。

　ここで、本実施の形態に係る回路図（図４）において、各増幅器のドレインのバイアス電圧を印加するためのバイアス回路には、伝送線路に直列に接続された抵抗が配置されている。ドレインのバイアス回路内に含まれる直列抵抗の効果について説明する。この直列抵抗は、増幅回路の帯域外利得および発振を防止するためのものである。

　本発明のような中和回路を用いる増幅回路においては、中和回路が、中和周波数（式（１）を満たす周波数）以外においては、トランジスタのフィードバック容量を打ち消す作用を持たないため、中和周波数以外の周波数帯において、増幅回路の動作が不安定になってしまうことがある。このような場合、典型的には、中和周波数以外の周波数で望ましくない利得（帯域外利得）や発振が生じる。これらの帯域外利得や発振は、増幅回路の品質を損ねるものであるから、除去することが望ましい。

　そこで、図４のようにドレインのバイアス回路の伝送線路に適切な抵抗値を有する直列抵抗を配置することで、帯域外の信号に損失を与えて、帯域外利得や発振を除去することができる。図４において各段に配置されたこの直列抵抗の抵抗値をＲ_ＳＴＢとし、Ｒ_ＳＴＢを０、１０、２０Ωと変化させたときの増幅回路の利得および安定指数（１以上で発振なく安定となる）の計算結果を図６に示す。

　図６において、Ｒ_ＳＴＢが、０Ω、２０Ωの場合は、帯域外に利得のピークが発生し、その周波数における安定指数も、１より小さくなっている。一方、Ｒ_ＳＴＢを１０Ωにすることで、帯域外利得および発振が除去されて、回路が安定化することがわかる。前述したように、中和回路では帯域外でこのような回路の不安定特性が生じやすいので、図４で用いているようなドレインのバイアス回路における抵抗の挿入は非常に重要である。Ｒ_ＳＴＢの値は、増幅回路の構成やパラメータに応じて、帯域外利得が発生せず、安定指数が１以上となり、回路が安定化するための所定の抵抗値の値を適宜設定すればよい。
　さらに、中和回路内に直列抵抗を配置することにより、中和回路の共振のＱ値を下げることができ、増幅器を広帯域化することができる。この点については、第５の実施の形態にて詳述する。

＜第２の実施の形態＞
　本発明の第２の実施の形態として、第１の実施の形態で説明した中和回路の、さらなる小インダクタンス化による増幅器の高周波化技術を説明する。図７は、本発明の第２の実施の形態に係る増幅回路の構成例である。第１の実施の形態の中和回路４０がトランジスタの両側に配置された構成である。ＦＥＴソース接地増幅器（２０、３０）のドレイン端子とゲート端子との間に、２つの中和回路（４０、５０）が並列に配置されている。

　このような形態をとることで、中和回路（４０、５０）の総インダクタンスＬeqを第１の実施の形態の更に半分にすることが出来る。図７の中和回路における等価インダクタンスＬeqの計算結果を図８に示す。図７によれば、第１の実施の形態の半分のインダクタンス値が実現していることがわかる。

　なお、図７のような構成は、図１９における回路レイアウトにおいて、シグナル信号線の両側に中和回路を配置するような構成により実現することができる。また、図７では、２つの中和回路（４０、５０）を並列に配置したが、３つ以上の中和回路を配置するように構成してもよい。

　図７の増幅回路１０を適用した増幅回路の小信号利得の計算結果を図９に示す。図８では、中和回路以外のパラメータは、図５の場合と同一とした。図９によれば、第２の実施の形態の中和回路によって更に小さなインダクタンス値が実現され、より高い周波数で利得をもつ増幅器が実現できることが判る。

＜第３の実施の形態＞
　第１および第２の実施の形態においては、中和回路内に容量を用いることで中和回路のインダクタンスを低減し、中和周波数の向上を図っている。同様の効果は、容量の代わりに図１０のように結合線路ＣＬを用いても得ることができる。

　この場合、中和回路４０を形成するドレイン側の線路とゲート側の線路は分離しているが、結合線路ＣＬの性質によって交流的に結合している。ＭＩＭ（metal-insulator-metal）容量などの通常の半導体プロセスによる容量の場合、プロセスルールの制約によって実現できる容量値に下限が存在するが、結合線路ＣＬは、ＭＩＭ容量よりも結合線路間の結合が弱い（単位長さ当たりの容量が小さい）ため、ＭＩＭ容量よりも小さい容量値が実現可能となる。そのため、中和回路をより高周波化する際に効果的な手段となる。

＜第４の実施の形態＞
　第１～第３の実施の形態では、図４に示すように、中和回路は、ドレインのバイアス印加用のバイアス回路とは独立に存在している。しかしながら、回路レイアウトにおいて、トランジスタの周りに、主信号線路（多段になっている増幅回路のトランジスタ段間をつなぐ線路）以外のこれら二つの線路を配置することは困難な場合がある。

　例えば、パワーアンプでは、電力を取り出すために増幅回路を複数並列配置することになる。その場合、これら二つの主信号線路以外の線路の物理的大きさが制約となり、並列配置数が減少してしまうことが考えられる。

　図１１は、本発明の第４の実施の形態に係る増幅回路の構成例である。第４の実施の形態では、図１１に示したように、ドレインのバイアス印加用のバイアス回路の伝送線路の一部を中和回路の伝送線路として用いている。バイアス回路の伝送線路を、中和回路の伝送線路として併用することで、主信号線路以外の線路を一つにまとめることができ、増幅回路の物理的大きさを小さくすることが可能となる。

＜第５の実施の形態＞
　第１～第４の実施の形態では、中和回路４０は伝送線路や容量などリアクティブ素子のみで構成されていた。このような構成では、中和回路４０における電力損失が無いため、中和回路４０の動作周波数（トランジスタの寄生容量が打ち消される周波数）近傍において大きな利得が得られるという特徴があった。ここで、中和回路における共振現象を利用しているため、その動作帯域は共振のＱ値で決定され、増幅回路の動作帯域が比較的狭くなるという特徴がある。本実施の形態においては、中和回路４０内に多少の電力消費を与えることにより、共振のＱ値を低下させることで、トランジスタ増幅器から大きな利得を広帯域に取り出せることを利用した増幅回路１０の形態について述べる。

　図１２に、本実施の形態に係る中和回路４０付き増幅回路１０の構成例を示す。図１における中和回路４０に直列に抵抗Ｒ_Ｎが装荷された構成となっている。この抵抗Ｒ_Ｎにより、中和回路４０の共振Ｑ値が低下し、結果としてトランジスタ増幅器から広帯域に利得を取り出すことができる。

　図１３に、トランジスタ増幅器から取り出すことのできる最大利得の周波数特性の計算結果を示す。中和回路の伝送線路および容量の値は、２７０ＧＨｚにおいてトランジスタの寄生容量が打ち消されるような値としている。具体的には、伝送線路は二つとも、特性インピーダンス５０Ω、電気長３０°のものを用い、容量は２０ｆＦとしている。

　直列抵抗Ｒ_Ｎの値が０Ω、すなわち抵抗を装荷しない場合、図１３の点線で示したような結果となり、２７０ＧＨｚ付近で１３ｄＢもの大きな利得を取り出すことができているが、利得の帯域幅自体は比較的狭く、３ｄＢ帯域幅は１０ＧＨｚ程度しかないことがわかる。これを広帯域化するためには、抵抗Ｒ_Ｎの抵抗値を大きくすればよい。Ｒ_Ｎ＝１０Ωの抵抗値を適用すると、図１３の破線で示したような結果となる。利得の最大値は７ｄＢに低下したものの、３ｄＢ帯域幅は７５ＧＨｚまで広げることができる。さらに、抵抗Ｒ_Ｎの値を５０Ωにすると、図１３の実線で示したように、利得は６ｄＢで、３ｄＢ帯域幅は２００ＧＨｚまで広げることができることがわかる。

　図１４に、図１２の中和回路付き増幅回路１０を６段用いた３００ＧＨｚ帯の増幅回路の構成例を示す。この構成例においては、各段の中和回路１０に挿入される直列抵抗の値を５０Ωとした。図１４の増幅回路の利得シミュレーション結果を図１５に示す。最大利得１２．５ｄＢ、３ｄＢ帯域幅１００ＧＨｚの非常に広帯域かつ高利得な増幅器が実現できていることがわかる。

　なお、図１３に示したように、本実施の形態においては、必要な帯域幅と得られる利得はトレードオフの関係にある。したがって、本実施の形態の増幅回路を実回路に適応する場合には、回路の目標利得および目標帯域を達成するための、増幅回路一段当たりに必要な利得及び帯域を規定し、その規定値に合致するような抵抗の値を最初に決めておけばよい。

　図１２の構成例では、中和回路４０は、２つの伝送線路と２つの伝送線路の間に接続された容量Ｃ_Ｎと抵抗Ｒ_Ｎから構成されているが、伝送線路の数や容量、抵抗の位置は、図１２の構成に限定されるものではなく、実装する回路レイアウトに応じて、適宜設計することが可能であることは、第１～第４の実施の形態と同様である。また、容量Ｃ_Ｎに換ええて、図１０のように結合線路ＣＬを用いてもよい。

　また、図１２では、トランジスタ増幅器をＦＥＴソース接地増幅器によって構成しているが、トランジスタ増幅器をエミッタ接地増幅器によって構成してもよいことは、第１～第４の実施形態と同様である。

＜実施の形態の拡張＞
　以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。

　１０…増幅回路、２０、３０…ソース接地増幅器、４０、５０…中和回路。

Claims

　ソース接地増幅器と、
前記ソース接地増幅器のドレイン端子とゲート端子との間に接続され、前記ソース接地増幅器のフィードバック容量を中和する中和回路を備え、
　前記中和回路は、直列に接続された伝送線路と容量を有する
　増幅回路。
　ソース接地増幅器と、
前記ソース接地増幅器のドレイン端子とゲート端子との間に接続され、前記ソース接地増幅器のフィードバック容量を中和する中和回路を備え、
　前記中和回路は、直列に接続された伝送線路と結合線路を有する
　増幅回路。
　前記ソース接地増幅器は、ＩｎＰ－ＨＥＭＴで構成され、前記ドレイン端子と前記ゲート端子は、それぞれ異なる電位でバイアスされる
　請求項１または２に記載の増幅回路。
　エミッタ接地増幅器と、
前記エミッタ接地増幅器のベース端子とコレクタ端子との間に接続され、前記エミッタ接地増幅器のフィードバック容量を中和する中和回路を備え、
　前記中和回路は、直列に接続された伝送線路と容量を有する
　増幅回路。
　エミッタ接地増幅器と、
前記エミッタ接地増幅器のベース端子とコレクタ端子との間に接続され、前記エミッタ接地増幅器のフィードバック容量を中和する中和回路を備え、
　前記中和回路は、直列に接続された伝送線路と結合線路を有する
　増幅回路。
　前記中和回路は、
　２つの伝送線路と前記２つの伝送線路の間に接続された容量を有する
請求項１または４に記載の増幅回路。
　前記中和回路は、前記伝送線路及び前記容量と直列に接続された抵抗を有する
　請求項１または４記載の増幅回路。
　前記中和回路は、
　２つの伝送線路と前記２つの伝送線路の間に接続された結合線路を有する
　請求項２または５に記載の増幅回路。
　前記中和回路は、前記伝送線路及び前記結合線路と直列に接続された抵抗を有する
請求項２または５に記載の増幅回路。
　バイアス印加用のバイアス回路を備え、
　前記バイアス回路の伝送線路に、所定の抵抗値を有する直列抵抗が配置されている
　請求項１から９の何れか１項に記載の増幅回路。
　バイアス印加用のバイアス回路を備え、
　前記バイアス回路の伝送線路が、前記中和回路の伝送線路として併用されている
　請求項１から１０の何れか１項に記載の増幅回路。
　２つ以上の前記中和回路が並列に配置されている
　請求項１から１１の何れか１項に記載の増幅回路。