WO2014087886A1 - 広帯域増幅器 - Google Patents

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英悟 桑田
山中　宏治
大塚　浩志
祐 桐越
宣卓 加茂
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三菱電機株式会社
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    • H03F3/191—Tuned amplifiers

Definitions

  • the present invention relates to a broadband amplifier.
  • FIG. 16 is a circuit diagram showing a configuration of a conventional broadband amplifier.
  • the conventional broadband amplifier includes a plurality of transistors 1, a stabilization circuit 2 connected to the gate terminal of each transistor 1, and an impedance matching circuit 3.
  • the stabilization circuit 2 is connected to the transistor 1 to realize the broadband stabilization
  • the impedance matching circuit 3 is connected in parallel to the stabilization circuit 2 to realize the broadband impedance matching. It was.
  • nonpatent literature 1 as a related literature of a prior art.
  • the conventional broadband amplifier is configured as described above, since the stabilization circuit 2 and the impedance matching circuit 3 are arranged in parallel with respect to one transistor 1, there is a problem that the circuit becomes large. It was.
  • An object of the present invention is to obtain a broadband amplifier that reduces the size of a circuit.
  • the broadband amplifier of the present invention includes a plurality of transistors, a parallel capacitor, and a via hole that connects one end of the parallel capacitor to a low-potential electrode, and impedance matching connected to the input terminal of each transistor via each transmission line And the via hole of the impedance matching circuit connected to any two of the transistors is shared.
  • the via holes that connect one end of the parallel capacitor of the impedance matching circuit respectively connected to the two transistors to the low potential electrode are shared. Therefore, there is an effect that the circuit can be reduced in size.
  • the ends of the capacitors respectively connected to the two transistors in this way, the potentials of the two transistors can be made uniform at high frequencies, and the operation can be made uniform to prevent oscillation and the like.
  • FIG. 4 is a frequency characteristic diagram showing a voltage standing wave ratio (VSWR) of FIG. 3. It is an equivalent circuit diagram showing a wideband amplifier when a via hole is not shared and the inductance of the via hole is 50 pH. It is a frequency characteristic figure which shows the voltage standing wave ratio (VSWR) of FIG. It is an equivalent circuit diagram showing a wideband amplifier when a via hole is shared and the inductance of the via hole is 50 pH.
  • FIG. 7 is a frequency characteristic diagram showing the voltage standing wave ratio (VSWR) of FIG. 6.
  • FIG. 3 is an equivalent circuit diagram showing a broadband amplifier for calculating an impedance shift amount (Diff) according to FIG. 2.
  • FIG. 7 is an equivalent circuit diagram showing a broadband amplifier for calculating an impedance shift amount (Diff) according to FIG. 6. It is a frequency characteristic figure which shows the deviation
  • FIG. 10 is a frequency characteristic diagram showing an impedance shift amount (Diff) in FIG. 9.
  • VSWR voltage standing wave ratio
  • FIG. 1 is a circuit diagram showing a configuration of a broadband amplifier according to Embodiment 1 of the present invention.
  • the broadband amplifier according to the first embodiment includes a transistor 1 composed of a plurality of FETs (Field Effect Transistors), and a stable amplifier connected to the gate terminal (input terminal) of each transistor 1 via a transmission line 6. And the impedance matching circuit 5.
  • FETs Field Effect Transistors
  • the source terminal of the transistor 1 is connected to the ground (low potential electrode) through the via hole 1a.
  • the stabilization circuit 2 includes an inductor 2a, a resistor 2b, a capacitor 2c, and a via hole 2d that connects one end of the capacitor 2c to the ground.
  • the short stub 4 includes an inductor 4a, a capacitor 4b, and a via hole 4c that connects one end of the capacitor 4b to the ground.
  • the impedance matching circuit 5 includes an inductor 5a, a parallel capacitor 5c, and a via hole 5e that connects one end of the parallel capacitor 5c to the ground, and the via holes 5e are shared. Further, the inductor 5b, the parallel capacitor 5d, and a via hole 5f that connects one end of the parallel capacitor 5d to the ground, the via holes 5f are shared. Thus, in the impedance matching circuit 5, the inductor, the parallel capacitor, and the via hole are configured in multiple stages, and the via holes are shared between the two transistors 1.
  • the transmission line 6 is formed shorter than the operating frequency ⁇ / 4 ( ⁇ : wavelength).
  • FIG. 2 is an equivalent circuit diagram in the case where the number of cells of the transistor 1 is 2 in FIG. 1 without sharing the via hole of the impedance matching circuit 5 and further considering the inductance of the via hole.
  • the impedance in a state where the stabilization circuit 2 is added to the transistor 1 is assumed to be a series circuit 7 of R (5 ⁇ ) and C (2 pF). Assuming that the transmission line 6 is sufficiently thin and can be approximated to an inductor, the reactance at the center frequency is set to 0 by setting the inductance of the transmission line 6 to 123 pH.
  • the high region in the inductive region is induced to the capacitive region, and the low region in the capacitive region is induced. Impedance transformation into the sex region.
  • wideband impedance matching is realized by impedance transformation to 50 ⁇ with a three-stage LPF using Chebyshev-shaped L (L1 to L3) and C (C1 to C3).
  • FIG. 3 shows the frequency characteristics of the voltage standing wave ratio.
  • the calculation result of FIG. 3 shows that a good impedance matching is obtained with a VSWR of less than 1.5 in a wide band with a normalized frequency of 0.89 to 1.2.
  • FIG. 4 is an equivalent circuit diagram in the case where the via hole of the impedance matching circuit 5 is not shared in FIG. 1, the inductance of the via hole 8 is 50 pH, and the number of cells of the transistor 1 is two.
  • the value of the capacitor is corrected based on the following formula (1).
  • C is the original capacitor
  • C ′ is the corrected capacitor
  • L is the inductance of the via hole
  • ⁇ is the central angular frequency.
  • FIG. 5 shows the frequency characteristics of the VSWR of the amplifier under the condition that takes the inductance of the via hole into account using this value. Similar to FIG. 3, the calculation result of FIG. 5 shows a good impedance matching with a VSWR of less than 1.5 in a wide band with a normalized frequency of 0.89 to 1.2.
  • FIG. 7 shows the frequency characteristics of the VSWR of the amplifier under the condition that takes the inductance of the via hole into account using this value. Similar to FIGS. 3 and 5, the calculation result of FIG. 7 shows a good impedance matching with a VSWR of less than 1.5 in a wide band having a normalized frequency of 0.89 to 1.2.
  • FIG. 8 shows a circuit diagram corresponding to FIG. 2
  • FIG. 9 shows a circuit diagram of the first embodiment corresponding to FIG. 8 and FIG. 9, the amount of impedance deviation between Z1 and Z2 is compared.
  • the following expression (2) is used as an expression for obtaining a reference for comparison.
  • Z2 ⁇ is a conjugate complex number of Z2.
  • FIGS. 10 and 11 the calculation results of Diff (deviation amount) when the value of the capacitor CV of the series circuit 7 by the stabilization circuit 2 changes from 2 pF to 4 pF in 0.5 pF increments are shown in FIGS. 10 and 11, respectively.
  • Show. 10 and 11 the value of the capacitor CV is 2 pF to 4 pF in order from the bottom of the four lines to the top of the line.
  • the shift amount of about 0.41 in the circuit diagram of FIG. 8 corresponding to FIG. 2 is 0. 0 in the circuit diagram of FIG. 9 corresponding to the first embodiment. It can be reduced to 4.
  • the via holes 5e and 5f that connect one end of the parallel capacitors 5c and 5d of the impedance matching circuit 5 respectively connected to the two transistors 1 to the ground are shared. Therefore, in the conventional circuit, as many via holes as the number of stages multiplied by the number of cells of the transistor 1 are required for the LPF type impedance matching circuit 3, but in the circuit of the first embodiment, the impedance of the LPF type
  • the number of via holes in the matching circuit 5 can be halved and the circuit can be downsized. In addition, by reducing the size of the substrate and IC, a system that requires a high-frequency circuit can be reduced.
  • the inductance of the stabilization circuit 2, the short stub 4 and the impedance matching circuit 5, the inductance of the via hole, and the capacitance of the parallel capacitor are set to optimum values. Therefore, the impedance deviation amount due to the variation of the transistor 1 can be reduced as compared with the conventional circuit while realizing broadband impedance matching. By reducing the amount of impedance deviation due to variations in the transistor 1, variations in amplification performance and parasitic oscillation such as loop oscillation can be suppressed. In terms of oscillation suppression, an oscillation suppression effect can be obtained by loading a resistor (referred to as an isolation resistor) between the circuit for the transistor 1 and the circuit for the transistor 2.
  • a resistor referred to as an isolation resistor
  • FIG. FIG. 12 is a circuit diagram showing a configuration of a wideband amplifier according to the second embodiment of the present invention.
  • the broadband amplifier according to the second embodiment includes a plurality of transistors 1, a stabilization circuit 2 connected to the gate terminal of each transistor 1 via a transmission line 6, and an impedance matching circuit 9. The Therefore, in the second embodiment, the short stub 4 shown in the first embodiment is not connected.
  • the impedance matching circuit 9 includes an inductor 9a, a parallel capacitor 9c, and a via hole 9e that connects one end of the parallel capacitor 9c to the ground.
  • the via hole 9e is shared with the via hole 9e that connects the source terminal of the transistor 1 to the ground.
  • the inductor 9b, the parallel capacitor 9d, and a via hole 9f that connects one end of the parallel capacitor 9d to the ground, the via holes 9f are shared.
  • the inductor, the parallel capacitor, and the via hole are configured in multiple stages, and the first-stage via hole 9e is shared with the via hole 9e that connects the source terminal of the transistor 1 to the ground. Subsequent via holes are shared between the two transistors 1.
  • FIG. 13 is an equivalent circuit diagram in the case where the number of cells of the transistor 1 is two in FIG. 12, in which the via hole of the impedance matching circuit 9 is not shared and the inductance of the via hole is not taken into consideration.
  • the impedance in a state where the stabilization circuit 2 is added to the transistor 1 is assumed to be a series circuit 7 of R (5 ⁇ ) and C (2 pF). Assuming that the transmission line 6 is sufficiently thin and can be approximated to an inductor, the reactance at the center frequency is set to 0 by setting the inductance of the transmission line 6 to 123 pH.
  • the high frequency in the inductive region is changed to the capacitive region, and the low frequency in the capacitive region is inductive. Impedance transformation into the region of.
  • wideband impedance matching is realized by impedance transformation to 50 ⁇ with a three-stage LPF using Chebyshev-shaped L (L1 to L3) and C (C1 to C3).
  • FIG. 14 shows frequency characteristics of the standing wave ratio. The calculation result of FIG. 14 shows that a good impedance matching is obtained with a VSWR of less than 1.5 in a wide band of normalized frequencies of 0.89 to 1.2.
  • the difference is the short stub 4, the inductor 9a and the parallel capacitor 9c. Since the via hole can be shared even in the circuit of FIG. 13, as described in the description of FIG. 4 and subsequent drawings of the first embodiment, the broadband amplifier of FIG. Compared with a conventional circuit, the amount of impedance deviation due to variations in the transistor 1 can be reduced. By reducing the amount of impedance deviation due to variations in the transistor 1, variations in amplification performance and parasitic oscillation such as loop oscillation can be suppressed.
  • the via holes 9f that connect one end of the parallel capacitor 9d of the impedance matching circuit 9 connected to the two transistors 1 to the ground are shared. Further, the via hole 9e that connects one end of the parallel capacitor 9c to the ground is shared with the via hole 9e that connects the source terminal of the transistor 1 to the ground. Therefore, in the conventional circuit, via holes are required for the LPF type impedance matching circuit 3 by the number obtained by multiplying the number of stages by the number of cells of the transistor 1, but in the circuit of the second embodiment, the LPF type impedance matching circuit 3 is required.
  • the number of via holes in the matching circuit 9 can be halved and the circuit can be downsized. In addition, by reducing the size of the substrate and IC, a system that requires a high-frequency circuit can be reduced in size.
  • FIG. 15 is a circuit diagram showing a configuration of another broadband amplifier according to the second embodiment of the present invention.
  • the short stub 4 that is not connected in FIG. 12 is connected. Even in this case, the same effect as the configuration shown in FIG. 12 can be obtained.
  • the transistor 1 is described as an application of an FET.
  • a BJT Bipolar Junction Transistor
  • the gate terminal, drain terminal, and source terminal of the FET correspond to the base terminal, collector terminal, and emitter terminal of the BJT, respectively.
  • the invention of the present application can be freely combined with each embodiment, modified with any component in each embodiment, or omitted with any component in each embodiment. .
  • the wideband amplifier according to the present invention shares the via holes of the impedance matching circuit connected to each of the two transistors, so that the circuit can be miniaturized and is suitable for use in a system that requires a high-frequency circuit. .

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Abstract

　二つのトランジスタ１に各々接続されたインピーダンス整合回路５の並列コンデンサ５ｃ，５ｄの一端をグランドに接続するビアホール５ｅ，５ｆ同士を共用化した。　よって、従来の回路では、ＬＰＦ形のインピーダンス整合回路３に対して段数とトランジスタ１のセル数を掛けた数だけビアホールが必要であったが、本発明の回路では、ＬＰＦ形のインピーダンス整合回路５のビアホール数を半減させ、回路を小型化することができる。

Description

広帯域増幅器
　本発明は、広帯域増幅器に関する。
　図１６は従来の広帯域増幅器の構成を示す回路図である。
　図１６において、従来の広帯域増幅器は、複数のトランジスタ１、各々のトランジスタ１のゲート端子に接続された安定化回路２及びインピーダンス整合回路３から構成される。
　従来の広帯域増幅器では、トランジスタ１に安定化回路２を接続し、広帯域な安定化を実現した上で、安定化回路２に並列にインピーダンス整合回路３を接続して、広帯域なインピーダンス整合を実現していた。
　なお、従来の技術の関連文献として、下記非特許文献１がある
G. Mouginot et al.，"Three Stage 6-18 GHz High Gain and High Power Amplifier based on GaN Technology，"2010 IEEE MTT Symposium, pp.1392-1395，May，2010.
　従来の広帯域増幅器は以上のように構成されているので、一つのトランジスタ１に対して、安定化回路２及びインピーダンス整合回路３がそれぞれ並列に並んでいるため、回路が大きくなるなどの課題があった。
　本発明は、回路を小型化する広帯域増幅器を得ることを目的とする。
　本発明の広帯域増幅器は、複数のトランジスタと、並列コンデンサ及び該並列コンデンサの一端を低電位電極に接続するビアホールを含み、各々の伝送線路を介して各々のトランジスタの入力端子に接続されたインピーダンス整合回路とを備え、いずれか二つのトランジスタに各々接続されたインピーダンス整合回路のビアホール同士を共用化したものである。
　本発明によれば、二つのトランジスタに各々接続されたインピーダンス整合回路の並列コンデンサの一端を低電位電極に接続するビアホール同士を共用化した。
　よって、回路を小型化することができる効果がある。また、このように二つのトランジスタに各々接続されたコンデンサの一端同士を接続させることにより、高周波において二つのトランジスタの電位をそろえることができ、動作を均一化させ発振等を防止することができる。
本発明の実施の形態１による広帯域増幅器の構成を示す回路図である。 ビアホールを共用化せず、ビアホールのインダクタンスを考慮しない場合の広帯域増幅器を示す等価回路図である。 図３の電圧定在波比（ＶＳＷＲ）を示す周波数特性図である。 ビアホールを共用化せず、ビアホールのインダクタンスを５０ｐＨとした場合の広帯域増幅器を示す等価回路図である。 図４の電圧定在波比（ＶＳＷＲ）を示す周波数特性図である。 ビアホールを共用化し、ビアホールのインダクタンスを５０ｐＨとした場合の広帯域増幅器を示す等価回路図である。 図６の電圧定在波比（ＶＳＷＲ）を示す周波数特性図である。 図２に応じたインピーダンスのずれ量（Ｄｉｆｆ）を計算するための広帯域増幅器を示す等価回路図である。 図６に応じたインピーダンスのずれ量（Ｄｉｆｆ）を計算するための広帯域増幅器を示す等価回路図である。 図８のインピーダンスのずれ量（Ｄｉｆｆ）を示す周波数特性図である。 図９のインピーダンスのずれ量（Ｄｉｆｆ）を示す周波数特性図である。 本発明の実施の形態２による広帯域増幅器の構成を示す回路図である。 ビアホールを共用化せず、ビアホールのインダクタンスを考慮しない場合の広帯域増幅器を示す等価回路図である。 図１３の電圧定在波比（ＶＳＷＲ）を示す周波数特性図である。 本発明の実施の形態２による他の広帯域増幅器の構成を示す回路図である。 従来の広帯域増幅器の構成を示す回路図である。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は本発明の実施の形態１による広帯域増幅器の構成を示す回路図である。
　図１において、本実施の形態１の広帯域増幅器は、複数のＦＥＴ(Field Effect Transistor)からなるトランジスタ１、各々のトランジスタ１のゲート端子（入力端子）に各々伝送線路６を介して接続された安定化回路２、ショートスタブ４、及びインピーダンス整合回路５から構成される。
　トランジスタ１のソース端子は、ビアホール１ａを介してグランド（低電位電極）に接続される。
　安定化回路２は、インダクタ２ａ、抵抗２ｂ、コンデンサ２ｃ、及びコンデンサ２ｃの一端をグランドに接続するビアホール２ｄから構成される。
　ショートスタブ４は、インダクタ４ａ、コンデンサ４ｂ、及びコンデンサ４ｂの一端をグランドに接続するビアホール４ｃから構成される。
　インピーダンス整合回路５は、インダクタ５ａ、並列コンデンサ５ｃ、及び並列コンデンサ５ｃの一端をグランドに接続するビアホール５ｅから構成され、ビアホール５ｅ同士は共用化される。
　又、インダクタ５ｂ、並列コンデンサ５ｄ、及び並列コンデンサ５ｄの一端をグランドに接続するビアホール５ｆから構成され、ビアホール５ｆ同士は共用化される。
　このように、インピーダンス整合回路５において、インダクタ、並列コンデンサ、及びビアホールは、多段構成され、二つのトランジスタ１間でビアホール同士は共用化される。
　伝送線路６は、動作周波数のλ／４（λ：波長）よりも短く形成される。
　実際にトランジスタ１のパラメータを仮定し、本実施の形態１が効果を得られることを説明する。
　図２は図１において、インピーダンス整合回路５のビアホールを共用化せず、更に、ビアホールのインダクタンスを考慮しない、トランジスタ１のセル数は２セルの場合の等価回路図である。
　トランジスタ１に安定化回路２を付加した状態のインピーダンスをＲ(５Ω)とＣ(２ｐＦ)の直列回路７とする。
　伝送線路６が十分に細くインダクタに近似できるとして、伝送線路６のインダクタンスを１２３ｐＨとすることで、中心周波数でのリアクタンスを０にする。
　更に、特性インピーダンスが２．５Ω、中心周波数でλ／４長のショートスタブ４を利用して、誘導性の領域にある高域を容量性の領域へ、容量性の領域にある低域を誘導性の領域へとインピーダンス変成する。
　更に、チェビシェフ形のＬ（Ｌ１～Ｌ３）とＣ（Ｃ１～Ｃ３）を用いた３段のＬＰＦで５０Ωにインピーダンス変成を行い広帯域なインピーダンス整合を実現する。
　ＬＰＦのパラメータをトランジスタに近い部品から順にＬ１＝９３．１ｐＨ，Ｃ１＝１．５７２ｐＦ，Ｌ２＝３０２ｐＨ，Ｃ２＝０．６０４ｐＦ，Ｌ３＝７８６ｐＨ，Ｃ３＝０．１８６ｐＦと設定した場合の増幅器のＶＳＷＲ（電圧定在波比）の周波数特性を図３に示す。
　図３の計算結果は、規格化周波数０．８９～１．２の広帯域において、ＶＳＷＲが１．５未満と良好なインピーダンス整合が得られる．
　図４は図１において、インピーダンス整合回路５のビアホールを共用化せず、更に、ビアホール８のインダクタンスを５０ｐＨとし、トランジスタ１のセル数は２セルの場合の等価回路図である。
　コンデンサ単体のリアクタンスとコンデンサ＋５０ｐＨのリアクタンスを同じにするため、下式（１）に基づいてコンデンサの値を修正する。
　なお、下式（１）において元になるコンデンサをＣ、補正後のコンデンサをＣ’、ビアホールのインダクタンスをＬ，中心角周波数をωとする。
Figure JPOXMLDOC01-appb-I000001
　上式（１）を用いて、変換後のコンデンサの値は、Ｃ１’＝１．２ｐＦ，Ｃ２’＝０．５４ｐＦ，Ｃ３’＝０．１７９ｐＦになる。
　この値を用いて、ビアホールのインダクタンスを考慮した条件の増幅器のＶＳＷＲの周波数特性を図５に示す。
　図５の計算結果も図３と同様に、計算結果は、規格化周波数０．８９～１．２の広帯域においてＶＳＷＲが１．５未満と良好なインピーダンス整合が得られる。
　図６は図１と同様に、インピーダンス整合回路５のビアホールを共用化し、更に、ビアホール５ｅ，５ｆ，５ｇのインダクタンスを５０ｐＨとし、トランジスタ１のセル数は２セルの場合の等価回路図である。
　同様に上式（１）を用いて、コンデンサの値を補正すると、Ｃ１”＝０．９７ｐＦ，Ｃ２”＝０．４８８ｐＦ，Ｃ３”＝０．１５８ｐＦになる。
　更に、Ｌ３”の値を微調整し、０．７ｐＨとする。
　この値を用いて、ビアホールのインダクタンスを考慮した条件の増幅器のＶＳＷＲの周波数特性を図７に示す。
　図７の計算結果も図３、図５と同様に、計算結果は、規格化周波数０．８９～１．２の広帯域においてＶＳＷＲが１．５未満と良好なインピーダンス整合が得られる。
　又、本実施の形態１の回路と従来の回路とで、トランジスタのばらつきに対するインピーダンスのズレ量について説明する。
　計算する回路図について、図２に対応する回路図を図８、図６に対応する本実施の形態１の回路図を図９に示す。
　図８及び図９の各図において、Ｚ１，Ｚ２の間のインピーダンスのズレ量を比較する。
　比較するための基準を求める式として、下式（２）を用いる。
　ただし、Ｚ２―は、Ｚ２の共役複素数である。
Figure JPOXMLDOC01-appb-I000002
　図８及び図９において、安定化回路２による直列回路７のコンデンサＣＶの値が２ｐＦから４ｐＦまで０．５ｐＦ刻みで変化した場合のＤｉｆｆ（ずれ量）の計算結果をそれぞれ図１０及び図１１に示す。
　なお、図１０及び図１１において、四つのライン下からライン上に向かって順に、コンデンサＣＶの値が２ｐＦから４ｐＦである。
　図１０及び図１１に示したように、図２に対応する図８の回路図では、０．４１程度あったずれ量を、本実施の形態１に対応する図９の回路図では、０．４まで小さくすることができる。
　以上のように、本実施の形態１によれば、二つのトランジスタ１に各々接続されたインピーダンス整合回路５の並列コンデンサ５ｃ，５ｄの一端をグランドに接続するビアホール５ｅ，５ｆ同士を共用化した。
　よって、従来の回路では、ＬＰＦ形のインピーダンス整合回路３に対して段数とトランジスタ１のセル数を掛けた数だけビアホールが必要であったが、本実施の形態１の回路では、ＬＰＦ形のインピーダンス整合回路５のビアホール数を半減させ、回路を小型化することができる。
　又、基板やＩＣの大きさを小型化することで、高周波回路を必要とするシステムを小型化することができる。
　又、安定化回路２、ショートスタブ４及びインピーダンス整合回路５のインダクタ及びビアホールのインダクタンス、並列コンデンサのキャパシタンスを最適値に設定するようにした。
　よって、広帯域なインピーダンス整合を実現しつつ、従来の回路と比較して、トランジスタ１のばらつきによるインピーダンスのずれ量を小さくすることができる。
　このトランジスタ１のばらつきによるインピーダンスのずれ量を小さくすることで、増幅性能のばらつき及びループ発振などの寄生発振を抑制することができる。なお、発振抑圧という面では、トランジスタ１に対する回路とトランジスタ２に対する回路の間に抵抗（アイソレーション抵抗と言われる）を装荷することで、より発振抑圧効果を得ることもできる。
実施の形態２．
　図１２は本発明の実施の形態２による広帯域増幅器の構成を示す回路図である。
　図１２において、本実施の形態２の広帯域増幅器は、複数のトランジスタ１、各々のトランジスタ１のゲート端子に各々伝送線路６を介して接続された安定化回路２、及びインピーダンス整合回路９から構成される。
　よって、本実施の形態２では、前記実施の形態１で示したショートスタブ４が接続されていない。
　インピーダンス整合回路９は、インダクタ９ａ、並列コンデンサ９ｃ、及び並列コンデンサ９ｃの一端をグランドに接続するビアホール９ｅから構成され、ビアホール９ｅは、トランジスタ１のソース端子をグランドに接続するビアホール９ｅと共用化される。
　又、インダクタ９ｂ、並列コンデンサ９ｄ、及び並列コンデンサ９ｄの一端をグランドに接続するビアホール９ｆから構成され、ビアホール９ｆ同士は共用化される。
　このように、インピーダンス整合回路９において、インダクタ、並列コンデンサ、及びビアホールは、多段構成され、一段目のビアホール９ｅは、トランジスタ１のソース端子をグランドに接続するビアホール９ｅと共用化され、二段目以降のビアホール同士は二つのトランジスタ１間で共用化される。
　実際にトランジスタ１のパラメータを仮定し、本実施の形態２が効果を得られることを説明する。
　図１３は図１２において、インピーダンス整合回路９のビアホールを共用化せず、更に、ビアホールのインダクタンスを考慮しない、トランジスタ１のセル数は２セルの場合の等価回路図である。
　トランジスタ１に安定化回路２を付加した状態のインピーダンスをＲ(５Ω)とＣ(２ｐＦ)の直列回路７とする。
　伝送線路６が十分に細くインダクタに近似できるとして、伝送線路６のインダクタンスを１２３ｐＨとすることで、中心周波数でのリアクタンスを０にする。
　更に、直列インダクタ８ａ（０．１ｎＨ）と並列キャパシタ８ｃ（１．４ｐＦ）を利用して、誘導性の領域にある高域を容量性の領域へ、容量性の領域にある低域を誘導性の領域へとインピーダンス変成する。
　更に、チェビシェフ形のＬ（Ｌ１～Ｌ３）とＣ（Ｃ１～Ｃ３）を用いた３段のＬＰＦで５０Ωにインピーダンス変成を行い広帯域なインピーダンス整合を実現する。
　ＬＰＦのパラメータをトランジスタに近い部品から順にＬ１＝１８１ｐＨ，Ｃ１＝０．６５４ｐＦ，Ｌ２＝４２０ｐＨ，Ｃ２＝０．３４５ｐＦ，Ｌ３＝７９４ｐＨ，Ｃ３＝０．１４９ｐＦと設定した場合の増幅器のＶＳＷＲ（電圧定在波比）の周波数特性を図１４に示す。
　図１４の計算結果は、規格化周波数０．８９～１．２の広帯域において、ＶＳＷＲが１．５未満と良好なインピーダンス整合が得られる．
　図１３と図２に注目すると、その差異はショートスタブ４、インダクタ９ａ及び並列コンデンサ９ｃである。
　図１３回路であっても、ビアホールの共用化は可能であるため、前記実施の形態１の図４以降の説明で述べたように、図１２の広帯域増幅器により、広帯域なインピーダンス整合を実現しつつ、従来の回路と比較して、トランジスタ１のばらつきによるインピーダンスのずれ量を小さくすることができる。
　このトランジスタ１のばらつきによるインピーダンスのずれ量を小さくすることで、増幅性能のばらつき及びループ発振などの寄生発振を抑制することができる。
　又、二つのトランジスタ１に各々接続されたインピーダンス整合回路９の並列コンデンサ９ｄの一端をグランドに接続するビアホール９ｆ同士を共用化した。
　更に、並列コンデンサ９ｃの一端をグランドに接続するビアホール９ｅを、トランジスタ１のソース端子をグランドに接続するビアホール９ｅと共用化した。
　よって、従来の回路では、ＬＰＦ形のインピーダンス整合回路３に対して段数とトランジスタ１のセル数を掛けた数だけビアホールが必要であったが、本実施の形態２の回路では、ＬＰＦ形のインピーダンス整合回路９のビアホール数を半減させ、回路を小型化することができる。
　又、基板やＩＣの大きさを小型化することで、高周波回路を必要とするシステムを小型化することができる。
　図１５は本発明の実施の形態２による他の広帯域増幅器の構成を示す回路図である。
　図１５において、図１２では接続されていなかったショートスタブ４を接続したものである。
　この場合においても、図１２に示した構成と同様な効果が得られる。
　以上のように、本実施の形態２によれば、前記実施の形態と同様な効果が得られる。
　なお、前記実施の形態では、トランジスタ１として、ＦＥＴを適用したものについて説明したが、トランジスタ１として、ＢＪＴ（Bipolar Junction Transistor）を適用しても良く、同様な効果が得られる。
　その場合、ＦＥＴのゲート端子、ドレイン端子、ソース端子が、ＢＪＴのベース端子、コレクタ端子、エミッタ端子にそれぞれ対応することになる。
　また、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　この発明に係る広帯域増幅器は、二つのトランジスタに各々接続されたインピーダンス整合回路のビアホール同士を共用化したため、回路を小型化することができ、高周波回路を必要とするシステムに用いるのに適している。
　１　トランジスタ、１ａ，２ｄ，４ｃ，５ｅ，５ｆ，５ｇ，８，９ｅ，９ｆ　ビアホール、２　安定化回路、２ａ，４ａ，５ａ，５ｂ，９ａ，９ｂ　インダクタ、２ｂ　抵抗、２ｃ，４ｂ　コンデンサ、４　ショートスタブ、５，８　インピーダンス整合回路、５ｃ，５ｄ，８ｃ，９ｄ　並列コンデンサ、６　伝送線路、７　直列回路。

Claims (12)

  1. 　複数のトランジスタと、
    　並列コンデンサ及び該並列コンデンサの一端を低電位電極に接続するビアホールを含み、各々の伝送線路を介して各々の前記トランジスタの入力端子に接続されたインピーダンス整合回路とを備え、
    　いずれか二つの前記トランジスタに各々接続された前記インピーダンス整合回路の前記ビアホール同士を共用化したことを特徴とする広帯域増幅器。
  2. 　並列コンデンサ及び該並列コンデンサの一端を低電位電極に接続するビアホールを含み、伝送線路を介してトランジスタの入力端子に接続されたインピーダンス整合回路を備え、
    　前記インピーダンス整合回路の前記ビアホールを、前記トランジスタのソース端子あるいはエミッタ端子を低電位電極に接続するビアホールと共用化したことを特徴とする広帯域増幅器。
  3. 　複数のトランジスタと、
    　第一の並列コンデンサ及び該第一の並列コンデンサの一端を低電位電極に接続する第一のビアホール、
    　第二の並列コンデンサ及び該第二の並列コンデンサの一端を低電位電極に接続する第二のビアホールを含み、各々の伝送線路を介して各々の前記トランジスタの入力端子に接続されたインピーダンス整合回路とを備え、
    　いずれか二つの前記トランジスタに各々接続された前記インピーダンス整合回路の前記第一のビアホール同士を共用化すると共に、
    　前記トランジスタに接続された前記インピーダンス整合回路の前記第二のビアホールを、当該トランジスタのソース端子あるいはエミッタ端子を低電位電極に接続するビアホールと共用化したことを特徴とする広帯域増幅器。
  4. 　インピーダンス整合回路は、
    　並列コンデンサ及びビアホールの他、インダクタを含んだ多段構成からなることを特徴とする請求項１記載の広帯域増幅器。
  5. 　インピーダンス整合回路は、
    　並列コンデンサ及びビアホールの他、インダクタを含んだ多段構成からなることを特徴とする請求項２記載の広帯域増幅器。
  6. 　インピーダンス整合回路は、
    　並列コンデンサ及びビアホールの他、インダクタを含んだ多段構成からなることを特徴とする請求項３記載の広帯域増幅器。
  7. 　伝送線路を介してトランジスタの入力端子に接続された安定化回路を備えたことを特徴とする請求項１記載の広帯域増幅器。
  8. 　伝送線路を介してトランジスタの入力端子に接続された安定化回路を備えたことを特徴とする請求項２記載の広帯域増幅器。
  9. 　伝送線路を介してトランジスタの入力端子に接続された安定化回路を備えたことを特徴とする請求項３記載の広帯域増幅器。
  10. 　伝送線路を介してトランジスタの入力端子に接続されたショートスタブを備えたことを特徴とする請求項１記載の広帯域増幅器。
  11. 　伝送線路を介してトランジスタの入力端子に接続されたショートスタブを備えたことを特徴とする請求項２記載の広帯域増幅器。
  12. 　伝送線路を介してトランジスタの入力端子に接続されたショートスタブを備えたことを特徴とする請求項３記載の広帯域増幅器。
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