JP6839121B2

JP6839121B2 - ソース注入型ミキサ

Info

Publication number: JP6839121B2
Application number: JP2018050701A
Authority: JP
Inventors: 裕史濱田; 照男徐; 秀之野坂
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2018-03-19
Filing date: 2018-03-19
Publication date: 2021-03-03
Anticipated expiration: 2038-03-19
Also published as: WO2019181344A1; US20210111674A1; US11171607B2; JP2019165287A

Description

本発明は、高周波電気信号を扱う回路技術、特に周波数変換機能を有するミキサに関するものである。

ミキサは、周波数変換機能を有する電子回路である。具体的には、高周波信号（ＲＦ（Radio Frequency）信号）もしくは中間周波信号（ＩＦ（Intermediate Frequency）信号）に局部発振信号（ＬＯ（Local Oscillator）信号）を乗算することにより、ＩＦ信号もしくはＲＦ信号に周波数を変換する。通常、ＲＦ信号の周波数はＩＦ信号の周波数よりも高い。ＲＦ信号からＩＦ信号に周波数変換する場合をダウンコンバージョン、ＩＦ信号からＲＦ信号に周波数変換する場合をアップコンバージョンと呼称する。ミキサは、ヘテロダイン方式を採用している携帯端末等の無線通信機器やスペクトラムアナライザ等の高周波計測器に必須の高周波部品である。

ミキサには様々な回路構成が提案されている。主に、ダイオードを用いたものと、電界効果トランジスタ（ＦＥＴ）等のトランジスタを用いたものに分類される。トランジスタを用いた構成では、ダイオードには実現できない増幅作用を利用することによって、周波数変換時に利得を有するような周波数変換が実現できる。ミキサから出力される周波数変換後のＲＦ信号もしくはＩＦ信号の電力を、ミキサに入力される周波数変換前のＩＦ信号もしくはＲＦ信号の電力で規格化した値は、変換利得と呼称される。また、周波数変換に増幅作用を用いているミキサは能動ミキサ、増幅作用を用いていないミキサは受動ミキサと呼称される。

通常のダイオードを用いたミキサや、受動ミキサ（レジスティブミキサ等、非特許文献１参照）では、その変換利得の上限値はシングルエンド構成の場合、１／π²〜−１０ｄＢと小さい。一方、能動ミキサでは、トランジスタの増幅機能を用いることで、−１０ｄＢよりも高い変換利得を有するようなミキサが実現可能である。周波数変換前の信号の電力レベルが小さいような場合には、ミキサの変換利得は高いことが望ましい。このため、能動ミキサはしばしば高周波システムにおいて用いられる。

能動ミキサは、ＬＯ信号をトランジスタのどの端子に入力するかで、ゲート注入型ミキサ、ドレイン注入型ミキサ、ソース注入型ミキサの３種類に分類される。以下の説明では、簡単のためにアップコンバージョン動作時の場合を述べる。言うまでもなく、３種類のミキサのどれも、アップコンバージョン、ダウンコンバージョンの両方に使用可能である。また、簡単のために、トランジスタとしてＦＥＴを用いる場合を説明する。バイポーラトランジスタを用いる場合には、以下の説明において、ゲートをベースに、ドレインをコレクタに、ソースをエミッタに言い換えればよい。

ゲート注入型ミキサは、ソース接地ＦＥＴのゲートにＩＦ信号とＬＯ信号の２信号を入力し、ドレインからＲＦ信号を取り出す形態である。３種類のミキサの中で最もよく用いられる形態である。ゲート注入型ミキサでは、ソース接地増幅器の増幅作用を用いた周波数変換が行われ、その変換利得は一般的には大きい。ただし、ゲート注入型ミキサでは、ＩＦ信号とＬＯ信号の２つの信号を１つの端子に入力するため、ＩＦ信号とＬＯ信号のアイソレーションが確保できない。これにより、ミキサのＩＦ端子からＬＯ信号が漏洩し、高周波システムを構成するミキサのＩＦ端子より前段の部品に悪影響（例えばＩＦ増幅器等のバイアスを変調してしまう等）を与える場合がある。ＩＦ信号とＬＯ信号のアイソレーションを確保するためには、ミキサ本体回路とは別に、ミキサのゲート入力部に、アイソレーション機能を有するコンバイナもしくはダイプレクサを必要とする。

ドレイン注入型ミキサは、ソース接地ＦＥＴのゲートにＩＦ信号を入力し、ドレインにＬＯ信号を入力し、同じくドレインからＲＦ信号を取り出す形態である。ドレイン注入型ミキサもゲート注入型ミキサと同様に、ソース接地ＦＥＴの利得を利用しており、高い変換利得を有する。ただし、ＬＯ信号とＲＦ信号のアイソレーションを確保するためには、ミキサのドレイン端子に、アイソレーション機能を有するコンバイナやダイプレクサを付加する必要がある。ＬＯ信号がＲＦ端子に漏洩した場合、無線システムのＲＦ端子からＬＯ漏洩信号が不要輻射として装置外に出力されてしまい、他の一般の無線機器に悪影響を及ぼす。

ソース注入型ミキサは、ＬＯ信号をＦＥＴのソースに入力し、ＩＦ信号をＦＥＴのゲートに入力し、ＲＦ信号をＦＥＴのドレインから出力する形態である。ゲート注入型ミキサおよびドレイン注入型ミキサと異なり、ソース注入型ミキサは、ＲＦ，ＬＯ，ＩＦの全ての信号をＦＥＴの異なる端子に入出力するため、ＦＥＴのドレインとゲートとソース間に備わるアイソレーション特性を利用することができる。このため、ソース注入型ミキサは、ゲート注入型ミキサおよびドレイン注入型ミキサの場合に必要となるアイソレーション確保用のコンバイナもしくはダイプレクサが不要となり、回路が小型化できるという利点がある。

ソース注入型ミキサの報告例は、ゲート注入型ミキサおよびドレイン注入型ミキサと比較して非常に少ない。非特許文献１はＲＦ信号の周波数帯が２０ＧＨｚ付近でのソース注入型ミキサの報告例である。この非特許文献１によると、用いたＦＥＴの電流利得遮断周波数が７０ＧＨｚとＲＦ周波数よりも十分高いにもかかわらず、ソース注入型ミキサの変換利得は、−１０ｄＢ以下とやや低いものになっている。
このように、従来のソース注入型ミキサでは、変換利得がゲート注入型ミキサやドレイン注入型ミキサと比較して小さいという課題があった。

Mohammad Madihian，et al.，"A Monolithic AlGaAdInGaAs Upconverter IC for K-Band Wireless Networks"，IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES，VOL. 43，NO. 12，1995

本発明は、上記課題を解決するためになされたもので、従来よりも大きな変換利得を実現することができるソース注入型ミキサを提供することを目的とする。

本発明のソース注入型ミキサは、トランジスタと、ＩＦ信号が入力されるＩＦポートと前記トランジスタのゲート間に挿入され、前記ＩＦポートのインピーダンスと前記ＩＦポートから見た前記ゲートのインピーダンスとを合わせるＩＦ整合回路と、一端が前記トランジスタのソースに接続され他端が接地された、ＬＯ信号の周波数における電気長の四分の一よりも短いショートスタブと、前記ＬＯ信号が入力されるＬＯポートと前記トランジスタのソース間に挿入され、前記ＬＯポートのインピーダンスと前記ＬＯポートから見た前記ソースのインピーダンスとを合わせるＬＯ整合回路と、ＲＦ信号が出力されるＲＦポートと前記トランジスタのドレイン間に挿入され、前記ＲＦポートのインピーダンスと前記ＲＦポートから見た前記ドレインのインピーダンスとを合わせるＲＦ整合回路とを備え、前記ＬＯ整合回路は、一端が前記トランジスタのソースに接続された第１の伝送線路と、一端が前記第１の伝送線路の他端に接続され、他端が前記ＬＯポートに接続された第２の伝送線路と、一端が前記第１、第２の伝送線路の接続点に接続され、他端が接地された第１の容量素子とから構成され、前記第１の伝送線路は、信号線路と、前記信号線路と接地との間に周期的に設けられた複数の第２の容量素子とから構成され、前記信号線路に前記第２の容量素子を設ける周期は、前記ＬＯ信号の周波数における四分の一波長よりも短い値に設定されていることを特徴とするものである。

また、本発明のソース注入型ミキサの１構成例（第２の実施例）において、前記信号線路に前記第２の容量素子を設ける周期は、前記ＬＯ信号の周波数における四分の一波長の１／１０以下の値に設定されている。

また、本発明のソース注入型ミキサの１構成例（第２の実施例）において、前記ＩＦ整合回路は、一端が前記トランジスタのゲートに接続され、他端が開放されたオープンスタブと、一端が前記トランジスタのゲートに接続された第３の伝送線路と、一端が前記第３の伝送線路の他端に接続された第４の伝送線路と、一端が前記第３、第４の伝送線路の接続点に接続され、他端が接地された第３の容量素子と、一端が前記第４の伝送線路の他端に接続され、他端が前記ＩＦポートに接続された第４の容量素子とから構成され、前記ＲＦ整合回路は、一端が前記トランジスタのドレインに接続された第５の伝送線路と、一端が前記第５の伝送線路の他端に接続され、他端が接地された第５の容量素子と、一端が前記トランジスタのドレインに接続され、他端が前記ＲＦポートに接続された第６の容量素子とから構成されることを特徴とするものである。

また、本発明のソース注入型ミキサは、トランジスタと、ＩＦ信号が入力されるＩＦポートと前記トランジスタのゲート間に挿入され、前記ＩＦポートのインピーダンスと前記ＩＦポートから見た前記ゲートのインピーダンスとを合わせるＩＦ整合回路と、一端が前記トランジスタのソースに接続され他端が接地された、ＬＯ信号の周波数における電気長の四分の一よりも短いショートスタブと、前記ＬＯ信号が入力されるＬＯポートと前記トランジスタのソース間に挿入され、前記ＬＯポートのインピーダンスと前記ＬＯポートから見た前記ソースのインピーダンスとを合わせるＬＯ整合回路と、ＲＦ信号が出力されるＲＦポートと前記トランジスタのドレイン間に挿入され、前記ＲＦポートのインピーダンスと前記ＲＦポートから見た前記ドレインのインピーダンスとを合わせるＲＦ整合回路とを備え、前記ＬＯ整合回路は、一端が前記トランジスタのソースに接続された第１の伝送線路と、一端が前記第１の伝送線路の他端に接続された第１の容量素子と、一端が前記第１の容量素子の他端に接続され、他端が前記ＬＯポートに接続された第２の伝送線路とから構成され、前記ＩＦ整合回路は、一端が前記トランジスタのゲートに接続され、他端が開放されたオープンスタブと、一端が前記トランジスタのゲートに接続された第３の伝送線路と、一端が前記第３の伝送線路の他端に接続された第４の伝送線路と、一端が前記第３、第４の伝送線路の接続点に接続され、他端が接地された第２の容量素子と、一端が前記第４の伝送線路の他端に接続され、他端が前記ＩＦポートに接続された第３の容量素子とから構成され、前記ＲＦ整合回路は、一端が前記トランジスタのドレインに接続された第５の伝送線路と、一端が前記第５の伝送線路の他端に接続され、他端が接地された第４の容量素子と、一端が前記トランジスタのドレインに接続され、他端が前記ＲＦポートに接続された第５の容量素子とから構成されることを特徴とするものである。

また、本発明のソース注入型ミキサの１構成例（第１、第２の実施例）は、前記トランジスタのゲートにゲートバイアス電圧を印加するゲートバイアス回路と、前記トランジスタのドレインにドレインバイアス電圧を印加するドレインバイアス回路とを、さらに備えることを特徴とするものである。

本発明によれば、ＬＯ信号の周波数における電気長の四分の一よりも短いショートスタブをトランジスタのソースに付加し、ＬＯポートのインピーダンスとＬＯポートから見たソースのインピーダンスとを合わせるＬＯ整合回路を設けることにより、ショートスタブの持つインダクタンスに起因するミキサの変換利得の低下を回避することができ、ＩＦ信号（ＬＯ信号）の周波数が高い場合でも大きな変換利得を得ることができる。

また、本発明では、ＬＯ整合回路を、第１の伝送線路と第２の伝送線路と第１の容量素子とから構成し、第１の伝送線路を、信号線路と、信号線路と接地との間に周期的に設けられた複数の第２の容量素子とから構成し、信号線路に第２の容量素子を設ける周期を、ＬＯ信号の周波数における四分の一波長よりも短い値に設定することにより、通常の伝送線路よりも十分に低いインピーダンスの第１の伝送線路を実現することができ、ＬＯ整合回路の動作帯域を拡張することができる。その結果、本発明では、ミキサの変換利得のＬＯ信号周波数依存性を更に改善することができる。

図１は、従来のソース注入型ミキサの構成を示すブロック図である。図２は、従来のソース注入型ミキサおよび本発明のソース注入型ミキサの負荷線を示す図である。図３は、ソース接地ＦＥＴの小信号利得に与えるソースインダクタンスの影響を説明する図である。図４は、本発明に係るソース注入型ミキサの構成を示すブロック図である。図５は、本発明の第１の実施例に係るソース注入型ミキサの構成を示す回路図である。図６は、本発明の第１の実施例に係るソース注入型ミキサのドレイン・ソース間電圧およびゲート・ソース間電圧の時間波形を示す図である。図７は、本発明の第１の実施例に係るソース注入型ミキサのソース電流の時間波形を示す図である。図８は、従来のソース注入型ミキサと本発明の第１の実施例に係るソース注入型ミキサの変換利得を示す図である。図９は、本発明の第２の実施例に係るソース注入型ミキサの構成を示す回路図である。図１０は、本発明の第２の実施例に係る疑似低インピーダンス伝送線路の構成を示すブロック図である。図１１は、薄膜マイクロストリップ線路およびＭＩＭ容量素子の構造を示す断面図である。図１２は、本発明の第１の実施例に係るソース注入型ミキサと本発明の第２の実施例に係るソース注入型ミキサの変換利得を示す図である。

［発明の原理］
ここでは、上記で述べた、ソース注入型ミキサの変換利得が小さい原因について述べ、その原因を取り除くことでソース注入型ミキサの変換利得を向上させる本発明の原理について説明する。

まず、従来のソース注入型ミキサの動作原理を簡単に述べる。図１に従来のソース注入型ミキサの概要を示す。ソース注入型ミキサは、ＦＥＴ（電界効果トランジスタ）１００と、入力端子がＩＦポート１０７に接続され、出力端子がＦＥＴ１００のゲート（Ｇ）に接続されたＩＦ整合回路１０１と、ＦＥＴ１００のゲートにゲートバイアス電圧を印加するゲートバイアス回路１０２と、入力端子がＬＯポート１０８に接続され、出力端子がＦＥＴ１００のソース（Ｓ）に接続されたＬＯ整合回路１０３と、一端がＦＥＴ１００のソースに接続され、他端が接地されたショートスタブ１０４と、入力端子がＦＥＴ１００のドレイン（Ｄ）に接続され、出力端子がＲＦポート１０９に接続されたＲＦ整合回路１０５と、ＦＥＴ１００のドレインにドレインバイアス電圧を印加するドレインバイアス回路１０６とから構成される。

ソース注入型ミキサでは、ドレインバイアス回路１０６によりＦＥＴ１００のドレインをＦＥＴ１００の飽和領域までバイアスし、ゲートバイアス回路１０２によりＦＥＴ１００のゲートをＦＥＴ１００の閾値付近にバイアスする。ＦＥＴ１００のソースには、ＬＯ信号の周波数において四分の一波長となるショートスタブ１０４が取り付けられている。このショートスタブ１０４によってＦＥＴ１００のソースは直流では接地されるが、ＬＯ信号の周波数では開放となり、自由に電圧を印加することができるようになる。

また、ＦＥＴ１００のゲートは、ＩＦ整合回路１０１によりＬＯ信号の周波数におけるインピーダンスが低くなるように設計されている。このため、ＬＯ信号の周波数において、ＬＯポート１０８から見たＦＥＴ１００はゲート接地ＦＥＴとして働く。ゲート接地ＦＥＴの入力インピーダンスは、純抵抗値（ＦＥＴ１００のトランスコンダクタンスｇｍの逆数に等しい値）となっている。この状態で、ＬＯ整合回路１０３を介してＦＥＴ１００のソースにＬＯ信号を印加すると、ＬＯ信号によってＦＥＴ１００のソース電位が変調され、ドレイン・ソース間電圧Ｖｄｓおよびドレイン・ゲート間電圧Ｖｇｓが共に変調される。

ＬＯ信号によってＦＥＴ１００のソース電位Ｖｓが増加すると、ドレイン・ソース間電圧Ｖｄｓおよびドレイン・ゲート間電圧Ｖｇｓ共に減少し、ＬＯ信号によってＦＥＴ１００のソース電位Ｖｓが低下すると、ドレイン・ソース間電圧Ｖｄｓおよびドレイン・ゲート間電圧Ｖｇｓ共に増加する。したがって、ＦＥＴ１００のドレイン・ソース間電流Ｉｄｓ−ドレイン・ソース間電圧Ｖｄｓ曲線上に、従来のソース注入型ミキサの負荷線（動作領域）を描くと、図２の領域Ａのようになる。

この負荷線Ａ上では、ＬＯ信号の印加に伴い、ＦＥＴ１００のドレイン・ソース間電流Ｉｄｓが変化するため、ＦＥＴ１００のトランスコンダクタンスｇｍがＬＯ信号によって変化している。このとき、ゲートに印加されるＩＦ信号についてのミキサの動作を考える。通常、ＩＦ信号の周波数はＬＯ信号の周波数よりも低いため、ＦＥＴ１００のソースに付加されるショートスタブ１０４は、ＩＦ信号の周波数に関してはほぼ短絡となる。

したがって、ＩＦ信号の周波数において、ＦＥＴ１００はソース接地ＦＥＴとして働く。前記のようにＦＥＴ１００のトランスコンダクタンスｇｍがＬＯ信号により変化するので、ＩＦポート１０７から見て、ソース接地ＦＥＴのトランスコンダクタンスｇｍがＬＯ信号の周波数によって時々刻々と変化し、ドレインに増幅出力されるＩＦ信号の大きさがＬＯ信号によって変調される。こうして、ＦＥＴ１００のドレインには、ＩＦ信号とＬＯ信号の乗算結果がＲＦ信号として出力される。以上が従来のソース注入型ミキサの動作原理である。

しかしながら、従来のソース注入型ミキサでは、ＩＦ信号の周波数の上昇に伴って、変換利得が著しく低下してしまうという問題がある。この変換利得の低下は、ＦＥＴ１００のソースに付加されるショートスタブ１０４の持つインダクタンスに起因する。一般に、ソース接地ＦＥＴのソースにインダクタンスを付加すると、ＦＥＴの利得が減少することが知られている。

図３は、ソース接地ＦＥＴのソースにショートスタブを付加し、そのショートスタブの長さを変化させたときのソース接地ＦＥＴの最大有能電力利得をプロットした図である。ここでは、ＦＥＴとしてゲート幅２０μｍのＩｎＰ−ＨＥＭＴ（High Electron Mobility Transistor）を仮定し、ショートスタブの特性インピーダンスを５０Ω、長さをＬｓｓとした。ショートスタブの長さＬｓｓが増加すると、ソース接地ＦＥＴの最大有能電力利得は顕著に低下することが判る。

前記のように、ソース注入型ミキサは、ソース接地ＦＥＴのトランスコンダクタンスｇｍの変化、すなわち利得の変化を利用したミキサである。したがって、ソース接地ＦＥＴの利得低下は、ソース注入型ミキサの変換利得の低下を引き起こす。図３から分かるように、ＩＦ信号が低周波の場合には、変換利得の低下はほとんどない。その理由は、ＤＣ（Direct Current）付近の低いＩＦ信号の周波数においては、ＦＥＴのソースのショートスタブのインダクタンスは無視できるほど小さいからである。

しかしながら、例えば、１００ＧＨｚ以上のＲＦ周波数を用いた高速無線システムにおいては、そのデータレート拡大のために無線通信に使用する帯域を広くとることが多いため、必然的にＩＦ信号の周波数も高くなる。このため、ＦＥＴのソースのショートスタブのインダクタンスに起因する、ソース注入型ミキサの変換利得低下は大きな問題となる。

以上述べたように、従来のソース注入型ミキサでは、ＦＥＴのソースにＬＯ電圧振幅を与えるために、ＬＯ信号の周波数における長さが四分の一波長となるショートスタブが必要であり、このショートスタブが有するインダクタンスの影響によって、利得が低下するという問題があった。

本発明では、この問題を解決するために、次に述べるように、ＦＥＴのソースに電圧振幅を与えるのではなく、電流振幅を与えてミキサを動作させる。これにより、ショートスタブの長さを四分の一波長よりも十分短くし、ＦＥＴのソースインダクタンスを従来よりも小さくすることを提案し、変換利得を向上する手段を提供する。

図４に、本発明に係るソース注入型ミキサの概念図を示す。本発明のソース注入型ミキサは、ＦＥＴ１と、ＩＦ信号が入力されるＩＦポート８とＦＥＴ１のゲート（Ｇ）間に挿入され、ＩＦポート８のインピーダンスとＩＦポート８から見たＦＥＴ１のゲートのインピーダンスとを合わせるＩＦ整合回路２と、ＦＥＴ１のゲートにゲートバイアス電圧ＶＧを印加するゲートバイアス回路３と、ＬＯ信号が入力されるＬＯポート９とＦＥＴ１のソース（Ｓ）間に挿入され、ＬＯポート９のインピーダンスとＬＯポート９から見たＦＥＴ１のソースのインピーダンスとを合わせるＬＯ整合回路４と、一端がＦＥＴ１のソースに接続され、他端が接地された伝送線路であるショートスタブ５と、ＲＦ信号が出力されるＲＦポート１０とＦＥＴ１のドレイン（Ｄ）間に挿入され、ＲＦポート１０のインピーダンスとＲＦポート１０から見たＦＥＴ１のドレインのインピーダンスとを合わせるＲＦ整合回路６と、ＦＥＴ１のドレインにドレインバイアス電圧ＶＤを印加するドレインバイアス回路７とから構成される。

本発明に係るソース注入型ミキサは、ＦＥＴ１のソースに付加するショートスタブ５の長さがＬＯ信号の周波数における電気長の四分の一よりも十分短く、さらにショートスタブ５の短縮化によって低下したソースのインピーダンスとの整合をとるために、ＬＯポート９のインピーダンス（通常は５０Ω）から非常に低いインピーダンスに変換されるようにＬＯ整合回路４を設計したことを特徴とする。以下に本発明の動作原理を述べる。

ＦＥＴ１のソースに付加するショートスタブ５の長さを、ＬＯ信号の周波数における四分の一波長よりも十分短く、例えば十分の一程度まで短くすると、ショートスタブ５のインピーダンスは誘導性の非常に低いものとなる。この誘導性の低インピーダンスに整合をとるようにＬＯ整合回路４を設計すると、ＬＯ信号はその電力を損なわないままＦＥＴ１のソースとショートスタブ５との交点（図４のＰ点）に到着する。Ｐ点のインピーダンスが低いので、ミキサ駆動に十分な電力のＬＯ信号を投入すると、ＬＯポート９からＰ点には大きな電流が流れ込む。

従来のソース注入型ミキサの構成では、ショートスタブ１０４の長さが四分の一波長だったため、ＬＯポート１０８から見たＰ点のインピーダンスはＦＥＴ１００のトランスコンダクタンスｇｍの逆数（通常は５０Ωに設計される）となっており、Ｐ点にはＬＯ信号に応じた電圧が励振されていた。

本発明では、上記のように、Ｐ点のインピーダンスを低く設定するので、Ｐ点における電圧Ｖｐの振幅が小さく、代わりに大きな電流がＰ点に流れ込む。本発明の構成において、キルヒホッフの法則から、Ｐ点に流れ込む電流の総和は０でなければならない。したがって、Ｐ点にＦＥＴ１側から流れ込む電流は、ＬＯポート９側からＰ点に流れ込む電流ＩＬＯと大きさが同じでなければならない。

このため、本発明では、ＦＥＴ１のソースに電圧を発生させることなく、ＦＥＴ１のドレイン・ソース間電流が大きく変調されることになる。この電流変化を担うのは、本発明においては、ＬＯ信号のゲートへの漏洩分である。ゲートに漏洩したＬＯ信号が、上記の、キルヒホッフの法則が満足されるために必要となるドレイン・ソース間電流の大きな変化を与えるのである。ＦＥＴ１はトランスコンダクタンスｇｍを有するので、ＬＯ信号の漏洩による、少ないゲート電圧の変化で大きなドレイン電流の変化を引き起こすことができる。

以上から、本発明では、ドレイン・ソース間電圧Ｖｄｓは変調されず、ゲート電圧の変調のみでドレイン・ソース間電流Ｉｄｓが変化する。そのため、ＦＥＴ１のドレイン・ソース間電流Ｉｄｓ−ドレイン・ソース間電圧Ｖｄｓ曲線上に、本発明のソース注入型ミキサの負荷線（動作領域）を描くと、図２の領域Ｂのようになる。図２のＢの領域においてもＡの領域と同様に大きなトランスコンダクタンスｇｍの変化が得られるため、ミキサ動作を行うことができる。

さらに、本発明では、ＦＥＴ１のソースに付加されるショートスタブ５の長さが従来よりも短いため、そのインダクタンスも小さく、結果として図３および上記で述べたようなソースインダクタンスの影響によるミキサの変換利得の低下を回避することができ、結果としてＩＦ信号の周波数が高くても大きな変換利得を得ることができる。

［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図５は本発明の第１の実施例に係るソース注入型ミキサの構成を示す回路図であり、図４と同一の構成には同一の符号を付してある。図５は図４の具体例を示している。ここでは、本発明の第１の実施例として、ショートスタブ５の長さをＬＯ信号の周波数における電気長０．０２７５とした場合について述べる。ＬＯ信号の周波数を２４０ＧＨｚ、ＩＦ信号の周波数を４０〜７０ＧＨｚ、ＲＦ信号の周波数を２８０〜３１０ＧＨｚとした。また、ＦＥＴ１として、ゲート幅４０μｍのＩｎＰ−ＨＥＭＴを用いた。

ＦＥＴ１のソースと接地との間には、特性インピーダンス６０Ω、ＬＯ信号の周波数における電気長０．０２７５の伝送線路であるショートスタブ５が接続されている。
ＬＯ整合回路４は、一端がＦＥＴ１のソースに接続された伝送線路４０と、一端が伝送線路４０の他端に接続された容量素子４１と、一端が容量素子４１の他端に接続され、他端がＬＯポート９に接続された伝送線路４２とから構成される。

ＬＯ整合回路４に用いた伝送線路、容量素子の素子値は次のとおりである。まず、ＦＥＴ１のソースに、特性インピーダンス４０Ω、電気長０．２５の伝送線路４０を接続する。この伝送線路４０の他端に容量値９ｆＦの容量素子４１を接続する。さらに、容量素子４１の他端とＬＯポート９との間に、特性インピーダンス４０Ω、電気長０．２の伝送線路４２を接続する。

ゲートバイアス回路３は、一端がＦＥＴ１のゲートに接続された５００Ωの抵抗３０と、一端が抵抗３０の他端に接続され、他端にゲートバイアス電圧ＶＧが印加される１０００Ωの抵抗３１と、一端が抵抗３０，３１の接続点に接続され、他端が接地された容量値１ｐＦの容量素子３２とから構成される。

ＩＦ整合回路２は、一端がＦＥＴ１のゲートに接続され、他端が開放された伝送線路であるオープンスタブ２０と、一端がＦＥＴ１のゲートに接続された伝送線路２１と、一端が伝送線路２１の他端に接続された伝送線路２２と、一端が伝送線路２１，２２の接続点に接続され、他端が接地された容量素子２３と、一端が伝送線路２２の他端に接続され、他端がＩＦポート８に接続された容量素子２４とから構成される。

ＩＦ整合回路２に用いた伝送線路、容量素子の素子値は次のとおりである。まず、ＦＥＴ１のゲートには、特性インピーダンス５０Ω、ＬＯ信号の周波数における電気長０．２のオープンスタブ２０が接続される。また、ＦＥＴ１のゲートには、特性インピーダンス５７Ω、ＬＯ信号の周波数における電気長１．２５の伝送線路２１が接続される。伝送線路２１の他端には、特性インピーダンス４１Ω、ＬＯ信号の周波数における電気長０．２３の伝送線路２２が接続される。伝送線路２１，２２の接続点と接地との間には、容量値３５ｆＦの容量素子２３が接続される。伝送線路２２と他端とＩＦポート８との間には、容量値２００ｆＦの容量素子２４が接続される。

ドレインバイアス回路７は、一端がＦＥＴ１のドレインに接続され、他端にドレインバイアス電圧ＶＤが印加される伝送線路７０と、一端が伝送線路７０の他端に接続され、他端が接地された容量素子７１とから構成される。伝送線路７０は、特性インピーダンスが５０Ω、ＬＯ信号の周波数における電気長が０．２５である。容量素子７１の容量値は３００ｆＦである。

ＲＦ整合回路６は、一端がＦＥＴ１のドレインに接続された伝送線路６０と、一端が伝送線路６０の他端に接続され、他端が接地された容量素子６１と、一端がＦＥＴ１のドレインに接続され、他端がＲＦポート１０に接続された容量素子６２とから構成される。伝送線路６０は、特性インピーダンが４０Ω、ＬＯ信号の周波数における電気長が０．２６である。容量素子６１の容量値は３３ｆＦ、容量素子６２の容量値は１０ｆＦである。

ドレインバイアス回路７によりＦＥＴ１のドレイン電圧は、ＦＥＴ１の飽和領域である１．２Ｖにバイアスされている。ゲートバイアス回路３によりＦＥＴ１のゲート電圧は、ＦＥＴ１の閾値電圧である、−０．４５Ｖにバイアスされている。

図５の構成のソース注入型ミキサに、ＬＯ信号として周波数が２４１ＧＨｚ、電力値が５ｄＢｍの信号を入力し、ＩＦ信号として周波数が６０ＧＨｚ、電力値が−３０ｄＢｍの信号を入力したときの、ＦＥＴ１のドレイン・ソース間電圧Ｖｄｓおよびゲート・ソース間電圧Ｖｇｓの時間波形のシミュレーション結果を図６に示す。上記の発明の原理で述べたように、ＬＯ信号によってＦＥＴ１のドレイン・ソース間電圧Ｖｄｓはほとんど変調されていないが、ゲート・ソース間電圧ＶｇｓはＬＯ信号の漏洩信号によって±０．２Ｖ程度変調されていることが判る。

また、ＦＥＴ１のソースから流れ出すソース電流Ｉｓの時間波形を図７に示す。図７によれば、±１２ｍＡの電流振幅が得られていることが判る。ＦＥＴ１の直流動作時において、ドレイン・ソース間電圧Ｖｄｓ＝１．２Ｖで流れるドレイン・ソース間電流Ｉｄｓはおよそ３０ｍＡであるから、±１２ｍＡのソース電流Ｉｓの振幅は電流量としては非常に大きいことが判る。

図８に、図１に示した従来のソース注入型ミキサと本実施例のソース注入型ミキサの変換利得のＩＦ信号周波数に対する依存性を示す。図８の８０は従来のソース注入型ミキサの変換利得を示し、８１は本実施例のソース注入型ミキサの変換利得を示している。ここでは、ＬＯ信号の周波数を２４１ＧＨｚとし、ＩＦ信号の周波数を４０〜７０ＧＨｚ、ＬＯ信号の電力を５ｄＢｍ、ＩＦ信号の電力を−２０ｄＢｍとした。従来のソース注入型ミキサの構成としては、ＦＥＴ１００のソースに付加するショートスタブ１０４の長さをＬＯ信号の周波数における電気長の四分の一とし、ＬＯ整合回路１０３としてＦＥＴ１００のソースのインピーダンスと整合をとったものを用いた。

図８から判るように、従来のソース注入型ミキサでは、本実施例のソース注入型ミキサよりも変換利得が低く、さらにＩＦ信号の周波数の増加と共に変換利得が大きく低下することが判る。従来のソース注入型ミキサの特性が図８のようになる理由は、上記の発明の原理で述べたように、ＩＦ信号の周波数が高い場合、ショートスタブ１０４のインダクタンスの影響によりソース接地ＦＥＴの利得が低下し、その影響によって変換利得が低下するからである。

本実施例では、ショートスタブ５の長さを従来よりも格段に短くし、ＦＥＴ１の動作を電圧動作ではなく電流動作に変更することによって、従来よりも格段に変換利得を大きく向上させることができる。

［第２の実施例］
次に、本発明の第２の実施例について説明する。図９は本発明の第２の実施例に係るソース注入型ミキサの構成を示す回路図であり、図５と同一の構成には同一の符号を付してある。本実施例のソース注入型ミキサは、ＦＥＴ１と、ＩＦ整合回路２と、ゲートバイアス回路３と、ＬＯ整合回路４ａと、ショートスタブ５と、ＲＦ整合回路６と、ドレインバイアス回路７とから構成される。

上記のように、本発明においては、ＦＥＴ１のソースに接続される、四分の一波長よりも十分短いショートスタブ５の影響により著しく低下したソースのインピーダンスとＬＯポート９のインピーダンス（通常は５０Ω）との整合をとる必要がある。このような低いインピーダンスと５０Ωとの間の整合は、通常の伝送線路を用いた整合回路では、その動作帯域が狭くなってしまう。

そこで、本実施例では、通常の伝送線路よりも十分に低いインピーダンスの疑似低インピーダンス伝送線路を用いた多段整合回路によって動作帯域を拡張する。
ＩＦ整合回路２とゲートバイアス回路３とショートスタブ５とＲＦ整合回路６とドレインバイアス回路７については第１の実施例で説明したとおりである。

本実施例のＬＯ整合回路４ａは、一端がＦＥＴ１のソースに接続された伝送線路４３と、一端が伝送線路４３の他端に接続され、他端がＬＯポート９に接続された伝送線路４４と、一端が伝送線路４３，４４の接続点に接続され、他端が接地された容量素子４５とから構成される。伝送線路４３は、特性インピーダンスが１０Ωで、２４１ＧＨｚにおける電気長が０．０８である。伝送線路４４は、特性インピーダンスが３０Ωで、２４１ＧＨｚにおける電気長が０．１２５である。容量素子４５の容量値は２１ｆＦである。

本実施例で用いた１０Ωの伝送線路４３は、通常の半導体プロセスでは実現することが難しいので、次のような疑似低インピーダンス伝送線路によって等価的に１０Ωの特性インピーダンスを有する伝送線路を実現した。

疑似低インピーダンス伝送線路は、集積回路プロセスで通常用いられるＭＩＭ（Metal-Insulator-Metal）容量素子を用いて、疑似的に低インピーダンスの線路を実現するものである。信号の伝播経路に直列に挿入された通常の伝送線路４６（信号線路）に、図１０のように周期的に伝送線路４６と接地との間にＭＩＭ容量素子４７を装荷することで、疑似低インピーダンス伝送線路が形成できる。

この疑似低インピーダンス伝送線路は、次のように説明できる。伝送線路４６の特性インピーダンスＺは、伝送線路４６の単位長さあたりの容量（信号線路と接地との間に並列に挿入される容量）をＣ、伝送線路４６の単位長さあたりのインダクタンス（信号線路に直列に挿入される容量）をＬとすると、式（１）のように記述できる。

つまり、伝送線路４６と接地との間にＭＩＭ容量素子４７を装荷することで、式（１）の分母のＣの値を大きくすることができるので、伝送線路４６の特性インピーダンスを低くすることができる。

伝送線路４６の所望の特性インピーダンスを作り出すための装荷容量値の計算による導出方法を述べる。まず、ＭＩＭ容量素子４７が付与される前の既知の伝送線路４６の特性インピーダンスＺ_knownは、伝送線路４６の単位長さあたりの容量をＣ、インダクタンスをＬとすれば、式（１）と同様に式（２）のように記述できる。

同様に、特性インピーダンスＺ_Xの低インピーダンス伝送線路を形成するために必要となる単位長さあたりの装荷容量をＣ_Xとすれば、特性インピーダンスＺ_Xは次のように記述できる。

式（２）、式（３）をＣ_Xについて解くと、次式が得られる。

この式（４）に示すＣ_Xが、本実施例に係る特性インピーダンスＺ_Xの低インピーダンス伝送線路を形成するために必要な単位長さあたりの装荷容量である。式（４）の中のＣは、上記のとおり伝送線路４６の単位長さあたりの既知の容量値である。この容量値Ｃは、伝送線路４６の形状から決まる値であり、計算により別途求めることができる。

伝送線路４６としては、例えば薄膜マイクロストリップ線路を用いることができる。図１１（Ａ）に薄膜マイクロストリップ線路の構造を示す。伝送線路４６（薄膜マイクロストリップ線路４６０）は、薄膜誘電体４６１と、この誘電体４６１の表面に形成された金属からなる信号線路４６２と、誘電体４６１の裏面に形成されたグランドの金属層４６３とから構成される。図１１（Ｂ）に伝送線路４６（薄膜マイクロストリップ線路４６０）に周期的に装荷されるＭＩＭ容量素子４７の構造を示す。ＭＩＭ容量素子４７は、グランドの金属層４６３を一方の電極とする。つまり、ＭＩＭ容量素子４７は、スルーホール４６４を介して信号線路４６２と電気的に接続された電極となる金属層４６５と、この金属層４６５と対向する電極となる金属層４６３と、金属層４６３と４６５との間の誘電体４６１とから構成される。

本実施例では、伝送線路４６上に周期的にＭＩＭ容量素子４７を配することによる疑似線路によって等価的に伝送線路４６の特性インピーダンスを小さくしている。この時、ＭＩＭ容量素子４７とこれに隣接するＭＩＭ容量素子４７との間に挟まれる伝送線路４６は、その長さが四分の一波長を超えるとトランスのようにインピーダンス変換素子の働きを持ち始めてしまい、上記の議論は成り立たなくなる。

低インピーダンス伝送線路を形成するためには、ＭＩＭ容量素子４７とこれに隣接するＭＩＭ容量素子４７との間に挟まれる伝送線路４６の長さを四分の一波長よりも十分小さくすることが必要である。具体的には、ＭＩＭ容量素子４７の装荷周期を、ＭＩＭ容量素子４７とこれに隣接するＭＩＭ容量素子４７との間にある伝送線路４６の、所望の設計周波数（ＬＯ信号の周波数）における四分の一波長の１／１０以下程度に設定すれば、前記のようなトランス様のインピーダンス変換作用を持たせることなく、本実施例に係る疑似低インピーダンス伝送線路を実現可能である。

本実施例では、伝送線路４６（薄膜マイクロストリップ線路４６０）における信号線路４６２の金属厚さを２μｍ、グランドの金属層４６３の厚さを１μｍとした。信号線路４６２とグランドの金属層４６３との間の薄膜誘電体４６１の誘電率としては、薄膜誘電体４６１がＢＣＢ（ベンゾシクロブテン）であることを想定して２．７とした。また、信号線路４６２の幅を１２μｍとし、信号線路４６２の長さ１５μｍ毎に信号線路４６２とグランドの金属層４６３との間に０．８ｆＦ／μｍのＭＩＭ容量素子４７を装荷した。こうして、図１０に示した疑似低インピーダンス伝送線路により、特性インピーダンスが１０Ωの伝送線路４３を実現することができる。

本実施例では、以上の疑似低インピーダンス伝送線路の効果によって、広帯域にＬＯ整合をとることができ、結果として、ソース注入型ミキサの変換利得のＬＯ信号周波数依存性を改善することができる。

図１２に第１の実施例と本実施例のソース注入型ミキサの変換利得を示す。図１２の１２０は第１の実施例のソース注入型ミキサの変換利得を示し、１２１は本実施例のソース注入型ミキサの変換利得を示している。低インピーダンスのＬＯ整合回路４ａによって、本実施例に係るミキサは、第１の実施例よりもＬＯ信号周波数の変化に対する依存性が小さい変換利得を実現できることが判る。

本発明は、高周波回路技術に適用することができる。

１…ＦＥＴ、２…ＩＦ整合回路、３…ゲートバイアス回路、４，４ａ…ＬＯ整合回路、５…ショートスタブ、６…ＲＦ整合回路、７…ドレインバイアス回路、８…ＩＦポート、９…ＬＯポート、１０…ＲＦポート、２０…オープンスタブ、２１，２２，４０，４２〜４４，６０，７０…伝送線路、２３，２４，３２，４１，４５，６１，６２，７１…容量素子、３０，３１…抵抗、４７…ＭＩＭ容量素子。

Claims

トランジスタと、
ＩＦ信号が入力されるＩＦポートと前記トランジスタのゲート間に挿入され、前記ＩＦポートのインピーダンスと前記ＩＦポートから見た前記ゲートのインピーダンスとを合わせるＩＦ整合回路と、
一端が前記トランジスタのソースに接続され他端が接地された、ＬＯ信号の周波数における電気長の四分の一よりも短いショートスタブと、
前記ＬＯ信号が入力されるＬＯポートと前記トランジスタのソース間に挿入され、前記ＬＯポートのインピーダンスと前記ＬＯポートから見た前記ソースのインピーダンスとを合わせるＬＯ整合回路と、
ＲＦ信号が出力されるＲＦポートと前記トランジスタのドレイン間に挿入され、前記ＲＦポートのインピーダンスと前記ＲＦポートから見た前記ドレインのインピーダンスとを合わせるＲＦ整合回路とを備え、
前記ＬＯ整合回路は、
一端が前記トランジスタのソースに接続された第１の伝送線路と、
一端が前記第１の伝送線路の他端に接続され、他端が前記ＬＯポートに接続された第２の伝送線路と、
一端が前記第１、第２の伝送線路の接続点に接続され、他端が接地された第１の容量素子とから構成され、
前記第１の伝送線路は、
信号線路と、
前記信号線路と接地との間に周期的に設けられた複数の第２の容量素子とから構成され、
前記信号線路に前記第２の容量素子を設ける周期は、前記ＬＯ信号の周波数における四分の一波長よりも短い値に設定されていることを特徴とするソース注入型ミキサ。
請求項１記載のソース注入型ミキサにおいて、
前記信号線路に前記第２の容量素子を設ける周期は、前記ＬＯ信号の周波数における四分の一波長の１／１０以下の値に設定されていることを特徴とするソース注入型ミキサ。
請求項１または２記載のソース注入型ミキサにおいて、
前記ＩＦ整合回路は、
一端が前記トランジスタのゲートに接続され、他端が開放されたオープンスタブと、
一端が前記トランジスタのゲートに接続された第３の伝送線路と、
一端が前記第３の伝送線路の他端に接続された第４の伝送線路と、
一端が前記第３、第４の伝送線路の接続点に接続され、他端が接地された第３の容量素子と、
一端が前記第４の伝送線路の他端に接続され、他端が前記ＩＦポートに接続された第４の容量素子とから構成され、
前記ＲＦ整合回路は、
一端が前記トランジスタのドレインに接続された第５の伝送線路と、
一端が前記第５の伝送線路の他端に接続され、他端が接地された第５の容量素子と、
一端が前記トランジスタのドレインに接続され、他端が前記ＲＦポートに接続された第６の容量素子とから構成されることを特徴とするソース注入型ミキサ。
トランジスタと、
ＩＦ信号が入力されるＩＦポートと前記トランジスタのゲート間に挿入され、前記ＩＦポートのインピーダンスと前記ＩＦポートから見た前記ゲートのインピーダンスとを合わせるＩＦ整合回路と、
一端が前記トランジスタのソースに接続され他端が接地された、ＬＯ信号の周波数における電気長の四分の一よりも短いショートスタブと、
前記ＬＯ信号が入力されるＬＯポートと前記トランジスタのソース間に挿入され、前記ＬＯポートのインピーダンスと前記ＬＯポートから見た前記ソースのインピーダンスとを合わせるＬＯ整合回路と、
ＲＦ信号が出力されるＲＦポートと前記トランジスタのドレイン間に挿入され、前記ＲＦポートのインピーダンスと前記ＲＦポートから見た前記ドレインのインピーダンスとを合わせるＲＦ整合回路とを備え、
前記ＬＯ整合回路は、
一端が前記トランジスタのソースに接続された第１の伝送線路と、
一端が前記第１の伝送線路の他端に接続された第１の容量素子と、
一端が前記第１の容量素子の他端に接続され、他端が前記ＬＯポートに接続された第２の伝送線路とから構成され、
前記ＩＦ整合回路は、
一端が前記トランジスタのゲートに接続され、他端が開放されたオープンスタブと、
一端が前記トランジスタのゲートに接続された第３の伝送線路と、
一端が前記第３の伝送線路の他端に接続された第４の伝送線路と、
一端が前記第３、第４の伝送線路の接続点に接続され、他端が接地された第２の容量素子と、
一端が前記第４の伝送線路の他端に接続され、他端が前記ＩＦポートに接続された第３の容量素子とから構成され、
前記ＲＦ整合回路は、
一端が前記トランジスタのドレインに接続された第５の伝送線路と、
一端が前記第５の伝送線路の他端に接続され、他端が接地された第４の容量素子と、
一端が前記トランジスタのドレインに接続され、他端が前記ＲＦポートに接続された第５の容量素子とから構成されることを特徴とするソース注入型ミキサ。
請求項１乃至４のいずれか１項に記載のソース注入型ミキサにおいて、
前記トランジスタのゲートにゲートバイアス電圧を印加するゲートバイアス回路と、
前記トランジスタのドレインにドレインバイアス電圧を印加するドレインバイアス回路とを、さらに備えることを特徴とするソース注入型ミキサ。