JP3141936B2 - 周波数コンバータ - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
- H03D7/125—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes with field effect transistors
Description
【０００１】
【発明の属する技術分野】本発明は、通信システムの送
受信器に用いられる周波数コンバータに関するものであ
る。
受信器に用いられる周波数コンバータに関するものであ
る。
【０００２】
【従来の技術】通信システムにおいて送信機能と受信機
能とを備えた完全な送受信器を得るためには、ＩＦ（中
間周波）信号をＲＦ（無線周波）信号に変換するアップ
コンバータ機能と、ＲＦ信号をＩＦ信号に変換するダウ
ンコンバータ機能とを備えた周波数コンバータが必要で
ある。本発明は、このようなアップコンバータ機能及び
ダウンコンバータ機能を備えた周波数コンバータに関す
る。
能とを備えた完全な送受信器を得るためには、ＩＦ（中
間周波）信号をＲＦ（無線周波）信号に変換するアップ
コンバータ機能と、ＲＦ信号をＩＦ信号に変換するダウ
ンコンバータ機能とを備えた周波数コンバータが必要で
ある。本発明は、このようなアップコンバータ機能及び
ダウンコンバータ機能を備えた周波数コンバータに関す
る。
【０００３】図５を参照すると、従来のこの種の周波数
コンバータが示されている。この周波数コンバータは、
別々に設けられたアップコンバータ２９及びダウンコン
バータ３０と、アップコンバータ２９及びダウンコンバ
ータ３０に共用される一つの局部発振器３８とを有す
る。
コンバータが示されている。この周波数コンバータは、
別々に設けられたアップコンバータ２９及びダウンコン
バータ３０と、アップコンバータ２９及びダウンコンバ
ータ３０に共用される一つの局部発振器３８とを有す
る。
【０００４】アップコンバータ２９はＩＦ入力ポート３
１を有する。入力側のマッチング回路３２の入力はＩＦ
入力ポート３１に接続されている。ミキサ（混合）回路
３３はマッチング回路３２の出力に接続されると共に局
部発振器３８に接続され、マッチング回路３２からのＩ
Ｆ信号と局部発振器３８からの局部発振信号３７（周波
数Ｆ０を有する）とを受けてＲＦ信号を出力する。出力
側のマッチング回路３５の入力はミキサ回路３３の出力
に接続されている。出力側のマッチング回路３５の出力
はＲＦ出力ポート３６に接続されている。
１を有する。入力側のマッチング回路３２の入力はＩＦ
入力ポート３１に接続されている。ミキサ（混合）回路
３３はマッチング回路３２の出力に接続されると共に局
部発振器３８に接続され、マッチング回路３２からのＩ
Ｆ信号と局部発振器３８からの局部発振信号３７（周波
数Ｆ０を有する）とを受けてＲＦ信号を出力する。出力
側のマッチング回路３５の入力はミキサ回路３３の出力
に接続されている。出力側のマッチング回路３５の出力
はＲＦ出力ポート３６に接続されている。
【０００５】ダウンコンバータ３０はＲＦ入力ポート３
９を有する。入力側のマッチング回路４０の入力はＲＦ
入力ポート３９に接続されている。ミキサ回路４１はマ
ッチング回路４０の出力に接続されると共に局部発振器
３８に接続され、マッチング回路４０からのＩＦ信号と
局部発振器３８からの局部発振信号４５（局部発振信号
３７と同一の周波数Ｆ０を有する）とを受けてＩＦ信号
を出力する。出力側のマッチング回路４３の入力はミキ
サ回路３３の出力に接続されている。出力側のマッチン
グ回路４３の出力はＩＦ出力ポート４４に接続されてい
る。
９を有する。入力側のマッチング回路４０の入力はＲＦ
入力ポート３９に接続されている。ミキサ回路４１はマ
ッチング回路４０の出力に接続されると共に局部発振器
３８に接続され、マッチング回路４０からのＩＦ信号と
局部発振器３８からの局部発振信号４５（局部発振信号
３７と同一の周波数Ｆ０を有する）とを受けてＩＦ信号
を出力する。出力側のマッチング回路４３の入力はミキ
サ回路３３の出力に接続されている。出力側のマッチン
グ回路４３の出力はＩＦ出力ポート４４に接続されてい
る。
【０００６】マッチング回路３２及び４３は、出力をＩ
Ｆ（中間周波）帯の固定周波数Ｆ１にマッチングさせる
ためのものであり、マッチング回路４０及び３５は、出
力をＲＦ（無線周波）帯の固定周波数Ｆ２（＞Ｆ１）に
マッチングさせるためのものである。
Ｆ（中間周波）帯の固定周波数Ｆ１にマッチングさせる
ためのものであり、マッチング回路４０及び３５は、出
力をＲＦ（無線周波）帯の固定周波数Ｆ２（＞Ｆ１）に
マッチングさせるためのものである。
【０００７】以上については、たとえば、Ｙ．ＴＡＫＩ
ＭＯＴＯ等による「ＲＥＳＥＡＲＣＨ ＡＣＴＩＶＩＴ
ＩＥＳ ＯＮ ＭＩＬＬＩＭＥＴＥＲ ＷＡＶＥ ＩＮ
ＤＯＯＲ ＣＯＭＭＵＮＩＣＡＴＩＯＮ ＳＹＳＴＥＭ
Ｓ ＩＮ ＪＡＰＡＮ」 ＩＥＥＥ ＭＴＴ−Ｓ Ｄｉ
ｇｅｓｔ、 ０６／１９９３、６７３〜６７６頁を参照
されたい。
ＭＯＴＯ等による「ＲＥＳＥＡＲＣＨ ＡＣＴＩＶＩＴ
ＩＥＳ ＯＮ ＭＩＬＬＩＭＥＴＥＲ ＷＡＶＥ ＩＮ
ＤＯＯＲ ＣＯＭＭＵＮＩＣＡＴＩＯＮ ＳＹＳＴＥＭ
Ｓ ＩＮ ＪＡＰＡＮ」 ＩＥＥＥ ＭＴＴ−Ｓ Ｄｉ
ｇｅｓｔ、 ０６／１９９３、６７３〜６７６頁を参照
されたい。
【０００８】図６を参照すると、通信システムにおいて
使用される従来のもう一つの周波数コンバータが示され
ている。この周波数コンバータも、図５の周波数コンバ
ータと同様に、アップコンバータ２９及びダウンコンバ
ータ３０と、アップコンバータ２９及びダウンコンバー
タ３０に共用される一つの局部発振器３８とを有してい
る。アップコンバータ２９及びダウンコンバータ３０
は、それぞれミキサ回路（図５の３３及び４１）を構成
するミキシング素子としてＦＥＴ（電界効果トランジス
タ）４７及び４６を有する。また、アップコンバータ２
９は、図５のマッチング回路３２を構成する素子として
共振型ＬＣ回路４９を、図５のマッチング回路３５を構
成する素子として線路５１を有し、ダウンンバータ３０
は、図５のマッチング回路４０を構成する素子として線
路５０を、図５のマッチング回路４３を構成する素子と
して共振型ＬＣ回路４８を有する。なお、図６におい
て、５２〜５５はそれぞれ線路である。
使用される従来のもう一つの周波数コンバータが示され
ている。この周波数コンバータも、図５の周波数コンバ
ータと同様に、アップコンバータ２９及びダウンコンバ
ータ３０と、アップコンバータ２９及びダウンコンバー
タ３０に共用される一つの局部発振器３８とを有してい
る。アップコンバータ２９及びダウンコンバータ３０
は、それぞれミキサ回路（図５の３３及び４１）を構成
するミキシング素子としてＦＥＴ（電界効果トランジス
タ）４７及び４６を有する。また、アップコンバータ２
９は、図５のマッチング回路３２を構成する素子として
共振型ＬＣ回路４９を、図５のマッチング回路３５を構
成する素子として線路５１を有し、ダウンンバータ３０
は、図５のマッチング回路４０を構成する素子として線
路５０を、図５のマッチング回路４３を構成する素子と
して共振型ＬＣ回路４８を有する。なお、図６におい
て、５２〜５５はそれぞれ線路である。
【０００９】図６の構造については、例えば、Ｍ．Ｍａ
ｄｉｈｉａｎ等による「Ａ Ｍｏｎｏｌｉｔｈｉｃ Ａ
ｌＧａＡｓ／ＩｎＧａＡｓ Ｕｐｃｏｎｖｅｒｔｅｒ
ＩＣｆｏｒ Ｋ−Ｂａｎｄ Ｗｉｒｅｌｅｓｓ Ｎｅｔ
ｗｏｒｋｓ」ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ Ｏ
Ｎ ＭＩＣＲＯＷＡＶＥ ＴＨＥＯＲＹ ＡＮＤＴＥＣ
ＨＮＩＱＵＥＳ、 Ｖｏｌ．４３、 Ｎｏ．１２ １９
９５年１２月、２７７３〜２７７８頁を参照されたい。
ｄｉｈｉａｎ等による「Ａ Ｍｏｎｏｌｉｔｈｉｃ Ａ
ｌＧａＡｓ／ＩｎＧａＡｓ Ｕｐｃｏｎｖｅｒｔｅｒ
ＩＣｆｏｒ Ｋ−Ｂａｎｄ Ｗｉｒｅｌｅｓｓ Ｎｅｔ
ｗｏｒｋｓ」ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ Ｏ
Ｎ ＭＩＣＲＯＷＡＶＥ ＴＨＥＯＲＹ ＡＮＤＴＥＣ
ＨＮＩＱＵＥＳ、 Ｖｏｌ．４３、 Ｎｏ．１２ １９
９５年１２月、２７７３〜２７７８頁を参照されたい。
【００１０】
【発明が解決しようとする課題】図５及び図６の周波数
コンバータにおける問題点の１つは、多大なスペースを
必要とし、集積化した際のコストが使用されるスペース
に比例して増大することである。
コンバータにおける問題点の１つは、多大なスペースを
必要とし、集積化した際のコストが使用されるスペース
に比例して増大することである。
【００１１】すなわち、完全な送受信器を得るために
は、ＩＦ入力ポート３１とＩＦ出力ポート４４とＲＦ入
力ポート３９とＲＦ出力ポート３６との４つのポートを
設けた設計にしなければならない。一般に、ＩＦ及びＲ
Ｆ入出力ポートのためのパッドの外部への接続部はスペ
ースを必要とし、それ故全体の面積が大きくなってしま
う。また、アップコンバータ２９及びダウンコンバータ
３０をそれぞれ構成するミキサ回路３３及び４１（或い
はミキサ回路３３及び４１を構成するミキシング素子と
してのＦＥＴ４７及び４６）の各々の入出力側にそれぞ
れマッチング回路が必要で、全体として計４つのマッチ
ング回路が必要となる。
は、ＩＦ入力ポート３１とＩＦ出力ポート４４とＲＦ入
力ポート３９とＲＦ出力ポート３６との４つのポートを
設けた設計にしなければならない。一般に、ＩＦ及びＲ
Ｆ入出力ポートのためのパッドの外部への接続部はスペ
ースを必要とし、それ故全体の面積が大きくなってしま
う。また、アップコンバータ２９及びダウンコンバータ
３０をそれぞれ構成するミキサ回路３３及び４１（或い
はミキサ回路３３及び４１を構成するミキシング素子と
してのＦＥＴ４７及び４６）の各々の入出力側にそれぞ
れマッチング回路が必要で、全体として計４つのマッチ
ング回路が必要となる。
【００１２】図５及び図６の周波数コンバータにおける
問題点のもう一つは、マッチング性能が達成される対象
となる周波数をチップ上で適応的に変化させることが不
可能なことである。
問題点のもう一つは、マッチング性能が達成される対象
となる周波数をチップ上で適応的に変化させることが不
可能なことである。
【００１３】なぜなら、マッチング回路は固定周波数値
を有しており、従って、マッチング性能が達成される対
象となる周波数が固定されているからである。
を有しており、従って、マッチング性能が達成される対
象となる周波数が固定されているからである。
【００１４】それ故、本発明の課題は、上述した問題点
を解消し、周波数マッチングにおけるフレキシビリティ
を有する小型の周波数コンバータを提供することであ
る。
を解消し、周波数マッチングにおけるフレキシビリティ
を有する小型の周波数コンバータを提供することであ
る。
【００１５】
【課題を解決するための手段】本発明によれば、入力信
号が入力される入力ポート（１）に一端を接続された第
１のマッチング回路（２）と、この第１のマッチング回
路（２）の他端に一端を接続され、他端を第１の電圧源
（ＶＧ）に接続された第１のインダクタ（３）と、この
第１のインダクタ（３）と前記第１のマッチング回路
（２）との第１の接続点（１７）に第１のキャパシタ
（４）を介して接続された第１のポートと、接地された
第２のポートと、第１及び第２の制御電圧の内の一方を
供給される制御電圧端子（２０）に接続された第３のポ
ートとを有する第１の制御素子（５或いは２３）と、一
端を局部発振信号（Ｌ0 ）が供給される局部発振信号ポ
ート（９）に接続された第２のマッチング回路（１０）
と、前記第１の接続点（１７）に接続された第１のポー
トと、前記第２のマッチング回路（１０）の他端に接続
された第２のポートと、第３のポートとを有し、前記第
１及び前記第２のポートにおける信号を互いに混合し、
混合された信号を前記第３のポートに出力するミキシン
グ素子（７或いは２２）と、前記ミキシング素子（７或
いは２２）の前記第３のポートに一端を接続された第３
のマッチング回路（１８）と、この第３のマッチング回
路（１８）の他端に一端を接続され、他端を第２の電圧
源（ＶＤ）に接続された第２のインダクタ（１３）と、
この第２のインダクタ（１３）と前記第３のマッチング
回路（１８）との第２の接続点（１９）に第２のキャパ
シタ（１２）を介して接続された第１のポートと、接地
された第２のポートと、前記制御電圧端子（２０）にイ
ンバータ回路（２１）を介して接続された第３のポート
とを有する第２の制御素子（１１或いは２４）と、前記
第２の接続点（１９）に一端を接続され、他端を出力ポ
ート（１６）に接続された第４のマッチング回路（１
５）とを有することを特徴とする周波数コンバータが得
られる。
号が入力される入力ポート（１）に一端を接続された第
１のマッチング回路（２）と、この第１のマッチング回
路（２）の他端に一端を接続され、他端を第１の電圧源
（ＶＧ）に接続された第１のインダクタ（３）と、この
第１のインダクタ（３）と前記第１のマッチング回路
（２）との第１の接続点（１７）に第１のキャパシタ
（４）を介して接続された第１のポートと、接地された
第２のポートと、第１及び第２の制御電圧の内の一方を
供給される制御電圧端子（２０）に接続された第３のポ
ートとを有する第１の制御素子（５或いは２３）と、一
端を局部発振信号（Ｌ0 ）が供給される局部発振信号ポ
ート（９）に接続された第２のマッチング回路（１０）
と、前記第１の接続点（１７）に接続された第１のポー
トと、前記第２のマッチング回路（１０）の他端に接続
された第２のポートと、第３のポートとを有し、前記第
１及び前記第２のポートにおける信号を互いに混合し、
混合された信号を前記第３のポートに出力するミキシン
グ素子（７或いは２２）と、前記ミキシング素子（７或
いは２２）の前記第３のポートに一端を接続された第３
のマッチング回路（１８）と、この第３のマッチング回
路（１８）の他端に一端を接続され、他端を第２の電圧
源（ＶＤ）に接続された第２のインダクタ（１３）と、
この第２のインダクタ（１３）と前記第３のマッチング
回路（１８）との第２の接続点（１９）に第２のキャパ
シタ（１２）を介して接続された第１のポートと、接地
された第２のポートと、前記制御電圧端子（２０）にイ
ンバータ回路（２１）を介して接続された第３のポート
とを有する第２の制御素子（１１或いは２４）と、前記
第２の接続点（１９）に一端を接続され、他端を出力ポ
ート（１６）に接続された第４のマッチング回路（１
５）とを有することを特徴とする周波数コンバータが得
られる。
【００１６】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
を参照して説明する。
【００１７】図１を参照すると、本発明の第１の実施例
による周波数コンバータは、入力信号が入力される入力
ポート１に一端を接続された伝送線路からなる第１のマ
ッチング回路２と、この第１のマッチング回路２の他端
に一端を接続され、他端を第１の電圧源ＶＧに接続され
た第１のインダクタ３と、この第１のインダクタ３と第
１のマッチング回路２との第１の接続点１７に第１のキ
ャパシタ４を介して接続された第１のポートと、接地さ
れた第２のポートと、第１及び第２の制御電圧の内の一
方を供給される制御電圧端子２０に接続された第３のポ
ートとを有する第１の制御素子５と、一端を局部発振信
号Ｌ0 が供給される局部発振信号ポート９に接続された
伝送線路からなる第２のマッチング回路１０と、第１の
接続点１７に接続された第１のポートと、第２のマッチ
ング回路１０の他端に接続された第２のポートと、第３
のポートとを有し、第１及び第２のポートにおける信号
を互いに混合し、混合された信号を第３のポートに出力
するミキシング素子７と、ミキシング素子７の第３のポ
ートに一端を接続された伝送線路からなる第３のマッチ
ング回路１８と、この第３のマッチング回路１８の他端
に一端を接続され、他端を第２の電圧源ＶＤに接続され
た第２のインダクタ１３と、この第２のインダクタ１３
と第３のマッチング回路１８との第２の接続点１９に第
２のキャパシタ１２を介して接続された第１のポート
と、接地された第２のポートと、制御電圧端子２０にイ
ンバータ回路２１を介して接続された第３のポートとを
有する第２の制御素子１１と、第２の接続点１９に一端
を接続され、他端を出力ポート１６に接続された第４の
マッチング回路１５とを有する。
による周波数コンバータは、入力信号が入力される入力
ポート１に一端を接続された伝送線路からなる第１のマ
ッチング回路２と、この第１のマッチング回路２の他端
に一端を接続され、他端を第１の電圧源ＶＧに接続され
た第１のインダクタ３と、この第１のインダクタ３と第
１のマッチング回路２との第１の接続点１７に第１のキ
ャパシタ４を介して接続された第１のポートと、接地さ
れた第２のポートと、第１及び第２の制御電圧の内の一
方を供給される制御電圧端子２０に接続された第３のポ
ートとを有する第１の制御素子５と、一端を局部発振信
号Ｌ0 が供給される局部発振信号ポート９に接続された
伝送線路からなる第２のマッチング回路１０と、第１の
接続点１７に接続された第１のポートと、第２のマッチ
ング回路１０の他端に接続された第２のポートと、第３
のポートとを有し、第１及び第２のポートにおける信号
を互いに混合し、混合された信号を第３のポートに出力
するミキシング素子７と、ミキシング素子７の第３のポ
ートに一端を接続された伝送線路からなる第３のマッチ
ング回路１８と、この第３のマッチング回路１８の他端
に一端を接続され、他端を第２の電圧源ＶＤに接続され
た第２のインダクタ１３と、この第２のインダクタ１３
と第３のマッチング回路１８との第２の接続点１９に第
２のキャパシタ１２を介して接続された第１のポート
と、接地された第２のポートと、制御電圧端子２０にイ
ンバータ回路２１を介して接続された第３のポートとを
有する第２の制御素子１１と、第２の接続点１９に一端
を接続され、他端を出力ポート１６に接続された第４の
マッチング回路１５とを有する。
【００１８】この周波数コンバータでは、この周波数コ
ンバータをアップコンバータとして動作させる時に、第
１の制御素子５の第１のポート及び第２のポート間をオ
ンし、かつ、第２の制御素子１１の第１のポート及び第
２のポート間をオフする前記第１の制御電圧（これは後
述するように０Ｖである。）が制御電圧端子２０に与え
られ、この周波数コンバータをダウンコンバータとして
動作させる時に、第１の制御素子５の第１のポート及び
第２のポート間をオフし、かつ、第２の制御素子１１の
第１のポート及び第２のポート間をオンする前記第２の
制御電圧（これは後述するように１Ｖである。）が制御
電圧端子２０に与えられる。
ンバータをアップコンバータとして動作させる時に、第
１の制御素子５の第１のポート及び第２のポート間をオ
ンし、かつ、第２の制御素子１１の第１のポート及び第
２のポート間をオフする前記第１の制御電圧（これは後
述するように０Ｖである。）が制御電圧端子２０に与え
られ、この周波数コンバータをダウンコンバータとして
動作させる時に、第１の制御素子５の第１のポート及び
第２のポート間をオフし、かつ、第２の制御素子１１の
第１のポート及び第２のポート間をオンする前記第２の
制御電圧（これは後述するように１Ｖである。）が制御
電圧端子２０に与えられる。
【００１９】また、ミキシング素子７の第１のポート
は、第１の接続点１７に伝送線路からなる第４のマッチ
ング回路６を介して接続されている。
は、第１の接続点１７に伝送線路からなる第４のマッチ
ング回路６を介して接続されている。
【００２０】図示のミキシング素子７は、前記第１のポ
ート、前記第２のポート、及び前記第３のポートとし
て、ゲート、ソース、及びドレインをそれぞれ有するミ
キシングＦＥＴ７である。
ート、前記第２のポート、及び前記第３のポートとし
て、ゲート、ソース、及びドレインをそれぞれ有するミ
キシングＦＥＴ７である。
【００２１】また、図示の第１の制御素子５は、前記第
１のポート、前記第２のポート、及び前記第３のポート
として、ドレイン、ソース、及びゲートをそれぞれ有す
る第１の制御ＦＥＴ５であり、図示の第２の制御素子１
１は、前記第１のポート、前記第２のポート、及び前記
第３のポートとして、ドレイン、ソース、及びゲートを
それぞれ有する第２の制御ＦＥＴ１１である。
１のポート、前記第２のポート、及び前記第３のポート
として、ドレイン、ソース、及びゲートをそれぞれ有す
る第１の制御ＦＥＴ５であり、図示の第２の制御素子１
１は、前記第１のポート、前記第２のポート、及び前記
第３のポートとして、ドレイン、ソース、及びゲートを
それぞれ有する第２の制御ＦＥＴ１１である。
【００２２】図１の周波数コンバータにおいては、以下
の変形が可能である。
の変形が可能である。
【００２３】即ち、第１の制御素子５の前記第１のポー
トは、第１のキャパシタ４を介さずに、第１の接続点１
７に直接に接続されても良い。この場合、第１のキャパ
シタ４は、第１の制御素子５の前記第１のポートと第１
の制御素子５の前記第２のポートとの間に、接続され
る。
トは、第１のキャパシタ４を介さずに、第１の接続点１
７に直接に接続されても良い。この場合、第１のキャパ
シタ４は、第１の制御素子５の前記第１のポートと第１
の制御素子５の前記第２のポートとの間に、接続され
る。
【００２４】同様に、第２の制御素子１１の前記第１の
ポートは、第２のキャパシタ１２を介さずに、第２の接
続点（１９）に直接に接続されても良い。この場合、第
２のキャパシタ１２は、第２の制御素子１１の前記第１
のポートと第２の制御素子１１の前記第２のポートとの
間に、接続される。
ポートは、第２のキャパシタ１２を介さずに、第２の接
続点（１９）に直接に接続されても良い。この場合、第
２のキャパシタ１２は、第２の制御素子１１の前記第１
のポートと第２の制御素子１１の前記第２のポートとの
間に、接続される。
【００２５】この変形例の場合、この周波数コンバータ
をアップコンバータとして動作させる時には、第１の制
御素子５の前記第１のポート及び前記第２のポート間を
オフし、かつ、第２の制御素子１１の前記第１のポート
及び前記第２のポート間をオンする前記第２の制御電圧
が前記制御電圧端子２０に与えられ、この周波数コンバ
ータをダウンコンバータとして動作させる時には、第１
の制御素子５の前記第１のポート及び前記第２のポート
間をオンし、かつ、第２の制御素子１１の前記第１のポ
ート及び前記第２のポート間をオフする前記第２の制御
電圧が制御電圧端子２０に与えられる。
をアップコンバータとして動作させる時には、第１の制
御素子５の前記第１のポート及び前記第２のポート間を
オフし、かつ、第２の制御素子１１の前記第１のポート
及び前記第２のポート間をオンする前記第２の制御電圧
が前記制御電圧端子２０に与えられ、この周波数コンバ
ータをダウンコンバータとして動作させる時には、第１
の制御素子５の前記第１のポート及び前記第２のポート
間をオンし、かつ、第２の制御素子１１の前記第１のポ
ート及び前記第２のポート間をオフする前記第２の制御
電圧が制御電圧端子２０に与えられる。
【００２６】次に図１の周波数コンバータについて詳細
に説明する。
に説明する。
【００２７】本発明では、グローバルなマッチング回路
を設計する際には、まず、より高い周波数で動作するよ
うに線路との従来のマッチング回路を設計し、ミキサ回
路の１つのポートを入出力ポートにマッチングさせる。
次のステップは、ＦＥＴを含む共振型のマッチング回路
を図１に示すように配置することである。無限インピー
ダンスを示すＦＥＴを用いて最適化が行なわれる。そこ
で、このＦＥＴが小さいインピーダンスを示す場合に
は、最低の周波数に対して最適化される。最適化の最初
のステップの後、すべての構造のグローバルな最適化が
行なわれ、所望の周波数においてマッチングさせるため
に用いるキャパシタンス、インダクタンス及び制御ＦＥ
Ｔの最適値が導かれる。ＦＥＴはゲート電圧に対してそ
の等価キャパシタンスを変化させるため、制御ＦＥＴの
電圧制御を起動してマッチング回路の周波数を調節する
ことが可能である。
を設計する際には、まず、より高い周波数で動作するよ
うに線路との従来のマッチング回路を設計し、ミキサ回
路の１つのポートを入出力ポートにマッチングさせる。
次のステップは、ＦＥＴを含む共振型のマッチング回路
を図１に示すように配置することである。無限インピー
ダンスを示すＦＥＴを用いて最適化が行なわれる。そこ
で、このＦＥＴが小さいインピーダンスを示す場合に
は、最低の周波数に対して最適化される。最適化の最初
のステップの後、すべての構造のグローバルな最適化が
行なわれ、所望の周波数においてマッチングさせるため
に用いるキャパシタンス、インダクタンス及び制御ＦＥ
Ｔの最適値が導かれる。ＦＥＴはゲート電圧に対してそ
の等価キャパシタンスを変化させるため、制御ＦＥＴの
電圧制御を起動してマッチング回路の周波数を調節する
ことが可能である。
【００２８】図１の周波数コンバータは、例えば８ＧＨ
ｚの局部周波数を用いて例えば２ＧＨｚの入力信号を例
えば１０ＧＨｚの出力信号に変換するアップコンバータ
機能と、例えば８ＧＨｚの局部周波数を用いて例えば１
０ＧＨｚの入力信号を例えば２ＧＨｚの出力信号に変換
するダウンコンバータ機能とを有するものである。
ｚの局部周波数を用いて例えば２ＧＨｚの入力信号を例
えば１０ＧＨｚの出力信号に変換するアップコンバータ
機能と、例えば８ＧＨｚの局部周波数を用いて例えば１
０ＧＨｚの入力信号を例えば２ＧＨｚの出力信号に変換
するダウンコンバータ機能とを有するものである。
【００２９】５０Ωを示す入力ポート１は、複数個の伝
送線路からなるマッチング回路２に接続されている。こ
のマッチング回路２は、入力ポート１の５０Ωのインピ
ーダンスを、中央のミキシング素子７及び制御ＦＥＴ５
の状態に大きく依存する点１７のインピーダンスに変換
しなければならない。このマッチング回路２は、５０Ω
の特性インピーダンスをもつ、ある長さの１つの伝送線
路のみで構成することもできる。制御ＦＥＴ５がオフの
場合（この場合、点１７においてインダクタ３及びキャ
パシタ４の組合わせにより共振が起きない）、マッチン
グ回路２は最高周波数（つまり１０ＧＨｚ）にマッチン
グしなければならない。その場合には、２ＧＨｚの寄与
を停止しなければならない。１つの伝送線路では不十分
な場合には、マッチング回路２は、２つの伝送線路とそ
れらの間に接続された開放線路とから構成することもで
きる。
送線路からなるマッチング回路２に接続されている。こ
のマッチング回路２は、入力ポート１の５０Ωのインピ
ーダンスを、中央のミキシング素子７及び制御ＦＥＴ５
の状態に大きく依存する点１７のインピーダンスに変換
しなければならない。このマッチング回路２は、５０Ω
の特性インピーダンスをもつ、ある長さの１つの伝送線
路のみで構成することもできる。制御ＦＥＴ５がオフの
場合（この場合、点１７においてインダクタ３及びキャ
パシタ４の組合わせにより共振が起きない）、マッチン
グ回路２は最高周波数（つまり１０ＧＨｚ）にマッチン
グしなければならない。その場合には、２ＧＨｚの寄与
を停止しなければならない。１つの伝送線路では不十分
な場合には、マッチング回路２は、２つの伝送線路とそ
れらの間に接続された開放線路とから構成することもで
きる。
【００３０】このマッチング回路２は、制御ＦＥＴ５と
ともに共振を起こす共振素子として用いられるインダク
タ（自己インダクタンス）３に接続されている。通常は
数ｐＦである制御ＦＥＴ５のソースドレイン間のキャパ
シタンスＣに応じて、マッチングのためのインダクタ３
のインダクタンスＬを、周波数Ｆ＝２ＧＨｚにおいて動
作するように、次式によって算出することができる。
ともに共振を起こす共振素子として用いられるインダク
タ（自己インダクタンス）３に接続されている。通常は
数ｐＦである制御ＦＥＴ５のソースドレイン間のキャパ
シタンスＣに応じて、マッチングのためのインダクタ３
のインダクタンスＬを、周波数Ｆ＝２ＧＨｚにおいて動
作するように、次式によって算出することができる。
【００３１】Ｌ・Ｃ・４・Ｆ2 ・π2 ＝１ 電圧源ＶＧは、ピンチオフ電圧に関するミキシング素子
（ミキシングＦＥＴ）７に対する動作点を満足するよう
に設定される。
（ミキシングＦＥＴ）７に対する動作点を満足するよう
に設定される。
【００３２】インダクタ３及びマッチング回路２の接続
点１７は、キャパシタ４を介して制御ＦＥＴＴ５のドレ
インに接続されている。
点１７は、キャパシタ４を介して制御ＦＥＴＴ５のドレ
インに接続されている。
【００３３】このキャパシタ４は、上記計算式において
考慮に入れなければならない。制御ＦＥＴ５の電圧ゲー
ト動作が０ボルトに設定された場合には、ソース及びド
レイン間のインピーダンスはゼロとみなされ、共振が上
記で計算したように確立される。インダクタンス及びキ
ャパシタンスの値がマッチングプロセスにおいて考慮さ
れるため、２ＧＨｚのマッチングが生じる。制御電圧が
約１Ｖの電圧に設定される場合、制御ＦＥＴ５は開放さ
れ、回路マッチングにはキャパシタンスもインダクタン
スも考慮に入れない。これらインダクタンスは数ｎＨで
あり、１０ＧＨｚの動作に影響するにはあまりにも大き
すぎる。
考慮に入れなければならない。制御ＦＥＴ５の電圧ゲー
ト動作が０ボルトに設定された場合には、ソース及びド
レイン間のインピーダンスはゼロとみなされ、共振が上
記で計算したように確立される。インダクタンス及びキ
ャパシタンスの値がマッチングプロセスにおいて考慮さ
れるため、２ＧＨｚのマッチングが生じる。制御電圧が
約１Ｖの電圧に設定される場合、制御ＦＥＴ５は開放さ
れ、回路マッチングにはキャパシタンスもインダクタン
スも考慮に入れない。これらインダクタンスは数ｎＨで
あり、１０ＧＨｚの動作に影響するにはあまりにも大き
すぎる。
【００３４】この点１７は、特に１０ＧＨｚにおいて点
１７のインピーダンスをゲートの入力インピーダンスに
変換するための別の伝送線路６を介してミキシングＦＥ
Ｔ７のゲートに接続されている。これは所望の動作周波
数においてミキシング効果を生じ得るように適切に選択
しなければならない。
１７のインピーダンスをゲートの入力インピーダンスに
変換するための別の伝送線路６を介してミキシングＦＥ
Ｔ７のゲートに接続されている。これは所望の動作周波
数においてミキシング効果を生じ得るように適切に選択
しなければならない。
【００３５】このミキシングＦＥＴ７のソースはストリ
ップラインで構成された従来と同様のマッチング回路１
０に接続され、マッチング回路１０の他端は、図示しな
い局部発振器が接続されているポート９に接続されてい
る。このマッチング回路１０は、実際、ミキシングＦＥ
Ｔ７のソースのインピーダンスを局部発振器の従来の５
０Ωに変換する。
ップラインで構成された従来と同様のマッチング回路１
０に接続され、マッチング回路１０の他端は、図示しな
い局部発振器が接続されているポート９に接続されてい
る。このマッチング回路１０は、実際、ミキシングＦＥ
Ｔ７のソースのインピーダンスを局部発振器の従来の５
０Ωに変換する。
【００３６】ミキシング素子７のゲートにおける同様な
動作説明として、ドレインにおいてマッチング回路１８
はドレインのインピーダンスを１９のインピーダンス
に、特に１０ＧＨｚにおいて変換する。これは、２ＧＨ
ｚにおいては、マッチングは、実質的にインダクタンス
と制御ＦＥＴの選択により行なわれるからである。この
マッチング回路１８は主に伝送線路から構成されるが、
１つの伝送線路で十分なことが多い。
動作説明として、ドレインにおいてマッチング回路１８
はドレインのインピーダンスを１９のインピーダンス
に、特に１０ＧＨｚにおいて変換する。これは、２ＧＨ
ｚにおいては、マッチングは、実質的にインダクタンス
と制御ＦＥＴの選択により行なわれるからである。この
マッチング回路１８は主に伝送線路から構成されるが、
１つの伝送線路で十分なことが多い。
【００３７】インダクタ１３は、通常２Ｖの電源電圧Ｖ
Ｄに接続され、ミキシング素子７にドレインバイアスを
印加する。
Ｄに接続され、ミキシング素子７にドレインバイアスを
印加する。
【００３８】接続点１９は、実質的に１０ＧＨｚにおい
て、５０Ωの出力を、示されたインピーダンスにマッチ
ングするための、伝送線路で構成されたマッチング回路
１５に接続されている。
て、５０Ωの出力を、示されたインピーダンスにマッチ
ングするための、伝送線路で構成されたマッチング回路
１５に接続されている。
【００３９】また、接続点１９には、制御ＦＥＴ１１の
ドレインがキャパシタ１２を介して接続されている。
ドレインがキャパシタ１２を介して接続されている。
【００４０】制御ＦＥＴ１１の制御電圧は、ゲート上で
アクチベートされた共振を起し、ドレインでは起こさな
いように、同期させねばならない。これは、ゲート上で
は２ＧＨｚがマッチングされ、出力においては１０ＧＨ
ｚがマッチングされることを意味する。このことはアッ
プミキサ構成を導く。逆に、ドレインにおいて共振がア
クチベートされ、ゲートではアクチベートされない場
合、ドレインは２ＧＨｚ帯域動作に、ゲートは１０ＧＨ
ｚにマッチングされることになる。これはダウンコンバ
ータ構成である。
アクチベートされた共振を起し、ドレインでは起こさな
いように、同期させねばならない。これは、ゲート上で
は２ＧＨｚがマッチングされ、出力においては１０ＧＨ
ｚがマッチングされることを意味する。このことはアッ
プミキサ構成を導く。逆に、ドレインにおいて共振がア
クチベートされ、ゲートではアクチベートされない場
合、ドレインは２ＧＨｚ帯域動作に、ゲートは１０ＧＨ
ｚにマッチングされることになる。これはダウンコンバ
ータ構成である。
【００４１】ゲート制御ＦＥＴの制御電圧は０又は１Ｖ
であるため、使用されるインバータ回路は従来の論理イ
ンバータであり、回路の外部に設けられても良い。
であるため、使用されるインバータ回路は従来の論理イ
ンバータであり、回路の外部に設けられても良い。
【００４２】図２を参照すると、本発明の第２の実施例
による周波数コンバータは、以下の点を除けば図１の周
波数コンバータと同様である。
による周波数コンバータは、以下の点を除けば図１の周
波数コンバータと同様である。
【００４３】即ち、図２の周波数コンバータでは、図１
の第１の制御ＦＥＴ５の代りに、おのおのが、第１のキ
ャパシタ４の他端に接続されたドレインと、接地された
ソースと、制御電圧端子２０に接続されたゲートとを有
する複数個のＦＥＴ５−１〜５−ｎが設けられ、図１の
第２の制御ＦＥＴ１１の代りに、各々が第２のキャパシ
タ１２の他端に接続されたドレインと、接地されたソー
スと、制御電圧端子２０にインバータ回路２１を介して
接続されたゲートとを有する複数個のＦＥＴ１１−１〜
１１−ｎが設けられている。
の第１の制御ＦＥＴ５の代りに、おのおのが、第１のキ
ャパシタ４の他端に接続されたドレインと、接地された
ソースと、制御電圧端子２０に接続されたゲートとを有
する複数個のＦＥＴ５−１〜５−ｎが設けられ、図１の
第２の制御ＦＥＴ１１の代りに、各々が第２のキャパシ
タ１２の他端に接続されたドレインと、接地されたソー
スと、制御電圧端子２０にインバータ回路２１を介して
接続されたゲートとを有する複数個のＦＥＴ１１−１〜
１１−ｎが設けられている。
【００４４】このように、ｎ（＝２以上）個のＦＥＴを
互いに並列に接続して低周波共振を制御する場合、計算
は次式により行なう。
互いに並列に接続して低周波共振を制御する場合、計算
は次式により行なう。
【００４５】Ｌ・Ｃ´・４・Ｆ2 ・π2 ＝１ ここで、Ｃ´は、上述したＦＥＴソースドレイン間キャ
パシタンスＣに並列に設けたＦＥＴの数ｎを乗じた値で
ある。
パシタンスＣに並列に設けたＦＥＴの数ｎを乗じた値で
ある。
【００４６】同一のコミュテーションを得るために、Ｆ
ＥＴのすべてのゲートは同時にトリガされ、したがって
リンクされている。
ＥＴのすべてのゲートは同時にトリガされ、したがって
リンクされている。
【００４７】図３を参照すると、本発明の第３の実施例
による周波数コンバータは、以下の点を除けば図１の周
波数コンバータと同様である。即ち、図３の周波数コン
バータでは、図１のミキシングＦＥＴ７の代りに、マッ
チング回路６を介して接続点１７に接続される第１のポ
ートと、マッチング回路１０に接続される第２のポート
と、マッチング回路１８に接続される第３のポートとを
有し、第１及び第２のポートにおける信号を互いに混合
し、混合された信号を第３のポートに出力する３ポート
ミキシング素子２２が用いられている。この３ポートミ
キシング素子２２は、例えば、ダイオードの組み合わせ
やＦＥＴの組み合わせからなるものである。
による周波数コンバータは、以下の点を除けば図１の周
波数コンバータと同様である。即ち、図３の周波数コン
バータでは、図１のミキシングＦＥＴ７の代りに、マッ
チング回路６を介して接続点１７に接続される第１のポ
ートと、マッチング回路１０に接続される第２のポート
と、マッチング回路１８に接続される第３のポートとを
有し、第１及び第２のポートにおける信号を互いに混合
し、混合された信号を第３のポートに出力する３ポート
ミキシング素子２２が用いられている。この３ポートミ
キシング素子２２は、例えば、ダイオードの組み合わせ
やＦＥＴの組み合わせからなるものである。
【００４８】図４を参照すると、本発明の第４の実施例
による周波数コンバータは、以下の点を除けば図１の周
波数コンバータと同様である。即ち、図４の周波数コン
バータは、図１における第１のインダクタ３、第１のキ
ャパシタ４、第２のインダクタ１３、及び第２のキャパ
シタ１２の代りに、それぞれ、伝送線路２５、２６、２
７、及び２８を用い、かつ、図１における第１及び第２
の制御ＦＥＴ５及び１１の代りに切り替え可能なダイオ
ード２３及び２４を第１及び第２の制御素子として用い
ている。適応的マッチングの原理は共振型に基づくた
め、電圧において制御可能なキャパシタンスとして動作
するＦＥＴ５及び１１は、いかなる等価物にも置き換え
ることができ、例えば、電圧制御ダイオードであっても
よい。同様に、周波数によって、周波数が十分高けれ
ば、インダクタンスをマイクロストリップライン等の伝
送線路に、上述のように置き換えることができる。共振
の算出は、アクティブな構造と線路の等価インダクタン
スを考慮に入れて、先に述べたものとほぼ同様である。
による周波数コンバータは、以下の点を除けば図１の周
波数コンバータと同様である。即ち、図４の周波数コン
バータは、図１における第１のインダクタ３、第１のキ
ャパシタ４、第２のインダクタ１３、及び第２のキャパ
シタ１２の代りに、それぞれ、伝送線路２５、２６、２
７、及び２８を用い、かつ、図１における第１及び第２
の制御ＦＥＴ５及び１１の代りに切り替え可能なダイオ
ード２３及び２４を第１及び第２の制御素子として用い
ている。適応的マッチングの原理は共振型に基づくた
め、電圧において制御可能なキャパシタンスとして動作
するＦＥＴ５及び１１は、いかなる等価物にも置き換え
ることができ、例えば、電圧制御ダイオードであっても
よい。同様に、周波数によって、周波数が十分高けれ
ば、インダクタンスをマイクロストリップライン等の伝
送線路に、上述のように置き換えることができる。共振
の算出は、アクティブな構造と線路の等価インダクタン
スを考慮に入れて、先に述べたものとほぼ同様である。
【００４９】
【発明の効果】以上説明した様に本発明による周波数コ
ンバータでは、従来の周波数コンバータに比べ、使用部
品のスペースを約半分に縮小できるため、通信分野及び
集積化目的において、より興味深いものとなる。
ンバータでは、従来の周波数コンバータに比べ、使用部
品のスペースを約半分に縮小できるため、通信分野及び
集積化目的において、より興味深いものとなる。
【００５０】その理由は、高周波数パッチの大半は低周
波数パッチに組み込まれるか、その間に配置されるた
め、最大サイズを決定するのは、最低周波数アレーのサ
イズであるからである。
波数パッチに組み込まれるか、その間に配置されるた
め、最大サイズを決定するのは、最低周波数アレーのサ
イズであるからである。
【００５１】また本発明による周波数コンバータは、従
来の周波数コンバータより低コストであり、トリミング
により調整することがより容易である。
来の周波数コンバータより低コストであり、トリミング
により調整することがより容易である。
【００５２】従来の周波数コンバータは、通常、より広
い基板面及び二層以上の構成を用いている。本構成で
は、ただ１つのプリント基板を用いることにより、コス
トが抑えられる。サイズも縮小され、これに比例して、
コストも減少する。その上、製造上の観点で調整を考慮
すると、トリミングすべき層は１つしかないため、時間
の節約と、製造レベルにおける容易化が可能となる。
い基板面及び二層以上の構成を用いている。本構成で
は、ただ１つのプリント基板を用いることにより、コス
トが抑えられる。サイズも縮小され、これに比例して、
コストも減少する。その上、製造上の観点で調整を考慮
すると、トリミングすべき層は１つしかないため、時間
の節約と、製造レベルにおける容易化が可能となる。
【図１】本発明の第１の実施例による周波数コンバータ
のブロック図である。
のブロック図である。
【図２】本発明の第２の実施例による周波数コンバータ
のブロック図である。
のブロック図である。
【図３】本発明の第３の実施例による周波数コンバータ
のブロック図である。
のブロック図である。
【図４】本発明の第４の実施例による周波数コンバータ
のブロック図である。
のブロック図である。
【図５】従来の周波数コンバータのブロック図である。
【図６】従来のもう一つの周波数コンバータのブロック
図である。
図である。
１ 入力ポート ２ マッチング回路 ３ インダクタ ４ キャパシタ ５ 制御ＦＥＴ（制御素子） ６ マッチング回路 ７ ミキシングＦＥＴ（ミキシング素子） ９ 局部発振信号ポート １０ マッチング回路 １１ 制御ＦＥＴ（制御素子） １２ キャパシタ １３ インダクタ １５ マッチング回路 １６ 出力ポート １８ マッチング回路 ２０ 制御電圧端子 ２１ インバータ回路 ２２ ３ポートミキシング素子 ２３ 切り替え可能なダイオード ２４ 切り替え可能なダイオード ２５ 伝送線路 ２６ 伝送線路 ２７ 伝送線路 ２８ 伝送線路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−152254（ＪＰ，Ａ) 特開 平７−74546（ＪＰ，Ａ) 特開 平１−175304（ＪＰ，Ａ) 実開 昭63−90316（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03D 7/00 H03D 7/12
Claims (9)
- 【請求項１】 入力信号が入力される入力ポート（１）
に一端を接続された第１のマッチング回路（２）と、 この第１のマッチング回路（２）の他端に一端を接続さ
れ、他端を第１の電圧源（ＶＧ）に接続された第１のイ
ンダクタ（３）と、 この第１のインダクタ（３）と前記第１のマッチング回
路（２）との第１の接続点（１７）に第１のキャパシタ
（４）を介して接続された第１のポートと、接地された
第２のポートと、第１及び第２の制御電圧の内の一方を
供給される制御電圧端子（２０）に接続された第３のポ
ートとを有する第１の制御素子（５或いは２３）と、 一端を局部発振信号（Ｌ0 ）が供給される局部発振信号
ポート（９）に接続された第２のマッチング回路（１
０）と、 前記第１の接続点（１７）に接続された第１のポート
と、前記第２のマッチング回路（１０）の他端に接続さ
れた第２のポートと、第３のポートとを有し、前記第１
及び前記第２のポートにおける信号を互いに混合し、混
合された信号を前記第３のポートに出力するミキシング
素子（７或いは２２）と、 前記ミキシング素子（７或いは２２）の前記第３のポー
トに一端を接続された第３のマッチング回路（１８）
と、 この第３のマッチング回路（１８）の他端に一端を接続
され、他端を第２の電圧源（ＶＤ）に接続された第２の
インダクタ（１３）と、 この第２のインダクタ（１３）と前記第３のマッチング
回路（１８）との第２の接続点（１９）に第２のキャパ
シタ（１２）を介して接続された第１のポートと、接地
された第２のポートと、前記制御電圧端子（２０）にイ
ンバータ回路（２１）を介して接続された第３のポート
とを有する第２の制御素子（１１或いは２４）と、 前記第２の接続点（１９）に一端を接続され、他端を出
力ポート（１６）に接続された第４のマッチング回路
（１５）とを有することを特徴とする周波数コンバー
タ。 - 【請求項２】 請求項１に記載の周波数コンバータにお
いて、 前記周波数コンバータをアップコンバータとして動作さ
せる時に、前記第１の制御素子（５或いは２３）の前記
第１のポート及び前記第２のポート間をオンし、かつ、
前記第２の制御素子（１１或いは２４）の前記第１のポ
ート及び前記第２のポート間をオフする前記第１の制御
電圧が前記制御電圧端子（２０）に与えられ、前記周波
数コンバータをダウンコンバータとして動作させる時
に、前記第１の制御素子（５或いは２３）の前記第１の
ポート及び前記第２のポート間をオフし、かつ、前記第
２の制御素子（１１或いは２４）の前記第１のポート及
び前記第２のポート間をオンする前記第２の制御電圧が
前記制御電圧端子（２０）に与えられることを特徴とす
る周波数コンバータ。 - 【請求項３】 請求項１に記載の周波数コンバータにお
いて、 前記ミキシング素子（７或いは２２）の前記第１のポー
トは、前記第１の接続点（１７）に第４のマッチング回
路（６）を介して接続されていることを特徴とする周波
数コンバータ。 - 【請求項４】 請求項１に記載の周波数コンバータにお
いて、 前記ミキシング素子は、前記第１のポート、前記第２の
ポート、及び前記第３のポートとして、ゲート、ソー
ス、及びドレインをそれぞれ有するミキシングＦＥＴ
（７）であることを特徴とする周波数コンバータ。 - 【請求項５】 請求項１に記載の周波数コンバータにお
いて、 前記第１の制御素子は、前記第１のポート、前記第２の
ポート、及び前記第３のポートとして、ドレイン、ソー
ス、及びゲートをそれぞれ有する第１の制御ＦＥＴ
（５）であり、 前記第２の制御素子は、前記第１のポート、前記第２の
ポート、及び前記第３のポートとして、ドレイン、ソー
ス、及びゲートをそれぞれ有する第２の制御ＦＥＴ（１
１）であることを特徴とする周波数コンバータ。 - 【請求項６】 請求項５に記載の周波数コンバータにお
いて、 前記第１の制御ＦＥＴ（５）は、各々が、前記第１のキ
ャパシタ（４）の他端に接続されたドレインと、接地さ
れたソースと、前記制御電圧端子（２０）に接続された
ゲートとを有する複数個のＦＥＴからなり、 前記第２の制御ＦＥＴ（１１）は、各々が前記第２のキ
ャパシタ（１２）の他端に接続されたドレインと、接地
されたソースと、前記制御電圧端子（２０）に前記イン
バータ回路（２１）を介して接続されたゲートとを有す
る複数個のＦＥＴからなることを特徴とする周波数コン
バータ。 - 【請求項７】 請求項１に記載の周波数コンバータにお
いて、 前記第１のインダクタ（３）、前記第１のキャパシタ
（４）、前記第２のインダクタ（１３）、及び前記第２
のキャパシタ（１２）として、それぞれ、伝送線路（２
５、２６、２７、及び２８）を有することを特徴とする
周波数コンバータ。 - 【請求項８】 請求項１に記載の周波数コンバータにお
いて、 前記第１の制御素子（５或いは２３）の前記第１のポー
トは、前記第１のキャパシタ（４）を介さずに、前記第
１の接続点（１７）に直接に接続され、前記第１のキャ
パシタ（４）は、前記第１の制御素子（５或いは２３）
の前記第１のポートと前記第１の制御素子（５或いは２
３）の前記第２のポートとの間に、接続されており、 前記第２の制御素子（１１或いは２４）の前記第１のポ
ートは、前記第２のキャパシタ（１２）を介さずに、前
記第２の接続点（１９）に直接に接続されるとともに、
前記第２のキャパシタ（１２）は、前記第２の制御素子
（１１或いは２４）の前記第１のポートと前記第２の制
御素子（１１或いは２４）の前記第２のポートとの間
に、接続されていることを特徴とする周波数コンバー
タ。 - 【請求項９】 請求項８に記載の周波数コンバータにお
いて、 前記周波数コンバータをアップコンバータとして動作さ
せる時に、前記第１の制御素子（５或いは２３）の前記
第１のポート及び前記第２のポート間をオフし、かつ、
前記第２の制御素子（１１或いは２４）の前記第１のポ
ート及び前記第２のポート間をオンする前記第２の制御
電圧が前記制御電圧端子（２０）に与えられ、前記周波
数コンバータをダウンコンバータとして動作させる時
に、前記第１の制御素子（５或いは２３）の前記第１の
ポート及び前記第２のポート間をオンし、かつ、前記第
２の制御素子（１１或いは２４）の前記第１のポート及
び前記第２のポート間をオフする前記第１の制御電圧が
前記制御電圧端子（２０）に与えられることを特徴とす
る周波数コンバータ。
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|---|---|---|---|
| JP10125577A JP3141936B2 (ja) | 1998-05-08 | 1998-05-08 | 周波数コンバータ |
| US09/304,832 US6160425A (en) | 1998-05-08 | 1999-05-05 | Frequency converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10125577A JP3141936B2 (ja) | 1998-05-08 | 1998-05-08 | 周波数コンバータ |
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| JPH11330864A JPH11330864A (ja) | 1999-11-30 |
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ID=14913635
Family Applications (1)
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|---|---|---|---|
| JP10125577A Expired - Fee Related JP3141936B2 (ja) | 1998-05-08 | 1998-05-08 | 周波数コンバータ |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1999
- 1999-05-05 US US09/304,832 patent/US6160425A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102400163B1 (ko) * | 2015-06-15 | 2022-05-18 | 이정환 | 미세 패턴을 갖는 장신구 및 이의 제조 방법 |
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| Publication number | Publication date |
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| JPH11330864A (ja) | 1999-11-30 |
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