JP2943333B2 - 自己発振周波数変換器 - Google Patents
自己発振周波数変換器Info
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- JP2943333B2 JP2943333B2 JP34291A JP34291A JP2943333B2 JP 2943333 B2 JP2943333 B2 JP 2943333B2 JP 34291 A JP34291 A JP 34291A JP 34291 A JP34291 A JP 34291A JP 2943333 B2 JP2943333 B2 JP 2943333B2
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- JP
- Japan
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- fet
- oscillation frequency
- self
- frequency converter
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Description
【０００１】
【産業上の利用分野】本発明は、周波数変換器に間し、
特にマイクロ波無線通信装置用となる局発発振器を含ん
だ周波数変換器に関する。
特にマイクロ波無線通信装置用となる局発発振器を含ん
だ周波数変換器に関する。
【０００２】
【従来の技術】従来、この種の自己発振周波数変換器と
しては、図２あるいは図３に示すような回路がある。デ
ュアルゲートＦＥＴの第１のＦＥＴＱ１のゲート６に共
振回路８を設け、第２のＦＥＴＱ２のゲート７及び第１
のＦＥＴＱ１のドレインにそれぞれ整合回路１０，１１
を有する構成となっている。これら図２，図３は整合回
路１０，１１の構成以外は、同様の回路構成となってい
る。
しては、図２あるいは図３に示すような回路がある。デ
ュアルゲートＦＥＴの第１のＦＥＴＱ１のゲート６に共
振回路８を設け、第２のＦＥＴＱ２のゲート７及び第１
のＦＥＴＱ１のドレインにそれぞれ整合回路１０，１１
を有する構成となっている。これら図２，図３は整合回
路１０，１１の構成以外は、同様の回路構成となってい
る。
【０００３】デュアルゲートＦＥＴは、等価的に２のＦ
ＥＴＱ１，Ｑ２が縦積みされたものと考えられる。
ＥＴＱ１，Ｑ２が縦積みされたものと考えられる。
【０００４】第１のＦＥＴＱ１は発振器用ＦＥＴとなっ
ているので、そのゲート，ソース，ドレイン間にはコル
ピッツ条件を満足する様に整合回路１０及び共振回路８
が、ゲート及びドレインに接続されている。整合回路１
０は第１のＦＥＴＱ１のドレインが発振周波数でショー
ト状態となる様になっており、ＨＩＣにおいては図の様
な分布定数回路を用いている。またＩＣの場合は図３の
様にコンデンサＣ１を用いてそれぞれ高周波ショート状
態を実現している。
ているので、そのゲート，ソース，ドレイン間にはコル
ピッツ条件を満足する様に整合回路１０及び共振回路８
が、ゲート及びドレインに接続されている。整合回路１
０は第１のＦＥＴＱ１のドレインが発振周波数でショー
ト状態となる様になっており、ＨＩＣにおいては図の様
な分布定数回路を用いている。またＩＣの場合は図３の
様にコンデンサＣ１を用いてそれぞれ高周波ショート状
態を実現している。
【０００５】一般の発振器に対して自己発振周波数変換
器の発振ＦＥＴの場合は、ソースにはグランドとの間に
は第２のＦＥＴＱ２があるのでソースは高周波オープン
よりずれたインピーダンスとなっている。このずれ分
は、ドレイン側の整合回路１０に含まれて調整されるこ
とによりゲート側の共振回路８の共振周波数で発振する
ことができる。
器の発振ＦＥＴの場合は、ソースにはグランドとの間に
は第２のＦＥＴＱ２があるのでソースは高周波オープン
よりずれたインピーダンスとなっている。このずれ分
は、ドレイン側の整合回路１０に含まれて調整されるこ
とによりゲート側の共振回路８の共振周波数で発振する
ことができる。
【０００６】この様に発振した状態で入力端子１からＲ
Ｆ信号を入力すると、第２のＦＥＴＱ２により増幅され
るＲＦ信号は発振周波数でスイッチングされるため、出
力端子２からは局発周波数によって変調された信号を得
る事ができる。
Ｆ信号を入力すると、第２のＦＥＴＱ２により増幅され
るＲＦ信号は発振周波数でスイッチングされるため、出
力端子２からは局発周波数によって変調された信号を得
る事ができる。
【０００７】
【発明が解決しようとする課題】これら従来の自己発振
周波数変換器では、発振用ＦＥＴＱ１のドレイン側より
出力信号を取出しているが、ＩＣ化した場合、つまりコ
ンデンサＣ１によって発振条件を満たすように発振用Ｆ
ＥＴのドレイン端子を発振周波数で低インピーダンスに
なる様にした場合、出力信号の中間周波数においては発
振周波数との周波数比で決まるインピーダンスとなる。
例えば、衛星放送の場合には、発振周波数が１０〜１１
ＧＨｚ、中間周波数が１〜２ＧＨｚであるので、この中
間周波数におけるインピーダンスは、ほぼショート状態
の５〜１０倍程度のインピーダンスに過ぎない。従って
出力信号の損失をまぬがれないという問題点があった。
周波数変換器では、発振用ＦＥＴＱ１のドレイン側より
出力信号を取出しているが、ＩＣ化した場合、つまりコ
ンデンサＣ１によって発振条件を満たすように発振用Ｆ
ＥＴのドレイン端子を発振周波数で低インピーダンスに
なる様にした場合、出力信号の中間周波数においては発
振周波数との周波数比で決まるインピーダンスとなる。
例えば、衛星放送の場合には、発振周波数が１０〜１１
ＧＨｚ、中間周波数が１〜２ＧＨｚであるので、この中
間周波数におけるインピーダンスは、ほぼショート状態
の５〜１０倍程度のインピーダンスに過ぎない。従って
出力信号の損失をまぬがれないという問題点があった。
【０００８】本発明の目的は、このような問題を解決
し、インピーダンスの低下がなく、出力信号の損失を抑
えた自己発振周波数変換器を提供することにある。
し、インピーダンスの低下がなく、出力信号の損失を抑
えた自己発振周波数変換器を提供することにある。
【０００９】
【課題を解決するための手段】本発明の構成は、２つの
ＦＥＴのうち第１のＦＥＴのソースと第２のＦＥＴのド
レインとが直列接続されて直流的にデュアルゲートＦＥ
Ｔの構造とし、前記第１のＦＥＴのゲートに共振回路を
設け、前記第２のＦＥＴのゲートから高周波信号を入力
して中間周波数信号を出力する自己発振周波数変換器に
おいて前記第１のＦＥＴおよび前記第２のＦＥＴの接続
点から直接前記中間周波数信号を出力することを特徴と
する。
ＦＥＴのうち第１のＦＥＴのソースと第２のＦＥＴのド
レインとが直列接続されて直流的にデュアルゲートＦＥ
Ｔの構造とし、前記第１のＦＥＴのゲートに共振回路を
設け、前記第２のＦＥＴのゲートから高周波信号を入力
して中間周波数信号を出力する自己発振周波数変換器に
おいて前記第１のＦＥＴおよび前記第２のＦＥＴの接続
点から直接前記中間周波数信号を出力することを特徴と
する。
【００１０】
【実施例】第１図は本発明の一実施例の回路図である。
デュアルゲートＦＥＴにおいて共振回路８，整合回路９
を有し、ＲＦ信号を入力して共振回路９の共振周波数で
変調された信号を出力する点は、従来の自己発振周波数
変換器と同様である。
デュアルゲートＦＥＴにおいて共振回路８，整合回路９
を有し、ＲＦ信号を入力して共振回路９の共振周波数で
変調された信号を出力する点は、従来の自己発振周波数
変換器と同様である。
【００１１】本実施例では、出力信号を第１のＦＥＴＱ
１のソースすなわち第２のＦＥＴＱ２のドレインより出
力している。従って、第１のＦＥＴＱ１のドレイン側の
インピーダンスが中間周波数において低くなっていても
出力を損失することはない。
１のソースすなわち第２のＦＥＴＱ２のドレインより出
力している。従って、第１のＦＥＴＱ１のドレイン側の
インピーダンスが中間周波数において低くなっていても
出力を損失することはない。
【００１２】発振用ＦＥＴＱ１のソース側における発振
条件については、出力の負荷インピーダンスに合わせて
負荷との間に整合回路が必要となるが、ＩＣ化において
バッファ回路としてソースフォロワあるいはソース接地
型のＦＥＴ増幅器を出力に接続した場合、それらの入力
インピーダンスは高インピーダンスとなっているので、
本実施例の自己発振周波数変換器の出力と直結する事が
できる。
条件については、出力の負荷インピーダンスに合わせて
負荷との間に整合回路が必要となるが、ＩＣ化において
バッファ回路としてソースフォロワあるいはソース接地
型のＦＥＴ増幅器を出力に接続した場合、それらの入力
インピーダンスは高インピーダンスとなっているので、
本実施例の自己発振周波数変換器の出力と直結する事が
できる。
【００１３】
【発明の効果】以上説明したように、本発明は、第１の
ＦＥＴのソースから出力信号を出力することにより、Ｉ
Ｃ化した時第１のＦＥＴのドレイン側の中間周波数での
インピーダンスの低下を問題にせずとも良く、かつ直接
バッファ回路に接続できるという効果を有しＩＣ化にお
いて有効な回路となる。
ＦＥＴのソースから出力信号を出力することにより、Ｉ
Ｃ化した時第１のＦＥＴのドレイン側の中間周波数での
インピーダンスの低下を問題にせずとも良く、かつ直接
バッファ回路に接続できるという効果を有しＩＣ化にお
いて有効な回路となる。
【図１】本発明の一実施例の回路図
【図２】従来の自己発振周波数変換器の一例の回路
【図３】従来の他の自己発振周波数変換器の回路図
１ 入力端子 ２ 出力端子 ３ 電源端子 ６ 第１のゲート ７ 第２のゲート ８ 共振回路 ９，１０，１１ 整合回路 Ｃ１ コンデンサ Ｌ１ チョーク回路 Ｑ１，Ｑ２ 第１，第２のＦＥＴ
Claims (1)
- 【請求項１】 ２つのＦＥＴのうち第１のＦＥＴのソー
スと第２のＦＥＴのドレインとが直列接続されて直流的
にデュアルゲートＦＥＴの構造とし、前記第１のＦＥＴ
のゲートに共振回路を設け、前記第２のＦＥＴのゲート
から高周波信号を入力して中間周波数信号を出力する自
己発振周波数変換器において、前記第１のＦＥＴおよび
前記第２のＦＥＴの接続点から直接前記中間周波数信号
を出力することを特徴とする自己発振周波数変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34291A JP2943333B2 (ja) | 1991-01-08 | 1991-01-08 | 自己発振周波数変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34291A JP2943333B2 (ja) | 1991-01-08 | 1991-01-08 | 自己発振周波数変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280109A JPH04280109A (ja) | 1992-10-06 |
| JP2943333B2 true JP2943333B2 (ja) | 1999-08-30 |
Family
ID=11471202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34291A Expired - Fee Related JP2943333B2 (ja) | 1991-01-08 | 1991-01-08 | 自己発振周波数変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943333B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100974574B1 (ko) * | 2008-01-16 | 2010-08-06 | 한국과학기술원 | 저항성 주파수 혼합 장치 및 이를 이용한 신호 처리 방법 |
-
1991
- 1991-01-08 JP JP34291A patent/JP2943333B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04280109A (ja) | 1992-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990525 |
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| R250 | Receipt of annual fees |
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