JPH04280109A - 自己発振周波数変換器 - Google Patents
自己発振周波数変換器Info
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- JPH04280109A JPH04280109A JP34291A JP34291A JPH04280109A JP H04280109 A JPH04280109 A JP H04280109A JP 34291 A JP34291 A JP 34291A JP 34291 A JP34291 A JP 34291A JP H04280109 A JPH04280109 A JP H04280109A
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- JP
- Japan
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- fet
- circuit
- gate
- self
- frequency converter
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- 230000009977 dual effect Effects 0.000 claims abstract description 7
- 230000010354 integration Effects 0.000 abstract 2
- 230000006866 deterioration Effects 0.000 abstract 1
- 230000010355 oscillation Effects 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、周波数変換器に間し、
特にマイクロ波無線通信装置用となる局発発振器を含ん
だ周波数変換器に関する。
特にマイクロ波無線通信装置用となる局発発振器を含ん
だ周波数変換器に関する。
【0002】
【従来の技術】従来、この種の自己発振周波数変換器と
しては、図2あるいは図3に示すような回路がある。デ
ュアルゲートFETの第1のFETQ1のゲート6に共
振回路8を設け、第2のFETQ2のゲート7及び第1
のFETQ1のドレインにそれぞれ整合回路10,11
を有する構成となっている。これら図2,図3は整合回
路10,11の構成以外は、同様の回路構成となってい
る。
しては、図2あるいは図3に示すような回路がある。デ
ュアルゲートFETの第1のFETQ1のゲート6に共
振回路8を設け、第2のFETQ2のゲート7及び第1
のFETQ1のドレインにそれぞれ整合回路10,11
を有する構成となっている。これら図2,図3は整合回
路10,11の構成以外は、同様の回路構成となってい
る。
【0003】デュアルゲートFETは、等価的に2のF
ETQ1,Q2が縦積みされたものと考えられる。
ETQ1,Q2が縦積みされたものと考えられる。
【0004】第1のFETQ1は発振器用FETとなっ
ているので、そのゲート,ソース,ドレイン間にはコル
ピッツ条件を満足する様に整合回路10及び共振回路8
が、ゲート及びドレインに接続されている。整合回路1
0は第1のFETQ1のドレインが発振周波数でショー
ト状態となる様になっており、HICにおいては図の様
な分布定数回路を用いている。またICの場合は図3の
様にコンデンサC1を用いてそれぞれ高周波ショート状
態を実現している。
ているので、そのゲート,ソース,ドレイン間にはコル
ピッツ条件を満足する様に整合回路10及び共振回路8
が、ゲート及びドレインに接続されている。整合回路1
0は第1のFETQ1のドレインが発振周波数でショー
ト状態となる様になっており、HICにおいては図の様
な分布定数回路を用いている。またICの場合は図3の
様にコンデンサC1を用いてそれぞれ高周波ショート状
態を実現している。
【0005】一般の発振器に対して自己発振周波数変換
器の発振FETの場合は、ソースにはグランドとの間に
は第2のFETQ2があるのでソースは高周波オープン
よりずれたインピーダンスとなっている。このずれ分は
、ドレイン側の整合回路10に含まれて調整されること
によりゲート側の共振回路8の共振周波数で発振するこ
とができる。
器の発振FETの場合は、ソースにはグランドとの間に
は第2のFETQ2があるのでソースは高周波オープン
よりずれたインピーダンスとなっている。このずれ分は
、ドレイン側の整合回路10に含まれて調整されること
によりゲート側の共振回路8の共振周波数で発振するこ
とができる。
【0006】この様に発振した状態で入力端子1からR
F信号を入力すると、第2のFETQ2により増幅され
るRF信号は発振周波数でスイッチングされるため、出
力端子2からは局発周波数によって変調された信号を得
る事ができる。
F信号を入力すると、第2のFETQ2により増幅され
るRF信号は発振周波数でスイッチングされるため、出
力端子2からは局発周波数によって変調された信号を得
る事ができる。
【0007】
【発明が解決しようとする課題】これら従来の自己発振
周波数変換器では、発振用FETQ1のドレイン側より
出力信号を取出しているが、IC化した場合、つまりコ
ンデンサC1によって発振条件を満たすように発振用F
ETのドレイン端子を発振周波数で低インピーダンスに
なる様にした場合、出力信号の中間周波数においては発
振周波数との周波数比で決まるインピーダンスとなる。 例えば、衛星放送の場合には、発振周波数が10〜11
GHz、中間周波数が1〜2GHzであるので、この中
間周波数におけるインピーダンスは、ほぼショート状態
の5〜10倍程度のインピーダンスに過ぎない。従って
出力信号の損失をまぬがれないという問題点があった。
周波数変換器では、発振用FETQ1のドレイン側より
出力信号を取出しているが、IC化した場合、つまりコ
ンデンサC1によって発振条件を満たすように発振用F
ETのドレイン端子を発振周波数で低インピーダンスに
なる様にした場合、出力信号の中間周波数においては発
振周波数との周波数比で決まるインピーダンスとなる。 例えば、衛星放送の場合には、発振周波数が10〜11
GHz、中間周波数が1〜2GHzであるので、この中
間周波数におけるインピーダンスは、ほぼショート状態
の5〜10倍程度のインピーダンスに過ぎない。従って
出力信号の損失をまぬがれないという問題点があった。
【0008】本発明の目的は、このような問題を解決し
、インピーダンスの低下がなく、出力信号の損失を抑え
た自己発振周波数変換器を提供することにある。
、インピーダンスの低下がなく、出力信号の損失を抑え
た自己発振周波数変換器を提供することにある。
【0009】
【課題を解決するための手段】本発明の構成は、2つの
FETのうち第1のFETのソースと第2のFETのド
レインとが直列接続されて直流的にデュアルゲートFE
Tの構造とし、前記第1のFETのゲートに共振回路を
設け、前記第2のFETのゲートから高周波信号を入力
して中間周波数信号を出力する自己発振周波数変換器に
おいて前記第1のFETおよび前記第2のFETの接続
点から直接前記中間周波数信号を出力することを特徴と
する。
FETのうち第1のFETのソースと第2のFETのド
レインとが直列接続されて直流的にデュアルゲートFE
Tの構造とし、前記第1のFETのゲートに共振回路を
設け、前記第2のFETのゲートから高周波信号を入力
して中間周波数信号を出力する自己発振周波数変換器に
おいて前記第1のFETおよび前記第2のFETの接続
点から直接前記中間周波数信号を出力することを特徴と
する。
【0010】
【実施例】第1図は本発明の一実施例の回路図である。
デュアルゲートFETにおいて共振回路8,整合回路9
を有し、RF信号を入力して共振回路9の共振周波数で
変調された信号を出力する点は、従来の自己発振周波数
変換器と同様である。
を有し、RF信号を入力して共振回路9の共振周波数で
変調された信号を出力する点は、従来の自己発振周波数
変換器と同様である。
【0011】本実施例では、出力信号を第1のFETQ
1のソースすなわち第2のFETQ2のドレインより出
力している。従って、第1のFETQ1のドレイン側の
インピーダンスが中間周波数において低くなっていても
出力を損失することはない。
1のソースすなわち第2のFETQ2のドレインより出
力している。従って、第1のFETQ1のドレイン側の
インピーダンスが中間周波数において低くなっていても
出力を損失することはない。
【0012】発振用FETQ1のソース側における発振
条件については、出力の負荷インピーダンスに合わせて
負荷との間に整合回路が必要となるが、IC化において
バッファ回路としてソースフォロワあるいはソース接地
型のFET増幅器を出力に接続した場合、それらの入力
インピーダンスは高インピーダンスとなっているので、
本実施例の自己発振周波数変換器の出力と直結する事が
できる。
条件については、出力の負荷インピーダンスに合わせて
負荷との間に整合回路が必要となるが、IC化において
バッファ回路としてソースフォロワあるいはソース接地
型のFET増幅器を出力に接続した場合、それらの入力
インピーダンスは高インピーダンスとなっているので、
本実施例の自己発振周波数変換器の出力と直結する事が
できる。
【0013】
【発明の効果】以上説明したように、本発明は、第1の
FETのソースから出力信号を出力することにより、I
C化した時第1のFETのドレイン側の中間周波数での
インピーダンスの低下を問題にせずとも良く、かつ直接
バッファ回路に接続できるという効果を有しIC化にお
いて有効な回路となる。
FETのソースから出力信号を出力することにより、I
C化した時第1のFETのドレイン側の中間周波数での
インピーダンスの低下を問題にせずとも良く、かつ直接
バッファ回路に接続できるという効果を有しIC化にお
いて有効な回路となる。
【図1】本発明の一実施例の回路図
【図2】従来の自己発振周波数変換器の一例の回路
【図
3】従来の他の自己発振周波数変換器の回路図
3】従来の他の自己発振周波数変換器の回路図
1 入力端子
2 出力端子
3 電源端子
6 第1のゲート
7 第2のゲート
8 共振回路
9,10,11 整合回路
C1 コンデンサ
L1 チョーク回路
Claims (1)
- 【請求項1】 2つのFETのうち第1のFETのソ
ースと第2のFETのドレインとが直列接続されて直流
的にデュアルゲートFETの構造とし、前記第1のFE
Tのゲートに共振回路を設け、前記第2のFETのゲー
トから高周波信号を入力して中間周波数信号を出力する
自己発振周波数変換器において、前記第1のFETおよ
び前記第2のFETの接続点から直接前記中間周波数信
号を出力することを特徴とする自己発振周波数変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34291A JP2943333B2 (ja) | 1991-01-08 | 1991-01-08 | 自己発振周波数変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34291A JP2943333B2 (ja) | 1991-01-08 | 1991-01-08 | 自己発振周波数変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04280109A true JPH04280109A (ja) | 1992-10-06 |
JP2943333B2 JP2943333B2 (ja) | 1999-08-30 |
Family
ID=11471202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34291A Expired - Fee Related JP2943333B2 (ja) | 1991-01-08 | 1991-01-08 | 自己発振周波数変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2943333B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009171549A (ja) * | 2008-01-16 | 2009-07-30 | Research & Industrial Cooperation Group | 抵抗性周波数のミキシング装置及びこれを用いた信号処理方法 |
-
1991
- 1991-01-08 JP JP34291A patent/JP2943333B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009171549A (ja) * | 2008-01-16 | 2009-07-30 | Research & Industrial Cooperation Group | 抵抗性周波数のミキシング装置及びこれを用いた信号処理方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2943333B2 (ja) | 1999-08-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990525 |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |