JP2910421B2 - マイクロ波発振器 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波発振器に関
し、特に無線通信装置の周波数変換部に使用される局部
発振器などのマイクロ波発振器に関する。
し、特に無線通信装置の周波数変換部に使用される局部
発振器などのマイクロ波発振器に関する。
【０００２】
【従来の技術】従来、マイクロ波通信装置に使用される
第１局部発振器には共振回路を備えたＦＥＴ発振器が用
いられており、その発振周波数は共振回路の共振周波数
で決定されている。この装置によって必要とする局発周
波数は様々であるが、所望の周波数信号を得るために
（１）直接必要とする周波数で発振させる方法と（２）
予め必要とする周波数の１／ｎの周波数で発振させてお
いてその信号を逓倍器によりｎ逓倍する方法とがある。
第１局部発振器には共振回路を備えたＦＥＴ発振器が用
いられており、その発振周波数は共振回路の共振周波数
で決定されている。この装置によって必要とする局発周
波数は様々であるが、所望の周波数信号を得るために
（１）直接必要とする周波数で発振させる方法と（２）
予め必要とする周波数の１／ｎの周波数で発振させてお
いてその信号を逓倍器によりｎ逓倍する方法とがある。
【０００３】一般に、Ｋ帯以上の直接発振が難しい高い
周波数信号が必要な場合は後者の方法が用いられる。ま
たＰＬＬによって周波数安定性を得ようとする場合にも
分周器と逓倍器のコストと特性上の兼ね合いで後者の方
法を用いているものもある。逓倍器は、２逓倍が基本
で、それを多段接続して２m 逓倍（ｍ：段数）とするの
が一般的である。
周波数信号が必要な場合は後者の方法が用いられる。ま
たＰＬＬによって周波数安定性を得ようとする場合にも
分周器と逓倍器のコストと特性上の兼ね合いで後者の方
法を用いているものもある。逓倍器は、２逓倍が基本
で、それを多段接続して２m 逓倍（ｍ：段数）とするの
が一般的である。
【０００４】従来技術の一例として、図１４に発振器と
２逓倍器とをもつ回路を示す。図において、Ａ部が発振
器、Ｂ部が逓倍器である。発振器Ａにおいて、ＦＥＴＱ
１は発振用ＦＥＴで、ドレイン側とソース側に接続され
ているリアクタンス素子Ｌ１，Ｃ６，Ｃ３によって発振
可能な周波数範囲が決められる。さらに、共振回路１が
ゲートに接続されることにより、この共振回路１の共振
周波数でＦＥＴＱ１が発振する。Ｌ２，Ｌ５はＦＥＴＱ
１のバイアスフィード及びＤＣリターンであり、いずれ
も発振周波数に対して十分インピーダンスの高いチョー
ク回路となっている。Ｒ２，Ｒ１１は自己バイアス回路
として適切な動作点を決めている。
２逓倍器とをもつ回路を示す。図において、Ａ部が発振
器、Ｂ部が逓倍器である。発振器Ａにおいて、ＦＥＴＱ
１は発振用ＦＥＴで、ドレイン側とソース側に接続され
ているリアクタンス素子Ｌ１，Ｃ６，Ｃ３によって発振
可能な周波数範囲が決められる。さらに、共振回路１が
ゲートに接続されることにより、この共振回路１の共振
周波数でＦＥＴＱ１が発振する。Ｌ２，Ｌ５はＦＥＴＱ
１のバイアスフィード及びＤＣリターンであり、いずれ
も発振周波数に対して十分インピーダンスの高いチョー
ク回路となっている。Ｒ２，Ｒ１１は自己バイアス回路
として適切な動作点を決めている。
【０００５】ＦＥＴＱ１で発振した信号は、ＤＣカット
とカップリング量を決めるコンデンサＣ７を介して、逓
倍器Ｂへ入力される。逓倍器Ｂは、フィルタ４，５とダ
イオードＤ１によって構成されている。ダイオードＤ１
はその非線型性により入力した信号に対してスプリアス
を発生するが、入力信号周波数が通過帯域となるフィル
タを第１のフィルタ４に使用し、入力信号の２倍の周波
数が通過帯域となるフィルタを第２のフィルタ５として
使用することにより、効率的に入力信号の２倍波を出力
端子８から出力することができる。
とカップリング量を決めるコンデンサＣ７を介して、逓
倍器Ｂへ入力される。逓倍器Ｂは、フィルタ４，５とダ
イオードＤ１によって構成されている。ダイオードＤ１
はその非線型性により入力した信号に対してスプリアス
を発生するが、入力信号周波数が通過帯域となるフィル
タを第１のフィルタ４に使用し、入力信号の２倍の周波
数が通過帯域となるフィルタを第２のフィルタ５として
使用することにより、効率的に入力信号の２倍波を出力
端子８から出力することができる。
【０００６】なお、ダイオードＤ１のバイアス回路は、
チョーク回路Ｌ１２と抵抗Ｒ１２とからなりダイオード
Ｄ１に電圧を印加するために用いる場合とバイアスフィ
ードとしてではなく単にＤＣリターンとして使用する場
合とがあるが、いずれもチョーク回路として動作する。
チョーク回路Ｌ１２と抵抗Ｒ１２とからなりダイオード
Ｄ１に電圧を印加するために用いる場合とバイアスフィ
ードとしてではなく単にＤＣリターンとして使用する場
合とがあるが、いずれもチョーク回路として動作する。
【０００７】
【発明が解決しようとする課題】この従来のマイクロ波
発振回路では、発振器Ａと逓倍器Ｂとが分離しているた
め、各々にバイアス回路が必要であった。特に発振器に
関しては、ＤＣリターンとしてＬ５，Ｒ１１を必要とす
るが、Ｒ１１はソース抵抗となるため高抵抗にできない
のでＬ５で高インピーダンスを実現させる必要があり、
そのため回路が大きくなってしまうという問題点があっ
た。特にＭＭＩＣ化させようとする場合、受動素子の面
積が大きいので、コスト的にディスクリートと比べて不
利でありＭＭＩＣ化が困難な回路構成となっていた。
発振回路では、発振器Ａと逓倍器Ｂとが分離しているた
め、各々にバイアス回路が必要であった。特に発振器に
関しては、ＤＣリターンとしてＬ５，Ｒ１１を必要とす
るが、Ｒ１１はソース抵抗となるため高抵抗にできない
のでＬ５で高インピーダンスを実現させる必要があり、
そのため回路が大きくなってしまうという問題点があっ
た。特にＭＭＩＣ化させようとする場合、受動素子の面
積が大きいので、コスト的にディスクリートと比べて不
利でありＭＭＩＣ化が困難な回路構成となっていた。
【０００８】本発明の目的は、このような問題を解決
し、回路を小形化すると共にＭＭＩＣ化を容易にしたマ
イクロ波発振回路を提供することにある。
し、回路を小形化すると共にＭＭＩＣ化を容易にしたマ
イクロ波発振回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のマイクロ波発振
器は、２つのＦＥＴのうち第１のＦＥＴのソースと第２
のＦＥＴのドレインとが直列接続され、前記第１のＦＥ
Ｔのゲートに共振回路を接続してその共振周波数で発振
を行わせるマイクロ波発振器において、前記第１のＦＥ
Ｔのゲートを前記第２のＦＥＴのゲートに高周波結合さ
せることにより、前記第２のＦＥＴのドレインから発振
周波数の２倍の周波数の信号を出力するようにしたこと
を特徴とする、あるいは、２つのＦＥＴのうち第１のＦ
ＥＴのソースと第２のＦＥＴのドレインとが直列接続さ
れ、前記第１のＦＥＴのゲートに共振回路を接続してそ
の共振周波数で発振を行わせるマイクロ波発振器におい
て、前記第１のＦＥＴのソースからの発振出力を前記第
２のＦＥＴのゲートに入力させることにより、前記第２
のＦＥＴのドレインから発振周波数の２倍の周波数の信
号を出力するようにしたことを特徴としている。
器は、２つのＦＥＴのうち第１のＦＥＴのソースと第２
のＦＥＴのドレインとが直列接続され、前記第１のＦＥ
Ｔのゲートに共振回路を接続してその共振周波数で発振
を行わせるマイクロ波発振器において、前記第１のＦＥ
Ｔのゲートを前記第２のＦＥＴのゲートに高周波結合さ
せることにより、前記第２のＦＥＴのドレインから発振
周波数の２倍の周波数の信号を出力するようにしたこと
を特徴とする、あるいは、２つのＦＥＴのうち第１のＦ
ＥＴのソースと第２のＦＥＴのドレインとが直列接続さ
れ、前記第１のＦＥＴのゲートに共振回路を接続してそ
の共振周波数で発振を行わせるマイクロ波発振器におい
て、前記第１のＦＥＴのソースからの発振出力を前記第
２のＦＥＴのゲートに入力させることにより、前記第２
のＦＥＴのドレインから発振周波数の２倍の周波数の信
号を出力するようにしたことを特徴としている。
【００１０】
【実施例】図１は、本発明の一実施例の回路図である。
図において、デュアルゲートＦＥＴ構造を形成してい
る。このうちＦＥＴＱ２は発振用ＦＥＴとして用いられ
ており、その発振条件は、Ｌ１，Ｃ３及びＦＥＴＱ１の
ソースに接続されたＦＥＴＱ２の等価容量で決められて
いる。例えば、Ｌ１に０．３〜０．７ｎＨ、Ｃ３に２ｐ
Ｆ、ＦＥＴＱ２に２００μｍゲート幅のＦＥＴを用いる
と、ＦＥＴＱ１は９〜１２ＧＨｚ付近で発振可能とな
る。
図において、デュアルゲートＦＥＴ構造を形成してい
る。このうちＦＥＴＱ２は発振用ＦＥＴとして用いられ
ており、その発振条件は、Ｌ１，Ｃ３及びＦＥＴＱ１の
ソースに接続されたＦＥＴＱ２の等価容量で決められて
いる。例えば、Ｌ１に０．３〜０．７ｎＨ、Ｃ３に２ｐ
Ｆ、ＦＥＴＱ２に２００μｍゲート幅のＦＥＴを用いる
と、ＦＥＴＱ１は９〜１２ＧＨｚ付近で発振可能とな
る。
【００１１】この状態で共振回路１をＦＥＴＱ１のゲー
トに接続すれば、発振可能な周波数域にある共振回路１
の共振周波数でＦＥＴＱ１は発振する事ができる。この
時発振出力はどこからでも得られるが、比較的インピー
ダンスの高いＦＥＴＱ１のゲート，ソースが得やすい。
一方、第２のＦＥＴＱ２は、ＦＥＴミキサとして動作し
ており、ＦＥＴＱ２のドレインとゲートより各々信号を
入力すれば、各々の信号の和と差の周波数成分をもった
信号をドレインより出力するドレイン注入型のＦＥＴミ
キサとなっている。
トに接続すれば、発振可能な周波数域にある共振回路１
の共振周波数でＦＥＴＱ１は発振する事ができる。この
時発振出力はどこからでも得られるが、比較的インピー
ダンスの高いＦＥＴＱ１のゲート，ソースが得やすい。
一方、第２のＦＥＴＱ２は、ＦＥＴミキサとして動作し
ており、ＦＥＴＱ２のドレインとゲートより各々信号を
入力すれば、各々の信号の和と差の周波数成分をもった
信号をドレインより出力するドレイン注入型のＦＥＴミ
キサとなっている。
【００１２】本実施例は、デュアルゲートＦＥＴ構造と
することにより、発振器のＣＤリターン回路を除き、ま
たデュアルゲートＦＥＴのゲート間を高周波結合させ、
このデュアルゲートＦＥＴのミキシング原理により、２
逓倍波を発生させている従って、図１に示す様に、カッ
プリングコンデンサＣ１によってＦＥＴＱ１のゲートと
ＦＥＴＱ２のゲートを高周波結合させる事により、ＦＥ
ＴＱ２のゲートとドレインには同一周波数の信号が入力
される事になり、この結果ＦＥＴＱ１のドレインから
は、和の成分としてＦＥＴＱ１の発振周波数の２倍の周
波数の信号を得る事ができる。この変換効率はＦＥＴＱ
２の動作点に依存している。
することにより、発振器のＣＤリターン回路を除き、ま
たデュアルゲートＦＥＴのゲート間を高周波結合させ、
このデュアルゲートＦＥＴのミキシング原理により、２
逓倍波を発生させている従って、図１に示す様に、カッ
プリングコンデンサＣ１によってＦＥＴＱ１のゲートと
ＦＥＴＱ２のゲートを高周波結合させる事により、ＦＥ
ＴＱ２のゲートとドレインには同一周波数の信号が入力
される事になり、この結果ＦＥＴＱ１のドレインから
は、和の成分としてＦＥＴＱ１の発振周波数の２倍の周
波数の信号を得る事ができる。この変換効率はＦＥＴＱ
２の動作点に依存している。
【００１３】本実施例では、ＦＥＴＱ２のゲート幅がＦ
ＥＴＱ１のゲート幅より大きくなる様にしているが、例
えばＦＥＴＱ２のゲート幅とＦＥＴＱ１のゲート幅の比
を５：１とすると、ＦＥＴＱ１が１／２ＩDSS 動作の時
ＦＥＴＱ２は、１／１０ＩDS S を動作点とすることがで
きる。例えば、１／１０ＩDSS 動作時のＦＥＴＱ２の変
換効率としては、−４ｄＢ程度の変換利得が得られる。
この値は、従来技術のフィルタ２個とダイオードを用い
た逓倍器の性能を上回る値である。
ＥＴＱ１のゲート幅より大きくなる様にしているが、例
えばＦＥＴＱ２のゲート幅とＦＥＴＱ１のゲート幅の比
を５：１とすると、ＦＥＴＱ１が１／２ＩDSS 動作の時
ＦＥＴＱ２は、１／１０ＩDS S を動作点とすることがで
きる。例えば、１／１０ＩDSS 動作時のＦＥＴＱ２の変
換効率としては、−４ｄＢ程度の変換利得が得られる。
この値は、従来技術のフィルタ２個とダイオードを用い
た逓倍器の性能を上回る値である。
【００１４】また、ＦＥＴＱ４はソースフォロアになっ
ており、ＦＥＴＱ５と共に、バッファ増幅器を構成して
いる。ＦＥＴＱ２のドレインから出力された２倍波信号
はＤＣカット用のコンデンサＣ４を介してＦＥＴＱ４の
ゲートに入力され、バッファ増幅器によりインピーダン
ス変換をした後、出力端子８より出力される。このバッ
ファ増幅器を設置する事により、出力端子８に接続され
た負荷インピーダンスによってＦＥＴＱ１の発振条件が
変化する事無く動作させる事ができる。
ており、ＦＥＴＱ５と共に、バッファ増幅器を構成して
いる。ＦＥＴＱ２のドレインから出力された２倍波信号
はＤＣカット用のコンデンサＣ４を介してＦＥＴＱ４の
ゲートに入力され、バッファ増幅器によりインピーダン
ス変換をした後、出力端子８より出力される。このバッ
ファ増幅器を設置する事により、出力端子８に接続され
た負荷インピーダンスによってＦＥＴＱ１の発振条件が
変化する事無く動作させる事ができる。
【００１５】図２は、本発明の第２の実施例の回路図を
示す。本実施例と第１の実施例の相違は、第１のＦＥＴ
Ｑ１のゲートと第２のＦＥＴＱ２のゲートとの高周波結
合をするキャパシタＣ１がない点と、第２のＦＥＴＱ２
のゲートが端子として、外部線路３と接続できる様にし
てある点である。
示す。本実施例と第１の実施例の相違は、第１のＦＥＴ
Ｑ１のゲートと第２のＦＥＴＱ２のゲートとの高周波結
合をするキャパシタＣ１がない点と、第２のＦＥＴＱ２
のゲートが端子として、外部線路３と接続できる様にし
てある点である。
【００１６】例えば、共振回路１として誘電体共振器２
を用いた場合は、この誘電体共振器２を通して第２のＦ
ＥＴＱ２のゲートの線路３と高周波結合ができる。特
に、本実施例をＭＭＩＣに適用した場合、誘電体共振器
２がＭＭＩＣの外部線路３に接続されるため、本実施例
の様に端子さえ設けておけば、内部で高周波結合をしな
くとも第１のＦＥＴＱ１での発振電力を効率良く第２の
ＦＥＴＱ２のゲートに与える事ができる。
を用いた場合は、この誘電体共振器２を通して第２のＦ
ＥＴＱ２のゲートの線路３と高周波結合ができる。特
に、本実施例をＭＭＩＣに適用した場合、誘電体共振器
２がＭＭＩＣの外部線路３に接続されるため、本実施例
の様に端子さえ設けておけば、内部で高周波結合をしな
くとも第１のＦＥＴＱ１での発振電力を効率良く第２の
ＦＥＴＱ２のゲートに与える事ができる。
【００１７】図３は本発明の第３の実施例の回路図で、
第１の実施例に対して第３のＦＥＴＱ３が第２のＦＥＴ
Ｑ２と並列に接続された構成となっている。
第１の実施例に対して第３のＦＥＴＱ３が第２のＦＥＴ
Ｑ２と並列に接続された構成となっている。
【００１８】本実施例においても、カップリングコンデ
ンサＣ１によってＦＥＴＱ１のゲートとＦＥＴＱ２のゲ
ートとを高周波結合させる事により、ＦＥＴＱ２のゲー
トとドレインには同一周波数の信号が入力され、その結
果、ＦＥＴＱ１のドレインからは和の成分としてＦＥＴ
Ｑ１の発振周波数の２倍の周波数の信号を得る事ができ
る。この変換効率はＦＥＴＱ２の動作点に依存してい
る。
ンサＣ１によってＦＥＴＱ１のゲートとＦＥＴＱ２のゲ
ートとを高周波結合させる事により、ＦＥＴＱ２のゲー
トとドレインには同一周波数の信号が入力され、その結
果、ＦＥＴＱ１のドレインからは和の成分としてＦＥＴ
Ｑ１の発振周波数の２倍の周波数の信号を得る事ができ
る。この変換効率はＦＥＴＱ２の動作点に依存してい
る。
【００１９】本実施例では、第３のＦＥＴＱ３がＦＥＴ
Ｑ２と並列に接続されており、ＦＥＴＱ１を流れる電流
は、ＦＥＴＱ３へ流れる。例えば、ＦＥＴＱ３のゲート
幅をＦＥＴＱ１のゲート幅の１／２とし、更にＦＥＴＱ
３のゲートとソースとを短絡させる事により、ＦＥＴＱ
３をカレントソースとして機能させ、更にＲ５の抵抗値
を選ぶ事により、ＦＥＴＱ１を１／２ＩDSS 動作，ＦＥ
Ｔ３をピンチオフさせた点で動作させる事ができる。こ
の場合、ＦＥＴＱ２の変換効率として−２ｄＢ程度の変
換利得が得られる。この値は、従来技術のフィルタ２個
とダイオードを用いた逓倍器の性能を上回る値である。
Ｑ２と並列に接続されており、ＦＥＴＱ１を流れる電流
は、ＦＥＴＱ３へ流れる。例えば、ＦＥＴＱ３のゲート
幅をＦＥＴＱ１のゲート幅の１／２とし、更にＦＥＴＱ
３のゲートとソースとを短絡させる事により、ＦＥＴＱ
３をカレントソースとして機能させ、更にＲ５の抵抗値
を選ぶ事により、ＦＥＴＱ１を１／２ＩDSS 動作，ＦＥ
Ｔ３をピンチオフさせた点で動作させる事ができる。こ
の場合、ＦＥＴＱ２の変換効率として−２ｄＢ程度の変
換利得が得られる。この値は、従来技術のフィルタ２個
とダイオードを用いた逓倍器の性能を上回る値である。
【００２０】図４は本発明の第４の実施例の回路図を示
す。本実施例が第３の実施例と異なる点は、ＦＥＴＱ３
がＩDSS 動作ではなく、セルフバイアス回路の抵抗Ｒ
８，Ｒ９によって、ある動作点に設定できるようにした
点である。この場合Ｒ８の値によってＦＥＴＱ１の動作
点を変えられると同時にＦＥＴＱ３のゲート幅も任意に
設定することができる。
す。本実施例が第３の実施例と異なる点は、ＦＥＴＱ３
がＩDSS 動作ではなく、セルフバイアス回路の抵抗Ｒ
８，Ｒ９によって、ある動作点に設定できるようにした
点である。この場合Ｒ８の値によってＦＥＴＱ１の動作
点を変えられると同時にＦＥＴＱ３のゲート幅も任意に
設定することができる。
【００２１】図５は本発明の第５の実施例の回路図であ
り、第１の実施例のカップリングコンデンサＣ１の代り
に、ＦＥＴＱ１のソースから得られる発振信号の一部を
ＦＥＴＱ２のゲートへ入力させている。これにより、Ｆ
ＥＴＱ２のゲートとドレインには同一周波数の信号が入
力される事になり、この結果、ＦＥＴＱ１のドレインか
らは、和の成分としてＦＥＴＱ１での発振周波数の２倍
の周波数の信号を得る事ができる。
り、第１の実施例のカップリングコンデンサＣ１の代り
に、ＦＥＴＱ１のソースから得られる発振信号の一部を
ＦＥＴＱ２のゲートへ入力させている。これにより、Ｆ
ＥＴＱ２のゲートとドレインには同一周波数の信号が入
力される事になり、この結果、ＦＥＴＱ１のドレインか
らは、和の成分としてＦＥＴＱ１での発振周波数の２倍
の周波数の信号を得る事ができる。
【００２２】本実施例では、Ｃ３，Ｌ３により２倍波が
ＦＥＴＱ４へ入力され、発振周波数の信号はＦＥＴＱ２
のゲートに入力される様になっている。またＦＥＴＱ２
の変換効率はＦＥＴＱ２の動作点に依存している。
ＦＥＴＱ４へ入力され、発振周波数の信号はＦＥＴＱ２
のゲートに入力される様になっている。またＦＥＴＱ２
の変換効率はＦＥＴＱ２の動作点に依存している。
【００２３】本実施例は、ＦＥＴＱ２のゲート幅がＦＥ
ＴＱ１のゲート幅より大きくなる様にしているが、例え
ばＦＥＴＱ２のゲート幅とＦＥＴＱ１のゲート幅の比を
５：１とするとＦＥＴＱ１が１／２ＩDSS 動作の特ＦＥ
ＴＱ２は１／１０ＩDSS を動作点とするとができる。例
えば、１／１０ＩDSS 動作の時のＦＥＴＱ２の変換効率
として−４ｄＢ程度の変換利得が得られる。
ＴＱ１のゲート幅より大きくなる様にしているが、例え
ばＦＥＴＱ２のゲート幅とＦＥＴＱ１のゲート幅の比を
５：１とするとＦＥＴＱ１が１／２ＩDSS 動作の特ＦＥ
ＴＱ２は１／１０ＩDSS を動作点とするとができる。例
えば、１／１０ＩDSS 動作の時のＦＥＴＱ２の変換効率
として−４ｄＢ程度の変換利得が得られる。
【００２４】図６は本発明の第６の実施例の回路図を示
す。第５の実施例と異なる点は、ＦＥＴＱ１の発振出力
をＬ３を介してＦＥＴＱ２のゲートに入力する代りに、
ＦＥＴＱ６によって増幅した信号をＦＥＴＱ２のゲート
へ入力している点である。こうする事により、ＦＥＴＱ
２への入力レベルが上り、２倍波の変換レベルが上ると
ともに、ＦＥＴＱ６で構成される増幅器の整合条件の選
定により、発振周波数信号を増幅させ、２倍波信号を反
射させる事ができ、より効率的に２倍波を出力端子８か
ら得る事ができる。本実施例ではＬ４，Ｒ１０及びＦＥ
ＴＱ２の等価入力容量で並列共振させる事により、発振
周波数のみで選択的に増幅される回路となっている。
す。第５の実施例と異なる点は、ＦＥＴＱ１の発振出力
をＬ３を介してＦＥＴＱ２のゲートに入力する代りに、
ＦＥＴＱ６によって増幅した信号をＦＥＴＱ２のゲート
へ入力している点である。こうする事により、ＦＥＴＱ
２への入力レベルが上り、２倍波の変換レベルが上ると
ともに、ＦＥＴＱ６で構成される増幅器の整合条件の選
定により、発振周波数信号を増幅させ、２倍波信号を反
射させる事ができ、より効率的に２倍波を出力端子８か
ら得る事ができる。本実施例ではＬ４，Ｒ１０及びＦＥ
ＴＱ２の等価入力容量で並列共振させる事により、発振
周波数のみで選択的に増幅される回路となっている。
【００２５】図７は本発明の第７の実施例の回路図であ
り、第１の実施例のカップリングコンデンサＣ１の代り
に、ＦＥＴＱ１のソースから得られる発振信号の一部を
インダクタンスＬ３を介してＦＥＴＱ２のゲートへ入力
させている。これによりＦＥＴＱ３のゲートとドレイン
には同一周波数の信号が入力される事になり、この結
果、ＦＥＴＱ１のドレインからは和の成分として、ＦＥ
ＴＱ１での発振周波数の２倍の周波数の信号を得る事が
できる。
り、第１の実施例のカップリングコンデンサＣ１の代り
に、ＦＥＴＱ１のソースから得られる発振信号の一部を
インダクタンスＬ３を介してＦＥＴＱ２のゲートへ入力
させている。これによりＦＥＴＱ３のゲートとドレイン
には同一周波数の信号が入力される事になり、この結
果、ＦＥＴＱ１のドレインからは和の成分として、ＦＥ
ＴＱ１での発振周波数の２倍の周波数の信号を得る事が
できる。
【００２６】本実施例ではＣ４，Ｌ３により２倍波はＦ
ＥＴＱ４へ入力され、発振周波数の信号はＦＥＴＱ２の
ゲートに入力される様になっている。またＦＥＴＱ２の
変換効率はＦＥＴ３の動作点に依存している。
ＥＴＱ４へ入力され、発振周波数の信号はＦＥＴＱ２の
ゲートに入力される様になっている。またＦＥＴＱ２の
変換効率はＦＥＴ３の動作点に依存している。
【００２７】本実施例は、ＦＥＴＱ３がＦＥＴＱ２と並
列に接続されており、ＦＥＴＱ１を流れる電流はＦＥＴ
Ｑ３へ流れる。例えば、ＦＥＴＱ３のゲート幅をＦＥＴ
Ｑ１のゲート幅の１／２として更に、ゲートとソースを
短絡させる事により、ＦＥＴＱ３はカレントソースとし
て機能させ、更にＲ５の抵抗値を選ぶ事により、ＦＥＴ
Ｑ１を１／２ＩDSS 動作，ＦＥＴＱ２をピンチオフさせ
た点で動作させる事ができる。この場合、ＦＥＴＱ３の
変換効率として−２ｄＢ程度の変換利得が得られる。
列に接続されており、ＦＥＴＱ１を流れる電流はＦＥＴ
Ｑ３へ流れる。例えば、ＦＥＴＱ３のゲート幅をＦＥＴ
Ｑ１のゲート幅の１／２として更に、ゲートとソースを
短絡させる事により、ＦＥＴＱ３はカレントソースとし
て機能させ、更にＲ５の抵抗値を選ぶ事により、ＦＥＴ
Ｑ１を１／２ＩDSS 動作，ＦＥＴＱ２をピンチオフさせ
た点で動作させる事ができる。この場合、ＦＥＴＱ３の
変換効率として−２ｄＢ程度の変換利得が得られる。
【００２８】図８は本発明の第８の実施例の回路図で、
図７と異なる点は、ＦＥＴＱ３がＩDSS 動作ではなく、
抵抗Ｒ８，Ｒ９のセルフバイアス回路によって、ある動
作点に設定できる点である。この場合、Ｒ８の値によっ
てＦＥＴＱ１の動作点を変えられると同時にＦＥＴＱ３
のゲート幅も任意に設定することができる。
図７と異なる点は、ＦＥＴＱ３がＩDSS 動作ではなく、
抵抗Ｒ８，Ｒ９のセルフバイアス回路によって、ある動
作点に設定できる点である。この場合、Ｒ８の値によっ
てＦＥＴＱ１の動作点を変えられると同時にＦＥＴＱ３
のゲート幅も任意に設定することができる。
【００２９】図９は、本発明の第９の実施例の回路図で
ある。
ある。
【００３０】デュアルゲートＦＥＴ構造を形成している
ＦＥＴＱ１とＦＥＴＱ２のうち、ＦＥＴＱ１は、発振用
ＦＥＴとして用いられており、発振条件は、Ｌ１，Ｃ３
及びＦＥＴＱ１のソースに接続されたＦＥＴＱ２の等価
容量で決められている。例えば、Ｌ１に０．３〜０．７
ｎＨ、Ｃ３に２ｐＦ、ＦＥＴＱ２に２００μｍゲート幅
のＦＥＴを用いるとＦＥＴＱ１は、９〜１２ＧＨｚ付近
で発振可能となる。この状態で共振回路１をＦＥＴＱ１
のゲートに、接続すれば、発振可能な周波数域にある共
振回路１の共振周波数で、ＦＥＴＱ１は発振する事がで
きる。この時発振出力はどこからでも得られるが、比較
的インピーダンスの高いＦＥＴＱ１のゲート，ソースか
らが得やすい。一方、第２のＦＥＴＱ２は、ＦＥＴ Ｍ
ＩＸＥＲとして動作しておりＦＥＴＱ２のドレインとゲ
ートより各々信号を入力すれば各々の信号の和と差の周
波数成分をもった信号をドレインより出力するドレイン
注入型のＦＥＴ ＭＩＸＥＲとなっている。
ＦＥＴＱ１とＦＥＴＱ２のうち、ＦＥＴＱ１は、発振用
ＦＥＴとして用いられており、発振条件は、Ｌ１，Ｃ３
及びＦＥＴＱ１のソースに接続されたＦＥＴＱ２の等価
容量で決められている。例えば、Ｌ１に０．３〜０．７
ｎＨ、Ｃ３に２ｐＦ、ＦＥＴＱ２に２００μｍゲート幅
のＦＥＴを用いるとＦＥＴＱ１は、９〜１２ＧＨｚ付近
で発振可能となる。この状態で共振回路１をＦＥＴＱ１
のゲートに、接続すれば、発振可能な周波数域にある共
振回路１の共振周波数で、ＦＥＴＱ１は発振する事がで
きる。この時発振出力はどこからでも得られるが、比較
的インピーダンスの高いＦＥＴＱ１のゲート，ソースか
らが得やすい。一方、第２のＦＥＴＱ２は、ＦＥＴ Ｍ
ＩＸＥＲとして動作しておりＦＥＴＱ２のドレインとゲ
ートより各々信号を入力すれば各々の信号の和と差の周
波数成分をもった信号をドレインより出力するドレイン
注入型のＦＥＴ ＭＩＸＥＲとなっている。
【００３１】従って、図９に示す様にＦＥＴＱ１のソー
スから得られる発振信号の一部をＦＥＴ３のゲートへ入
力させる事によりＦＥＴＱ２のゲートとドレインには同
一周波数の信号が入力される事になり、この結果、ＦＥ
ＴＱ１のドレインからは和の成分として、ＦＥＴＱ１で
の発振周波数の２倍の周波数の信号を得る事ができる。
本実施例ではＣ４，Ｌ３，Ｃ５により２倍波はＦＥＴＱ
３へ入力され、発振周波数の信号はＦＥＴＱ２のゲート
に入力される様になっている。ここでＬ３，Ｃ５は必ず
しも直列接続である必要はない。一方、ＦＥＴＱ３の変
換効率はＦＥＴＱ３の動作点に依存している。本発明で
は第３のＦＥＴＱ３がＦＥＴＱ２と並列に接続されてお
り、ＦＥＴＱ１を流れる電流は、ＦＥＴＱ３へ流れる。
例えば、ＦＥＴＱ３のゲート幅をＦＥＴＱ１のゲート幅
の１／２として更に、ゲートとソースを短絡させる事に
より、ＦＥＴＱ３はカレントソースとして機能させ、更
にＲ５の抵抗値を選ぶ事により、ＦＥＴＱ１を１／２Ｉ
DSS 動作、ＦＥＴＱ２をピンチオフさせた点で動作させ
る事ができる。この場合、ＦＥＴＱ２の変換効率として
−２ｄＢ程度の変換利得が得られ、この値は、従来技術
のフィルター２個とダイオードを用いた逓倍器の性能を
上回る値である。ＦＥＴＱ４はソースフォロアになって
おりＦＥＴＱ５と共に、バッファー増幅器を構成してい
る。ＦＥＴＱ２のドレインからの２倍波信号は、ＤＣカ
ット用のコンデンサＣ４を介して、ＦＥＴＱ４のゲート
に入力され、バッファ増幅器により、インピーダンス変
換をした後、出力端子８より出力される。なおバッファ
増幅器を設置する事により、出力端子に接続される負荷
インピーダンスによってＦＥＴＱ１の発振条件が変化す
る事無く、動作させる事ができる。
スから得られる発振信号の一部をＦＥＴ３のゲートへ入
力させる事によりＦＥＴＱ２のゲートとドレインには同
一周波数の信号が入力される事になり、この結果、ＦＥ
ＴＱ１のドレインからは和の成分として、ＦＥＴＱ１で
の発振周波数の２倍の周波数の信号を得る事ができる。
本実施例ではＣ４，Ｌ３，Ｃ５により２倍波はＦＥＴＱ
３へ入力され、発振周波数の信号はＦＥＴＱ２のゲート
に入力される様になっている。ここでＬ３，Ｃ５は必ず
しも直列接続である必要はない。一方、ＦＥＴＱ３の変
換効率はＦＥＴＱ３の動作点に依存している。本発明で
は第３のＦＥＴＱ３がＦＥＴＱ２と並列に接続されてお
り、ＦＥＴＱ１を流れる電流は、ＦＥＴＱ３へ流れる。
例えば、ＦＥＴＱ３のゲート幅をＦＥＴＱ１のゲート幅
の１／２として更に、ゲートとソースを短絡させる事に
より、ＦＥＴＱ３はカレントソースとして機能させ、更
にＲ５の抵抗値を選ぶ事により、ＦＥＴＱ１を１／２Ｉ
DSS 動作、ＦＥＴＱ２をピンチオフさせた点で動作させ
る事ができる。この場合、ＦＥＴＱ２の変換効率として
−２ｄＢ程度の変換利得が得られ、この値は、従来技術
のフィルター２個とダイオードを用いた逓倍器の性能を
上回る値である。ＦＥＴＱ４はソースフォロアになって
おりＦＥＴＱ５と共に、バッファー増幅器を構成してい
る。ＦＥＴＱ２のドレインからの２倍波信号は、ＤＣカ
ット用のコンデンサＣ４を介して、ＦＥＴＱ４のゲート
に入力され、バッファ増幅器により、インピーダンス変
換をした後、出力端子８より出力される。なおバッファ
増幅器を設置する事により、出力端子に接続される負荷
インピーダンスによってＦＥＴＱ１の発振条件が変化す
る事無く、動作させる事ができる。
【００３２】図１０は、図９のＦＥＴＱ３が、ＩDSS 動
作ではなく、セルフバイアス回路Ｒ８，Ｒ９によって任
意の動作点に設定できる様になっている。この場合Ｒ８
の値によってＦＥＴＱ１の動作点を変えられると同時に
ＦＥＴＱ３のゲート幅も任意に設定することができる。
作ではなく、セルフバイアス回路Ｒ８，Ｒ９によって任
意の動作点に設定できる様になっている。この場合Ｒ８
の値によってＦＥＴＱ１の動作点を変えられると同時に
ＦＥＴＱ３のゲート幅も任意に設定することができる。
【００３３】図１１，図１２はＦＥＴＱ１での発振出力
をＦＥＴＱ２のゲートへ注入させる方法としてＦＥＴＱ
１のゲートとＦＥＴＱ２のゲートを結合させた例であ
る。図１１で、結合素子として容量Ｃ1 とインダクタン
スＬ４を直列に接続しているが、容量とインダクタンス
の並列及び直列の組合せが考えられる。また容量のみで
も良い。
をＦＥＴＱ２のゲートへ注入させる方法としてＦＥＴＱ
１のゲートとＦＥＴＱ２のゲートを結合させた例であ
る。図１１で、結合素子として容量Ｃ1 とインダクタン
スＬ４を直列に接続しているが、容量とインダクタンス
の並列及び直列の組合せが考えられる。また容量のみで
も良い。
【００３４】図１２は、結合素子として、誘電体共振器
２を用いた例であるが、この様にＦＥＴＱ１のゲートと
ＦＥＴＱ２のゲートをトランスによって結合させる事も
できる。ここで、図１１，図１２の例では図９，図１０
で示した第３のＦＥＴＱ３が描かれていないが、動作原
理は同様であり、もちろん、第３のＦＥＴＱ３があって
も良い。逆に図９，図１０において第３のＦＥＴＱ３が
無くても良い。なお第３のＦＥＴＱ３が無い場合につい
ては、第２のＦＥＴＱ２のゲート幅を第１のＦＥＴＱ１
のゲート幅の２倍以上とする事により、第３のＦＥＴＱ
３を入れたと同様の効果が得られる。例えばＦＥＴＱ２
のゲート幅とＦＥＴＱ１のゲート幅の比を５：１とする
とＦＥＴＱ１が１／２ＩDSS 動作の時、ＦＥＴＱ２は、
１／１０ＩDSS を動作点とすることができる。この場
合、ＦＥＴＱ２の変換効率として−４ｄＢ程度の変換利
得が得られる。
２を用いた例であるが、この様にＦＥＴＱ１のゲートと
ＦＥＴＱ２のゲートをトランスによって結合させる事も
できる。ここで、図１１，図１２の例では図９，図１０
で示した第３のＦＥＴＱ３が描かれていないが、動作原
理は同様であり、もちろん、第３のＦＥＴＱ３があって
も良い。逆に図９，図１０において第３のＦＥＴＱ３が
無くても良い。なお第３のＦＥＴＱ３が無い場合につい
ては、第２のＦＥＴＱ２のゲート幅を第１のＦＥＴＱ１
のゲート幅の２倍以上とする事により、第３のＦＥＴＱ
３を入れたと同様の効果が得られる。例えばＦＥＴＱ２
のゲート幅とＦＥＴＱ１のゲート幅の比を５：１とする
とＦＥＴＱ１が１／２ＩDSS 動作の時、ＦＥＴＱ２は、
１／１０ＩDSS を動作点とすることができる。この場
合、ＦＥＴＱ２の変換効率として−４ｄＢ程度の変換利
得が得られる。
【００３５】図１３は、ＦＥＴＱ１からの発振出力をＦ
ＥＴＱ２のゲートに入力する方法として図９の様にＦＥ
ＴＱ１の発振出力をＬ３を介してＦＥＴＱ２のゲートに
入力するのではなくＦＥＴＱ６によって増幅してからＦ
ＥＴＱ２のゲートへ入力している。こうする事によりＦ
ＥＴＱ２への入力レベルが上り、２倍波の変換レベルが
上るとともにＦＥＴＱ６で構成される増幅器の整合条件
の選定により発振周波数信号は増幅させ、２倍波信号は
反射させる事ができ、より効率的に２倍波を出力端子８
から得る事ができる。図１３ではＬ４，Ｒ１２及びＦＥ
ＴＱ２の等価入力容量で並列共振させる事により発振周
波数のみで選択的に増幅される回路となっている。
ＥＴＱ２のゲートに入力する方法として図９の様にＦＥ
ＴＱ１の発振出力をＬ３を介してＦＥＴＱ２のゲートに
入力するのではなくＦＥＴＱ６によって増幅してからＦ
ＥＴＱ２のゲートへ入力している。こうする事によりＦ
ＥＴＱ２への入力レベルが上り、２倍波の変換レベルが
上るとともにＦＥＴＱ６で構成される増幅器の整合条件
の選定により発振周波数信号は増幅させ、２倍波信号は
反射させる事ができ、より効率的に２倍波を出力端子８
から得る事ができる。図１３ではＬ４，Ｒ１２及びＦＥ
ＴＱ２の等価入力容量で並列共振させる事により発振周
波数のみで選択的に増幅される回路となっている。
【００３６】
【発明の効果】以上説明したように本発明は、発振器を
デュアルゲート構造とする事により、さらにデュアルゲ
ート構造を形成する第２のＦＥＴのゲート幅を第１のＦ
ＥＴのゲート幅の２倍以上とし、さらに第１のＦＥＴの
ゲートと第２のＦＥＴのゲートを高周波結合させる事に
より、従来の様なＤＣリターン回路を必要とせず発振器
と逓倍器とを同時に構成することができると共に、従来
の回路をＭＭＩＣ化した場合に比べて約半分の面積でＭ
ＭＩＣ化ができるという効果がある。
デュアルゲート構造とする事により、さらにデュアルゲ
ート構造を形成する第２のＦＥＴのゲート幅を第１のＦ
ＥＴのゲート幅の２倍以上とし、さらに第１のＦＥＴの
ゲートと第２のＦＥＴのゲートを高周波結合させる事に
より、従来の様なＤＣリターン回路を必要とせず発振器
と逓倍器とを同時に構成することができると共に、従来
の回路をＭＭＩＣ化した場合に比べて約半分の面積でＭ
ＭＩＣ化ができるという効果がある。
【図１】本発明の第１の実施例の回路図。
【図２】本発明の第２の実施例の回路図。
【図３】本発明の第３の実施例の回路図。
【図４】本発明の第４の実施例の回路図。
【図５】本発明の第５の実施例の回路図。
【図６】本発明の第６の実施例の回路図。
【図７】本発明の第７の実施例の回路図。
【図８】本発明の第８の実施例の回路図。
【図９】本発明の第９の実施例の回路図。
【図１０】本発明の第１０の実施例の回路図。
【図１１】本発明の第１１の実施例の回路図。
【図１２】本発明の第１２の実施例の回路図。
【図１３】本発明の第１３の実施例の回路図。
【図１４】従来例のマイクロ波発振器の回路図。
１，１ａ 共振回路 ２ 誘電体共振器 ３ 線路 ４ 第１フィルタ ５ 第２フィルタ ６ ＧＮＤ端子 ７ ＶＤ端子 ８ 出力端子 Ｃ１〜Ｃ７ コンデンサ Ｄ１ ダイオード Ｌ１〜Ｌ３ インダクタ Ｌ４〜Ｌ６ チョーク回路 Ｑ１〜Ｑ６ ＦＥＴ Ｒ１〜Ｒ１２ 抵抗
Claims (7)
- 【請求項１】 ２つのＦＥＴのうち第１のＦＥＴのソー
スと第２のＦＥＴのドレインとが直列接続され、前記第
１のＦＥＴのゲートに共振回路を接続してその共振周波
数で発振を行わせるマイクロ波発振器において、前記第
１のＦＥＴのゲートを前記第２のＦＥＴのゲートに高周
波結合させることにより、前記第２のＦＥＴのドレイン
から発振周波数の２倍の周波数の信号を出力するように
したことを特徴とするマイクロ波発振器。 - 【請求項２】 ２つのＦＥＴのうち第１のＦＥＴのソー
スと第２のＦＥＴのドレインとが直列接続され、前記第
１のＦＥＴのゲートに共振回路を接続してその共振周波
数で発振を行わせるマイクロ波発振器において、前記第
１のＦＥＴのソースからの発振出力を前記第２のＦＥＴ
のゲートに入力させることにより、前記第２のＦＥＴの
ドレインから発振周波数の２倍の周波数の信号を出力す
るようにしたことを特徴とするマイクロ波発振器。 - 【請求項３】 前記第２のＦＥＴのゲート幅が前記第１
のＦＥＴのゲート幅の２倍以上であることを特徴とする
請求項１または２記載のマイクロ波発振器。 - 【請求項４】 第３のＦＥＴが前記第２のＦＥＴと並列
に接続されかつ前記第１のＦＥＴのソースに接続され、
この第１のＦＥＴを流れる電流の大部分が前記第３のＦ
ＥＴに流れるようにしたことを特徴とする請求項１また
は２記載のマイクロ波発振器。 - 【請求項５】 一端が前記第２のＦＥＴのドレインに接
続されたＤＣカット用コンデンサと、前記ＤＣカット用
コンデンサの他端に接続されたバッファ増幅器とをさら
に有することを特徴とする請求項１または２記載のマイ
クロ波発振器。 - 【請求項６】 前記第１のＦＥＴと前記第２のＦＥＴの
各ゲート間の高周波結合が、カップリングコンデンサを
介した結合または誘電体共振器による線路間の結合によ
るものであることを特徴とする請求項１記載のマイクロ
波発振器。 - 【請求項７】 前記第３のＦＥＴに接続され、前記第１
および第 ２のＦＥＴの動作点を任意の動作点に設定する
回路を接続したことを特徴とする請求項４記載のマイク
ロ波発振器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172221A JP2910421B2 (ja) | 1991-09-17 | 1992-06-30 | マイクロ波発振器 |
| US07/945,615 US5341111A (en) | 1991-09-17 | 1992-09-16 | Microwave oscillator circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-235295 | 1991-09-17 | ||
| JP23529591 | 1991-09-17 | ||
| JP4172221A JP2910421B2 (ja) | 1991-09-17 | 1992-06-30 | マイクロ波発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176953A JPH07176953A (ja) | 1995-07-14 |
| JP2910421B2 true JP2910421B2 (ja) | 1999-06-23 |
Family
ID=26494654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4172221A Expired - Fee Related JP2910421B2 (ja) | 1991-09-17 | 1992-06-30 | マイクロ波発振器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5341111A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578970A (en) * | 1993-03-19 | 1996-11-26 | Nguyen; Thai M. | BICMOS monolithic microwave oscillator using negative resistance cell |
| JP2936998B2 (ja) * | 1994-03-15 | 1999-08-23 | 日本電気株式会社 | 周波数変換器 |
| US6466775B1 (en) * | 1999-12-20 | 2002-10-15 | Intel Corporation | Radio-frequency mixer for wireless applications |
| JP2004228946A (ja) * | 2003-01-23 | 2004-08-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP4425886B2 (ja) * | 2006-07-27 | 2010-03-03 | 住友電工デバイス・イノベーション株式会社 | 電子回路装置 |
| JP2011091521A (ja) * | 2009-10-21 | 2011-05-06 | Renesas Electronics Corp | 電界効果トランジスタ増幅器 |
| JP2016025553A (ja) | 2014-07-23 | 2016-02-08 | セイコーエプソン株式会社 | 信号出力回路、電子機器及び移動体 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3534294A (en) * | 1968-06-24 | 1970-10-13 | Philips Corp | Fet oscillator with constant current source for frequency stabilization |
| JPS5652906A (en) * | 1979-10-04 | 1981-05-12 | Toshiba Corp | Oscillating circuit |
| FR2498843A1 (fr) * | 1981-01-28 | 1982-07-30 | Labo Electronique Physique | Dispositif oscillateur-melangeur stabilise par un resonateur dielectrique |
| US4485355A (en) * | 1982-02-02 | 1984-11-27 | Texas Instruments Incorporated | Switched geometry oscillator |
-
1992
- 1992-06-30 JP JP4172221A patent/JP2910421B2/ja not_active Expired - Fee Related
- 1992-09-16 US US07/945,615 patent/US5341111A/en not_active Expired - Fee Related
Also Published As
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|---|---|
| US5341111A (en) | 1994-08-23 |
| JPH07176953A (ja) | 1995-07-14 |
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