JP2936998B2 - 周波数変換器 - Google Patents
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- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 description 25
- 238000010586 diagram Methods 0.000 description 17
- 238000006243 chemical reaction Methods 0.000 description 16
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 11
- 101150073536 FET3 gene Proteins 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 101100018419 Hordeum vulgare IDS3 gene Proteins 0.000 description 1
- 101150022794 IDS2 gene Proteins 0.000 description 1
- 101100121695 Leucosceptrum canum GFDPS gene Proteins 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
- H03D7/125—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes with field effect transistors
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、周波数混合素子として
デュアルゲートＦＥＴを用いた周波数変換器に関し、特
にマイクロ波帯の信号を扱う周波数変換器に関する。
デュアルゲートＦＥＴを用いた周波数変換器に関し、特
にマイクロ波帯の信号を扱う周波数変換器に関する。
【０００２】
【従来の技術】従来、周波数変換器（以下ミキサと略称
する）には、デュアルゲートＦＥＴが周波数混合素子と
して用いられている。図７は、従来のデュアルゲートＦ
ＥＴミキサの構成図である。図７のミキサは、周波数混
合用のデュアルゲートＦＥＴ５、ＲＦ周波数帯整合回路
６、ローカル周波数帯整合回路７、ＩＦ周波数帯整合回
路８によって構成されている。ここで、デュアルゲート
ＦＥＴ５の各端子に付けられた記号Ｇ11，Ｇ12，Ｄ，Ｓ
はそれぞれ第１ゲート、第２ゲート、ドレイン、ソース
を表わす。図７に示されている様にＲＦ信号は整合回路
６を経由して第１ゲートに入力され、ローカル信号は整
合回路７を経由して第２ゲートに入力される。またＩＦ
信号は整合回路８を経由してドレインから取り出される
のが一般的である。周波数混合は、主に、第１ゲートか
らみた、ＦＥＴ５の相互コンダクタンス（以下ｇmと略
記する。）が、第２ゲートに入力されたローカル信号に
よってローカル周波数の変調をうけ、第１ゲートに入力
されたＲＦ信号が第１ゲート・ソース間容量を介してｇ
mの変調成分と結合することによって生じると考えるこ
とができる。生成された周波数混合成分のうちのＩＦ周
波数成分の大きさは、ｇmをローカル角周波数ω0 でフ
ーリェ展開した式
する）には、デュアルゲートＦＥＴが周波数混合素子と
して用いられている。図７は、従来のデュアルゲートＦ
ＥＴミキサの構成図である。図７のミキサは、周波数混
合用のデュアルゲートＦＥＴ５、ＲＦ周波数帯整合回路
６、ローカル周波数帯整合回路７、ＩＦ周波数帯整合回
路８によって構成されている。ここで、デュアルゲート
ＦＥＴ５の各端子に付けられた記号Ｇ11，Ｇ12，Ｄ，Ｓ
はそれぞれ第１ゲート、第２ゲート、ドレイン、ソース
を表わす。図７に示されている様にＲＦ信号は整合回路
６を経由して第１ゲートに入力され、ローカル信号は整
合回路７を経由して第２ゲートに入力される。またＩＦ
信号は整合回路８を経由してドレインから取り出される
のが一般的である。周波数混合は、主に、第１ゲートか
らみた、ＦＥＴ５の相互コンダクタンス（以下ｇmと略
記する。）が、第２ゲートに入力されたローカル信号に
よってローカル周波数の変調をうけ、第１ゲートに入力
されたＲＦ信号が第１ゲート・ソース間容量を介してｇ
mの変調成分と結合することによって生じると考えるこ
とができる。生成された周波数混合成分のうちのＩＦ周
波数成分の大きさは、ｇmをローカル角周波数ω0 でフ
ーリェ展開した式
【０００３】
【数１】 の中の角周波数ω0 で振動する項の係数ｇ1 に依存し、
ｇ1 が大きい程、ＲＦ周波数からＩＦ周波数への変換利
得が大きくなる。ｇ1 を大きくするためには、ｇ m自体
を大きくする必要があるが、実際にデュアルゲートＦＥ
Ｔをミキサとして使用する場合は、雑音指数を低くする
ために、第１ゲートをソースに短絡した時の飽和ドレイ
ン電流よりかなり小さなドレイン電流になるように第１
ゲートを深くバイアスするのが通常である。すなわち、
ＦＥＴの遮断電圧（以下Ｖthと略称する）に近い電圧を
第１ゲートに印加して、電流を抑えて使用している。図
８は、デュアルゲートＦＥＴを、２つのＦＥＴ１１，１
２の直列接続で表現した図で、図７のデュアルゲートＦ
ＥＴ５とは、回路としては等価である。以下の記述で、
デュアルゲートＦＥＴ５の、ＦＥＴ１１に等価な部分を
第１ゲートに関するＦＥＴと記し、ＦＥＴ１２に等価な
部分を第２ゲートに関するＦＥＴと記す。ところで、上
記に示す従来のデュアルゲートミキサでは、電流を小さ
く抑えられているためｇmも低下してしまい、その結
果、ｇ1 も小さくなって変換利得を大きくする事ができ
なかった。動作点でのｇmを大きくするためにＦＥＴの
Ｖthも浅くするという工夫もされている。
ｇ1 が大きい程、ＲＦ周波数からＩＦ周波数への変換利
得が大きくなる。ｇ1 を大きくするためには、ｇ m自体
を大きくする必要があるが、実際にデュアルゲートＦＥ
Ｔをミキサとして使用する場合は、雑音指数を低くする
ために、第１ゲートをソースに短絡した時の飽和ドレイ
ン電流よりかなり小さなドレイン電流になるように第１
ゲートを深くバイアスするのが通常である。すなわち、
ＦＥＴの遮断電圧（以下Ｖthと略称する）に近い電圧を
第１ゲートに印加して、電流を抑えて使用している。図
８は、デュアルゲートＦＥＴを、２つのＦＥＴ１１，１
２の直列接続で表現した図で、図７のデュアルゲートＦ
ＥＴ５とは、回路としては等価である。以下の記述で、
デュアルゲートＦＥＴ５の、ＦＥＴ１１に等価な部分を
第１ゲートに関するＦＥＴと記し、ＦＥＴ１２に等価な
部分を第２ゲートに関するＦＥＴと記す。ところで、上
記に示す従来のデュアルゲートミキサでは、電流を小さ
く抑えられているためｇmも低下してしまい、その結
果、ｇ1 も小さくなって変換利得を大きくする事ができ
なかった。動作点でのｇmを大きくするためにＦＥＴの
Ｖthも浅くするという工夫もされている。
【０００４】しかし、従来のデュアルゲートＦＥＴの、
第１、第２ゲートに関するＦＥＴは同一の構造に形成さ
れ、両ゲートに関する遮断電圧Ｖthは等しいため、第１
ゲートに関する遮断電圧を浅くすると、第２ゲートに関
するＶthも浅くなり、その結果、大信号であるローカル
信号で、第２ゲートが振られたときに、第２ゲートによ
るＦＥＴの遮断状態が長くなり、ｇ1 の増大に限界を生
じるという問題があった。
第１、第２ゲートに関するＦＥＴは同一の構造に形成さ
れ、両ゲートに関する遮断電圧Ｖthは等しいため、第１
ゲートに関する遮断電圧を浅くすると、第２ゲートに関
するＶthも浅くなり、その結果、大信号であるローカル
信号で、第２ゲートが振られたときに、第２ゲートによ
るＦＥＴの遮断状態が長くなり、ｇ1 の増大に限界を生
じるという問題があった。
【０００５】この問題を解決するためのデュアルゲート
ＦＥＴが特開平１−２８９３０４号公報に記載されてい
る。このデュアルゲートＦＥＴは、第１ゲート、第２ゲ
ートに関する遮断電圧Ｖthが異なるように設定されてい
る。図９、図１０は、同公報記載のデュアルゲートＦＥ
Ｔの断面構造を示す図である。図９のＦＥＴは、第２ゲ
ート下の活性層の不純物濃度ｎ2が第１ゲート下の活性
層の不純物濃度ｎ1よりも大きくなるように形成されて
いる。図１０のＦＥＴは、第２ゲート下の活性層の厚さ
が第１ゲート下の活性層の厚さよりも厚く形成されてい
る。このように、各々のゲート下の活性層の注入条件を
変える事により第１ゲートに関するＶthを浅くして、動
作点でｇ1 をなるべく大きくし、かつ第２ゲートに関す
るＶthを深くして、上記の問題を防ぐようにしたもので
ある。この従来技術によって多少の変換利得の増大はあ
るが、電流そのものが第１ゲートで決定されて小さいた
め、第１ゲートのＶthを浅くしてもｇ1 の増大には限界
があった。
ＦＥＴが特開平１−２８９３０４号公報に記載されてい
る。このデュアルゲートＦＥＴは、第１ゲート、第２ゲ
ートに関する遮断電圧Ｖthが異なるように設定されてい
る。図９、図１０は、同公報記載のデュアルゲートＦＥ
Ｔの断面構造を示す図である。図９のＦＥＴは、第２ゲ
ート下の活性層の不純物濃度ｎ2が第１ゲート下の活性
層の不純物濃度ｎ1よりも大きくなるように形成されて
いる。図１０のＦＥＴは、第２ゲート下の活性層の厚さ
が第１ゲート下の活性層の厚さよりも厚く形成されてい
る。このように、各々のゲート下の活性層の注入条件を
変える事により第１ゲートに関するＶthを浅くして、動
作点でｇ1 をなるべく大きくし、かつ第２ゲートに関す
るＶthを深くして、上記の問題を防ぐようにしたもので
ある。この従来技術によって多少の変換利得の増大はあ
るが、電流そのものが第１ゲートで決定されて小さいた
め、第１ゲートのＶthを浅くしてもｇ1 の増大には限界
があった。
【０００６】
【発明が解決しようとする課題】従来のデュアルゲート
ＦＥＴミキサは、上記のように雑音指数を低くするため
に電流を小さく抑えていた。その結果、動作点でのｇm
が小さくなり、変換利得を大きくする事ができなかっ
た。ｇmを大きくするためにＦＥＴのＶthを浅くした
り、上記公報記載の従来技術に示されているように各ゲ
ート下の注入条件を変えても、ｇmの増大には限界があ
った。さらに、電流が小さいため、負荷の駆動能力がな
いので、５０Ω系（特性インピーダンス５０Ωの同軸ケ
ーブル）と直接接続できず、出力に整合回路、またはイ
ンピーダンス変換器を接続して信号を取り出さなければ
ならなかった。
ＦＥＴミキサは、上記のように雑音指数を低くするため
に電流を小さく抑えていた。その結果、動作点でのｇm
が小さくなり、変換利得を大きくする事ができなかっ
た。ｇmを大きくするためにＦＥＴのＶthを浅くした
り、上記公報記載の従来技術に示されているように各ゲ
ート下の注入条件を変えても、ｇmの増大には限界があ
った。さらに、電流が小さいため、負荷の駆動能力がな
いので、５０Ω系（特性インピーダンス５０Ωの同軸ケ
ーブル）と直接接続できず、出力に整合回路、またはイ
ンピーダンス変換器を接続して信号を取り出さなければ
ならなかった。
【０００７】本発明の目的は、低雑音指数で、かつ、低
インピーダンスの負荷をも整合回路なしに駆動すること
が出来る高ｇmの周波数変換器を提供することにある。
インピーダンスの負荷をも整合回路なしに駆動すること
が出来る高ｇmの周波数変換器を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の周波数変換器は、第１の信号を入力する
第１ゲートと第２の信号を入力する第２のゲートを有す
るデュアルゲートＦＥＴを周波数混合素子として備えて
いる周波数変換器において、第１のゲートに関するＦＥ
Ｔ部分を第１のＦＥＴ、第２のゲートに関するＦＥＴ部
分を第２のＦＥＴとするとき、第１のＦＥＴに並列に接
続されていて、第２のＦＥＴの動作点におけるドレイン
電流にほぼ等しいドレイン電流が流れるように、ゲート
電圧がバイアスされている第３のＦＥＴを有し、第１の
ゲートは、ほぼピンチオフ電圧にバイアスされている。
めに、本発明の周波数変換器は、第１の信号を入力する
第１ゲートと第２の信号を入力する第２のゲートを有す
るデュアルゲートＦＥＴを周波数混合素子として備えて
いる周波数変換器において、第１のゲートに関するＦＥ
Ｔ部分を第１のＦＥＴ、第２のゲートに関するＦＥＴ部
分を第２のＦＥＴとするとき、第１のＦＥＴに並列に接
続されていて、第２のＦＥＴの動作点におけるドレイン
電流にほぼ等しいドレイン電流が流れるように、ゲート
電圧がバイアスされている第３のＦＥＴを有し、第１の
ゲートは、ほぼピンチオフ電圧にバイアスされている。
【０００９】デュアルゲートＦＥＴおよび第３のＦＥＴ
はデプレッション形ＦＥＴであり、第２のＦＥＴのドレ
イン電流一電圧特性の、ゲート、ソース間短絡時におけ
る飽和ドレイン電流をＩDSS とするとき、第２のＦＥＴ
の動作点におけるドレイン電流が、ほぼ（１／２）Ｉ
DSS になるように、第２のゲートのバイアス電圧が設定
されることが望ましい。また、第３のＦＥＴのチャネル
幅が第２のＦＥＴのチャネル幅のほぼ１／２であること
が望ましい。更に、デュアルゲートＦＥＴおよび第３の
ＦＥＴをセルフバイアスすることができる。第２のゲー
トと共通電位との間に、第２の信号の周波数を共振周波
数とする直列共振回路を接続し、周波数変換された記号
を第２のＦＥＴのドレインから出力することが出来る。
はデプレッション形ＦＥＴであり、第２のＦＥＴのドレ
イン電流一電圧特性の、ゲート、ソース間短絡時におけ
る飽和ドレイン電流をＩDSS とするとき、第２のＦＥＴ
の動作点におけるドレイン電流が、ほぼ（１／２）Ｉ
DSS になるように、第２のゲートのバイアス電圧が設定
されることが望ましい。また、第３のＦＥＴのチャネル
幅が第２のＦＥＴのチャネル幅のほぼ１／２であること
が望ましい。更に、デュアルゲートＦＥＴおよび第３の
ＦＥＴをセルフバイアスすることができる。第２のゲー
トと共通電位との間に、第２の信号の周波数を共振周波
数とする直列共振回路を接続し、周波数変換された記号
を第２のＦＥＴのドレインから出力することが出来る。
【００１０】上記の周波数変換器を、他の半導体回路と
共にモノリシックに構成することが望ましい。
共にモノリシックに構成することが望ましい。
【００１１】
【作用】このように、第３のＦＥＴを第１のＦＥＴに並
列に接続し、第２のＦＥＴから第３のＦＥＴに至る電流
の流路を設定することにより、第１のＦＥＴのゲートバ
イアスの設定値にかかわらず、第１のゲートから見た周
波数変換器の相互コンダクタンスを大きく設定すること
が可能になる。したがって、第１の信号の雑音指数（以
下、ＮＦと記す）を低減するために、第１のゲートを、
ほぼピンチオフ電圧にバイアスしても、第２のＦＥＴの
動作点における相互コンダクタンスを高く設定すること
により、第１の信号に対する高い周波数変換利得（高ゲ
イン）を得ることが出来る。このようにして、低ＮＦ、
高ゲインの周波数変換器を実現することができる。
列に接続し、第２のＦＥＴから第３のＦＥＴに至る電流
の流路を設定することにより、第１のＦＥＴのゲートバ
イアスの設定値にかかわらず、第１のゲートから見た周
波数変換器の相互コンダクタンスを大きく設定すること
が可能になる。したがって、第１の信号の雑音指数（以
下、ＮＦと記す）を低減するために、第１のゲートを、
ほぼピンチオフ電圧にバイアスしても、第２のＦＥＴの
動作点における相互コンダクタンスを高く設定すること
により、第１の信号に対する高い周波数変換利得（高ゲ
イン）を得ることが出来る。このようにして、低ＮＦ、
高ゲインの周波数変換器を実現することができる。
【００１２】デュアルゲートＦＥＴおよび第３のＦＥＴ
に、デプレッション形ＦＥＴを用いると、ゲート、ソー
ス間を短絡したときの飽和ドレイン電流ＩDSS を基準に
してバイアスを設定することが出来、バイアスの設定が
容易である。第２のＦＥＴの動作点におけるドレイン電
流を（１／２）ＩDSS に設定すると、第２の信号が、大
振幅の信号であっても、電流クリップの範囲が狭くな
り、周波数変換利得を高くすることができる。
に、デプレッション形ＦＥＴを用いると、ゲート、ソー
ス間を短絡したときの飽和ドレイン電流ＩDSS を基準に
してバイアスを設定することが出来、バイアスの設定が
容易である。第２のＦＥＴの動作点におけるドレイン電
流を（１／２）ＩDSS に設定すると、第２の信号が、大
振幅の信号であっても、電流クリップの範囲が狭くな
り、周波数変換利得を高くすることができる。
【００１３】いま、第２、第３のＦＥＴのＩDSS をそれ
ぞれＩDSS2，ＩDSS3，とし、第３のＦＥＴのチャネル幅
を第２のＦＥＴのチャネル幅の１／２に形成すると、Ｉ
DSS3＝（１／２）ＩDSS2になる。一方、第１のＦＥＴの
ゲートバイアスをピンチオフ電圧Ｖth付近に設定した場
合には、第１のＦＥＴのドレイン電流ＩD1は小さくな
り、第２、第３のＦＥＴのドレイン電流ＩD2，ＩD3はほ
ぼ等しくなる。したがって、第２のＦＥＴの動作点にお
けるドレイン電流を（１／２）ＩDSS2に設定するときに
は、第３のＦＥＴの飽和ドレイン電流が（１／２）Ｉ
DSS2＝ＩDSS3になるようにし、第３のＦＥＴのゲートバ
イアスを設定しなければならない。これは、第３のＦＥ
Ｔのゲート、ソース間を短絡することによって容易に達
成される。デュアルゲートＦＥＴおよび第３のＦＥＴ
を、上記のようにセルフバイアスすると、周波数変換器
は自動的に上述の作用を行うことが出来る。
ぞれＩDSS2，ＩDSS3，とし、第３のＦＥＴのチャネル幅
を第２のＦＥＴのチャネル幅の１／２に形成すると、Ｉ
DSS3＝（１／２）ＩDSS2になる。一方、第１のＦＥＴの
ゲートバイアスをピンチオフ電圧Ｖth付近に設定した場
合には、第１のＦＥＴのドレイン電流ＩD1は小さくな
り、第２、第３のＦＥＴのドレイン電流ＩD2，ＩD3はほ
ぼ等しくなる。したがって、第２のＦＥＴの動作点にお
けるドレイン電流を（１／２）ＩDSS2に設定するときに
は、第３のＦＥＴの飽和ドレイン電流が（１／２）Ｉ
DSS2＝ＩDSS3になるようにし、第３のＦＥＴのゲートバ
イアスを設定しなければならない。これは、第３のＦＥ
Ｔのゲート、ソース間を短絡することによって容易に達
成される。デュアルゲートＦＥＴおよび第３のＦＥＴ
を、上記のようにセルフバイアスすると、周波数変換器
は自動的に上述の作用を行うことが出来る。
【００１４】直列共振回路を第２のゲートと共通端子
（接地端子）との間に接続すると、その直列共振回路は
第２の信号に対してはフィルタとして働くと共に、周波
数変換された出力信号の周波数に対しては低インピーダ
ンスになる。その結果、第２のＦＥＴは、出力信号に対
しては共通ゲート接続（ゲート接地）の増幅器として動
作し、周波数変換利得を増加させる。
（接地端子）との間に接続すると、その直列共振回路は
第２の信号に対してはフィルタとして働くと共に、周波
数変換された出力信号の周波数に対しては低インピーダ
ンスになる。その結果、第２のＦＥＴは、出力信号に対
しては共通ゲート接続（ゲート接地）の増幅器として動
作し、周波数変換利得を増加させる。
【００１５】周知のように、モノリシックに搭載される
複数のＦＥＴは、ゲート・ソース間電圧とドレイン電流
密度との関係が同一になるように構成することが出来
る。従って、本発明の周波数変換器を、その他の回路と
共に、モノリシックに構成することにより、ゲートバイ
アスの設定が容易になる。
複数のＦＥＴは、ゲート・ソース間電圧とドレイン電流
密度との関係が同一になるように構成することが出来
る。従って、本発明の周波数変換器を、その他の回路と
共に、モノリシックに構成することにより、ゲートバイ
アスの設定が容易になる。
【００１６】このように、本発明によれば、第１のＦＥ
Ｔについてはゲート・ソース短絡時の飽和電流よりかな
り小さなドレイン電流が流れるように第１ゲートを深く
バイアスして、雑音指数を小さくし、第２のＦＥＴの電
流の大部分を第３のＦＥＴに流すようにする事により第
２のＦＥＴの動作点を高相互コンダクタンスに設定する
事が可能になる。このようにして、低ＮＦで変換利得の
大きな周波数変換器を実現することが出来る。
Ｔについてはゲート・ソース短絡時の飽和電流よりかな
り小さなドレイン電流が流れるように第１ゲートを深く
バイアスして、雑音指数を小さくし、第２のＦＥＴの電
流の大部分を第３のＦＥＴに流すようにする事により第
２のＦＥＴの動作点を高相互コンダクタンスに設定する
事が可能になる。このようにして、低ＮＦで変換利得の
大きな周波数変換器を実現することが出来る。
【００１７】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は、本発明の周波数変換器の第１の実
施例の回路図である。本実施例は、本発明の周波数変換
器をＦＭ受信機に適用した例である。
て説明する。図１は、本発明の周波数変換器の第１の実
施例の回路図である。本実施例は、本発明の周波数変換
器をＦＭ受信機に適用した例である。
【００１８】周波数変換器は、デュアルゲートＦＥＴ４
とＦＥＴ３を備えている。これらのＦＥＴは、いずれも
デプレッション型ＮチャネルＦＥＴである。以下の記述
において、デュアルゲートＦＥＴ４の、ゲートＧ1に関
するＦＥＴ部分をＦＥＴ１と記し、ゲートＧ2に関する
ＦＥＴ部分をＦＥＴ２と記す。また、それぞれのＦＥＴ
を、ゲート、ソース間を短絡して飽和領域で動作させた
とき、この動作をＩDS S動作と記し、このときの飽和ド
レイン電流を短絡・飽和電流ＩDSSと記す。
とＦＥＴ３を備えている。これらのＦＥＴは、いずれも
デプレッション型ＮチャネルＦＥＴである。以下の記述
において、デュアルゲートＦＥＴ４の、ゲートＧ1に関
するＦＥＴ部分をＦＥＴ１と記し、ゲートＧ2に関する
ＦＥＴ部分をＦＥＴ２と記す。また、それぞれのＦＥＴ
を、ゲート、ソース間を短絡して飽和領域で動作させた
とき、この動作をＩDS S動作と記し、このときの飽和ド
レイン電流を短絡・飽和電流ＩDSSと記す。
【００１９】本実施例において、デュアルゲートＦＥＴ
のソース、すなわちＦＥＴ１のソースＳ1は接地され、
ドレイン、すなわちＦＥＴ２のドレインＤ2は負荷抵抗
を経由して駆動電源ＶDに接続されている。また、ＦＥ
Ｔ３はＦＥＴ１に並列に接続され、ＦＥＴ２の設定され
たドレイン電流にほぼ等しいドレイン電流が流れるよう
に、ゲートＧ3の電圧はバイアスされている。このよう
に、ＦＥＴ３を付加したことによって、ＦＥＴ２からＦ
ＥＴ３に至る電流路が設定され、ＦＥＴ１のゲートバイ
アスに関わりなく、ＦＥＴ２の動作点を高gmに設定する
ことが出来る。図１に示されているように、ＲＦ信号は
ゲートＧ1に入力され、ローカル信号（局部発振信号）
はゲートＧ2に入力される。ＩＦ（中間周波）信号は、
ドレインＤ2から取出される。ＦＥＴ１のゲートバイア
スＶ1は、その雑音指数を低減させるために、ピンチオ
フ電圧付近に設定されている。ＦＥＴ２のゲートバイア
スＶ 2は、そのドレイン電流が（１／２）ＩDSS2 付近
に動作点をもつように設定されている。ここでＩ
DSS2は、ＦＥＴ２の短絡・飽和電流である。ＦＥＴ３の
ゲートバイアスＶ3は、ＦＥＴ３のドレイン電流がＦＥ
Ｔ２のドレイン電流（１／２）ＩDSS2とほぼ同じ大きさ
になるように設定されている。
のソース、すなわちＦＥＴ１のソースＳ1は接地され、
ドレイン、すなわちＦＥＴ２のドレインＤ2は負荷抵抗
を経由して駆動電源ＶDに接続されている。また、ＦＥ
Ｔ３はＦＥＴ１に並列に接続され、ＦＥＴ２の設定され
たドレイン電流にほぼ等しいドレイン電流が流れるよう
に、ゲートＧ3の電圧はバイアスされている。このよう
に、ＦＥＴ３を付加したことによって、ＦＥＴ２からＦ
ＥＴ３に至る電流路が設定され、ＦＥＴ１のゲートバイ
アスに関わりなく、ＦＥＴ２の動作点を高gmに設定する
ことが出来る。図１に示されているように、ＲＦ信号は
ゲートＧ1に入力され、ローカル信号（局部発振信号）
はゲートＧ2に入力される。ＩＦ（中間周波）信号は、
ドレインＤ2から取出される。ＦＥＴ１のゲートバイア
スＶ1は、その雑音指数を低減させるために、ピンチオ
フ電圧付近に設定されている。ＦＥＴ２のゲートバイア
スＶ 2は、そのドレイン電流が（１／２）ＩDSS2 付近
に動作点をもつように設定されている。ここでＩ
DSS2は、ＦＥＴ２の短絡・飽和電流である。ＦＥＴ３の
ゲートバイアスＶ3は、ＦＥＴ３のドレイン電流がＦＥ
Ｔ２のドレイン電流（１／２）ＩDSS2とほぼ同じ大きさ
になるように設定されている。
【００２０】次に本実施例の動作を説明する。ＲＦ信号
はゲートＧ1に入力され、ローカル信号はゲートＧ2に入
力される。ゲートＧ1のゲートバイアスＶ1はピンチオフ
電圧付近に設置されているので、ＦＥＴ１は低ＮＦであ
るけれど、そのドレイン電流は小さくなる。その結果、
ＦＥＴ３には、ＦＥＴ２のドレイン電流とほぼ同じ大き
さのドレイン電流が流れる。通常、ローカル信号は大振
幅の信号であるが、ＦＥＴ２のバイアス電流が（１／
２）ＩDSS2に設定されているので電流クリップが生ずる
範囲が小さく、変換利得が向上する。
はゲートＧ1に入力され、ローカル信号はゲートＧ2に入
力される。ゲートＧ1のゲートバイアスＶ1はピンチオフ
電圧付近に設置されているので、ＦＥＴ１は低ＮＦであ
るけれど、そのドレイン電流は小さくなる。その結果、
ＦＥＴ３には、ＦＥＴ２のドレイン電流とほぼ同じ大き
さのドレイン電流が流れる。通常、ローカル信号は大振
幅の信号であるが、ＦＥＴ２のバイアス電流が（１／
２）ＩDSS2に設定されているので電流クリップが生ずる
範囲が小さく、変換利得が向上する。
【００２１】前記したように、本発明においてはＦＥＴ
１のゲートバイアスＶ1のとり方に関係なく、ＦＥＴ２
に電流を流すことが出来る。したがって、ＦＥＴ２の動
作点におけるgmを大きくして高い変換利得を得ることが
出来る。本実施例では、ＦＥＴ１、２、３のチャネル幅
が２００μｍ、Ｖthが−１．０Ｖであって、Ｖ1は−
０．５〜−０．８Ｖ、Ｖ2は１〜３Ｖ、Ｖ3は−０．２〜
０．４Ｖに設定されている。この設定によって、低雑音
指数で、整合回路なしで５０Ω系負荷を駆動できる程度
に高出力の周波数変換器を実現することが出来る。
１のゲートバイアスＶ1のとり方に関係なく、ＦＥＴ２
に電流を流すことが出来る。したがって、ＦＥＴ２の動
作点におけるgmを大きくして高い変換利得を得ることが
出来る。本実施例では、ＦＥＴ１、２、３のチャネル幅
が２００μｍ、Ｖthが−１．０Ｖであって、Ｖ1は−
０．５〜−０．８Ｖ、Ｖ2は１〜３Ｖ、Ｖ3は−０．２〜
０．４Ｖに設定されている。この設定によって、低雑音
指数で、整合回路なしで５０Ω系負荷を駆動できる程度
に高出力の周波数変換器を実現することが出来る。
【００２２】図２は、本発明の第２の実施例の回路図で
ある。本実施例においては、ＦＥＴ３のチャネル幅をＦ
ＥＴ２のチャネル幅の約２分の１とし、ＦＥＴ２のゲー
トバイアスＶ2は、図１の実施例と同様に、飽和ドレイ
ン電流が（１／２）ＩDSS2になるように設定されてい
る。ＦＥＴ３は、ゲート、ソース間が短絡され、したが
って飽和領域においては短絡・飽和電流ＩDSS3＝（１／
２）ＩDSS2が流れる。このように、ＦＥＴ３のゲート、
ソース間を短絡するだけで、ＦＥＴ２の設定されたドレ
イン電流（１／２）ＩDSS2がＦＥＴ３を流れるように、
ＦＥＴ３のドレイン電流特性を設定することが出来る。
このようにして図２の回路は、図１の回路と同様の効果
を達成することが出来る。
ある。本実施例においては、ＦＥＴ３のチャネル幅をＦ
ＥＴ２のチャネル幅の約２分の１とし、ＦＥＴ２のゲー
トバイアスＶ2は、図１の実施例と同様に、飽和ドレイ
ン電流が（１／２）ＩDSS2になるように設定されてい
る。ＦＥＴ３は、ゲート、ソース間が短絡され、したが
って飽和領域においては短絡・飽和電流ＩDSS3＝（１／
２）ＩDSS2が流れる。このように、ＦＥＴ３のゲート、
ソース間を短絡するだけで、ＦＥＴ２の設定されたドレ
イン電流（１／２）ＩDSS2がＦＥＴ３を流れるように、
ＦＥＴ３のドレイン電流特性を設定することが出来る。
このようにして図２の回路は、図１の回路と同様の効果
を達成することが出来る。
【００２３】図３は、本発明の第３の実施例の回路図で
ある。本実施例は、ＦＥＴ１、ＦＥＴ３のソース、接地
間に、抵抗とキャパシタとの並列接続を接続し、セルフ
バイアス動作としたものである。ＦＥＴ１のセルフバイ
アス回路は、ＦＥＴ１のゲート・ソース電圧がピンチオ
フ電圧付近になるようにバイアス電圧を発生する。ＦＥ
Ｔ３のセルフバイアス回路は、ＦＥＴ３の飽和ドレイン
電流がＦＥＴ２のドレイン電流に等しくなるように、バ
イアス電圧を発生する。
ある。本実施例は、ＦＥＴ１、ＦＥＴ３のソース、接地
間に、抵抗とキャパシタとの並列接続を接続し、セルフ
バイアス動作としたものである。ＦＥＴ１のセルフバイ
アス回路は、ＦＥＴ１のゲート・ソース電圧がピンチオ
フ電圧付近になるようにバイアス電圧を発生する。ＦＥ
Ｔ３のセルフバイアス回路は、ＦＥＴ３の飽和ドレイン
電流がＦＥＴ２のドレイン電流に等しくなるように、バ
イアス電圧を発生する。
【００２４】図４および図５は本発明のデュアルゲート
ＦＥＴ周波数変換器のＦＥＴ構造を表わす図である。等
価回路的には図４と図５は同じであるが、図５では図４
の各ゲートに関するＦＥＴの各々にドレイン、ソース電
極を設けて各々を単独のＦＥＴとして構成している点が
図４と異なる。
ＦＥＴ周波数変換器のＦＥＴ構造を表わす図である。等
価回路的には図４と図５は同じであるが、図５では図４
の各ゲートに関するＦＥＴの各々にドレイン、ソース電
極を設けて各々を単独のＦＥＴとして構成している点が
図４と異なる。
【００２５】図６は本発明の第４の実施例の回路図であ
る。本実施例は、図１の回路のＦＥＴ２のゲート回路に
直列共振回路を設けた周波数変換器である。本実施例の
周波数変換器を構成するＦＥＴの各ゲートバイアスは、
図１の装置と同様に設定される。直列共振回路の共振周
波数は、ローカル信号の周波数に等しく、この共振回路
はローカル信号に対してはフィルタとして作用する。一
方、この共振回路はＩＦ信号に対しては低インピーダン
スになる。したがって、ＦＥＴ２はＩＦ信号に対しては
ゲート接地接続の増幅器として働く。その結果、図６の
周波数変換器は、図１の周波数変換器よりも高ゲインで
ある。
る。本実施例は、図１の回路のＦＥＴ２のゲート回路に
直列共振回路を設けた周波数変換器である。本実施例の
周波数変換器を構成するＦＥＴの各ゲートバイアスは、
図１の装置と同様に設定される。直列共振回路の共振周
波数は、ローカル信号の周波数に等しく、この共振回路
はローカル信号に対してはフィルタとして作用する。一
方、この共振回路はＩＦ信号に対しては低インピーダン
スになる。したがって、ＦＥＴ２はＩＦ信号に対しては
ゲート接地接続の増幅器として働く。その結果、図６の
周波数変換器は、図１の周波数変換器よりも高ゲインで
ある。
【００２６】
【発明の効果】以上説明したように、本発明は次の効果
を有する。 （１）第３のＦＥＴを第１のＦＥＴに並列に接続するこ
とにより、第１のＦＥＴのゲートバイアスの設定値の如
何にかかわらず、周波数変換信号を出力する第２のＦＥ
Ｔを高ｇmに設定することが出来、その結果、周波数変
換利得の大きな周波数変換器を実現することが出来る。
第２のＦＥＴが高ｇmで動作することが出来るので第２
のＦＥＴに比較的大きな電流を流すことができ、そのた
め、周波数変換器は、５０Ω系負荷を直接、駆動するこ
とが出来る。その結果、周波数変換器周辺の設計に自由
度が生じる。 （２）第１のＦＥＴのゲートバイアスをピンチオフ電圧
付近に設定することにより、高利得の周波数変換特性を
失うことなく、低雑音指数を実現することが出来る。 （３）第２のＦＥＴのドレイン電流の動作点を、該ＦＥ
Ｔの短絡・飽和電流の１／２に設定することにより、第
２のＦＥＴに入力される信号の振幅が大きくても電流ク
リップの範囲を小さくし、変換利得を高くすることが出
来る。 （４）第３のＦＥＴのチャネル幅を第２のチャネル幅の
１／２にすることにより、第３のＦＥＴのゲート、ソー
ス間を短絡するのみで、上記（３）の効果を達成するこ
とが出来る。 （５）ゲート電圧をセルフバイアスすることにより、複
雑なプロセスを経ずに上記（１）乃至（４）の効果を達
成することが出来る。 （６）第２のＦＥＴのゲートと共通端子間に第２の信号
の周波数を共振周波数とする直列共振回路を設けること
により、周波数変換出力信号に対して第２のＦＥＴを共
通ゲート接続の増幅器として動作させることが出来、そ
れによって周波数変換利得を向上させることが出来る。 （７）周波数変換器を他の回路と共にモノリシック集積
回路として形成することにより、ゲートバイアスの設定
が容易になり、周波数変換器ばかりでなく、その周辺回
路の設計が容易になる。
を有する。 （１）第３のＦＥＴを第１のＦＥＴに並列に接続するこ
とにより、第１のＦＥＴのゲートバイアスの設定値の如
何にかかわらず、周波数変換信号を出力する第２のＦＥ
Ｔを高ｇmに設定することが出来、その結果、周波数変
換利得の大きな周波数変換器を実現することが出来る。
第２のＦＥＴが高ｇmで動作することが出来るので第２
のＦＥＴに比較的大きな電流を流すことができ、そのた
め、周波数変換器は、５０Ω系負荷を直接、駆動するこ
とが出来る。その結果、周波数変換器周辺の設計に自由
度が生じる。 （２）第１のＦＥＴのゲートバイアスをピンチオフ電圧
付近に設定することにより、高利得の周波数変換特性を
失うことなく、低雑音指数を実現することが出来る。 （３）第２のＦＥＴのドレイン電流の動作点を、該ＦＥ
Ｔの短絡・飽和電流の１／２に設定することにより、第
２のＦＥＴに入力される信号の振幅が大きくても電流ク
リップの範囲を小さくし、変換利得を高くすることが出
来る。 （４）第３のＦＥＴのチャネル幅を第２のチャネル幅の
１／２にすることにより、第３のＦＥＴのゲート、ソー
ス間を短絡するのみで、上記（３）の効果を達成するこ
とが出来る。 （５）ゲート電圧をセルフバイアスすることにより、複
雑なプロセスを経ずに上記（１）乃至（４）の効果を達
成することが出来る。 （６）第２のＦＥＴのゲートと共通端子間に第２の信号
の周波数を共振周波数とする直列共振回路を設けること
により、周波数変換出力信号に対して第２のＦＥＴを共
通ゲート接続の増幅器として動作させることが出来、そ
れによって周波数変換利得を向上させることが出来る。 （７）周波数変換器を他の回路と共にモノリシック集積
回路として形成することにより、ゲートバイアスの設定
が容易になり、周波数変換器ばかりでなく、その周辺回
路の設計が容易になる。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の第３の実施例の回路図である。
【図４】本発明の周波数変換器のＦＥＴ構造を表わす図
である。
である。
【図５】本発明の周波数変換器のＦＥＴ構造を表わす図
である。
である。
【図６】本発明の第４の実施例の回路図である。
【図７】従来のデュアルゲートミキサの構成図である。
【図８】デュアルゲートＦＥＴを２つのＦＥＴの直列接
続で表現した図である。
続で表現した図である。
【図９】デュアルゲートＦＥＴの従来例の断面構造を示
す図である。
す図である。
【図１０】デュアルゲートＦＥＴの従来例の断面構造を
示す図である。
示す図である。
１，２，３ ＦＥＴ ４，５ デュアルゲートＦＥＴ ６ ＲＦ周波数帯整合回路 ７ ローカル周波数帯整合回路 ８ ＩＦ周波数帯整合回路 Ｇ1，Ｇ2，Ｇ11，Ｇ12 ゲート Ｄ，Ｄ1，Ｄ2 ドレイン Ｓ，Ｓ1，Ｓ2 ソース ｎ，ｎ+，ｎ1，ｎ2 不純物濃度
Claims (5)
- 【請求項１】 ゲートにＲＦ信号が入力される第１のＦ
ＥＴと、該第１のＦＥＴのドレインにソースが接続さ
れ、ゲートにローカル信号が入力される第２のＦＥＴ
と、前記第１のＦＥＴに並列に接続された第３のＦＥＴ
を有し、前記第２のＦＥＴのドレインからＩＦ信号が出
力される周波数変換器であって、 第１のＦＥＴ、第２のＦＥＴおよび第３のＦＥＴはデプ
レッション型ＦＥＴであり、前記第１のＦＥＴはゲート
がほぼピンチオフ電圧にバイアスされ、前記第３のＦＥ
Ｔは前記第２のＦＥＴの動作点におけるドレイン電流と
ほぼ等しいドレイン電流が流れるようにゲートがバイア
スされている周波数変換器。 - 【請求項２】 前記第２のＦＥＴのドレイン電流−電圧
特性の、ゲート、ソース間短絡時における飽和ドレイン
雪流をＩDSSとするとき、前記第２のＦＥＴの動作点に
おけるドレイン電流が、ほぼ（１／２）ＩDSSになるよ
うに、前記第２のＦＥＴのゲートがバイアスされている
ことを特徴とする請求項１記載の周波数変換器。 - 【請求項３】 前記第３のＦＥＴのチャネル幅が前記第
２のＦＥＴのチャネル幅のほぼ１／２であることを特徴
とする請求項１または２に記載の周波数変換器。 - 【請求項４】 前記第１及び第３のＦＥＴのゲートがセ
ルフバイアス回路によりバイアスされていることを特徴
とする請求項１乃至３のいずれか１項に記載の周波数変
換器。 - 【請求項５】 請求項１乃至４のいずれか１項に記載さ
れている周波数変換器を用いたモノリシック半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043421A JP2936998B2 (ja) | 1994-03-15 | 1994-03-15 | 周波数変換器 |
| US08/676,914 US5751033A (en) | 1994-03-15 | 1996-07-08 | Frequency converter circuit structure having two sources |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043421A JP2936998B2 (ja) | 1994-03-15 | 1994-03-15 | 周波数変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254821A JPH07254821A (ja) | 1995-10-03 |
| JP2936998B2 true JP2936998B2 (ja) | 1999-08-23 |
Family
ID=12663244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6043421A Expired - Lifetime JP2936998B2 (ja) | 1994-03-15 | 1994-03-15 | 周波数変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5751033A (ja) |
| JP (1) | JP2936998B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10154816A (ja) * | 1996-11-21 | 1998-06-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP3152642B2 (ja) * | 1998-01-29 | 2001-04-03 | 三洋電機株式会社 | 半導体集積回路装置 |
| EP0959503A1 (en) * | 1998-05-11 | 1999-11-24 | Alcatel Alsthom Compagnie Générale d'Electricité | Field effect transistor, control method for controlling such a field affect transistor and a frequency mixer means including such a field effect transistor |
| DE19957532A1 (de) * | 1999-11-30 | 2001-06-07 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und Verfahren zur Herstellung |
| GB0212000D0 (en) * | 2002-05-24 | 2002-07-03 | Koninkl Philips Electronics Nv | Analogue mixer |
| CN100566134C (zh) * | 2003-11-28 | 2009-12-02 | 松下电器产业株式会社 | 混频器电路 |
| CN101017848B (zh) * | 2006-02-06 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 分离的双栅场效应晶体管 |
| CN101017783B (zh) * | 2006-02-06 | 2013-06-19 | 中芯国际集成电路制造(上海)有限公司 | 制造分离的双栅场效应晶体管的方法 |
| US7962114B2 (en) * | 2007-01-12 | 2011-06-14 | International Business Machines Corporation | Drain-pumped sub-harmonic mixer for millimeter wave applications |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4112373A (en) * | 1976-01-19 | 1978-09-05 | Hitachi, Ltd. | Self-excited mixer circuit using field effect transistor |
| JPS531412A (en) * | 1976-06-25 | 1978-01-09 | Toshiba Corp | Mixer circuit |
| JPS5470778A (en) * | 1977-08-19 | 1979-06-06 | Plessey Handel Investment Ag | Fet transistor |
| US4315272A (en) * | 1979-05-21 | 1982-02-09 | Raytheon Company | Field effect transistor |
| US4313126A (en) * | 1979-05-21 | 1982-01-26 | Raytheon Company | Field effect transistor |
| US4751744A (en) * | 1985-05-28 | 1988-06-14 | Texas Instruments Incorporated | Monolithic distributed mixer |
| JPS62206887A (ja) * | 1986-03-07 | 1987-09-11 | Toshiba Corp | ＧａＡｓ集積回路 |
| JPS62243345A (ja) * | 1986-04-15 | 1987-10-23 | Toshiba Corp | 半導体集積回路装置 |
| JP2563286B2 (ja) * | 1986-12-05 | 1996-12-11 | 松下電器産業株式会社 | 周波数混合回路 |
| FR2612018B1 (fr) * | 1987-03-06 | 1989-05-26 | Labo Electronique Physique | Melangeur hyperfrequences |
| JPH01289304A (ja) * | 1988-05-17 | 1989-11-21 | Sharp Corp | 周波数ミキサ |
| JPH0358506A (ja) * | 1989-07-26 | 1991-03-13 | Nec Corp | 周波数変換器 |
| JPH0555487A (ja) * | 1991-08-27 | 1993-03-05 | Seiko Epson Corp | 半導体装置 |
| JPH0555486A (ja) * | 1991-08-27 | 1993-03-05 | Seiko Epson Corp | 半導体装置 |
| JP2910421B2 (ja) * | 1991-09-17 | 1999-06-23 | 日本電気株式会社 | マイクロ波発振器 |
-
1994
- 1994-03-15 JP JP6043421A patent/JP2936998B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-08 US US08/676,914 patent/US5751033A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5751033A (en) | 1998-05-12 |
| JPH07254821A (ja) | 1995-10-03 |
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Legal Events
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