CN101017783B - 制造分离的双栅场效应晶体管的方法 - Google Patents

制造分离的双栅场效应晶体管的方法 Download PDF

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Abstract

制造具有至少两个栅区的半导体器件的方法。所述方法包括：提供包括表面的衬底。另外，所述方法包括通过至少将第一多个离子注入到衬底中而在衬底中形成源区以及通过至少将第二多个离子注入到衬底中而在衬底中形成漏区。所述漏区和源区彼此分开。此外，所述方法包括在表面上沉积栅层以及在表面上形成第一栅区和第二栅区。

Description

制造分离的双栅场效应晶体管的方法
相关申请的交叉引用
以下两个共同拥有的共同未决的申请，包括该申请，正被同时提交，而另一申请通过引用完整地结合于此，用于各种目的：
1、美国专利申请序列No.＿＿＿＿，以Deyuan Xiao，Gary Chen，TanLeong Seng和Roger Lee的名义，名称为“Split Dual Gate Field EffectTransistor”，(律师备案号021653-015100US)；以及
2、美国专利申请序列No.＿＿＿＿，以Deyuan Xiao，Gary Chen，TanLeong Seng和Roger Lee的名义，名称为“Method for Making Split Dual GateField Effect Transistor”，(律师备案号021653-019300US)
技术领域
本发明指向集成电路。并且更具体地，本发明提供制造分离的双栅场效应晶体管的方法。仅仅作为实例，本发明已应用于逻辑系统。但将认识到本发明具有更广范围的适用性。
背景技术
集成电路或“IC”已从制造在单片硅上的少数相互连接的器件发展到数百万的器件。当前的IC提供了远超过最初所想象的性能和复杂性。为了实现在复杂性和电路密度上的改进(例如能够封装在给定芯片面积上的器件数目)，最小器件特征尺寸，也称为器件“几何形状”，随着每一代IC而变得越来越小。半导体器件现在正制造成具有小于1/4微米宽的特征尺寸。
增加电路密度不仅改进了IC的复杂性和性能，而且还提供给顾客较低成本的部件。IC制造设备可花费数亿或甚至数十亿美元。每一种制造设备将有某种晶片生产量，并且每一晶片在其上将有某些数量的IC。因此，通过使单个IC器件更小，就可以在每一晶片上制造更多的器件，从而增加制造设备的产量。使器件更小是很有挑战性的，因为给定工艺、器件布局和/或系统设计经常只对某一特征尺寸起作用。
这种限制的一个例子是怎样减小晶体管泄漏电流以及改进晶体管驱动电流。例如，减小晶体管的源一漏电压能够降低有源功率，但这样做经常减小了晶体管驱动电流。晶体管驱动电流可通过减小阈值电压及薄化栅电介质来改善，但这种行为通常提高了晶体管泄漏电流。
从以上可知，需要制造晶体管结构的改进的方法。
发明内容
本发明指向集成电路。并且更具体地，本发明提供了制造分离的双栅场效应晶体管的方法。仅仅作为实例，本发明已应用于逻辑系统。但将认识到本发明具有更广范围的适用性。
在特定实施例中，本发明提供了制造具有至少两个栅区的半导体器件的方法。所述方法包括提供包括表面的衬底。另外，所述方法包括通过至少将第一多个离子注入到衬底中而在衬底中形成源区以及通过至少将第二多个离子注入到衬底中而在衬底中形成漏区。所述漏区和源区彼此分开。此外，所述方法包括在表面上沉积栅层以及在表面上形成第一栅区和第二栅区。形成第一栅区和第二栅区包括通过去除栅层的至少部分而在表面上形成绝缘区，且第一栅区和第二栅区由所述绝缘区分开。第一栅区能够在衬底中形成第一沟道，并且第一沟道是从源区到漏区。第二栅区能够在衬底中形成第二沟道，并且第二沟道是从源区到漏区。
根据本发明的另一实施例，制造具有至少两个栅区的半导体器件的方法包括提供包括表面的衬底。另外，所述方法包括通过至少将第一多个离子注入到衬底中而在衬底中形成源区，以及通过至少将第二多个离子注入到衬底中而在衬底中形成漏区。所述漏区和源区彼此分开。此外，所述方法包括在表面上沉积栅层并形成第一侧墙区。所述第一侧墙区与栅层相接触。此外，所述方法包括形成第二侧墙区，并且所述第二侧墙区与栅层相接触。另外，所述方法包括去除栅层的至少部分以在表面上形成第一栅区、第二栅区及绝缘区。第一栅区和第二栅区由绝缘区分开。
仍然根据本发明的另一实施例，制造具有至少两个栅区的半导体器件的方法包括提供包括表面的衬底。另外，所述方法包括通过至少将第一多个离子注入到衬底中而在衬底之内个形成源区，以及通过至少将第二多个离子注入到衬底中而在衬底中形成漏区。所述漏区和源区彼此分开。此外，所述方法包括在表面上沉积栅层并形成第一侧墙区。所述第一侧墙区与栅层相接触。此外，所述方法包括形成第二侧墙区，并且所述第二侧墙区与栅层相接触。另外，所述方法包括去除栅层的至少部分以在表面上形成第一栅区、第二栅区及绝缘区。第一栅区和第二栅区由绝缘区分开。第一栅区与涉及第一沟道长度的第一沟道相关联，而第一沟道长度等于或短于200nm。绝缘区与在从第一栅区到第二栅区的方向上的宽度相关联，并且所述宽度范围从10nm到10,000nm。
通过优于传统技术的本发明实现了许多益处。本发明的一些实施例提供了制造新平面分离的双栅晶体管器件的新方法。本发明的某些实施例提供了制造双栅的方法，所述双栅可被独立地施加偏压。例如，独立的栅偏压能够提供对器件特性如阈值电压、亚阈值摆动和/或饱和漏电流的动态控制。本发明的一些实施例可用于制造显著减少了晶体管泄漏电流的器件。本发明的某些实施例提供了制造器件的方法，所述器件有可调节的阈值电压而无需改变栅氧化物的厚度或掺杂轮廓。
本发明的各种附加的目的、特征及优点可参考以下的详细描述及附图而得到更完全地理解。
附图说明
图1是根据本发明的一个实施例的制造分离的双栅场效应晶体管器件的简化方法；
图2(A)和(B)示出根据本发明的一个实施例的形成浅沟槽隔离以制造分离的双栅场效应晶体管的简化方法；
图3示出根据本发明的一个实施例的形成掺杂阱以制造分离的双栅场效应晶体管的简化方法；
图4(A)和(B)示出根据本发明的一个实施例的形成分离的栅区以制造分离的双栅场效应晶体管的简化方法；
图5示出根据本发明的一个实施例的形成LDD区和侧墙区以制造分离的双栅场效应晶体管的简化方法；
图6示出根据本发明的一个实施例的形成重掺杂的源区及重掺杂的漏区以制造分离的双栅场效应晶体管的简化方法；
图7(A)、(B)和(C)示出根据本发明的一个实施例的形成分离的双栅以制造分离的双栅场效应晶体管的简化方法；
图8(A)、(B)和(C)示出根据本发明的一个实施例的形成自对准硅化物层及绝缘层以制造分离的双栅场效应晶体管的简化方法；
图9示出根据本发明的一个实施例的形成层间电介质层以制造分离的双栅场效应晶体管的简化方法；
图10示出根据本发明的一个实施例的形成接触层以制造分离的双栅场效应晶体管的简化方法；
图11(A)和(B)示出根据本发明的一个实施例的形成金属层以制造分离的双栅场效应晶体管的简化方法；
图12示出根据本发明的一个实施例的形成钝化层以制造分离的双栅场效应晶体管的简化方法；
图13(A)和(B)示出根据本发明的另一实施例的制造分离的双栅场效应晶体管的简化方法；
图14是根据本发明的一个实施例的分离的双栅场效应晶体管的简化示意图；
图15是根据本发明的另一实施例的分离的双栅场效应晶体管的简化的顶视布局示意图。
具体实施方式
本发明指向集成电路。更具体地，本发明提供了制造分离的双栅场效应晶体管的方法。仅仅作为实例，本发明已应用于逻辑系统。但将认识到本发明具有更广范围的适用性。
图1是根据本发明的一个实施例的制造分离的双栅场效应晶体管器件的简化方法。所述示意图只是实例，在此其不应过度限制权利要求的范围。方法2100包括以下工艺：
1、用以形成浅沟槽隔离的工艺2110；
2、用以形成掺杂阱的工艺2115；
3、用以形成栅区以便分离的工艺2120；
4、用以形成LDD区及侧墙区的工艺2125；
5、用以形成重掺杂源区及重掺杂漏区的工艺2130；
6、用以形成分离的双栅的工艺2135；
7、用以形成自对准硅化物层及绝缘层的工艺2140；
8、用以形成层间电介质层的工艺2145；
9、用以形成接触层的工艺2150；
10、用以形成金属层的工艺2155；
11、用以形成钝化层的工艺2165。
以上工艺顺序提供了根据本发明的一个实施例的方法。还提供了其它可选方案，其中增加了工艺、去除了一个或多个工艺或以不同的顺序提供一个或多个工艺而不背离在此权利要求的范围。本发明进一步的细节可在整个说明书中、并且更具体地是在以下找到。
在工艺2110，形成一个或多个浅沟槽隔离。图2(A)和(B)示出根据本发明的一个实施例的形成浅沟槽隔离以制造分离的双栅场效应晶体管的简化方法。这些示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。
如图2(A)和(B)所示，提供了初始半导体晶片2210。例如，初始晶片2210包括硅。在另一实例中，初始晶片2210包括衬底。在初始晶片2210上，顺序形成氧化硅层2220、氮化硅层2230和氧氮化硅层。另外，通过蚀刻氧氮化硅层、氮化硅层2230、氧化硅层2220及初始晶片2210而形成沟槽2240。沟槽2240的底表面和侧表面由氧化物层2250覆盖。然后，沟槽由氧化物材料2260填充。例如，氧化物材料2260包括HDP CVD氧化物。
在一个实施例中，执行以下工艺：
Figure S06123749320060214D000061
晶片下线(P型，8-12 ohm-cm)
Figure S06123749320060214D000062
AA氧化物沉积(垫氧化物110/920℃，45分钟干O2)
Figure S06123749320060214D000063
AA氮化物沉积1625
Figure 061237493_1
(780℃，10-40Pa，SiH2Cl2/NH3)
Figure S06123749320060214D000064
SiON DARC沉积320
Figure 061237493_2
(DARC，320
Figure 061237493_3
，基于氦)
Figure S06123749320060214D000065
AA光刻/DUV(0.23±0.023μm)
Figure S06123749320060214D000066
AA蚀刻(0.22±0.025μm)(SiN/氧化物蚀刻室-1，Si蚀刻室-2，3500
Figure 061237493_4
，80度)
Figure S06123749320060214D000067
STI衬垫氧化物200(1000℃，干O2)
Figure S06123749320060214D000068
STI HDP(HDP STI5800，5.8K
Figure 061237493_6
)
Figure S06123749320060214D000069
STI CMP(4100±500
Figure 061237493_7
，抛光2.5K
Figure 061237493_8
/DIW-HF清洗)
在工艺2115，形成一个或多个掺杂阱。图3示出根据本发明的一个实施例的形成掺杂阱以制造分离的双栅场效应晶体管的简化方法。所述示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。
如图3所示，从晶片2210去除氧氮化硅层、氮化硅层2230及氧化硅层2220。在晶片2210上形成另一氧化物层2310。然后，在一个实例中，在晶片2210中形成n-阱。另外，以p型掺杂剂执行抗穿通离子注入，并且也以p型掺杂剂执行阈值调节离子注入。在另一实例中，在晶片2210中形成p-阱。另外，以n型掺杂剂执行抗穿通离子注入，并且也以n型掺杂剂执行阈值调节离子注入。
在一个实施例中，执行以下工艺：
Figure S06123749320060214D000071
AA氮化物去除(50∶1 HF 60秒及175℃ H3PO4 60分钟)
Figure S06123749320060214D000072
测量剩余氧化物厚度＜120
Figure 061237493_9
/垫氧化物去除(50∶1 HF 2.5分钟，E/R＝55/分钟)
牺牲氧化物沉积(干110
Figure 061237493_11
，920℃，45分钟，O2)
例如，为NMOS晶体管执行以下附加工艺：
Figure S06123749320060214D000074
P-阱光刻(PW/AA覆盖±0.1μm)
P-阱注入：P-阱B11(种类B+，能量160KeV，剂量1.5×1013离子/cm2，倾斜0)
Figure S06123749320060214D000076
N-APT注入：N-APT B11(种类B+，能量25KeV，剂量5.5×1012离子/cm2，倾斜0)
Figure S06123749320060214D000077
VTN注入：VT IMP IN115(种类In+，能量170KeV，剂量7.0×1012离子/cm2，倾斜0)
在另一实施例中，为PMOS晶体管执行以下附加工艺：
N-阱光刻(NW/OD覆盖±0.1μm)
Figure S06123749320060214D000079
N-阱注入：N-阱P31(种类P+，能量440KeV，剂量1.5×1013离子/cm2，倾斜0)
Figure S06123749320060214D0000710
P-APT注入：P-APT P31(种类P+，能量140KeV，剂量1.5×1012离子/cm2，倾斜0)
Figure S06123749320060214D0000711
VTP注入：VTP A75(种类As+，能量130KeV，剂量1.1×1013离子/cm2，倾斜0)
在工艺2120，形成一个或多个栅区以便分离。图4(A)和(B)示出根据本发明的一个实施例的形成分离的栅区以制造分离的双栅场效应晶体管的简化方法。这些示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。
如图4(A)和(B)所示，去除氧化物层2310，并且在晶片2210上沉积另一氧化物层2410。在氧化物层2410上形成多晶硅层2420。然后，部分地蚀刻多晶硅层2420以形成多晶硅栅区2430和2432。多晶硅栅区2430和2432然后在某一条件下被部分氧化。
在一个实施例中，执行以下工艺：
Figure S06123749320060214D000081
SAC氧化物去除
栅氧化物沉积(750℃，湿O2；900℃退火；32±2
Figure 061237493_12
)
多晶硅沉积(620℃ 2000
Figure 061237493_13
，未掺杂的多晶硅/结晶化的平多晶硅)
DARC沉积(DARC，320
Figure 061237493_14
，基于He)
Figure S06123749320060214D000085
多晶硅光刻(DUV扫描机，0.18±0.015μm；覆盖(多晶硅栅/AA＝±0.07μm))
Figure S06123749320060214D000086
多晶硅栅蚀刻：1、硬烘烤；2、多晶硅蚀刻；3、聚合物浸渍(100∶1 HF 10秒)；4、PR剥离；5、AEI/CD(0.18±0.015μm)；6、氧化物厚度测量(沟槽氧化物3550±600
Figure 061237493_15
，有源区上的氧化物＞10)；7、SiON掩模去除(50∶1HF 5秒，及H3PO4 7分钟)
Figure S06123749320060214D000087
多晶硅再氧化(1000℃，RTO 20±4
Figure 061237493_17
用于蚀刻损伤恢复)。
在工艺2125，形成一个或多个LDD区以及一个或多个侧墙区。图5示出根据本发明的一个实施例的形成LDD区及侧墙区以制造分离的双栅场效应晶体管的简化方法。所述示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。
如图5所示，执行一个或多个离子注入工艺以形成一个或多个LDD区。例如，LDD区2510和2520是为PMOS而p型掺杂。在另一实例中，LDD区2530和2540是为NMOS而n型掺杂。另外，形成一个或多个侧墙。例如，侧墙2550、2560、2570和2580的每个包括夹在两个氧化物层之间的氮化物层。
在一个实施例中，执行以下工艺：
Figure S06123749320060214D000088
NLL光刻(例如1.8V器件)(在线监控 覆盖/CD)
Figure S06123749320060214D000089
PLL光刻(例如1.8V器件)(在线监控 覆盖/CD)
ONO侧墙沉积(在线监控ONO厚度)
Figure S06123749320060214D000091
侧墙蚀刻(在线监控保留氧化物厚度和STI氧化物厚度)
在工艺2130，形成一个或多个重掺杂的源区和一个或多个重掺杂的漏区。图6示出根据本发明的一个实施例的形成重掺杂的源区和重掺杂的漏区以制造分离的双栅场效应晶体管的简化方法。所述示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。
如图6所示，执行一个或多个离子注入工艺以形成一个或多个重掺杂的源区和重掺杂的漏区。例如，所形成的区2610和2620针对PMOS而掺杂为p+。在另一实例中，所形成的区2630和2640针对NMOS而掺杂为n+。
在一个实施例中，执行以下工艺：
Figure S06123749320060214D000092
N+S/D光刻掩模
覆盖(N+/AA＝±0.12μm)
N+S/D注入：1、种类As+，能量60KeV，剂量5.5×1015离子/cm2，倾斜0；2、种类P+，能量35KeV，剂量1.5×1014离子/cm2，倾斜0
Figure S06123749320060214D000093
N+S/D RTA退火(1025℃，20秒，N2)
Figure S06123749320060214D000094
P+S/D光刻掩模
覆盖(P+/AA＝±0.12μm)
Figure S06123749320060214D000095
P+S/D注入：1、种类B+，能量5KeV，剂量3.5×1013离子/cm2，倾斜0；2、种类B+，能量15KeV，剂量3.0×1013离子/cm2，倾斜0
在工艺2135，形成分离的双栅。图7(A)、(B)和(C)示出根据本发明的一个实施例的形成分离的双栅以制造分离的双栅场效应晶体管的简化方法。图7(B)是沿B-B’的简化横截面，而图7(C)是沿C-C’的简化横截面。这些示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。
如图7(A)、(B)和(C)所示，去除多晶硅栅区2430的部分。结果，形成双栅区2710和2720。另外，双栅区2710和2720由间隙2730如空气隙分开。在另一实例中，通过去除多晶硅栅区2432的部分形成类似的双栅区。
在一个实施例中，执行以下工艺：
Figure S06123749320060214D000101
PSDG多晶硅光刻(DUV扫描机，覆盖(PSDG/AA＝±0.07μm))
Figure S06123749320060214D000102
PSDG多晶硅栅蚀刻：1、硬烘烤；2、多晶硅蚀刻；3、聚合物浸渍(100∶1 HF 10秒)；4、PR剥离；5、AEI。
在另一实施例中，执行以下工艺以形成双栅区2710和2720：
多晶硅光刻。例如：DUV扫描机，0.3±0.015μm；覆盖(多晶硅栅/AA＝±0.07μm))
Figure S06123749320060214D000104
多晶硅蚀刻。例如：1、硬烘烤；2、多晶硅蚀刻；3、聚合物浸渍(100∶1 HF 10秒)；4、PR剥离；5、AEI/CD(0.3±0.015μm)；6、测量有源区上的氧化物厚度(＞10)。
在工艺2140，形成一个或多个自对准硅化物层。图8(A)、(B)和(C)示出根据本发明的一个实施例的形成自对准硅化物层及绝缘层以制造分离的双栅场效应晶体管的简化方法。图8(B)是沿B-B’的简化横截面，而图8(C)是沿C-C’的简化横截面。这些示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。
如图8(A)、(B)和(C)所示，在双栅区2710和2720上形成自对准硅化物层2810和2820。另外，在晶片2210上形成至少自对准硅化物层2812和2814。另外，在间隙2730内形成绝缘层2822。例如，绝缘层2822包括自对准硅化物阻挡层(SAB)，如富硅的氧化物层。在另一实例中，绝缘层2822包括绝缘材料，如氧化硅、氮化硅和/或氧氮化硅。仍然在另一实例中，绝缘层2822和间隙2730的余下部分形成分离双栅区2710和2720的绝缘区。仍然在另一实例中，针对双栅区形成类似的自对准硅化物层和绝缘层，所述双栅区由多晶硅栅区2432制造。
在一个实施例中，执行以下工艺：
自对准硅化物阻挡氧化物沉积(SiON 350
Figure 061237493_19
)
Figure S06123749320060214D000112
S/D RTA退火(1015℃，10秒，N2)
SAB光刻(覆盖至AA，SAB/AA＝±0.07μm)
Figure S06123749320060214D000114
SAB蚀刻(干和湿NDH 110A)
Figure S06123749320060214D000115
Co_湿_预清洗(湿NDH 25A：化学药品49％HF∶H2O(1∶100)，温度22.5℃～23.5℃，60秒)
Figure S06123749320060214D000116
自对准硅化物Co沉积(预清洗RF 150W并去除氧化物30A，沉积钴85
Figure 061237493_20
)
Figure S06123749320060214D000117
自对准硅化物TiN沉积(盖200
Figure 061237493_21
)
Figure S06123749320060214D000118
RTA1/选择的
湿蚀刻/RTA2(RTA1：500℃；RTA2：850℃)
在另一实施例中，为了形成绝缘层2822，执行光刻以图案化SAB层。SAB光刻掩模与有源区(AA)层标记对准，例如，覆盖SAB/AA＝±0.07μm。光刻后，SAB层通过等离子体干蚀刻以及然后的湿蚀刻来蚀刻。例如，湿蚀刻工艺使用化学药品49％HF∶H2O(1∶100)溶剂在22.5℃～23.5℃的温度保持270秒。
在工艺2145，形成一个或多个层间电介质层。图9示出根据本发明的一个实施例的形成层间电介质层以制造分离的双栅场效应晶体管的简化方法。所述示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。
如图9所示，形成氧氮化硅层2910以覆盖由工艺2140所产生的至少部分结构。另外，BPSG层2920沉积在氧氮化硅层2910上，并经历回流工艺(reflow process)。在BPSG层2920上，氧化物层2930形成并通过CMP工艺平面化。
在一个实施例中，执行以下工艺：
Figure S06123749320060214D0001110
PE-SION沉积(400蚀刻停止层)
Figure S06123749320060214D0001111
洗涤清洗
Figure S06123749320060214D000121
BPSG沉积/回流/CR清洗(2K/0650BPF30M)
Figure S06123749320060214D000122
PETEOS沉积(10.5K)
Figure S06123749320060214D000123
用于ILD的氧化物CMP(CMP后厚度7.5K
Figure 061237493_24
±500
Figure 061237493_25
)
在工艺2150，形成一个或多个接触层。图10示出根据本发明的一个实施例的形成接触层以制造分离的双栅场效应晶体管的简化方法。所述示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。
如图10所示，形成一个或多个接触孔。例如接触孔3010和3020暴露自对准硅化物层2814以及在多晶硅栅区2432上的自对准硅化物层。在一个实施例中，多晶硅栅区2432被蚀刻以在工艺2135成为双栅区。在另一个实施例中，多晶硅栅区2432未被蚀刻以在工艺2135成为双栅区。在接触孔内，形成层3030以覆盖底表面和侧表面。例如，层3030包括Ti和TiN。然后，接触孔以钨材料3040填充。
在一个实施例中，执行以下工艺：
接触_光刻DARC(氧化物200
Figure 061237493_26
和SiON 600
Figure 061237493_27
)
Figure S06123749320060214D000125
接触 光刻(覆盖/CD：±0.045μm，0.235μm)
Figure S06123749320060214D000126
接触 蚀刻(0.235μm)
Figure S06123749320060214D000127
接触 胶合层(预清洗100
Figure 061237493_28
，Ti 200
Figure 061237493_29
，TiN 1×50
Figure 061237493_30
)
粘合退火(0690RTA60S)
Figure S06123749320060214D000128
钨栓塞(W)沉积(W3.3K体沉积415℃)
在工艺2155，形成一个或多个金属层。图11(A)和(B)示出根据本发明的一个实施例的形成金属层以制造分离的双栅场效应晶体管的简化方法。这些示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。
如图11(A)和(B)所示，形成一个或多个金属层。例如，金属层3110与填充有钨材料3040的接触孔3010和3020接触。在另一个实例中，还形成附加金属层3120、3130、3140、3150及3160的至少一个。不同的金属层由至少一金属间电介质层所分离。穿通金属间电介质层以形成一个或多个导电栓塞，所述导电栓塞提供金属层之间的导电连接。
在一个实施例中，执行以下工艺以形成金属层：
Figure S06123749320060214D000131
金属1溅射(Ti/TiN/AlCu/Ti/TiN：厚度100/200
Figure 061237493_33
/4K
Figure 061237493_34
/50
Figure 061237493_35
/300)
(例如，Ti以获得较好的TiO2粘合；在另一实例中，TiN以阻止TiAl3)
Figure S06123749320060214D000132
洗涤
Figure S06123749320060214D000133
金属1_光刻DARC(320
Figure 061237493_37
 SiON)
洗涤
Figure S06123749320060214D000135
金属1光刻(0.22±0.015)
Figure S06123749320060214D000136
金属1蚀刻(0.24±0.02)
在另一实施例中，执行至少以下附加工艺以形成附加的金属层：
Figure S06123749320060214D000137
IMD衬垫OX沉积(SRO_500)
Figure S06123749320060214D000138
IMD HDP FGS OX(SRO_100和6K
Figure 061237493_40
)
IMD PEFSG OX(11.5K)
Figure S06123749320060214D0001310
IMD CMP(之后厚度6.5K±1.2K
Figure 061237493_43
)
Figure S06123749320060214D0001311
USG沉积(2K
Figure 061237493_44
)
Figure S06123749320060214D0001312
经由光刻的VIA1～Top(0.26μm，0.39μm)
经由蚀刻的VIA1～Top(0.26μm，0.39μm)
Figure S06123749320060214D0001314
M2～TOP金属光刻(0.26μm，0.49μm)
Figure S06123749320060214D0001315
M2～TOP金属蚀刻(0.28μm，0.51μm)
在工艺2160，形成一个或多个钝化层。图12示出根据本发明的一个实施例的形成钝化层以制造分离的双栅场效应晶体管的简化方法。所述示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。
如图12所示，形成一个或多个钝化层。例如，氧化物层3210形成于至少金属层如金属层3160上。在另一实例中，氮化物层3220也形成于氧化物层3210上。
在一个实施例中，执行以下工艺以形成金属层：
Figure S06123749320060214D000141
钝化HDP氧化物沉积10K
Figure 061237493_45
钝化氮化物沉积6K
Figure 061237493_46
图13(A)和(B)示出根据本发明的另一实施例的制造分离的双栅场效应晶体管的简化方法。所述示意图只是实例，在此其不应过度限制权利要求的范围。方法3300包括168个工艺的一些或全部。尽管已使用所选择的工艺顺序显示图13(A)和(B)，可以有许多选择方案、修改和变化。例如，一些工艺可扩展和/或组合。其它的工艺可插入上述工艺。取决于实施例，工艺的特定顺序可与其它已取代的互换。一些工艺可扩展和/或组合，并且/或者其它的工艺可插入上述工艺。
仍然根据本发明的另一实施例，制造具有至少两个栅区的半导体器件的方法包括提供包括表面的衬底。另外，所述方法包括通过至少将第一多个离子注入到衬底中而在衬底中形成源区以及通过至少将第二多个离子注入到衬底中而在衬底中形成漏区。漏区和源区彼此分开。此外，所述方法包括在表面上沉积栅层以及在表面上形成第一栅区和第二栅区。形成第一栅区和第二栅区包括通过至少去除栅层的部分以在表面上形成绝缘区，并且第一栅区和第二栅区由绝缘区分开。第一栅区能够在衬底中形成第一沟道，并且第一沟道是从源区到漏区。第二栅区能够在衬底中形成第二沟道，并且第二沟道是从源区到漏区。例如，所述方法根据方法2100和/或方法3300来实现。
仍然根据本发明的另一实施例，制造具有至少两个栅区的半导体器件的方法包括提供包括表面的衬底。另外，所述方法包括通过至少将第一多个离子注入到衬底中而在衬底中形成源区，以及通过至少将第二多个离子注入到衬底中而在衬底中形成漏区。漏区和源区彼此分开。此外，所述方法包括在表面上沉积栅层以及形成第一侧墙区。所述第一侧墙区与栅层相接触。同样，所述方法包括形成第二侧墙区，并且所述第二侧墙区与栅层相接触。另外，所述方法包括去除栅层的至少部分以在表面上形成第一栅区、第二栅区及绝缘区。第一栅区和第二栅区由绝缘区分开。例如，所述方法根据方法2100和/或方法3300来实现。
仍然根据本发明的另一实施例，制造具有至少两个栅区的半导体器件的方法包括提供包括表面的衬底。另外，所述方法包括通过至少将第一多个离子注入到衬底中而在衬底中形成源区，以及通过至少将第二多个离子注入到衬底中而在衬底中形成漏区。漏区和源区彼此分开。此外，所述方法包括在表面上沉积栅层以及形成第一侧墙区。所述第一侧墙区与栅层相接触。同样，所述方法包括形成第二侧墙区，并且所述第二侧墙区与栅层相接触。另外，所述方法包括去除栅层的至少部分以在表面上形成第一栅区、第二栅区及绝缘区。第一栅区和第二栅区由绝缘区分开。第一栅区与涉及第一沟道长度的第一沟道相关联，并且第一沟道长度等于或短于200nm。绝缘区与从第一栅区到第二栅区的方向上的宽度相关联，并且所述宽度范围从10nm到10,000nm。例如，所述方法根据方法2100和/或方法3300来实现。
图14是根据本发明的一个实施例的分离的双栅场效应晶体管的简化示意图。所述示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。例如，器件100根据方法2100制造。在另一实例中，器件100根据方法3300制造。器件100包括以下部分：
1、衬底110；
2、源区120；
3、漏区130；
4、栅区140和150；
5、绝缘区160；
6、侧墙区170和172；
7、栅电介质区180。
尽管以上已显示使用所选择的部分组以获得器件100，但可以有许多选择方案、修改和变化。例如，一些部分可扩展和/或组合。其它部分可插入上述部分中。取决于实施例，部分的排列可与其它已取代的相互交换。例如，器件100是NMOS晶体管。在另一实例中，器件100是PMOS晶体管。这些部分的进一步细节在整个说明书中、并且更具体地在以下找到。
在一个实施例中，衬底110由半导体材料组成。例如，半导体材料是硅。半导体衬底110是本征的或掺杂为p型或n型。例如，衬底110掺杂为p型，其中掺杂剂浓度范围从1.0×1015cm-3到2.0×1015cm-3。在另一实例中，衬底110掺杂为n型，其中掺杂剂浓度范围从1.0×1015cm-3到2.0×1015cm-3。
源区120和漏区130掺杂为n型或p型。例如，源区120掺杂为n型，其中掺杂剂浓度范围从1.0×1018cm-3到1.0×1019cm-3；而漏区130掺杂为n型，其中掺杂剂浓度范围从1.0×1018cm-3到1.0×1019cm-3。在另一实例中，源区120掺杂为p型，其中掺杂剂浓度范围从1.0×1018cm-3到1.0×1019cm-3；而漏区130掺杂为p型，其中掺杂剂浓度范围从1.0×1018cm-3到1.0×1019cm-3。
栅电介质区180位于衬底110的顶表面112上。例如，栅电介质区180由氧化硅、氮化硅、氧氮化硅或其任意组合组成。在另一实例中，栅电介质区是电介质层。栅区140和150及绝缘区160位于栅电介质区180上。例如，栅区140和150每一个由多晶硅组成。如图14所示，栅区140和150并未彼此直接接触，而是由绝缘区160分开。例如，绝缘区160有两个侧表面，其中一个与栅区140直接接触，而另一个与栅区150直接接触。在另一实例中，绝缘区160包括间隙，如空气间隙。仍然在另一实例中，绝缘区160包括氧化硅、氮化硅、氧氮化硅或其任意组合组成。仍然在另一实例中，绝缘区160包括SAB。
侧墙区170和172位于顶表面112上。侧墙区170与栅区140和150以及在一侧的绝缘区160直接接触，而侧墙区172与栅区140和150以及在另一侧的绝缘区160直接接触。例如，侧墙区170和172每一个由氧化硅、氮化硅、氧氮化硅或其任意组合组成。
图15示出根据本发明的另一实施例的分离的双栅场效应晶体管的简化的顶视布局示意图。该示意图只是实例，其不应过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、选择及修改。器件100包括至少源区120、漏区130、栅区140和150以及绝缘区160。尽管以上已显示使用所选择的部分组以获得器件100，可以有许多选择方案、修改和变化。例如，一些部分可扩展和/或组合。其它部分可插入上述部分中。取决于实施例，部分的排列可与其它已取代的相互交换。这些部分的进一步细节可在整个说明书中、并且更具体地在以下找到。
如图15所示，栅区140和150由绝缘区160分开。栅区140和150以及绝缘区160形成连续区，并且所述连续区域在顶视图中把源区120和漏区130分开。栅区140包括侧表面142和144，栅区150包括侧表面152和154，而绝缘区160包括侧表面162和164。例如，侧表面142、152和162形成连续的表面，而侧表面144、154和164形成另一个连续的表面。在另一实例中，源区120与侧表面142、152和162对准。仍然在另一实例中，漏区130与侧表面144、154和164对准。
源区120有宽度124，而漏区130有宽度134。例如宽度124范围从10nm到20,000nm。在另一实例中，宽度134范围从10nm到10,000nm。在一个实施例中，宽度124和134相同。在另一实施例中，宽度124和134不同。栅区140有长度146，栅区150有长度156。例如长度146范围从10nm到1,000nm。在另一实例中，长度156范围从10nm到1,000nm。在一个实施例中，长度146和156相同。在另一实施例中，长度146和156不同。栅区140有宽度148，栅区150有宽度158，而绝缘区160有宽度168。例如，宽度148、宽度158及宽度168的整个宽度等于宽度124和/或宽度134。在另一实例中，宽度148范围从10nm到15,000nm。仍然在另一实例中，宽度158范围从10nm到15,000nm。仍然在另一实例中，宽度168范围从10nm到15,000nm。仍然在另一实例中，宽度168范围从10nm到10,000nm。在一个实施例中，宽度148和158相同。在另一实施例中，宽度148和158不同。
如图14和15所示，根据本发明的一个实施例，栅区140和150由绝缘区160物理上分开。例如，栅区140和150可偏置到不同的电压水平。在另一个实施例中，具有合适偏压的栅区140能够在衬底110内形成从源区120到漏区130的沟道；而具有合适偏压的栅区150能够在衬底110内形成从源区120到漏区130的另一个沟道。例如，栅区140下的沟道有长度146，而栅区150下的沟道有长度156。
本发明有各种优点。本发明的一些实施例提供了制造新平面分离的双栅晶体管器件的新方法。本发明的某些实施例提供了制造能被独立地施以偏压的双栅的方法。例如独立的栅偏压能够提供对器件特性例如阈值电压、亚阈值摆动和/或饱和漏电流的动态控制。本发明的一些实施例可用于制造显著减小了晶体管泄漏电流的器件。本发明的某些实施例提供了制造器件的方法，所述器件有可调节的阈值电压而不必改变栅氧化物的厚度或掺杂轮廓。
还应当理解在此所述的实例和实施例只是为了说明的目的，并且根据其的各种修改或改变将由本领域技术人员想到，并且应包括在本申请的精神和范围内以及所附权利要求的范围内。

Claims (23)

1.一种制造具有至少两个栅区的场效应晶体管的方法，所述方法包括：
提供包括表面的衬底；
通过至少将第一多个离子注入到衬底中而在所述衬底中形成源区；
通过至少将第二多个离子注入到衬底中而在所述衬底中形成漏区，所述漏区和所述源区彼此分开；
在所述表面上形成电介质层，在所述电介质层上沉积栅层，在所述表面上形成第一栅区和第二栅区；其中在所述表面上形成第一栅区和第二栅区包括直接在所述电介质层上形成所述第一栅区和第二栅区；
其中所述形成第一栅区和第二栅区包括通过至少去除所述栅层的部分而在所述表面上形成绝缘区，所述第一栅区和第二栅区由所述绝缘区分开；其中在所述表面上形成绝缘区包括直接在所述电介质层上形成所述绝缘区；
其中：
所述第一栅区能够在所述衬底中形成第一沟道，所述第一沟道是从所述源区到所述漏区；
所述第二栅区能够在所述衬底中形成第二沟道，所述第二沟道是从所述源区到所述漏区；
所述第一栅区和所述第二栅区可偏置到不同的电压水平。
2.权利要求1的方法，其中：
所述第一栅区能够形成具有至少第一偏压的所述第一沟道；
所述第二栅区能够形成具有至少第二偏压的所述第二沟道；
所述第一偏压和第二偏压相同或不同。
3.权利要求1的方法，其中所述第一沟道和第二沟道未彼此接触。
4.权利要求1的方法，其中去除栅层的部分包括蚀刻所述栅层的部分。
5.权利要求1的方法，其中所述栅层包括多晶硅。
6.权利要求1的方法，其中所述绝缘区包括空气间隙。
7.权利要求1的方法，其中：
在所述表面上形成绝缘区包括沉积绝缘材料；
所述绝缘区包括所述绝缘材料。
8.权利要求7的方法，其中所述绝缘区进一步包括空气间隙。
9.权利要求1的方法，并且进一步包括：
形成第一侧墙区，所述第一侧墙区与所述栅层直接接触；
形成第二侧墙区，所述第二侧墙区与所述栅层直接接触。
10.权利要求9的方法，其中：
所述形成源区包括形成LDD区以及形成重掺杂区；
在所述形成第一侧墙区以及形成第二侧墙区之前形成LDD区；
在所述形成第一侧墙区以及形成第二侧墙区之后形成重掺杂区。
11.权利要求9的方法，其中：
第一侧墙区和第二侧墙区的每个位于所述表面上；
第一侧墙区和第二侧墙区彼此未直接接触。
12.权利要求1的方法，其中所述衬底包括半导体材料。
13.权利要求12的方法，其中所述半导体材料是硅。
14.权利要求1的方法，其中：
所述第一多个离子与第一n型掺杂剂相关联；
所述第二多个离子与第二n型掺杂剂相关联。
15.权利要求1的方法，其中：
所述第一多个离子与第一p型掺杂剂相关联；
所述第二多个离子与第二p型掺杂剂相关联。
16.权利要求1的方法，其中在衬底中形成源区以及衬底中形成漏区同时进行。
17.权利要求1的方法，其中所述第一沟道与第一沟道长度相关联，所述第一沟道长度范围从10nm到10000nm。
18.权利要求17的方法，其中所述第一沟道长度基本等于0.18μm。
19.一种制造具有至少两个栅区的场效应晶体管的方法，所述方法包括：
提供包括表面的衬底；
通过至少将第一多个离子注入到衬底中而在所述衬底中形成源区；
通过至少将第二多个离子注入到衬底中而在所述衬底中形成漏区，所述漏区和源区彼此分开；
在所述表面上形成电介质层，在所述电介质层上沉积栅层；
形成第一侧墙区，所述第一侧墙区与所述栅层接触；
形成第二侧墙区，所述第二侧墙区与所述栅层接触；
去除所述栅层的至少部分以在所述表面上形成第一栅区、第二栅区及绝缘区；其中在所述表面上形成第一栅区和第二栅区包括直接在所述电介质层上形成所述第一栅区和第二栅区；其中在所述表面上形成绝缘区包括直接在所述电介质层上形成所述绝缘区；
其中所述第一栅区和第二栅区由绝缘区分开；
所述第一栅区和所述第二栅区可偏置到不同的电压水平。
20.权利要求19的方法，其中所述去除栅层的至少部分包括沉积绝缘材料，所述绝缘区包括至少所述绝缘材料。
21.权利要求19的方法，其中：
所述第一栅区能够在所述衬底中形成第一沟道，所述第一沟道是从所述源区到所述漏区；
所述第二栅区能够在所述衬底中形成第二沟道，所述第二沟道是从所述源区到所述漏区。
22.一种制造具有至少两个栅区的场效应晶体管的方法，所述方法包括：
提供包括表面的衬底；
通过至少将第一多个离子注入到衬底中而在所述衬底中形成源区；
通过至少将第二多个离子注入到衬底中而在所述衬底形成漏区，所述漏区和源区彼此分开；
在所述表面上形成电介质层，在所述电介质层上沉积栅层；
形成第一侧墙区，所述第一侧墙区与所述栅层接触；
形成第二侧墙区，所述第二侧墙区与所述栅层接触；
去除所述栅层的至少部分以在所述表面上形成第一栅区、第二栅区及绝缘区；其中在所述表面上形成第一栅区和第二栅区包括直接在所述电介质层上形成所述第一栅区和第二栅区；其中在所述表面上形成绝缘区包括直接在所述电介质层上形成所述绝缘区；
其中：
所述第一栅区和第二栅区由所述绝缘区分开；
所述第一栅区与涉及第一沟道长度的第一沟道相关联，所述第一沟道长度等于或短于200nm；
所述绝缘区与从所述第一栅区到所述第二栅区的方向上的宽度相关联，所述宽度范围从10nm到10000nm；
所述第一栅区和所述第二栅区可偏置到不同的电压水平。
23.权利要求22的方法，其中：
所述第二栅区与第二沟道相关联；
所述第一沟道与第二沟道未彼此接触。
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