JP2009545162A - Ｓｏｉデバイスおよびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000003990 capacitor Substances 0.000 claims abstract description 83
- 239000004065 semiconductor Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000012212 insulator Substances 0.000 claims abstract description 43
- 239000013078 crystal Substances 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 239000007772 electrode material Substances 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 5
- 238000010168 coupling process Methods 0.000 claims 5
- 238000005859 coupling reaction Methods 0.000 claims 5
- 229920005591 polysilicon Polymers 0.000 claims 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052710 silicon Inorganic materials 0.000 abstract description 16
- 239000010703 silicon Substances 0.000 abstract description 16
- 238000007599 discharging Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 106
- 229910052751 metal Inorganic materials 0.000 description 36
- 239000002184 metal Substances 0.000 description 36
- 229910021332 silicide Inorganic materials 0.000 description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 239000000463 material Substances 0.000 description 13
- 239000003989 dielectric material Substances 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 238000001465 metallisation Methods 0.000 description 7
- 239000010408 film Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000637 aluminium metallisation Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013626 chemical specie Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
シリコンオンインシュレータ（ＳＯＩ）デバイス［５３］およびこのようなデバイスの製造方法が提供される。このデバイスは、電圧バス［１００，１０２］間に接続され、絶縁体層［３２］および半導体基板［３４］の上を覆う単結晶半導体層［３０］内に形成されたＭＯＳコンデンサ［５２］を有する。このデバイスは、ＭＯＳコンデンサ［５２］に蓄積された悪影響を及ぼす可能性のある電荷を放電するための少なくとも１つの放電経路［８６，９８，１８０，１７８］を有する。ＭＯＳコンデンサは、ＭＯＳコンデンサの第１のプレート［６４］を形成する導電性電極材料と、導電性電極材料の下の、第２のプレートを形成する単結晶シリコン層［３０］内の不純物ドープ領域［６０］とを有する。コンデンサの第１のプレート［６４］と、半導体基板内に形成されたダイオード［１７７］を通る放電経路とに第１の電圧バス［１００］が接続されており、コンデンサの第２のプレート［６０］に第２の電圧バス［１０２］が接続されている。
Description
本発明は、一般に、半導体オンインシュレータ（ＳＯＩ）デバイスおよびこのようなデバイスを製造するための方法に関し、より詳細には、デカップリングコンデンサのための放電経路を備えたＳＯＩデバイスおよびＳＯＩデバイスの製造方法に関する。
今日の集積回路（ＩＣ）の大半は、相互接続された複数の電界効果トランジスタ（ＦＥＴ）（金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴまたはＭＯＳトランジスタ）とも呼ばれる）を使用することによって実装されている。このようなＩＣは、通常、ＰチャネルＦＥＴ（ＰＭＯＳトランジスタまたはＰＦＥＴ）とＮチャネルＦＥＴ（ＮＭＯＳトランジスタまたはＮＦＥＴ）の両方を使用して形成されており、このため、このようなＩＣは、相補型ＭＯＳまたはＣＭＯＳ回路と呼ばれている。絶縁体層の上を覆う半導体材料の薄膜層中にＭＯＳトランジスタを形成することにより、ＭＯＳ ＩＣの性能をある程度改善することができる。例えば、このような半導体オンインシュレータ（ＳＯＩ）ＭＯＳトランジスタは、接合容量が低く、このため、高速で動作することができる。
ＳＯＩ層中またはその上に形成されたＭＯＳトランジスタは、所望の回路機能を実装するために相互接続される。回路機能が要求するように、適切なデバイスに給電するために、多くの電圧バスもこれらのデバイスに接続されている。電圧バスには、例えば、Ｖｄｄバス、Ｖｃｃバス、Ｖｓｓバスなどがあり、外部電源に接続されたバスのほか、内部的に生成または内部的に変更される電力源に接続されたバスが含まれることもある。本明細書において、「Ｖｄｄバス」および「Ｖｃｃバス」のほか、「電圧バス」などの用語は、外部バスのほか内部バスにも使用される。回路内のさまざまなノードが、回路の動作中に充電または放電されるため、さまざまなバスが、これらのノードに電流を供給するか、これらのノードから電流を吸い込む必要がある。特に、集積回路のスイッチング速度が高速化するにつれ、バスによる供給電流または吸い込み電流の要求により、バス固有のインダクタンスのため、バスに大きな電圧スパイクが生じることがある。電圧スパイクによって発生する可能性のある論理エラーを防ぐために、バス間にデカップリングコンデンサを置くことが一般的になっている。例えば、ＶｄｄバスとＶｓｓバス間にこのようなデカップリングコンデンサが接続されうる。通常、これらのデカップリングコンデンサは、バスの全長に分散される。一般に、これらのコンデンサは、ＭＯＳトランジスタのゲート電極の形成に使用されたものと同じ材料で形成されたコンデンサのプレート、ＳＯＩ層中の不純物ドープ領域によって形成されたコンデンサの別のプレート、およびこの２枚のコンデンサのプレートを分離する、ゲート誘電体によって形成された誘電体を有するＭＯＳコンデンサとして形成されるが、これは必須ではない。
このようなＭＯＳコンデンサを電圧バス間のデカップリングコンデンサとして使用した際に、集積回路の歩留りおよび信頼性に影響する可能性のある１つの問題が発生することがある。この問題は、ＩＣの製造中に、コンデンサに充分な電荷が蓄積されて、コンデンサ誘電材料を貫通する破壊的な放電が生ずるために発生する。この問題は、デバイスが微細化し、特にゲート誘電層の膜厚が低くなると一層悪化する。電荷の蓄積は、層間絶縁膜材料の堆積および／またはエッチングに使用するプラズマ堆積工程および／またはエッチング工程、ならびに集積回路の製造の最終工程で使用される金属またはその他の導体の１つ以上が原因となる。
したがって、デカップリングコンデンサに蓄積された電荷の破壊的な影響を防ぐＭＯＳデバイス、およびこのようなＭＯＳデバイスの製造方法を提供することが望ましい。更に、デカップリングコンデンサと、このデカップリングコンデンサを保護するための放電経路を組み込んだＳＯＩデバイスの製造方法を提供することが望ましい。更に、本発明のほかの望ましい特徴および性質は、添付の図面と上記の技術分野と背景技術を併せて読めば、下記の詳細な説明と添付の特許請求の範囲から明らかとなるであろう。
電圧バス間に接続され、絶縁体層および半導体基板の上を覆う単結晶半導体層内に形成されたＭＯＳコンデンサを有するシリコンオンインシュレータ（ＳＯＩ）デバイスが提供される。このデバイスは、ＭＯＳコンデンサに蓄積された悪影響を及ぼす可能性のある電荷を放電するための少なくとも１つの放電経路を有する。ＭＯＳコンデンサは、ＭＯＳコンデンサの第１のプレートを形成する導電性電極材料と、導電性電極材料の下の、第２のプレートを形成する単結晶シリコン層内の不純物ドープ領域と、を有する。コンデンサの第１のプレートと、半導体基板内に形成されたダイオードを通る放電経路とに第１の電圧バスが接続されている。コンデンサの第２のプレートに第２の電圧バスが接続されている。
半導体基板、半導体基板の上を覆う埋込み絶縁体層、および埋込み絶縁体層の上を覆う単結晶半導体層を有するシリコンオンインシュレータ（ＳＯＩ）デバイスの製造方法が提供される。本発明の一実施形態によれば、この方法は、単結晶半導体層を貫通して埋込み絶縁体層に延びる誘電分離領域を形成するステップを有する。半導体基板の一部を露出させるために、誘電分離領域および埋込み絶縁層を貫通する開口がエッチングによって形成される。半導体基板内にＰＮ接合ダイオードを形成するために、半導体基板の露出された部分が不純物でドープされる。コンデンサの第１のプレートを形成するために、単結晶半導体層の一部に不純物ドーパントがドープされ、単結晶半導体層の一部の上を覆う絶縁体層が形成される。コンデンサの第２のプレートを形成するために、絶縁体層の上を覆う導電性電極が形成される。コンデンサの第２のプレートと、ダイオードとに第１のバスが接続され、コンデンサの第１のプレートに第２のバスが接続される。
以下、図面を参照して本発明を記載する。図面において同じ参照符号は類似する要素を参照している。
以下の詳細な説明は、本来例示的なものに過ぎず、本発明または本発明の用途および利用を限定することを意図するものではない。更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論のいずれかにより拘束されることを意図するものではない。
図１は、シリコンオンインシュレータ（ＳＯＩ）集積回路（ＩＣ）デバイス構造の一部に実装された従来のデカップリングコンデンサ構造２０の構成要素を、部分断面図で示す。このようなＩＣ構造は、分散された複数のＭＯＳコンデンサ２２（そのうちの１つのみが図示されている）を備えることがあり、その各々は、トッププレート２４、ボトムプレート２６およびコンデンサ誘電体２８を有する。トッププレート２４は、通常、ＩＣの残りの部分を構成するＭＯＳトランジスタのゲート電極と同じ材料から形成される。コンデンサ誘電体２８は、通常、ＩＣのＭＯＳトランジスタのゲート誘電体に使用されているものと同じ材料から形成される。ボトムプレート２６は、絶縁体３２の上を覆うシリコンの薄膜層３０で形成され、絶縁体３２は、半導体基板３４の上を覆っている。この例示的な図では、シリコンの層３０はＮ形ドープされている。多量にドープされたＮ＋コンタクト３６は、トッププレート２４との自己整合で形成され、層３０とのオーミックコンタクトを取りやすくする。このコンデンサ構造を層間絶縁膜３８が覆っており、ＩＣの各種デバイスを相互接続するために使用されうる他のメタライゼーションの層からコンデンサを電気的に分離している。Ｖｄｄバス４０などのバスが、層間絶縁膜３８を貫通する開口４４内に形成されたメタライズドコンタクト４２によって、トッププレート２４に接続されている。Ｖｓｓバス４６などのバスが、層間絶縁膜３８を貫通し、Ｎ＋コンタクトとコンタクトをとっている開口５０内に形成されたメタライズドコンタクト４８によって、ボトムプレート２６に接続されている。各バスについて、バスと、コンデンサの各プレート間で良好にコンタクトがとられるように、通常は、複数のメタライズドコンタクトが使用される。また、この２本のバス間に複数のコンデンサ構造が接続されており、このようなコンデンサ構造は集積回路中に散見される。
図２乃至１１は、本発明の実施形態に係るシリコンオンインシュレータＣＭＯＳ集積回路５３の一部として、デカップリングコンデンサ５２の一部を形成するための方法の工程を、断面図で示す。本発明の一実施形態によれば、以下に更に詳しく説明するように、デカップリングコンデンサ５２は、コンデンサ誘電体の破壊を防ぐために、処理中にコンデンサまたは任意の非グランドのノードに蓄積された電荷を安全に放電することができる少なくとも１つの放電経路を有する。「ＭＯＳデバイス」との用語は、厳密には、金属のゲート電極と酸化物のゲート絶縁体を有するデバイスを指すが、この用語は、本明細書全体において、半導体基板の上に配置されたゲート絶縁体（酸化物またはその他の絶縁体）の上に、導電性のゲート電極（金属またはその他の導電材料）が配置されている半導体デバイスであれば、どのようなものを指すために使用される。この説明のための実施形態では、ＣＭＯＳ集積回路５３のほんの一部、詳細には、１つのＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）および１つのＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）に加えて、デカップリングコンデンサ５２が形成されている回路の一部が示されている。ＣＭＯＳデバイスの製造におけるさまざまな工程が公知となっており、簡潔を期するために、本明細書では、公知のプロセスの詳細を記載せず、従来の工程の多くは、簡潔に説明するか、あるいは説明を完全に省略する。この説明のための実施形態では、集積回路をＣＭＯＳ回路として記載しているが、本発明は、単一チャネル型のＭＯＳ回路の製造にも適用することができる。本願は同時係属中の米国特許出願第１１／１３３，９６９号に関連しており、その開示を、参照によりその全体を援用する。
図２に示すように、本発明の一実施形態に係る方法は、半導体基板５４の提供から始まる。半導体基板は、好ましくは、単結晶シリコン支持基板３４の上を覆って単結晶シリコン層３０が形成されているシリコン基板である。本明細書で使用する「シリコン層」および「シリコン基板」との用語は、半導体業界において一般的に使用される比較的純粋な単結晶シリコン材料または微量の不純物がドープされた単結晶シリコン材料のほか、実質的に単結晶の半導体材料を形成するゲルマニウム、炭素などの他の元素が混入されたシリコンも含む。説明をわかりやすくするため、本明細書では、通常、半導体材料を「シリコン材料」と呼ぶが、これに限定されない。単結晶シリコン層３０は、ＮチャネルとＰチャネルのＭＯＳトランジスタのほか、デカップリングコンデンサ５２の形成にも使用される。単結晶シリコン基板３４は、単結晶シリコン層３０を支持しており、本発明の一実施形態によれば、害を及ぼす可能性のあるデカップリングコンデンサ５２に蓄積された電荷を放電するための放電経路の形成に使用される。単結晶シリコン層３０は、公知のウェハのボンディング技術および薄層化技術によって、単結晶シリコン層３０を単結晶支持基板３４から分離している誘電性の絶縁層３２と共に、単結晶シリコン支持基板３４に接合される。単結晶シリコン層は、実装する回路機能に応じて、約５０〜３００ナノメートル（ｎｍ）の厚さまで薄層化される。単結晶シリコン層と単結晶シリコン支持基板は、いずれも、好ましくは少なくとも約１〜３５オーム／スクエア（ohms per square）の抵抗率（resistivity）を有する。本発明の一実施形態によれば、薄膜シリコン層３０にはＮ形不純物がドープされており、単結晶支持基板３４にはＰ型不純物がドープされている。誘電性絶縁層３２（通常は二酸化シリコン）の膜厚は、好ましくは約５０〜２００ｎｍである。
ウェハ接合技術の１つの代替技術として、単結晶半導体基板５４が、ＳＩＭＯＸプロセスによって形成されてもよい。ＳＩＭＯＸプロセスとは、単結晶シリコン基板３４の表面下領域に酸素イオンが注入される公知のプロセスである。続いて、単結晶シリコン基板および注入された酸素が加熱され、基板の上部分（ＳＯＩ層３０）を、単結晶シリコン基板３４の残りの部分から電気的に分離する表面下酸化シリコン誘電層３２が形成される。ＳＯＩ層３０の膜厚は、注入イオンのエネルギーによって決まる。ＳＯＩ層の形成に使用される方法を問わず、誘電層３２は、通常、「埋め込み酸化物（buried oxide）」または「ＢＯＸ」と呼ばれており、本明細書でもそのように呼ぶ。
半導体基板５４の提供後、本発明の一実施形態に係る方法では、図３に示すように、単結晶シリコン層３０を貫通して誘電層またはＢＯＸ３２に延びる絶縁分離領域５６〜５８の形成が続く。絶縁分離領域は、好ましくは、公知の浅部トレンチアイソレーション（ＳＴＩ）技術によって形成され、この技術では、単結晶シリコン層３０をエッチングしてトレンチを形成し、このトレンチに、堆積させた二酸化シリコンなどの誘電材料を埋め込み、余分な二酸化シリコンをＣＭＰによって除去する。公知のように、ＳＴＩの形成に使用できるプロセスは数多く存在し、このため、このプロセスについてここで詳細に説明する必要はない。この説明のための例では、１つのＮチャネルＭＯＳトランジスタ３００、１つのＰチャネルＭＯＳトランジスタ２００および１つのデカップリングコンデンサ５２のみを示す。所望の回路機能を実装するために、複数のＮチャネルＭＯＳトランジスタ、複数のＰ-チャネルＭＯＳトランジスタおよび複数のデカップリングコンデンサを含むその他のデバイスが数多く必要になることがあることを当業者は理解するであろう。したがって、単結晶シリコン層３０中およびその上に形成されるＣＭＯＳ回路のその他の各種デバイス間を電気的に分離するために、追加のＳＴＩ領域（図示なし）を適宜形成することができる。
本発明の一実施形態によれば、薄膜単結晶シリコン層３０の絶縁分離領域５６と５７の間の部分６０が、Ｎ形ドープされうる。このＮ型のドープは、層３０に元からドープされていても、イオン注入などによって後からドープされてもよい。薄膜単結晶シリコン層３０の部分６０は、デカップリングコンデンサ５２のボトムプレートを形成する。同様に、薄膜単結晶シリコン層３０の絶縁分離領域５７と５８の間の部分６１も、Ｎ形ドープされうる。部分６１は、Ｐチャネルトランジスタ２００の形成に使用される。層３０の絶縁分離領域５６に隣接する部分６３は、例えばイオン注入によってＰ型ドープされる。部分６３は、Ｎチャネルトランジスタ３００の形成に使用される。層３０の特段に注入が行われない部分は、公知のフォトリソグラフィ技術とイオン注入技術に従って、パターンニングされたフォトレジスト層によってマスクされうる。図３に示すように、少なくともＳＯＩ層の部分６０、部分６１、および部分６３の表面に、誘電材料層６２が形成される。誘電材料６２の膜厚は、好ましくは約１〜３ｎｍであり、最も好ましくは約１．５〜２．０ｎｍである。誘電材料６２は、Ｐチャネルトランジスタ２００、Ｎチャネルトランジスタ３００のゲート絶縁体、およびコンデンサ５２のコンデンサ誘電体を形成する。この３つのデバイスのすべてに層６２を使用する必要はなく、ある誘電層をコンデンサ誘電体に使用し、別の誘電層を、トランジスタ２００および／または３００のゲート絶縁体に使用してもよいが、３つのデバイスのすべてに層６２を使用すれば、方法の工程数を最小限に抑えることができる。誘電材料は、酸化環境でシリコン層３０を加熱することで形成した熱成長二酸化シリコンでも、酸化シリコン、酸窒化シリコン、窒化シリコン、あるいはＨｆＳｉＯなどの誘電定数の高い誘電体の堆積層でもよい。堆積させた絶縁体は、化学気相成長法（chemical vapor deposition：ＣＶＤ）、低圧化学気相成長法（low pressure chemical vapor deposition：ＬＰＣＶＤ）、またはプラズマ化学気相成長法（plasma enhanced chemical vapor deposition：ＰＥＣＶＤ）によって堆積させることができる。図に示すように、層６２は、絶縁分離領域のほか、薄膜シリコン層３０の上にも堆積させた堆積層である。デカップリングコンデンサ５２のトッププレート６４、ＰチャネルＭＯＳトランジスタ２００のゲート電極２０２、およびＮチャネルＭＯＳトランジスタ３００のゲート電極３０２を形成するために、誘電材料の層の上に、多結晶シリコンまたはその他のゲート電極形成材料の層が堆積され、パターニングされる。説明の便宜上、以降、ゲート電極形成材料を「多結晶シリコン」と呼ぶが、これは限定ではなく、他の材料も使用できることを当業者は認めるであろう。多結晶シリコンは、ＣＶＤまたはＬＰＣＶＤによるシラン（ＳｉＨ４）の還元により堆積させることができる。ゲート電極のパターニングおよびエッチングを容易にするために、酸化シリコン、窒化シリコン、酸窒化シリコンなどのハードマスク材料の層（図示なし）も、多結晶シリコンの層上に堆積してもよい。多結晶シリコン層は、パターニングしたフォトレジスト層と従来のフォトリソグラフィ技術、およびＣｌまたはＨＢｒ／Ｏ２化学種でのエッチングを使用してパターニングすることができる。本発明の好ましい実施形態では、トッププレート６４、ゲート電極２０２およびゲート電極３０２の端に、側壁スペーサ６６が形成される。側壁スペーサは、公知の方法で、酸化シリコン、窒化シリコンなどの層を異方的にエッチングすることによって形成することができる。スペーサ形成材料の層が、例えばＣＨＦ３、ＣＦ４またはＳＦ６の化学種を使用するリアクティブイオンエッチング（ＲＩＥ）によって異方的にエッチングされ、実質的に水平な表面（多結晶シリコンの特徴の上部）からこの層が除去される一方、実質的に垂直な表面（多結晶シリコンの特徴の側壁）にある層が残されうる。
図４に示すように、絶縁分離領域５７とその下層の誘電層３２を貫通して、少なくとも１つの開口７４がエッチングされる。本発明の好ましい実施形態によれば、絶縁分離領域とその下層の誘電層を貫通して、第２の開口７５もエッチングされる。開口７４と開口７５が同じ絶縁分離領域を貫通してエッチングされるように図示されているが、２つの開口が別の分離領域を貫通してエッチングされてもよい。開口７４および７５は、好ましくはリアクティブイオンエッチングによって、異方的にエッチングされる。誘電層は、例えばＣＦ４、ＣＨＦ３またはＳＦ６の化学種を使用してリアクティブイオンエッチングされうる。開口７４は単結晶シリコン支持基板３４の表面の部分９８を露出させており、開口７５は該支持基板の部分９９を露出させている。エッチングでは、例えば、パターンニングされたフォトレジストの層（図示せず）によってマスクされうる。
また、図４には、矢印７６によって示すように、ボロンイオンまたはその他のＰ型導電性決定イオンが開口７５を通って単結晶シリコン支持基板３４に注入され、支持基板内にコンタクト領域７８が形成される。また、同じＰ型イオン注入が、薄膜単結晶シリコン層に３０にも行われ、集積回路５３のＰチャネルＭＯＳトランジスタ２００のソース２０４領域とドレイン２０６領域が形成される。ソース領域とドレイン領域のイオン注入は、ゲート電極２０２と対応する側壁スペーサ６６によってマスクされており、このためこれらに自己整合される。Ｐ型イオン注入時には、その他のデバイスは、パターンニングされたフォトレジスト層（図示せず）によってマスクされうる。
開口７５を介したＰ型導電性決定イオンの注入の前後のいずれかに、図５に示すように、矢印１７４によって示すように、ヒ素またはリンなどのＮ型導電性決定イオンが開口７４を通って注入される。Ｎ型導電性決定イオンは、単結晶シリコン支持基板３４に注入され、支持基板とＰＮ接合ダイオード１７７を形成するＮ型領域１７６が形成される。同じＮ型イオン注入が使用され、トッププレート６４と側壁スペーサ６６をイオン注入マスクとして使用して、薄膜単結晶シリコン層３０の部分６０にイオンを注入することによって、トッププレート６４との自己整合によりコンタクト領域６８，７０が形成される。この多量にドープした（Ｎ＋）コンタクト領域は、デカップリングコンデンサのボトムプレートと良好な電気的コンタクトをとれるようにする。ダイオード領域１７６およびコンタクト領域６８，７０のイオン注入と同時に、同じ注入が、ＮチャネルＭＯＳトランジスタ３００のドレイン領域３０４とソース領域３０６の注入にも使用されうる。ソース領域とドレイン領域のイオン注入は、ゲート電極３０２と対応する側壁スペーサ６６によってマスクされており、このためこれらに自己整合される。Ｎ型イオン注入中は、ＰチャネルＭＯＳトランジスタ２００と、集積回路のその他の領域は、例えばフォトレジストの層（図示せず）を使用するなどの公知の方法でマスクされうる。
マスクフォトレジスト層の除去後に、絶縁体層６２の露出部分が除去され、本発明の一実施形態によれば、この構造の全面に、ニッケル、コバルト、チタン、パラジウムなどのシリサイド形成金属の層が堆積される。シリサイド形成金属は、イオン注入したコンタクト領域７８、ダイオード領域１７６、コンデンサ構造５２の領域６８，７０および多結晶シリコントッププレート６４、ＰＭＯＳトランジスタ２００のソース領域２０４とドレイン領域２０６およびゲート電極２０２と接触するほか、ＮＭＯＳトランジスタ３００のドレイン領域３０４とソース領域３０６およびゲート電極３０２と接触して堆積される。シリサイド形成金属の膜厚は、好ましくは約５〜１５ｎｍである。シリサイド形成金属が、好ましくは約３５０〜５００℃の温度に加熱され、金属を、その金属が接触しているシリコンと反応させ、図６に全て示すように、コンタクト領域６８，７０上に、それぞれ金属シリサイドコンタクト領域８０および８２が、コンタクト領域７８上に金属シリサイドコンタクト８４が、ダイオード領域１７６上に金属シリサイドコンタクト１７８が、多結晶シリコントッププレート６４上に金属シリサイドコンタクト８６が、ＭＯＳトランジスタ２００上に金属シリサイドコンタクト２０８，２１０が、ＭＯＳトランジスタ３００上に金属シリサイドコンタクト３０８，３１０が、それぞれ形成される。シリコンと接触していない金属（例えば、誘電分離領域に堆積された金属）は、加熱工程中に反応せず、例えばＨ２Ｏ２／Ｈ２ＳＯ４またはＨＮＯ３／ＨＣｌ溶液中でのウエットエッチングによって除去される。ＭＯＳトランジスタ２００，３００のゲート電極への金属シリサイドコンタクト２０９，３０９も、同時に形成されうる。
本発明の一実施形態によれば、酸化シリコンなどの層間絶縁膜材料層８８が全面に堆積され、多結晶シリコンの特徴とシリサイド化領域が覆われ、開口７４および７５が埋め込まれる。続いて層８８が、フォトリソグラフィ法によってパターニングされ、エッチングされて、図７に示すように、金属シリサイドコンタクト８０，８２，８４，１７８，８６，２０８，２１０，３０８，３１０の一部を露出する開口９０が形成される。層間絶縁膜材料層８８は、例えば、ＣＶＤによるテトラエチルオルソシリケート（ＴＥＯＳ）等の原料物質の分解によって堆積することができ、例えばＣＨＦ３、ＣＦ４またはＳＦ６の化学種を使用するリアクティブイオンエッチングによってエッチングされうる。開口９０内に導電プラグが形成される。導電プラグ９２は金属シリサイドコンタクト８０とコンタクトをとり、導電プラグ９４は金属シリサイドコンタクト８２とコンタクトをとり、導電プラグ９６は金属シリサイドコンタクト８４とコンタクトをとり、コンタクトプラグ１８０は金属シリサイドコンタクト１７８とコンタクトをとり、導電プラグ９８はコンデンサ構造５２の金属シリサイドコンタクト８６とコンタクトをとる。同様に、導電プラグ２１２，２１４，３１２，３１４は、金属シリサイドコンタクト２０８，２１０，３０８，３１０とそれぞれコンタクトをとる。導電プラグは、例えばチタンの層を堆積させ、窒化チタンの層を形成し、タングステンの層を堆積させるなど、従来の方法で形成することができる。余分なプラグ材料は、ＣＭＰプロセスによって層間絶縁膜材料８８の表面から除去されうる。
本発明の実施形態によれば、図８〜１１に示すように、１層以上の金属の層を堆積し、パターニングして、Ｖｄｄバス１００およびＶｓｓバス１０２を形成することにより、デカップリングコンデンサ構造が完成される。必要なバスおよびその他の相互接続メタライゼーションの配線には、通常、数層のメタライゼーションの層が必要となる。これらのメタライゼーションの層は、誘電材料層によって電気的に分離されうる。金属の層は、アルミニウム、銅、アルミニウムまたは銅の合金などから形成されうる。アルミニウムのメタライゼーションは、一般に、堆積させ、次にフォトリソグラフィ法によってパターニングされてエッチングされるのに対し、銅のメタライゼーションは、一般に、ダマシンプロセスによってパターニングされることを当業者は理解するであろう。図８〜１１は、アルミニウムなどの金属からＶｄｄバス１００およびＶｓｓバス１０２を形成する工程を模式的に示す。
図８に示すように、誘電層８８の上に、導電プラグと接触して、アルミニウムまたはアルミニウム合金などの金属の層４００が堆積される。図９に示すように、金属の層がパターニングされて、ＮチャネルＭＯＳトランジスタ３００のドレイン３０４に電気的に接続され、デカップリングコンデンサ５２のトッププレート６４とダイオード１７７とに電気的に接続されたＶｄｄバス１００の部分が形成される。また、金属の層がパターニングされ、デカップリングコンデンサ５２のボトムプレート６０、ＰチャネルＭＯＳトランジスタ２００のドレイン領域２０６、および基板コンタクト７８に電気的に接続されたＶｓｓバス１０２の部分も形成される。
図１０に示すように、本発明の一実施形態に従って、本方法では次に、誘電層８８およびパターニングされた金属層４００の上を覆う別の誘電層４０２が堆積される。好ましくは、誘電層４０２の上面が、例えばＣＭＰプロセスによって平坦化される。Ｖｄｄバス１００の一部を露出させるために、開口４０４がパターニングされて、誘電層４０２を貫通してエッチングされる。開口４０４に導電プラグ４０６が埋め込まれ、誘電層４０２の平坦化された上面の上に、導電プラグ４０６と電気的に接触して、別の金属の層４０８が堆積される。
図１１に示すように、金属層４０８がパターニングされ、エッチングされて、例えば、外部電源に接続されうるＶｄｄバスの部分４１０が形成されうる。図面は二次元という制限があるために、図１０および１１には図示されていないが、Ｖｓｓバス１０２の一部を露出させるために、別の開口がパターニングされ、誘電層４０２を貫通してエッチングされ、これらの開口に導電プラグが埋め込まれて、これらの導電プラグと電気的に接続するために、金属層４０８の一部がパターニングされうる。更に、ターミナル４１２に示されるように、基板３４にＶｓｓ接続が作成されうる。
Ｖｄｄバスは、導電プラグ９８に接続されており、このためデカップリングコンデンサ５２のトッププレート６４にも接続されている。Ｖｓｓバスは、導電プラグ９２と９４に接続されており、このためデカップリングコンデンサ５２のボトムプレート６０にも接続されている。このように、デカップリングコンデンサは、２本の電圧バス間に接続されている。本発明の一実施形態によれば、Ｖｄｄバスは、導電プラグ１８０にも接続されており、このため、支持基板３４内に形成されうるＰＮ接合ダイオード１７７にも接続されており、コンデンサ５２のトッププレートの上に蓄積された電荷の放電経路を提供する。トッププレート６４上に蓄積された陽電荷は、ＰＮ接合ダイオード１７７の逆方向バイアスリーク電流として、基板にリークされうる。トッププレート６４上に蓄積された負電荷は、ＰＮ接合ダイオード１７７の順方向バイアス電流として、基板にリークされうる。また、本発明の別の実施形態によれば、Ｖｓｓバスは、導電プラグ９６にも接続されており、このため、支持基板３４にも接続されており、コンデンサのボトムプレートの上に蓄積されうる電荷の別の放電経路を提供する。
少なくとも集積回路５３のＭＯＳトランジスタの一部では、Ｖｄｄバスは、導電プラグ３１２にも接続されており、このため、ＮチャネルＭＯＳトランジスタ３００のドレインにも接続されており、Ｖｓｓバスは、導電プラグ２１２にも接続されており、このため、ＰチャネルＭＯＳトランジスタ２００のドレインにも接続されている。図面は二次元という制限があるために、構成要素間の直接接続の一部が、点線４１４によって模式的に示されている。図１１には、ＶｄｄからＰＮ接合ダイオード１７７に延びる放電経路が図示されているが、放電経路が、ＩＣ５３の製造に使用される各種のプラズマエッチング工程および堆積工程で発生する電荷の蓄積によって被害を受ける可能性のある、どの非グランドの回路ノードから延びるように接続されてもよい。放電経路が、ＭＯＳトランジスタの不純物ドープ領域からＰＮ接合ダイオード１７７に延びるように説明したが、図示はないものの、放電経路が、ＭＯＳトランジスタ３００のゲート電極３０２などのゲート電極からＰＮ接合ダイオードに延びていてもよい。
上記の詳細な説明において少なくとも１つの例示的な実施形態を示したが、膨大な数の変形例が存在することを理解されたい。例えば、上記の方法の工程の順序は、例示のみを目的としており、限定するものではない。同様に、列挙した金属、絶縁体およびイオン種は、例示に過ぎない。図８〜１１では、ＶｄｄバスとＶｓｓバスが、集積回路内で同じメタライゼーション階層に形成されるように図示されているが、別のメタライゼーション階層で形成されてもよい。また、この少なくとも１つの例示的な実施形態は例に過ぎず、いかなる形であれ本発明の範囲、利用可能性または構成を限定することを意図するものではないことも理解されたい。上記の詳細な説明は、当業者にとって、少なくとも１つの例示的な実施形態を実装するうえで有用な道標となる。添付の特許請求の範囲とその法的均等物に規定されている本発明の範囲から逸脱することなく、各種要素の機能および構成をさまざまに変更することができることを理解すべきである。
Claims (10)
- 半導体基板［３４］、前記半導体基板の上を覆う埋込み絶縁体層［３２］、および前記埋込み絶縁体層の上を覆う単結晶半導体層［３０］を有する半導体オンインシュレータ（ＳＯＩ）デバイス［５３］の製造方法であって、
第１の電圧バス［１００］と第２の電圧バス［１０２］の間に結合されたＭＯＳコンデンサ［５２］を形成するステップであって、前記ＭＯＳコンデンサは、前記ＭＯＳコンデンサの第１のプレート［６４］を形成し、前記第１の電圧バス［１００］に結合されたゲート電極材料と、前記ゲート電極材料の下部に、前記ＭＯＳコンデンサの第２のプレートを形成し、前記第２のバス［１０２］に結合された前記単結晶半導体層内の不純物ドープ領域［６０］と、を有するステップと、
前記ＭＯＳコンデンサ［５２］の前記第１のプレート［６４］を、前記半導体基板［３４］内に形成されたダイオード［１７７］に結合する放電経路［８６，９８，１８０，１７８］を形成するステップと含む方法。 - 放電経路を形成する前記ステップは、
前記単結晶半導体層［３０］を貫通して前記埋込み絶縁体層［３２］まで延びる誘電分離領域［５７］を形成するステップと、
前記半導体基板の一部［９８］を露出させるために、前記誘電分離領域および前記埋込み絶縁層を貫通する開口［７４］をエッチングによって形成するステップと、
前記半導体基板内にＰＮ接合ダイオード［１７７］を形成するために、前記開口を通って第１の導電性決定不純物をイオン注入するステップと、
前記半導体基板内の前記ＰＮ接合ダイオード［１７７］に前記第１の電圧バス［１００］を接続するステップとを含む請求項１に記載の方法。 - 前記ＭＯＳコンデンサ［５２］の前記第２のプレート［６０］を、前記半導体基板［３４］に結合する第２の放電経路［８２，９４，９６，８４］を形成するステップを更に含む請求項１に記載の方法。
- Ｐ型半導体基板［３４］、前記Ｐ型半導体基板の上を覆う埋込み絶縁体層［３２］、および前記埋込み絶縁体層の上を覆う単結晶半導体層［３０］を有する半導体オンインシュレータ（ＳＯＩ）デバイス［５３］の製造方法であって、
前記単結晶半導体層を貫通して延びる絶縁分離領域［５６，５７，５８］を形成するステップと、
前記Ｐ型半導体基板の一部［９８］を露出させるために、前記誘電分離領域および前記埋込み絶縁体層［３２］の１つ［５７］を貫通して延びる開口［７４］をエッチングするステップと、
前記Ｐ型半導体基板と共にＰＮ接合ダイオード［１７７］を形成するＮ型領域［１７６］を形成するために、前記開口を貫通して露出された前記Ｐ型半導体基板の前記一部にＮ型不純物をドープするステップと、
コンデンサ［５２］の第１のプレートを形成するために、前記単結晶半導体層［３０］の一部［６０］にＮ型不純物ドーパントをドープするステップと、
前記単結晶半導体層の前記一部の上を覆う絶縁体層［６２］を形成するステップと、
前記コンデンサの第２のプレートを形成するために、前記絶縁体層［６２］の上を覆う導電性電極［６４］を形成するステップと、
前記コンデンサの前記第２のプレート［６４］と前記Ｎ型領域［１７６］とに第１のバス［１００］を結合するステップと、
前記コンデンサの前記第１のプレート［６０］に第２のバス［１０２］を結合するステップとを含む方法。 - 前記Ｐ型半導体基板［３４］の第２の一部［９９］を露出させるために、前記誘電分離領域および前記埋込み絶縁体層［３２］の１つ［５７］を貫通して延びる第２の開口［７５］をエッチングするステップと、
前記Ｐ型半導体基板へのコンタクト［７８］を形成するために、前記Ｐ型半導体基板の前記第２の一部［９９］にＰ型不純物をドープするステップと、
前記コンデンサの前記第１のプレート［６０］と、前記Ｐ型半導体基板への前記コンタクト［７８］とに前記第２のバス［１０２］を結合するステップとを更に含む請求項４に記載の方法。 - 導電性電極［６４］を形成する前記ステップは、
前記絶縁体層の上を覆う多結晶シリコンの層を堆積するステップと、
導電性電極［６４］、ＮＭＯＳトランジスタ［３００］のゲート電極［３０２］およびＰＭＯＳトランジスタ［２００］のゲート電極［２０２］を形成するために前記多結晶シリコンの層をパターニングするステップとを含む請求項４に記載の方法。 - 半導体オンインシュレータ（ＳＯＩ）デバイス［５３］であって、
半導体基板［３４］と、
前記半導体基板の上を覆う埋込み絶縁体層［３２］と、
前記埋込み絶縁体層の上を覆う単結晶半導体層［３０］と、
ＭＯＳコンデンサ［５２］と、を有し、前記ＭＯＳコンデンサ［５２］は、
前記ＭＯＳコンデンサ［５２］の第１のプレートを形成する前記単結晶半導体層内の不純物ドープ領域［６０］と、
前記不純物ドープ領域［６０］の上を覆う誘電層［６２］と、
前記誘電層の上を覆い、前記ＭＯＳコンデンサの第２のプレートを形成する導電材料［６４］とを有し、
前記半導体基板内に形成されたＰＮ接合ダイオード［１７７］と、
前記第１のプレート［６０］に結合された第１の電圧バス［１０２］と、
前記第２のプレート［６４］と前記ＰＮ接合ダイオード［１７７］とに接続された第２の電圧バス［１００］とを有する半導体オンインシュレータ（ＳＯＩ）デバイス。 - 前記半導体基板への電気的コンタクト［７８］と、
前記電気的コンタクトを前記第１の電圧バスに結合する相互接続［８４，９６，９４，８２］とを更に有する請求項７に記載の半導体オンインシュレータ（ＳＯＩ）デバイス。 - 前記単結晶半導体層［３０］の第１の電気的に分離された部分［６１］内に形成されたＰＭＯＳトランジスタ［２００］と、
前記単結晶半導体層［３０］の第２の電気的に分離された部分［６３］内に形成されたＮＭＯＳトランジスタ［３００］とを更に有し、
前記ＭＯＳコンデンサ［５２］は、前記単結晶半導体層の第３の電気的に分離された部分［６０］内に形成されている請求項８に記載の半導体オンインシュレータ（ＳＯＩ）デバイス。 - 前記ＰＭＯＳトランジスタ［２００］のドレイン［２０６］は前記第１の電圧バス［１０２］に接続されており、前記ＮＭＯＳトランジスタ［３００］のドレイン［３０４］は前記第２の電圧バス［１００］に接続されている請求項９に記載の半導体オンインシュレータ（ＳＯＩ）デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/459,316 US7718503B2 (en) | 2006-07-21 | 2006-07-21 | SOI device and method for its fabrication |
| PCT/US2007/016453 WO2008011144A1 (en) | 2006-07-21 | 2007-07-20 | Soi device and method for its fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009545162A true JP2009545162A (ja) | 2009-12-17 |
Family
ID=38683451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009521776A Pending JP2009545162A (ja) | 2006-07-21 | 2007-07-20 | Ｓｏｉデバイスおよびその製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US7718503B2 (ja) |
| JP (1) | JP2009545162A (ja) |
| KR (1) | KR20090042252A (ja) |
| CN (1) | CN101512764B (ja) |
| DE (1) | DE112007001725B4 (ja) |
| GB (1) | GB2453487B (ja) |
| TW (1) | TWI433305B (ja) |
| WO (1) | WO2008011144A1 (ja) |
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2006
- 2006-07-21 US US11/459,316 patent/US7718503B2/en not_active Expired - Fee Related
-
2007
- 2007-07-20 WO PCT/US2007/016453 patent/WO2008011144A1/en active Application Filing
- 2007-07-20 KR KR1020097002816A patent/KR20090042252A/ko not_active Application Discontinuation
- 2007-07-20 JP JP2009521776A patent/JP2009545162A/ja active Pending
- 2007-07-20 GB GB0901334A patent/GB2453487B/en not_active Expired - Fee Related
- 2007-07-20 CN CN2007800308720A patent/CN101512764B/zh not_active Expired - Fee Related
- 2007-07-20 DE DE112007001725T patent/DE112007001725B4/de not_active Expired - Fee Related
- 2007-07-20 TW TW096126507A patent/TWI433305B/zh not_active IP Right Cessation
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- 2010-03-18 US US12/727,027 patent/US7915658B2/en active Active
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| DE112007001725B4 (de) | 2013-10-17 |
| KR20090042252A (ko) | 2009-04-29 |
| CN101512764A (zh) | 2009-08-19 |
| GB0901334D0 (en) | 2009-03-11 |
| CN101512764B (zh) | 2013-01-09 |
| US20080017906A1 (en) | 2008-01-24 |
| TW200822347A (en) | 2008-05-16 |
| TWI433305B (zh) | 2014-04-01 |
| WO2008011144A1 (en) | 2008-01-24 |
| US7915658B2 (en) | 2011-03-29 |
| GB2453487B (en) | 2009-12-30 |
| US20100187586A1 (en) | 2010-07-29 |
| DE112007001725T5 (de) | 2009-06-10 |
| GB2453487A (en) | 2009-04-08 |
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| JP2004274075A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100421 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100706 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20100902 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120831 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120912 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130313 |