JP2001148472A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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武雄 松木
Hiroaki Okubo
宏明 大窪
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Abstract

(57)【要約】 【課題】微細化されたメモリセルを含む多機能半導体装
置では、浅い接合のメモリセル部には拡散層リークのな
い低抵抗のコンタクトプラグを、メモリセル部以外の接
合の比較的深い周辺回路部には低抵抗のコンタクトプラ
グを、短いプロセスで提供することが困難であった。 【解決手段】メモリセル部１８０におけるゲート電極１
８１間隔と周辺回路部１９０におけるゲート電極１８２
間隔を、ゲート電極の側壁絶縁膜１８３、１８４の幅と
一定の関係を有するように設定し、さらに、ストッパー
膜１８５を利用して、まず、選択的にメモリセル部１８
０コンタクト１６７のみを先に開口して底部にシリコン
膜１７０を埋め込むことにより、メモリセル部１８０の
ｎ型拡散層１６４及び周辺回路部１９０のｎ型拡散層１
６５の上にそれぞれ最適な電極構造を形成することが出
来る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特に、ＭＯＳ型電界効果トランジスタの接
続部構造及びその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ型電界効果トランジスタを用いた
半導体装置は、微細化、高集積化の技術の進歩に伴いそ
れぞれの分野での発展と共に多機能化が実現されてい
る。多機能化の代表的なものとして、ＤＲＡＭとロジッ
クを混載した半導体装置がある。この多機能半導体装置
の問題点を以下に述べる。
【０００３】図８（ａ）は、従来のＤＲＡＭのメモリセ
ル部と周辺回路部の断面図であり、周辺回路部はｎ型拡
散層を示している。半導体基板２４１にはｐウェル２４
２、素子分離酸化膜２４３、メモリセル部２６０のｎ型
拡散層２４４、周辺回路部２７０のｎ型拡散層２７４、
層間絶縁膜２４６、メモリセル部コンタクト２４７、周
辺回路部コンタクト２４８が形成され、周辺回路部２７
０のｐ型拡散層及びｎ型拡散層は、メモリセル部２６０
のｎ型拡散層よりも深く形成されている。又、メモリセ
ル部２６０のｎ型拡散層２４４のメモリセル部コンタク
ト２４７は、リンドープポリシリコン膜により形成され
たリンドープポリシリコンプラグ２５０が埋設されてい
る。同様に、周辺回路部２７０のｎ型拡散層２７４上の
周辺回路部コンタクト２４８も同じ工程で形成されたリ
ンドープポリシリコンプラグ２５１が埋設されている。
【０００４】図８（ｂ）も同じく、ＤＲＡＭのメモリセ
ル部と周辺回路部の断面図であり、周辺回路部はｐ型拡
散層を示している。周辺回路部ではｐ型拡散層２４２上
の層間絶縁膜２４６及び層間絶縁膜２４６に周辺回路部
コンタクト２５８が設けられている。メモリセル部２６
０のｎ型拡散層２４４上のメモリセル部コンタクト２４
７はリンドープポリシリコンプラグ２５０で埋設されて
いる。通常、このリンドープポリシリコンプラグ２５０
はｎ型拡散層２４４と同じ導電型になっている。従っ
て、周辺回路部２７０のｐ型拡散層２４５上の周辺回路
部コンタクト２５８にこれと同じｎ型ポリシリコンプラ
グを形成するとｐｎ接合が形成され、ｎ型ポリシリコン
プラグとｐ型拡散層との間に電圧を印加すると、それら
の間で望ましくない整流作用が生じてしまう。このた
め、周辺回路部コンタクト２５８にはｎ型ポリシリコン
プラグは使用できず、金属プラグを用いることとなる。
従って、周辺回路部のｐ型拡散層２４５は周辺回路部コ
ンタクト２５８に埋め込まれた金属プラグ２５４を通し
て上層金属膜配線２６５に一旦接続され、更に、層間絶
縁膜２６６に設けられた金属プラグ２５６を介して金属
膜配線２５５に接続される。
【０００５】
【発明が解決しようとする課題】しかしながら、素子の
微細化によりメモリセル部コンタクトの径が小さくなる
と、ｎ型ポリシリコンプラグの抵抗が高くなりセル動作
の不良原因となってしまう。従って、ｎ型ポリシリコン
プラグに代えて金属プラグを用いれば良いが、メモリセ
ル部コンタクトに金属膜プラグを適用すると拡散層リー
クが増大してしまうため、周辺回路部コンタクトと共に
メモリセル部コンタクトにも金属プラグで形成すること
はできない。
【０００６】本発明の目的は、微細化されたメモリセル
を含む多機能の半導体装置において、メモリセル部には
拡散層リークのない低抵抗のコンタクトプラグを提供
し、同時に、メモリセル部以外の周辺回路部には低抵抗
のコンタクトプラグを提供することにある。
【０００７】
【課題を解決するための手段】本発明の第１の半導体装
置は、素子の形成された半導体基板と、前記半導体基板
の上に形成された層間絶縁膜と、前記層間絶縁膜に設け
られ前記半導体基板の表面を露出させる第１開口部及び
第２開口部とを有する半導体装置であって、前記第１開
口部の開口幅は前記第２開口部の開口幅よりも小さく、
前記第１開口部には下層導電性シリコン膜及び上層金属
膜からなる第１プラグが充填され、前記第２開口部には
導電性の第２プラグが充填されていることを特徴とし、
前記第２プラグは、前記第２開口部の側壁に設けられた
導電性側壁シリコン膜及び前記導電性側壁シリコン膜以
外の前記第２開口部を充填する埋込金属膜とからなり、
前記上層金属膜及び前記埋込金属膜は、金属膜の底面に
バリア金属膜が敷かれた構成の積層金属膜であるか、或
いは、前記第２プラグは、前記第２開口部に埋設された
金属膜である、というものである。
【０００８】本発明の第２の半導体装置は、素子の形成
された半導体基板と、前記半導体基板の上にゲート絶縁
膜を介して設けられ、側壁絶縁膜を有するゲート電極
と、前記ゲート電極を含む前記半導体基板の表面を覆う
層間絶縁膜と、前記層間絶縁膜に設けられ前記半導体基
板の表面を露出させる第１開口部及び第２開口部とを有
する半導体装置であって、前記ゲート電極は、狭いゲー
ト電極間隔で配置された第１ゲート電極と、前記第１ゲ
ート電極のゲート電極間隔よりも広いゲート電極間隔で
配置された第２ゲート電極とを含み、前記第１ゲート電
極のゲート電極間隔は、前記側壁絶縁膜の幅の２倍より
も狭く、前記第２ゲート電極のゲート電極間隔は、前記
側壁絶縁膜の幅の２倍よりも広いことを特徴とし、前記
側壁絶縁膜は、前記ゲート電極に近い方から数えて第１
側壁絶縁膜及び第２側壁絶縁膜からなっており、前記第
２側壁絶縁膜の幅の方が第１側壁絶縁膜の幅よりも広
く、前記第１開口部は前記第１ゲート電極のゲート電極
の間に開口され、前記第２開口部は前記第２ゲート電極
のゲート電極の間に開口され、前記第２開口部は、隣接
する第２ゲート電極の間の相対する側壁絶縁膜に挟まれ
る領域に開口され、また、前記ゲート電極及び前記側壁
絶縁膜はストッパー絶縁膜により保護される形で前記層
間絶縁膜に覆われており、前記第２開口部の下部におい
ては、前記側壁絶縁膜の側面のストッパー絶縁膜が露出
しており、前記第１開口部の下部においては、主として
前記ゲート電極を覆う側壁絶縁膜が露出し、また、前記
第１開口部には下層導電性シリコン膜及び上層金属膜か
らなる第１プラグが充填され、前記第２開口部には導電
性の第２プラグが充填され、前記上層金属膜は、金属膜
の底面にバリア金属膜が敷かれた構成の積層金属膜であ
る、というものである。
【０００９】上記本発明の第１、２の半導体装置におい
ては、前記下層導電性シリコン膜及び前記導電性側壁シ
リコン膜は、ポリシリコン膜であり、また、前記第２プ
ラグは、前記上層金属膜と同じ金属膜からなり、さら
に、前記第１開口部の下の前記半導体基板には第１拡散
層が形成されており、前記第１拡散層はメモリセルのソ
ース・ドレイン拡散層を構成する、或いは、前記第１プ
ラグは、容量の下部電極を構成する、というものであ
る。
【００１０】次に、本発明の第１の半導体装置の製造方
法は、表面に少なくとも第１拡散層及び第２拡散層が形
成された半導体基板を用意し、前記第１拡散層及び前記
第２拡散層を含む前記半導体基板表面に層間絶縁膜を形
成し、前記第１拡散層上の層間絶縁膜の所定領域及び前
記第２拡散層上の層間絶縁膜の所定領域に、それぞれ第
１開口部及び第２開口部を設けて前記第１拡散層及び前
記第２拡散層の表面を露出させ、前記第１開口部及び前
記第２開口部を含む前記半導体基板に導電性シリコン膜
を堆積させ、前記導電性シリコン膜に埋設処理を施して
前記第１開口部の下層部を前記導電性シリコン膜で埋め
込んで下層導電性シリコン膜を形成し、同時に、前記第
２開口部の側壁に前記導電性シリコン膜を残存させて導
電性側壁シリコン膜を形成すると共に前記導電性側壁シ
リコン膜に包囲された前記第２拡散層の表面を露出さ
せ、前記第１開口部及び前記第２開口部を含む前記半導
体基板に金属膜を堆積させ、前記金属膜に埋設処理を施
して、前記下層導電性シリコン膜以外の前記第１開口部
に上層金属膜を充填し、同時に、前記導電性側壁シリコ
ン膜以外の前記第２開口部を埋込金属膜で充填すること
を特徴とし、前記第１開口部及び前記第２開口部を含む
前記半導体基板に金属膜を堆積させる工程が、バリア金
属膜を堆積させた後に、その上に金属膜を堆積させるこ
とにより行われ、前記第１開口部の開口幅は、前記導電
性シリコン膜の膜厚の２倍よりも小さく、かつ、前記第
２開口部の開口幅は、前記導電性シリコン膜の膜厚の２
倍よりも大きい、というものである。
【００１１】次に、本発明の第２の半導体装置の製造方
法は、表面に少なくとも第１拡散層及び第２拡散層が形
成された半導体基板を用意し、前記第１拡散層及び前記
第２拡散層を含む前記半導体基板表面に層間絶縁膜を形
成し、前記第１拡散層上の層間絶縁膜の所定領域に第１
開口部を設けて前記第１拡散層表面を露出させ、前記第
１開口部に導電性シリコン膜を埋め込む埋設処理を施し
て前記第１開口部の下層部に下層導電性シリコン膜を形
成し、前記第１開口部を含む前記半導体基板に第１金属
膜を堆積させ、前記第１金属膜に埋設処理を施して前記
下層導電性シリコン膜以外の前記第１開口部に上層金属
膜を充填し、前記第２拡散層上の層間絶縁膜の所定領域
に第２開口部を設けて前記第２拡散層表面を露出させ、
前記第２開口部を含む前記半導体基板に第２金属膜を堆
積させ、前記第２金属膜に埋設処理を施して前記第２開
口部に埋込金属膜を充填することを特徴とし、前記第１
開口部に導電性シリコン膜を埋め込む埋設処理は、前記
第１開口部を含む前記半導体基板に導電性シリコン膜を
堆積させ、前記導電性シリコン膜をエッチングすること
により行われ、前記第１金属膜及び前記第２金属膜は共
に、バリア金属膜を堆積させた後に、その上に金属膜を
堆積させることにより形成される、というものである。
【００１２】次に、本発明の第３の半導体装置の製造方
法は、表面に少なくとも第１拡散層及び第２拡散層が形
成された半導体基板を用意し、前記第１拡散層及び前記
第２拡散層を含む前記半導体基板表面に層間絶縁膜を形
成し、前記第１拡散層上の層間絶縁膜の所定領域及び前
記第２拡散層上の層間絶縁膜の所定領域に、それぞれ第
１開口部及び第２開口部を設けて前記第１拡散層の表面
のみを露出させ、前記第１開口部の下層部に導電性シリ
コン膜で埋め込んで下層導電性シリコン膜を形成し、前
記第２開口部の第２拡散層の表面を露出させた後、前記
第１開口部及び前記第２開口部を含む前記半導体基板に
金属膜を堆積させ、前記金属膜に埋設処理を施して、前
記下層導電性シリコン膜以外の前記第１開口部に上層金
属膜を充填し、同時に、前記第２開口部を埋込金属膜で
充填することを特徴とし、前記第１拡散層上の層間絶縁
膜の所定領域及び前記第２拡散層上の層間絶縁膜の所定
領域に、それぞれ第１開口部及び第２開口部を設けて前
記第１拡散層の表面のみを露出させる工程において、前
記第１開口部に位置する層間絶縁膜は、その下方に下か
ら順にゲート電極の側壁絶縁膜、ストッパー絶縁膜を有
しており、前記第２開口部に位置する層間絶縁膜は、そ
の下方にストッパー絶縁膜を有し、前記第１拡散層上の
層間絶縁膜の所定領域及び前記第２拡散層上の層間絶縁
膜の所定領域に、それぞれ第１開口部及び第２開口部を
設けて前記第１拡散層の表面のみを露出させる工程にお
いて、前記第１開口部に位置する層間絶縁膜、側壁絶縁
膜、ストッパー絶縁膜を全て除去した後においても、前
記第２開口部に位置するストッパー絶縁膜の一部が残存
し、前記第２開口部の第２拡散層の表面を露出させる工
程は、前記第２開口部に残存する前記ストッパー絶縁膜
を除去することにより行われる、というもので、さら
に、前記側壁絶縁膜は、ゲート電極の側面を保護する膜
であり、前記第１開口部の開口幅は、前記側壁絶縁膜の
幅の２倍よりも小さく、かつ、前記第２開口部の開口幅
は、前記側壁絶縁膜の幅の２倍よりも大きく、また、前
記第１開口部及び前記第２開口部を含む前記半導体基板
に金属膜を堆積させる工程は、バリア金属膜を堆積させ
た後に、その上に金属膜を堆積させることにより行われ
る、という特徴を有する。
【００１３】また、上記本発明の第１、２、３の半導体
装置の製造方法においては、前記導電性シリコン膜は、
ポリシリコン膜、アモルファスシリコン膜、エピタキシ
ャル層、或いは、シリコン・ゲルマニウム混晶のいずれ
かであり、前記導電性シリコン膜がアモルファスシリコ
ン膜であるときは、前記アモルファスシリコン膜は、前
記第１開口部及び前記第２開口部が金属膜で充填された
後においてポリシリコン膜に改質されている、という形
態も採り得る。
【００１４】
【発明の実施の形態】まず、本発明の実施形態について
説明する前に、本発明の基本的な特徴を説明する。
【００１５】本発明の半導体装置に関しては、メモリセ
ル内及びメモリセル周囲の周辺回路内の拡散層上に形成
され金属膜で埋設されたコンタクト孔において、周辺回
路内コンタクトの底部では金属膜と基板上拡散層とが直
接接続され、メモリセル内コンタクトの底部では金属膜
と基板上拡散層とがポリシリコン膜を介して接続されて
いることを特徴としている。
【００１６】もう少し具体的には、チップ内で隣接する
ゲート電極の間隔が小さい領域と大きい領域とが存在す
る場合に、小さい領域のコンタクト孔内底部にシリコン
層を形成し、両領域に金属プラグを形成することを特徴
とする。
【００１７】本発明の半導体装置の製造方法に関して
は、大きく分けて以下の２つの特徴を有している。
【００１８】まず、第１の製造方法は、基板上の層間絶
縁膜にコンタクト孔が開口される際、メモリセル内コン
タクトは、下から順に、隣接するゲート電極の側壁絶縁
膜同志が融合した側壁絶縁膜領域、ストッパー窒化膜、
層間絶縁膜が形成された領域に設けられ、周辺回路内コ
ンタクトは、下から順に、ストッパー窒化膜、層間絶縁
膜が形成された領域に設けられ、メモリセル内コンタク
トの拡散層が露出した時点では、周辺回路内コンタクト
の拡散層は、ストッパー窒化膜で覆われている。この異
なるコンタクト開口状態を利用して、メモリセル内コン
タクトの底部にのみ選択的に導電性のシリコン膜を堆積
する。続いて金属膜のプラグによりそれぞれのコンタク
ト孔内がすべて埋設される。
【００１９】次に、第２の製造方法は、基板上層間絶縁
膜にコンタクト孔が開口される際、メモリセル内コンタ
クトよりも周辺回路内コンタクトの方が内径が大きく形
成される。次に全面に堆積されたポリシリコン膜のエッ
チバックにより、メモリセル内コンタクト底部にポリシ
リコン膜のプラグが形成され、周辺回路内コンタクト底
部側壁にポリシリコン膜のサイドウォールが形成されコ
ンタクト底面の基板面が露出される。続いて金属膜のプ
ラグによりそれぞれのコンタクト孔内がすべて埋設され
る。
【００２０】従って、第１の製造方法におけるメモリセ
ル内コンタクトと周辺回路内コンタクトの大小関係は、
第２の製造方法と同じく、メモリセル内コンタクトより
も周辺回路内コンタクトの方が内径が大きく形成され
る。
【００２１】次に、本発明の第１の実施形態について、
図１を参照して説明する。図１は、ゲート酸化膜、ゲー
ト電極、ソース・ドレイン拡散層等が既に形成された半
導体基板に、層間絶縁膜成長、層間絶縁膜へのコンタク
ト開口を施した後の工程に関するもので、工程順にそれ
ぞれ断面図で示す。
【００２２】半導体基板１にはｐウェル２、素子分離酸
化膜３、メモリセル部２０のｎ型拡散層４、周辺回路部
３０のｐ型拡散層５（周辺回路部３０のｎ型拡散層は図
示せず）、層間絶縁膜６、メモリセル部コンタクト７、
周辺回路部コンタクト８が形成され、周辺回路部３０の
ｐ型拡散層５及びｎ型拡散層は、メモリセル部２０のｎ
型拡散層よりも深く形成され、又、周辺回路部コンタク
ト８はメモリセル部コンタクト７よりも開口幅が大きく
なるように形成されている。この状態の半導体基板にリ
ンドープポリシリコン９を成長させるが、この時の膜厚
は、周辺回路部コンタクト８の開口幅の２分の１よりも
小さく、メモリセル部コンタクト７の開口幅の２分の１
よりも大きくなるように設定される（図１（ａ））。
【００２３】次に、リンドープポリシリコン９がエッチ
バックされてメモリセル部コンタクト７の底部にはリン
ドープポリシリコンプラグ１０が形成され、同時に、周
辺回路部コンタクト８の底部側壁にはリンドープポリシ
リコンサイドウォール１１が形成される。又この時、周
辺回路部コンタクト８ではコンタクト内底面のｐ型拡散
層５の表面が露出する。ここで、先に堆積されるリンド
ープポリシリコン９の膜厚は、メモリセル部コンタクト
７を完全に充填し、かつ、周辺回路部コンタクト８を完
全には充填せず、その側壁と底面に堆積される程度に設
定されている（図１（ｂ））。
【００２４】次に、金属膜１２が全面に堆積され、エッ
チバックまたはＣＭＰによって、メモリセル部コンタク
ト７、周辺回路部コンタクト８に上層金属プラグ１３、
金属プラグ１４として、それぞれ埋設される。その後、
上層金属プラグ１３、金属プラグ１４に接続して金属配
線１５が形成される（図１（ｃ））。
【００２５】上記のように、メモリセル部と周辺回路部
のコンタクト開口幅の違いを利用して、メモリセル部コ
ンタクトの底部にのみポリシリコン膜のプラグを形成で
き、又、周辺回路部コンタクトは金属膜プラグで拡散層
と直接接続でき、余分なリソグラフィー工程を追加せず
に、メモリセル部のｎ型拡散層及び周辺回路部のｎ型、
ｐ型拡散層上のコンタクト開口、コンタクトへの導電物
充填を一連のプロセスで同時に行える。又、メモリセル
部コンタクトの抵抗を低減しつつ製造工程の簡略化が可
能となる。又、周辺回路部の配線構成の単純化も図れ、
周辺回路部における微細化の制約を取り除くことが可能
となる。更に、これら一連のプロセスが、メモリセル内
コンタクト部のリーク特性を劣化させることなく行われ
る。
【００２６】次に、本発明の第２の実施形態について、
図２を参照して説明する。図２は、ゲート酸化膜、ゲー
ト電極、ソース・ドレイン拡散層等が既に形成された半
導体基板に、層間絶縁膜成長が行われた後の工程に関す
るもので、工程順にそれぞれ断面図で示す。
【００２７】半導体基板４１にはｐウェル４２、素子分
離酸化膜４３、メモリセル部６０のｎ型拡散層４４、周
辺回路部７０のｐ型拡散層４５（周辺回路部７０のｎ型
拡散層は図示せず）、層間絶縁膜４６が形成され、周辺
回路部７０のｐ型拡散層４５及びｎ型拡散層は、メモリ
セル部６０のｎ型拡散層よりも深く形成されている。こ
の状態から、まず、層間絶縁膜４６にメモリセル部コン
タクト４７が開口された後、リンドープポリシリコン膜
の堆積、エッチバックによりメモリセル部コンタクト４
７の底部にリンドープポリシリコンプラグ５０が形成さ
れ、さらに金属膜の堆積、エッチバックまたはＣＭＰに
より上層金属プラグ５３が形成される（図２（ａ））。
【００２８】次に、層間絶縁膜４６に周辺回路部コンタ
クト４８が開口された後、金属膜の堆積、エッチバック
またはＣＭＰにより金属プラグ５４が形成される（図２
（ｂ））。
【００２９】続いて、メモリセル部６０の上層金属プラ
グ５３、周辺回路部７０の金属プラグ５４に接続する金
属配線５５が形成される（図２（ｃ））。
【００３０】上記の製造方法でメモリセル部及び周辺回
路部のコンタクトに導電物を充填することにより、メモ
リセル部コンタクト４７でのリーク特性を劣化させるこ
とがなく、又、周辺回路部コンタクト４８の開口幅には
第１の実施形態で示したような、リンドープポリシリコ
ン膜の２倍よりも大きくするというような制限がなくな
り、周辺回路部７０の微細化も実現できる。
【００３１】上記実施形態においては、メモリセル部コ
ンタクトにリンドープポリシリコン膜を堆積させて、エ
ッチバックによりリンドープポリシリコンプラグを形成
したが、この方法に代えて、メモリセル部コンタクトに
リンドープエピタキシャルの選択成長を行うことによっ
てもシリコンプラグを形成することができる。
【００３２】次に、本発明の第３の実施形態について、
図３（ａ）を参照して説明する。
【００３３】本実施形態では、第１の実施形態において
用いたリンドープポリシリコン膜の代わりにリンドープ
アモルファスシリコン膜を使用し、メモリセル部コンタ
クト８７の底部にはリンドープアモルファスシリコンプ
ラグ９０が形成され、同時に、周辺回路部コンタクト８
８の底部側壁にはリンドープアモルファスシリコンサイ
ドウォール９１が形成される。又この時、周辺回路部コ
ンタクト８８ではコンタクト内底面のｐ型拡散層８５の
表面が露出する。金属膜としては、下層がＴｉ、上層が
ＴｉＮである（以下、ＴｉＮ／Ｔｉと記す）バリア膜９
６を堆積させ、更にその上にタングステン膜等の高融点
金属膜を堆積させ、エッチバックまたはＣＭＰによっ
て、メモリセル部コンタクト８７、周辺回路部コンタク
ト８８にそれぞれ上層金属プラグ９３及び金属プラグ９
４を形成する。この後、アニール処理によりメモリセル
部１００では、リンドープアモルファスシリコンプラグ
９０を通してｎ型拡散層８４表面とＴｉとの反応が進行
し、Ｔｉシリサイド膜が形成され、周辺回路部１１０で
は、ｐ型拡散層８５表面とＴｉとが直接反応し、Ｔｉシ
リサイド膜が形成される。この後、上層金属プラグ９３
及び金属プラグ９４は、それらの上面で金属配線９５と
接続される。
【００３４】また、上記のようにコンタクト部にアモル
ファスシリコン膜のプラグを用いたときは、アニール処
理によりアモルファスシリコン膜は、結晶性を有するポ
リシリコン膜に改質され、アモルファスシリコン膜より
も低抵抗の材料となっている。
【００３５】本実施形態では、第１の実施形態の効果に
加えて、メモリセル部及び周辺回路部の拡散層と金属プ
ラグとの接続抵抗を一層低減することができる。
【００３６】第３の実施形態においては、リンドープア
モルファスシリコン膜とバリア膜、高融点金属膜との組
み合わせの場合を説明したが、リンドープポリシリコン
膜とバリア膜、高融点金属膜との組み合わせを用いるこ
とも可能であることは言うまでもない。
【００３７】次に、本発明の第４の実施形態について、
図３（ｂ）を参照して説明する。本実施形態では、第２
の実施形態のリンドープポリシリコン膜の代わりにリン
ドープアモルファスシリコン膜を使用し、金属膜として
は、ＴｉＮ／Ｔｉのバリア膜とタングステン膜等の高融
点金属膜を用いている。本実施形態の製造工程は、第２
の実施形態の製造工程に準じた製造方法となっているの
で、詳細については説明を省く。
【００３８】層間絶縁膜１２６にメモリセル部コンタク
ト１２７が開口された後、リンドープアモルファスシリ
コン膜の堆積、エッチバックによりメモリセル部コンタ
クト１２７の底部にリンドープアモルファスシリコンプ
ラグ１３０が形成され、続いて、ＴｉＮ／Ｔｉのバリア
膜１３６を堆積させ、更に、その上にタングステン膜等
の高融点金属膜を堆積させ、エッチバックまたはＣＭＰ
によって、メモリセル部コンタクト１２７に上層金属プ
ラグ１３３を設ける。
【００３９】次に、層間絶縁膜１２６に周辺回路部コン
タクト１２８が開口された後、ＴｉＮ／Ｔｉ等からなる
バリア膜１４６を堆積させ、更に、その上にタングステ
ン膜等の高融点金属膜を堆積させ、エッチバックまたは
ＣＭＰによって、周辺回路部コンタクト１２８に金属プ
ラグ１３４を形成する。この後、アニール処理によりメ
モリセル部１４０では、リンドープアモルファスシリコ
ンぷらぐ１３０を通してｎ型拡散層１２４表面とＴｉと
の反応が進行し、Ｔｉシリサイド膜が形成され、周辺回
路部１５０では、ｐ型拡散層１２５表面とＴｉとが直接
反応し、Ｔｉシリサイド膜が形成される。この後、上層
金属プラグ１３３及び金属プラグ１３４は、それらの上
面で金属配線１３５と接続される（図３（ｂ））。
【００４０】第４の実施形態においては、リンドープア
モルファスシリコン膜とバリア膜、高融点金属膜との組
み合わせの場合を説明したが、リンドープポリシリコン
膜とバリア膜、高融点金属膜との組み合わせを用いるこ
とも可能であることは言うまでもない。
【００４１】上記実施形態においては、メモリセル部コ
ンタクトにリンドープアモルファスシリコン膜を堆積さ
せて、エッチバックによりリンドープアモルファスシリ
コンプラグを形成したが、この方法に代えて、メモリセ
ル部コンタクトにリンドープエピタキシャルの選択成長
を行うことによってもシリコンプラグを形成することが
できることは、第２の実施形態と同じである。
【００４２】本実施形態では、第２の実施形態の効果に
加えて、メモリセル部及び周辺回路部の拡散層と金属プ
ラグとの接続抵抗を一層低減することができる。
【００４３】次に、本発明の第５の実施形態について、
図４〜６を参照して説明する。
【００４４】基板としてｎ型の半導体基板１６１を用意
する。半導体基板１６１にはｐウェル１６２が素子分離
酸化膜１６３により分離されている。また、ＭＯＳＦＥ
Ｔのゲート電極間隔が狭くなっているメモリセル部１８
０とその逆にその間隔が大きくなっている周辺回路部１
９０がある。例えば、メモリセル部１８０では、ゲート
電極１８１の間隔は０．２５μｍであり、周辺回路部１
９０では、ゲート電極１８２の間隔は０．５μｍ以上と
なっている。
【００４５】それぞれのＭＯＳＦＥＴのゲート電極側面
には、絶縁膜で形成される第１の側壁絶縁膜１８３と第
２の側壁絶縁膜１８４が形成されている。ＭＯＳＦＥＴ
には、ソース・ドレインとなる拡散層が形成されてい
る。その伝導型は、ｐウェル１６２と反対の伝導型とな
る。この場合は、ｎ型となる。
【００４６】また、第２の側壁絶縁膜１８４および素子
分離酸化膜１６３、半導体基板１６１の表面を覆うよう
にエッチングのストッパー膜１８５が形成される。スト
ッパー膜１８５の上には、ＣＶＤ法で成膜された層間絶
縁膜１６６が形成されている。このストッパー膜１８５
は、シリコン窒化膜で、低圧ＣＶＤ法などで成膜すると
よい。
【００４７】メモリセル部１８０には小さい孔径のメモ
リセル部コンタクト１６７が形成されており、周辺回路
部１９０では、孔径が大きい周辺回路部コンタクト１６
８が形成されている。メモリセル部コンタクト１６７の
コンタクト低部には、シリコン膜１７０が埋め込まれて
いる。このシリコン膜１７０は、そのコンタクトが接続
されているｎ拡散層１６４の伝導型と同じ伝導型とす
る。
【００４８】また、その活性化している不純物濃度は、
１×１０18〜１０21／ｃｍ3の範囲で決定することがで
きる。低濃度の場合は、そのコンタクト孔が接続される
ＭＯＳＦＥＴのソース・ドレインの外部寄生抵抗とな
る。外部寄生抵抗によりソース・ドレイン間の電界を低
減することで短チャネル効果による閾値電圧の不要な低
下を防ぐことができる。高濃度の場合は、抵抗が下がる
ため低い前期寄生抵抗が期待できる。
【００４９】メモリセル部コンタクト１６７、周辺回路
部コンタクト１６８のコンタクト孔には、シリコンと反
応してシリサイドを形成する金属（たとえば、チタンや
タンタル）とシリコンに対する拡散バリア膜とプラグ金
属（例えば、タングステン）が埋め込まれている。素子
間を接続するための金属配線１７５が層間絶縁膜１６６
の上に配置されている。
【００５０】上記の状態を達成するためのデバイスサイ
ズは、以下のように規定することが出来る。（図４参
照） メモリセル部１８０のゲート間隔：Ｄｇａ 周辺回路部１９０のゲート間隔：Ｄｇｂ 第１の側壁絶縁膜１８３（第１の層間絶縁膜）の膜厚：
ｄ１ 第２の側壁絶縁膜１８４（第２の層間絶縁膜）の膜厚：
ｄ２ とするとき、 ｄ１＜ｄ２ かつ ２×ｄ１＋２×ｄ２＞Ｄｇａ かつ、 ２×ｄ２＋２×ｄ２＜Ｄｇｂ 次に、本発明の第５の実施形態の構造を得るための製造
方法を、以下に示す。
【００５１】まず、ｎ型の半導体基板１６１にｐウェル
１６２を形成し、半導体基板１６１の表面に素子分離酸
化膜１６３を形成する。本実施形態においては、トレン
チにシリコン酸化膜を埋め込むトレンチ分離技術を適用
した。
【００５２】本実施形態では半導体基板１６１にｐウェ
ル１６２を形成した例を示したが、必要に応じてｐ型ま
たはｎ型のウェルを形成する。ウェルは、高エネルギー
イオン注入を用いて不純物を導入し、熱処理により所望
の不純物分布をえる。半導体基板１６１表面を酸化し、
ゲート絶縁膜１８６として薄いシリコン酸化膜を形成す
る。膜厚は、１〜７ｎｍがよい。また、このゲート絶縁
膜１８６は、窒化酸化シリコン膜でもよい。ＭＯＳＦＥ
Ｔの閾値電圧を設定するために、半導体基板１６１表面
の不純物濃度を調整しておく。
【００５３】ゲート電極として、ポリシリコンを従来よ
く知られている技術により、目的の位置に配置する。こ
こで、ゲート電極には、金属とポリシリコンの積層構造
を採用してもよい。図中、メモリセル部１８０には、周
辺回路部１９０に比べゲート電極の密度が高くなるよう
に配置する。ＤＲＡＭのメモリセルのように規則的に配
列させる場合には、メモリセル部１８０のゲート電極１
８１の配置ピッチが周辺回路部１９０のゲート電極１８
２の配置ピッチより小さいということでもある。
【００５４】第１の層間絶縁膜を成膜し、異方性ドライ
エッチング技術によりこの第１の層間絶縁膜をエッチバ
ックし、第１の側壁絶縁膜１８３を形成する。側壁の材
料は、シリコン酸化膜がよい。膜厚は、３０ｎｍとし
た。
【００５５】次に、レジストマスクを用いて、ｎチャネ
ルトランジスタの素子領域に選択的にｎ型不純物をイオ
ン注入する。メモリセル部１８０には、リンをエネルギ
ー７ｋｅＶで、１×１０13／ｃｍ2のドースでイオン注
入することで、メモリセル部１８０にＭＯＳＦＥＴのソ
ース・ドレイン領域となるｎ型拡散層１６４が形成され
る。また、同様にレジストマスクを用いて周辺回路部１
９０のＭＯＳＦＥＴにもソース・ドレイン領域となるｎ
型拡散層１６５を形成する。ここでは、砒素をエネルギ
ー１０ｋｅＶで、１×１０14／ｃｍ2のドースでイオン
注入する（図４（ａ））。各領域のｐチャネルトランジ
スタも同様の方法で、Ｂ+またはＢＦ2 +等のｐ型不純物
をイオン注入して形成するが、ここでは図示は省略す
る。
【００５６】次に、第２のゲート側壁絶縁膜を形成する
ために、シリコン酸化膜を２０〜１００ｎｍの膜厚で成
膜する。ここでは、７０ｎｍとした。第１の側壁絶縁膜
１８３の形成と同様にエッチバックして第２の側壁絶縁
膜１８４とする。ここで、メモリセル部１８０では、ゲ
ートとゲートとの間隔が狭いため第２の側壁絶縁膜１８
４は、エッチバック後もゲートとゲートとの間を埋めて
おり、側壁の形状をなさない。
【００５７】続いて、レジストマスクにより、周辺回路
部１９０のｎチャネルトランジスタの素子領域にｎ型不
純物をイオン注入し、熱処理することで、高濃度のｎ型
拡散層（ソース・ドレイン）１８８を形成する。例え
ば、Ａｓ+を注入エネルギー３０ｋｅＶ、注入ドース３
×１０15／ｃｍ2の条件で注入し、窒素雰囲気中、７５
０℃で熱処理する（図４（ｂ））。
【００５８】次に、エッチングのストッパー膜１８５と
してシリコン窒化膜を低圧ＣＶＤ法で２０ｎｍの膜厚で
成膜する（図４（ｃ））。
【００５９】次に、層間絶縁膜１６６として、ＴＥＯＳ
（Ｔｅｔｒａｏｒｔｈｏｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）膜をＣＶＤ法で成膜する。このストッパー膜１８５
は、メモリセル部１８０では、第１、第２の側壁絶縁膜
の上面にのみ接しているが、周辺回路部１９０では、半
導体基板１６１にも接触している。必要に応じて、層間
絶縁膜１６６の表面を平坦化する。方法としては、ＣＭ
Ｐ法がよい（図５（ａ））。
【００６０】次に、フォトリソグラフィー技術とドライ
エッチング技術を組み合わせて、コンタクト孔を形成す
る。まず、フォトリソグラフィー工程によって、レジス
トマスクを層間絶縁膜１６６上に形成する。
【００６１】メモリセル部１８０のコンタクト孔径は、
周辺回路部１９０のそれより小さくする。例えば、メモ
リセル部コンタクト１６７のコンタクト孔は、０．１μ
ｍで、周辺回路部コンタクト１６８のコンタクト孔は、
０．１５μｍとする。
【００６２】次に、ドライエッチングにより、コンタク
ト孔を開孔する。ドライエッチングの条件は、エッチン
グに有効なステップが２段階以上がよい。メモリセル部
１８０のエッチングストッパーが抜けるまでは、層間絶
縁膜１６６とストッパー膜１８５との間で、エッチング
レートの差が少ない条件を用いる。メモリセル部１８０
のストッパー膜１８５が、コンタクト孔内で除去された
時点で、周辺回路部１９０では、ストッパー膜１８５と
層間絶縁膜１６６が残る。
【００６３】次に、メモリセル部１８０のコンタクト孔
が、完全に開口するようにドライエッチで層間絶縁膜１
６６をエッチングする。ここで、エッチング条件は、ス
トッパー膜１８５と選択比が高い条件を用いる。これに
より、メモリセル部１８０において、コンタクトが完全
に開口した時点で、周辺回路部１９０では少なくとも窒
化膜のストッパー膜１８５が、残るようにする（図５
（ｂ））。
【００６４】また、図５（ｂ）においては、周辺回路部
コンタクト１６８は、ゲート電極１８２の間に形成され
るほか、周辺回路部コンタクト１６８と同じ形状のコン
タクトが、隣りにゲート電極が存在しないゲート電極の
横にも形成されており、本実施形態の周辺回路部コンタ
クトは、必ずしもゲート電極間のみに形成されるコンタ
クトに限定されるものではない。
【００６５】次に、メモリセル部コンタクト１６７のコ
ンタクト内に選択的にシリコン膜を形成する。形成方法
には、選択エピタキシー法がある。メモリセル部コンタ
クト１６７開口時に形成されるコンタクト底部表面の破
砕層やドライエッチングプロセスで発生する残留物をウ
ェット洗浄プロセスにより除去する。成長プロセス直前
に、ふっ酸水溶液により、コンタクト底部表面の自然酸
化膜を除去する。この工程では、周辺回路部コンタクト
１６８のストッパー膜１８５は除去されないため、周辺
回路部コンタクト１６８のコンタクト底部には、半導体
基板１６１は露出していない。選択エピタキシャル成長
工程により、メモリセル部コンタクト１６７のコンタク
ト孔内のみにシリコン膜１７０を５０〜１００ｎｍ程度
成膜する。
【００６６】このシリコン膜１７０は、シリコンとゲル
マニウムとの混晶を用いても良い。これにより、コンタ
クト抵抗の低減が可能になる。
【００６７】このシリコン膜１７０への不純物導入は、
次のようにする。本実施形態では、メモリセル部分に
は、ｎ型トランジスタが配置されている。そのため、シ
リコン膜成長中にリン又はヒ素を導入する方法、また
は、成膜後にイオン注入などの方法により導入する方法
とがある。前者の場合、シリコンとゲルマニウムとの混
晶を用いることで、不純物の活性化効率が向上し、プラ
グ抵抗の低減に効果がある。また、メモリセルに、Ｐ、
Ｎ型両方が配置されている場合には、シリコン膜成膜時
に、ｎ型にドーピングした場合、ｐ型トランジスタのソ
ース・ドレイン拡散層とシリコン膜との間にＰＮ接合を
形成してしまう。そのため、まず、不純物をドーピング
していないシリコン膜を形成し、次に、レジストマスク
を利用して、ｎ型トランジスタのシリコン膜には、リン
またはヒ素をイオン注入する（図５（ｃ））。
【００６８】次に、ストッパー膜１８５をドライエッチ
ングで選択的に除去する（図６（ａ））。
【００６９】次に、金属プラグをコンタクト孔内に埋め
込む。まず、シリコンに接してチタン、そして、窒化チ
タンをその上に成膜する。適当な温度で熱処理すること
でチタンは、下地シリコンと反応してチタンシリサイド
（ＴｉＳｉ2）を形成する。このことにより、チタンシ
リサイドとシリコン膜１７０、ｎ型拡散層１８８との界
面での電気的な接合特性において、オーミック接合が得
られる。
【００７０】シリサイド化反応のための熱処理後、タン
グステン膜をＣＶＤ法により成膜する。膜厚は、４００
〜５００ｎｍ程度がよい。ドライエッチングまたは、Ｃ
ＭＰ法により、コンタクト開口上面より上層の領域を除
去し、コンタクト孔内に埋め込むと、メモリセル部コン
タクト１６７にはシリコン膜１７０の上に上層金属プラ
グ１７３が、周辺回路部コンタクト１６８には金属プラ
グ１７４が、それぞれ埋め込まれる（図６（ｂ））。
【００７１】再度、チタン、窒化チタンをスパッタ法、
またはＣＶＤ法により成膜する。アルミニウム膜を成膜
した後、レジストマスクにより、アルミニウム膜、窒化
チタン、チタンを順次エッチングして所望の配線構造に
加工する（図６（ｃ））。
【００７２】以上の製造方法により、本発明の第５の実
施形態の半導体装置が得られる。第５の実施形態の製造
方法は、以下のような効果を有する。 １．露光工程数の増大をまねくことなく、コンタクト抵
抗の低減が可能となる。 ２．容量素子の基板へのコンタクト抵抗の低減が可能に
なる。 ３．メモリセル領域のソースドレイン拡散層の不純物濃
度が低い場合（ｎ-または、ｐ-）、リーク電流の増大を
防止しつつ、その拡散層へのコンタクト抵抗を低減する
ことが可能となる。
【００７３】上記効果が得られる理由として、以下のよ
うな理由が挙げられる。
【００７４】ゲート電極間隔が狭い領域では、第２の側
壁絶縁膜でゲート電極間のスペースが埋まり、選択比を
適切に制御したエッチバックによって、周辺回路領域で
基板が露出しないようストッパー膜が残る。そのため、
メモリセル領域にのみ選択的にシリコン膜を形成するこ
とが可能になる。この選択的に形成されたシリコン膜に
よりメモリセル領域の拡散層を低濃度にすることが可能
になる。低濃度拡散層は、ＤＲＡＭのメモリセルトラン
ジスタ等に必要な技術であり、もしそこに金属シリサイ
ドを介した金属プラグコンタクトを形成すると、リーク
電流の増大、コンタクト抵抗の増大を招く。本発明の選
択的に形成されたシリコン膜を高濃度にドーピングする
ことで、メモリセルトランジスタの性能を損なわず、か
つ、リーク電流の増大を防止してシリサイドを介した金
属プラグコンタクトの形成が可能になる。
【００７５】図７に、本発明の第６の実施形態を示す。
第５の実施形態のメモリセル部１８０と同様にＭＯＳＦ
ＥＴのゲート電極が高い密度で配置されている。ＭＯＳ
ＦＥＴのソース・ドレインの不純物濃度は、１〜９×１
０18／ｃｍ3程度がよい。ＭＯＳＦＥＴのソース・ドレ
インとなるｎ型拡散層２０４に接続されるメモリセル部
コンタクト２０７があり、一つは容量プラグ２２９を通
して容量素子の下部電極２３２に接続され、残り一つ
は、金属配線１９５に接続されている。この場合、コン
タクト底部に配置されるシリコン膜２１０は、高濃度に
ドーピングされていることが望ましい。コンタクトに埋
め込まれる金属は、第５の実施形態と同様にタングステ
ンである。容量素子の下部電極２３２をタングステンと
し、容量絶縁膜２３３には酸化タンタルを用いている。
容量の上部電極（プレート電極）２３４には窒化チタン
を用いた。周辺回路部２３０とそこに形成されるｎ型拡
散層２２８等は第５の実施形態と同じであるので説明は
省略する。
【００７６】
【発明の効果】以上述べたように、本発明は、メモリセ
ル部と周辺回路部のコンタクト開口幅の違い、又は、コ
ンタクト開口部の絶縁膜構造の違いを利用して、メモリ
セル部コンタクトの底部にのみポリシリコン膜のプラグ
を形成し、又、周辺回路部コンタクトは金属膜プラグで
拡散層と直接接続し、余分なリソグラフィー工程を追加
せずに、メモリセル部のｎ型拡散層及び周辺回路部のｎ
型、ｐ型拡散層上のコンタクト開口、コンタクトへの導
電物充填を一連のプロセスで同時に行える。又、メモリ
セル部コンタクトの抵抗を低減しつつ製造工程の簡略化
が可能となる。又、周辺回路部の配線構成の単純化も図
れ、周辺回路部における微細化の制約を取り除くことが
可能となる。更に、これら一連のプロセスが、メモリセ
ル内コンタクト部のリーク特性を劣化させることなく行
われる。又、この構造において、金属膜プラグの下にバ
リア膜を敷くことで、コンタクト抵抗を一層低減させる
ことができる。
【００７７】次に、工程は少し複雑になるが、メモリセ
ル部コンタクトを形成し、メモリセル部コンタクトのプ
ラグ構造を、底部がリンドープポリシリコン膜、上部が
金属膜とし、その後に周辺回路部コンタクトを形成し、
周辺回路部コンタクトのプラグ構造を、金属膜とすれ
ば、周辺回路部コンタクトの開口幅も微細化できる。更
に、この構成において、リンドープポリシリコン膜の代
わりにリンドープアモルファスシリコン膜を使用し、そ
の上の金属膜との間にバリア膜を用いれば、メモリセル
部コンタクトにおける金属膜とｎ型拡散層との接続抵抗
を一層低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態により得られる半導体
装置が製造される過程を工程順に示す断面図である。
【図２】本発明の第２の実施形態により得られる半導体
装置が製造される過程を工程順に示す断面図である。
【図３】本発明の第３の実施形態により得られる半導体
装置を示す断面図である。
【図４】本発明の第４の実施形態により得られる半導体
装置が製造される過程を工程順に示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】本発明の第５の実施形態により得られる半導体
装置を示す断面図である。
【図８】従来の半導体装置の断面図である。
【符号の説明】
１、４１、８１、１２１、１６１、２０１、２４１
半導体基板 ２、４２、８２、１２２、１６２、２０２、２４２
ｐウェル ３、４３、８３、１２３、１６３、２０３、２４３
素子分離酸化膜 ４、４４、８４、１２４、１６４、１６５、２０４、２
０５、２４４、２７４ｎ型拡散層 ５、４５、８５、１２５、２４５ ｐ型拡散層 ６、４６、８６、１２６、１６６、２０６、２３６、２
４６、２６６ 層間絶縁膜 ７、４７、８７、１２７、１６７、２０７、２４７
メモリセル部コンタクト ８、４８、８８、１２８、１６８、２０８、２４８、２
５８ 周辺回路部コンタクト ９ リンドープポリシリコン １０、５０、２５０、２５１ リンドープポリシリコ
ンプラグ １１ リンドープポリシリコンサイドウォール １３、５３、９３、１３３、１７３、２１３ 上層金
属プラグ １４、５４、９４、１３４、１７４、２１４、２５４、
２５６ 金属プラグ １５、５５、９５、１３５、１７５、２１５、２５５
金属配線 ２０、６０、１００、１４０、１８０、２２０、２６０
メモリセル部 ３０、７０、１１０、１５０、１９０、２３０、２７０
周辺回路部 ９０、１３０ リンドープアモルファスシリコンプラ
グ ９１ リンドープアモルファスシリコンサイドウォー
ル ９６、１３６、１４６ バリア膜 １７０、２１０ シリコン膜 １８１、１８２、２２１、２２２ ゲート電極 １８３、２２３ 第１側壁絶縁膜 １８４、２２４ 第２側壁絶縁膜 １８５、２２５ ストッパー膜 １８６、２２６ ゲート絶縁膜 ２２９ 容量プラグ ２３２ 下部電極 ２３３ 容量絶縁膜 ２３４ 上部電極 ２６５ 上層金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 (72)発明者 浜田 健彦 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB25 BB40 CC01 DD04 DD08 DD16 DD17 DD37 DD43 DD46 DD55 DD84 DD94 FF14 FF18 FF22 FF24 GG09 GG14 GG16 HH14 HH15 5F033 HH07 HH08 HH18 HH33 JJ04 JJ07 JJ18 JJ19 JJ27 JJ33 KK01 LL04 NN03 NN05 NN06 NN07 NN09 NN34 PP06 PP07 PP15 QQ08 QQ09 QQ10 QQ11 QQ21 QQ25 QQ31 QQ37 QQ70 QQ73 RR04 RR06 SS04 TT02 VV16 XX09 5F048 AA01 AA07 AB01 AC01 AC10 BA02 BB05 BB09 BE03 BF00 BF01 BF03 BF06 BF07 BF11 BF16 BG12 DA25 5F083 AD22 AD42 GA02 GA06 GA28 JA32 JA35 JA39 JA40 MA06 MA19 NA01 PR03 PR21 PR36 PR39 PR40 ZA06 ZA12

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 素子の形成された半導体基板と、前記半
    導体基板の上に形成された層間絶縁膜と、前記層間絶縁
    膜に設けられ前記半導体基板の表面を露出させる第１開
    口部及び第２開口部とを有する半導体装置であって、前
    記第１開口部の開口幅は前記第２開口部の開口幅よりも
    小さく、前記第１開口部には下層導電性シリコン膜及び
    上層金属膜からなる第１プラグが充填され、前記第２開
    口部には導電性の第２プラグが充填されていることを特
    徴とする半導体装置。
  2. 【請求項２】 前記第２プラグは、前記第２開口部の側
    壁に設けられた導電性側壁シリコン膜及び前記導電性側
    壁シリコン膜以外の前記第２開口部を充填する埋込金属
    膜とからなる請求項１記載の半導体装置。
  3. 【請求項３】 前記上層金属膜及び前記埋込金属膜は、
    金属膜の底面にバリア金属膜が敷かれた構成の積層金属
    膜である請求項２記載の半導体装置。
  4. 【請求項４】 前記第２プラグは、前記第２開口部に埋
    設された金属膜である請求項１記載の半導体装置。
  5. 【請求項５】 素子の形成された半導体基板と、前記半
    導体基板の上にゲート絶縁膜を介して設けられ、側壁絶
    縁膜を有するゲート電極と、前記ゲート電極を含む前記
    半導体基板の表面を覆う層間絶縁膜と、前記層間絶縁膜
    に設けられ前記半導体基板の表面を露出させる第１開口
    部及び第２開口部とを有する半導体装置であって、前記
    ゲート電極は、狭いゲート電極間隔で配置された第１ゲ
    ート電極と、前記第１ゲート電極のゲート電極間隔より
    も広いゲート電極間隔で配置された第２ゲート電極とを
    含み、前記第１ゲート電極のゲート電極間隔は、前記側
    壁絶縁膜の幅の２倍よりも狭く、前記第２ゲート電極の
    ゲート電極間隔は、前記側壁絶縁膜の幅の２倍よりも広
    いことを特徴とする半導体装置。
  6. 【請求項６】 前記側壁絶縁膜は、前記ゲート電極に近
    い方から数えて第１側壁絶縁膜及び第２側壁絶縁膜から
    なっており、前記第２側壁絶縁膜の幅の方が第１側壁絶
    縁膜の幅よりも広い請求項５記載の半導体装置。
  7. 【請求項７】 前記第１開口部は前記第１ゲート電極の
    ゲート電極の間に開口され、前記第２開口部は前記第２
    ゲート電極のゲート電極の間に開口され、前記第２開口
    部は、隣接する第２ゲート電極の間の相対する側壁絶縁
    膜に挟まれる領域に開口される請求項５又は６記載の半
    導体装置。
  8. 【請求項８】 前記ゲート電極及び前記側壁絶縁膜はス
    トッパー絶縁膜により保護される形で前記層間絶縁膜に
    覆われており、前記第２開口部の下部においては、前記
    側壁絶縁膜の側面のストッパー絶縁膜が露出しており、
    前記第１開口部の下部においては、主として前記ゲート
    電極を覆う側壁絶縁膜が露出する請求項５、６又は７記
    載の半導体装置。
  9. 【請求項９】 前記第１開口部には下層導電性シリコン
    膜及び上層金属膜からなる第１プラグが充填され、前記
    第２開口部には導電性の第２プラグが充填される請求項
    ５、６、７又は８記載の半導体装置。
  10. 【請求項１０】 前記上層金属膜は、金属膜の底面にバ
    リア金属膜が敷かれた構成の積層金属膜である請求項９
    記載の半導体装置。
  11. 【請求項１１】 前記下層導電性シリコン膜及び前記導
    電性側壁シリコン膜は、ポリシリコン膜である請求項
    １、２、３、４、５、６、７、８、９又は１０記載の半
    導体装置。
  12. 【請求項１２】 前記第２プラグは、前記上層金属膜と
    同じ金属膜からなる請求項１、２、３、４、９、１０又
    は１１記載の半導体装置。
  13. 【請求項１３】 前記第１開口部の下の前記半導体基板
    には第１拡散層が形成されており、前記第１拡散層はメ
    モリセルのソース・ドレイン拡散層を構成する請求項
    １、２、３、４、５、６、７、８、９、１０、１１又は
    １２記載の半導体装置。
  14. 【請求項１４】 前記第１プラグは、容量の下部電極を
    構成する請求項１、２、３、４、５、６、７、８、９、
    １０、１１、１２又は１３記載の半導体装置。
  15. 【請求項１５】 表面に少なくとも第１拡散層及び第２
    拡散層が形成された半導体基板を用意し、前記第１拡散
    層及び前記第２拡散層を含む前記半導体基板表面に層間
    絶縁膜を形成し、前記第１拡散層上の層間絶縁膜の所定
    領域及び前記第２拡散層上の層間絶縁膜の所定領域に、
    それぞれ第１開口部及び第２開口部を設けて前記第１拡
    散層及び前記第２拡散層の表面を露出させ、前記第１開
    口部及び前記第２開口部を含む前記半導体基板に導電性
    シリコン膜を堆積させ、前記導電性シリコン膜に埋設処
    理を施して前記第１開口部の下層部を前記導電性シリコ
    ン膜で埋め込んで下層導電性シリコン膜を形成し、同時
    に、前記第２開口部の側壁に前記導電性シリコン膜を残
    存させて導電性側壁シリコン膜を形成すると共に前記導
    電性側壁シリコン膜に包囲された前記第２拡散層の表面
    を露出させ、前記第１開口部及び前記第２開口部を含む
    前記半導体基板に金属膜を堆積させ、前記金属膜に埋設
    処理を施して、前記下層導電性シリコン膜以外の前記第
    １開口部に上層金属膜を充填し、同時に、前記導電性側
    壁シリコン膜以外の前記第２開口部を埋込金属膜で充填
    することを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 前記第１開口部及び前記第２開口部を
    含む前記半導体基板に金属膜を堆積させる工程が、バリ
    ア金属膜を堆積させた後に、その上に金属膜を堆積させ
    ることにより行われる請求項１５記載の半導体装置の製
    造方法。
  17. 【請求項１７】 前記第１開口部の開口幅は、前記導電
    性シリコン膜の膜厚の２倍よりも小さく、かつ、前記第
    ２開口部の開口幅は、前記導電性シリコン膜の膜厚の２
    倍よりも大きい請求項１５又は１６記載の半導体装置の
    製造方法。
  18. 【請求項１８】 表面に少なくとも第１拡散層及び第２
    拡散層が形成された半導体基板を用意し、前記第１拡散
    層及び前記第２拡散層を含む前記半導体基板表面に層間
    絶縁膜を形成し、前記第１拡散層上の層間絶縁膜の所定
    領域に第１開口部を設けて前記第１拡散層表面を露出さ
    せ、前記第１開口部に導電性シリコン膜を埋め込む埋設
    処理を施して前記第１開口部の下層部に下層導電性シリ
    コン膜を形成し、前記第１開口部を含む前記半導体基板
    に第１金属膜を堆積させ、前記第１金属膜に埋設処理を
    施して前記下層導電性シリコン膜以外の前記第１開口部
    に上層金属膜を充填し、前記第２拡散層上の層間絶縁膜
    の所定領域に第２開口部を設けて前記第２拡散層表面を
    露出させ、前記第２開口部を含む前記半導体基板に第２
    金属膜を堆積させ、前記第２金属膜に埋設処理を施して
    前記第２開口部に埋込金属膜を充填することを特徴とす
    る半導体装置の製造方法。
  19. 【請求項１９】 前記第１開口部に導電性シリコン膜を
    埋め込む埋設処理は、前記第１開口部を含む前記半導体
    基板に導電性シリコン膜を堆積させ、前記導電性シリコ
    ン膜をエッチングすることにより行われる請求項１８記
    載の半導体装置の製造方法。
  20. 【請求項２０】 前記第１金属膜及び前記第２金属膜は
    共に、バリア金属膜を堆積させた後に、その上に金属膜
    を堆積させることにより形成される請求項１８又は１９
    記載の半導体装置の製造方法。
  21. 【請求項２１】 表面に少なくとも第１拡散層及び第２
    拡散層が形成された半導体基板を用意し、前記第１拡散
    層及び前記第２拡散層を含む前記半導体基板表面に層間
    絶縁膜を形成し、前記第１拡散層上の層間絶縁膜の所定
    領域及び前記第２拡散層上の層間絶縁膜の所定領域に、
    それぞれ第１開口部及び第２開口部を設けて前記第１拡
    散層の表面のみを露出させ、前記第１開口部の下層部に
    導電性シリコン膜で埋め込んで下層導電性シリコン膜を
    形成し、前記第２開口部の第２拡散層の表面を露出させ
    た後、前記第１開口部及び前記第２開口部を含む前記半
    導体基板に金属膜を堆積させ、前記金属膜に埋設処理を
    施して、前記下層導電性シリコン膜以外の前記第１開口
    部に上層金属膜を充填し、同時に、前記第２開口部を埋
    込金属膜で充填することを特徴とする半導体装置の製造
    方法。
  22. 【請求項２２】 前記第１拡散層上の層間絶縁膜の所定
    領域及び前記第２拡散層上の層間絶縁膜の所定領域に、
    それぞれ第１開口部及び第２開口部を設けて前記第１拡
    散層の表面のみを露出させる工程において、前記第１開
    口部に位置する層間絶縁膜は、その下方に下から順にゲ
    ート電極の側壁絶縁膜、ストッパー絶縁膜を有してお
    り、前記第２開口部に位置する層間絶縁膜は、その下方
    にストッパー絶縁膜を有する請求項２１記載の半導体装
    置の製造方法。
  23. 【請求項２３】 前記第１拡散層上の層間絶縁膜の所定
    領域及び前記第２拡散層上の層間絶縁膜の所定領域に、
    それぞれ第１開口部及び第２開口部を設けて前記第１拡
    散層の表面のみを露出させる工程において、前記第１開
    口部に位置する層間絶縁膜、側壁絶縁膜、ストッパー絶
    縁膜を全て除去した後においても、前記第２開口部に位
    置するストッパー絶縁膜の一部が残存する請求項２２記
    載の半導体装置の製造方法。
  24. 【請求項２４】 前記第２開口部の第２拡散層の表面を
    露出させる工程は、前記第２開口部に残存する前記スト
    ッパー絶縁膜を除去することにより行われる請求項２３
    記載の半導体装置の製造方法。
  25. 【請求項２５】 前記側壁絶縁膜は、ゲート電極の側面
    を保護する膜であり、前記第１開口部の開口幅は、前記
    側壁絶縁膜の幅の２倍よりも小さく、かつ、前記第２開
    口部の開口幅は、前記側壁絶縁膜の幅の２倍よりも大き
    い請求項２２、２３又は２４記載の半導体装置の製造方
    法。
  26. 【請求項２６】 前記第１開口部及び前記第２開口部を
    含む前記半導体基板に金属膜を堆積させる工程は、バリ
    ア金属膜を堆積させた後に、その上に金属膜を堆積させ
    ることにより行われる請求項２１、２２、２３、２４又
    は２５記載の半導体装置の製造方法。
  27. 【請求項２７】 前記導電性シリコン膜は、ポリシリコ
    ン膜、アモルファスシリコン膜、エピタキシャル層、或
    いは、シリコン・ゲルマニウム混晶のいずれかである請
    求項１５、１６、１７、１８、１９、２０、２１、２
    ２、２３、２４、２５又は２６記載の半導体装置の製造
    方法。
  28. 【請求項２８】 前記導電性シリコン膜がアモルファス
    シリコン膜であるときは、前記アモルファスシリコン膜
    は、前記第１開口部及び前記第２開口部が金属膜で充填
    された後においてポリシリコン膜に改質されている請求
    項２７記載の半導体装置の製造方法。
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