KR20010030293A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

메모리 셀부내의 게이트 전극들 간의 간격과 주변 회로부내의 게이트 전극들 간의 간격은 게이트 전극들의 측벽 절연막들의 폭들간의 관계에 따라 설정된다. 에칭 스토퍼막을 사용하여, 우선 메모리 셀 콘택 홀에만 선택적으로 형성되고 실리콘막이 하부에 채워진다. 그 결과, 최적의 전극 구조는 메모리 셀부내의 n형 확산층과 주변 회로부내의 n형 확산층 상에 각기 제공될 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 메모리 셀부를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 전계 효과 트랜지스터의 접속 부분의 저항값을 낮춘 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS(Metal Oxide Semiconductor) 전계 효과 트랜지스터를 사용한 반도체 장치가 다양한 분야에서 개발되고 사이즈의 감소 기술과 고밀도 집적 기술이 진전됨에 따라 다양한 기능을 갖는 장치로서 수행되어 왔다. 다양한 기능을 갖는 전형적인 반도체 장치로서, DRAM(Dynamic Random Access Memory)과 로직 둘다를 포함하는 반도체 장치가 알려져 있다. 다양한 기능을 갖는 반도체 장치에 대한 장점이 기술될 것이다.
도 1a 및 도 1b는 종래의 DRAM의 메모리 셀부와 주변 회로부를 나타내는 단면도이다. 도 1a 및 도 1b에 나타난 바와 같이, 주변 회로부에는, n형 확산층과 p형 확산층을 갖는 MOS 트랜지스터가 형성된다. 도 1a에 나타난 바와 같이, 반도체 기판(241)의 표면 상에는 p 웰(242)이 형성되고, 이 p 웰(242)의 표면 상에는 복수개의 소자 분리 산화막(243)이 형성된다. 따라서, 메모리 셀부(260)와 주변 회로부(270)는 구분되고 메모리 셀 부(260)와 주변 회로부(270)에는 복수개의 소자 영역들이 있다. 메모리 셀부(260)의 소자 영역의 p 웰(252)의 표면에는1, n형 확산층(244)이 형성된다. 주변 회로부(270)에서 소자 영역의 p 웰(242)의 표면에는, n형 확산층(274)이 형성된다. 주변 회로부(270)에서 n형 확산층(274)은 메모리 셀부(260)내의 n형 확산층(244)보다 깊은 위치에 형성된다. 층간 절연막(246)은 이들 소자 영역의 상부 표면에 형성된다. 층간 절연막(246)에는, n형 확산층(244)에 접속되며 인이 도핑된 폴리실리콘막으로 이루어진 인 도핑 폴리실리콘 플러그(250)로 채워진 메모리 셀부 콘택(247)이 있다. 또한, 층간 절연막(246)에는, 주변 회로부(270)내의 n형 확산층(274)에 접속된 주변 회로부 콘택(248)이 있고, 그 내부에는 동일 프로세스시 형성된 인 도핑 폴리실리콘 플러그(251)가 채워진다. 이들 인 도핑 폴리실리콘 플러그(250, 251)에 접속된 금속 상호접속(255)도 형성된다.
도 1b에서, 주변 회로부(270)에서 p 웰(242)의 표면 상에는 p형 확산층(245)이 형성된다. 이 층간 절연막(246)과 금속 상호접속(255) 상에는 층간 절연막(266)이 형성된다. p형 확산층(245)에 도달하는 주변 회로부 콘택(258)은 층간 절연막(266, 246)에 형성되고, 그 내부에는 금속 플러그(254)가 채워진다. 금속 상호접속(255)에 접속된 금속 플러그(256)는 층간 절연막(266)내에 형성된다. 도 1a와 유사하게, 메모리 셀부(260)에서, 층간 절연막(246)내에 제공된 메모리 셀 콘택부(247)에는 인 도핑 폴리실리콘 플러그(250)가 채워지며, n형 확산층(244)에 접속된다.
인 도핑 폴리실리콘 플러그(250)는 정상적으로 n형 확산층(244)과 동일한 도전형을 갖는다. 그 결과, 메모리 셀부(260)내의 폴리실리콘 플러그와 동일한 도전형의 n형 폴리실리콘 플러그가 주변 회로부(270)내의 p형 확산층(245)상의 주변 회로부 콘택내에 형성될 때, pn 졍션이 형성되고 n형 폴리실리콘 플러그와 p형 확산층사이의 영역 양단의 전압의 인가는 이들 사이에 부적합한 정류 효과(rectifying effect)를 유발한다. 따라서, n형 폴리실리콘 플러그는 주변 회로부 콘택(258)용으로 사용될 수 없고, 금속 플러그가 그 대신에 사용된다. 따라서, 주변 회로부내의 p형 확산층(245)은 주변 회로부 콘택(258)을 채우는 금속 플러그(254)를 통하여 상부 금속막 상호접속(265)에 접속되고나서 층간 절연막(266)에 제공된 금속 플러그(256)를 통하여 금속 상호접속(255)에 접속된다.
그러나, 메모리 셀부 콘택의 사이즈가 소자의 사이즈의 감소에 따라 감소되기 때문에, n형 폴리실리콘 플러그의 저항값은 증가하고, 셀 동작의 결함의 원인이 될 수 있다는 것에 유의하라. 금속 플러그는 메모리 셀부의 콘택용 n형 폴리실리콘 플러그 대신에 사용될 수도 있지만, 금속 플러를 사용함으로써 확산층의 누설이 증가한다. 그 결과, 금속 플러그는 주변 회로부 콘택과는 달리 메모리 셀 부 콘택을 형성하기 위해 사용될 수 없다.
본 발명의 목적은 사이즈가 감소된 메모리 셀들을 포함하며, 메모리 셀부내에 확산층 누설없이 저저항 콘택과 메모리 셀부의 주변 회로부내의 저저항 콘택 플러그를 갖는 다기능 반도체 장치를 제공하기 위한 것이다.
본 발명의 제1 특징에 따른 반도체 장치는 반도체 기판; 상기 기판 상에 형성된 소자; 상기 반도체 기판상에 형성된 층간 절연막; 상기 층간 절연막내에 제공되며 상기 반도체 기판의 표면에 도달하는 제1 개구; 상기 제1 개구보다 더 큰 개구 사이즈를 갖는 제2 개구; 상기 제1 개구의 하부내에 채워진 하부 도전성 실리콘막과 상기 제1 개구의 상부내에 채워진 금속막을 갖는 제1 플러그; 및 상기 제2 개구내에 채워진 도전성 제2 플러그를 포함한다.
본 발명의 제2 특징에 따른 반도체 장치는 반도체 기판; 상기 기판 상에 형성된 소자; 상기 반도체 기판상에 형성된 게이트 절연막; 상기 게이트 절연막상에 형성된 제1 및 제2 게이트 전극들; 상기 게이트 전극의 측벽상에 형성된 측벽 절연막; 상기 게이트 전극과 상기 측벽 절연막을 포함하는 상기 반도체 기판의 상부 표면을 피복하는 층간 절연막; 상기 층간 절연막내에 제공되며 상기 반도체 기판의 표면에 도달하는 제1 및 제2 개구; 및 각각 상기 제1 및 제2 개구들 내에 채워진 도전성 제1 및 제2 플러그를 포함하며, 상기 제1 게이트 전극은 상기 측벽 절연막 두께의 2배보다 작은 제1 간격으로 형성되고, 상기 제2 게이트 전극은 상기 측벽 절연막 두께의 2배보다 큰 제2 간격으로 형성된다.
본 발명의 제1 및 제2 특징에 따른 반도체 장치에서, 상기 제1 플러그는 제1 개구의 하부층부내에 채워진 도전성 실리콘막과 상부층내에 채워진 금속막을 가지고 상기 제2 플러그는 제2 개구내에 채워진 도전성막을 가지며 확산층에 직접적으로 접속될 수 있다. 따라서, 제2 플러그의 저항값이 감소된다. 또한, 장치에서 메모리 셀내에 형성된 제1 플러그의 누설 특성이 저하되지 않을 것이다.
본 발명의 제1 특징에 따른 반도체 장치의 제조 방법은 반도체 기판의 표면상에 제1 및 제2 확산층들을 형성하는 단계; 상기 제1 및 제2 확산층들을 포함하는 상기 반도체 기판상에 층간 절연막을 형성하는 단계; 각기 상기 제1 확산층상의 층간 절연막의 영역과 상기 제2 확산층상의 층간 절연막의 영역내에 제1 및 제2 개구들을 형성하여 상기 제1 및 제2 확산층의 표면을 노출시키는 단계; 상기 반도체 기판상에 도전성 실리콘막을 피착하는 단계; 상기 도전성 실리콘막을 에치백하여 상기 제1 개구의 하부에 제1 플러그의 하부를 형성함과 동시에 상기 제2 개구의 하부에 있는 상기 도전성 실리콘막을 제거하여 상기 제2 확산층의 표면을 노출시키는 단계; 및 상기 제1 및 제2 개구들을 포함하는 상기 반도체 기판상에 금속막을 피착하고, 상기 제1 및 제2 개구들을 상기 금속막으로 채워서 상기 제1 개구내의 상기 하부 도전성 실리콘 플러그상에 상기 제1 플러그의 상부를 형성하고 상기 제2 개구내에 상기 금속막을 채워서 제2 플러그를 형성하는 단계를 포함한다.
본 발명의 제2 특징에 따른 반도체 장치의 제조 방법은 반도체 기판의 표면상에 제1 및 제2 확산층을 형성하는 단계; 상기 제1 및 제2 확산층들을 포함하는 상기 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 제1 확산층상의 상기 층간 절연막의 영역에 제1 개구를 형성하여 상기 제1 확산층의 표면을 노출시키는 단계; 도전성 실리콘막을 피착하여 상기 도전성 실리콘막으로 상기 제1 개구의 하부를 채워 제1 플러그의 하부를 형성하는 단계; 상부 금속막을 피착하여 상기 상부 금속막으로 상기 제1 개구의 상부를 채워 상기 제1 플러그의 상부를 형성하는 단계; 상기 제2 확산층상의 상기 층간 절연막의 영역내에 제2 개구를 형성하여 상기 제2 확산층의 표면을 노출시키는 단계; 및 상기 제2 개구를 포함하는 상기 반도체 기판상에 금속막을 피착하여 상기 제2 개구를 상기 금속막으로 채워, 제2 플러그를 형성하는 단계를 포함한다.
본 발명의 제3 특징에 따른 반도체 장치의 제조 방법은 반도체 기판의 표면상에 제1 및 제2 확산층을 형성하는 단계; 상기 제1 및 제2 확산층들을 포함하는 상기 반도체 기판상에 층간 절연막을 형성하는 단계; 각각 상기 제1 및 제2 확산층들 상의 상기 층간 절연막의 영역에 제1 및 제2 개구를 형성하여 상기 제1 확산층의 표면만을 노출시키는 단계; 도전성 실리콘막을 피착하여 상기 도전성 실리콘막으로 상기 제1 개구의 하부를 채워 제1 플러그의 하부를 형성하는 단계; 상기 제2 개구의 하부에 있는 상기 제2 확산층의 표면을 노출시키는 단계; 및 상기 제1 및 제2 개구를 포함하는 상기 반도체 기판상에 금속막을 피착하고, 상기 제1 개구의 상부를 상기 금속막으로 채워서 상기 제1 플러그의 상부를 형성함과 동시에, 상기 제2 개구를 상기 금속막으로 채워서 제2 플러그를 형성하는 단계를 포함한다.
본 발명의 제4 특징에 따른 반도체 장치의 제조 방법은 반도체 기판상에 제1 및 제2 게이트 전극을 형성하는 단계 -상기 제1 게이트 전극들간의 거리는 상기 제2 게이트 전극들 간의 거리보다 좁음- ; 상기 제1 및 제2 게이트 전극들의 측벽에 제1 측벽 절연막을 형성하는 단계; 상기 제1 게이트 전극과 상기 제1 측벽 절연막을 마스크로서 사용하여 상기 반도체 기판상에 제1 확산층을 형성하고 상기 제2 게이트 전극과 상기 제1 측벽 절연막을 마스크로서 사용하여 상기 반도체 기판 상에 제2 확산층을 형성하는 단계; 상기 제1 측벽 절연막상에 제2 측벽 절연막을 형성하는 단계; 에칭 스토퍼막을 피착하는 단계; 상기 에칭 스토퍼막상에 층간 절연막을 형성하는 단계; 상기 층간 절연막, 상기 에칭 스토퍼막 및 상기 제1 및 제2 측벽 절연막을 에칭하여 상기 제1 확산층의 표면을 노출시키는 상기 제1 확산층상의 영역에 제1 개구를 형성하고 상기 에칭 스토퍼막을 노출시키는 상기 제2 확산층상의 영역에 제2 개구를 형성하는 단계; 도전성 실리콘막을 피착하여 상기 제1 개구의 하부를 상기 도전성 실리콘막으로 채움으로써, 제1 플러그의 하부를 형성하는 단계; 상기 제2 개구의 하부에 있는 상기 에칭 스토퍼막을 제거하여 상기 제2 확산층의 표면을 노출시키는 단계; 및 상기 제1 및 제2 개구를 포함하는 상기 반도체 기판상에 금속막을 피착하고, 상기 제1 개구의 상부를 상기 금속막으로 채워서 상기 제1 개구내에 상기 제1 플러그의 상부를 형성함과 동시에 상기 제2 개구를 상기 금속막으로 채워서 상기 제2 개구내에 제2 플러그를 형성하는 단계를 포함한다.
본 발명의 제1 내지 제4 특징에 따른 반도체 장치를 제조하는 방법에 있어서, 상기 도전성 실리콘막은 폴리실리콘막, 비정질 실리콘막, 에피텍셜 성장막 및 실리콘-게르마늄 혼합 결정막 중 어느 하나이다. 만일 상기 도전성 실리콘막은 비정질 실리콘막이면, 상기 제1 및 제2 개구들이 금속막으로 채워진 후에 폴리실리콘막으로 개질될 수도 있다.
본 발명의 특성, 원리 및 활용은 첨부된 도면을 참조하여 읽었을 때 다음 상세 설명으로부터 명백해질 것이며 유사 부분들은 동일 참조 번호 또는 문자로 표시된다.
도 1a와 도 1b는 종래의 반도체 장치의 단면도.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 제조 단계순으로 나타낸 단면도.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 제조 단계순으로 나타낸 단면도.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도.
도 6a 내지 도 6c는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 제조 단계순으로 나타낸 단면도.
도 7a 내지 도 7c는 도 6의 단계에 후속되는 단계들을 나타내는, 제5 실시예에 따른 반도체 장치의 제조 방법을 제조 단계순으로 나타낸 단면도.
도 8a 내지 도 8c는 도 7의 단계에 후속되는 단계들을 나타내는, 제5 실시예에 따른 반도체 장치의 제조 방법을 제조 단계순으로 나타낸 단면도.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : p 웰
3 : 소자 분리 산화막
4 : n형 확산층
5 : p형 확산층
6 : 층간 절연막
7 : 메모리 셀부 콘택(제1 개구)
8 : 주변 회로부 콘택(제2 개구)
10 : 인 도핑 폴리실리콘 플러그(제1 플러그의 하부)
11 : 인 도핑 폴리실리콘 측벽(도전성 측벽 실리콘막)
13 : 상부 금속 플러그
14 : 금속 플러그
15 : 금속 상호접속
20 : 메모리 셀부
30 : 주변 회로부
본 발명의 실시예에 따른 반도체 장치와 그 제조 방법은 첨부된 도면을 참조하여 상세히 기술될 것이다. 본 발명의 기본적인 특징에 대해 우선적으로 기술될 것이다. 본 발명에 따른 반도체 장치에서, 메모리 셀내의 확산층들과 메모리 셀의 주변 회로 상에 형성되며 금속막으로 채워진 콘택 홀들, 금속막 및 기판 표면상의 확산층은 주변 회로부내의 콘택의 하부에 직접적으로 접속된다. 한편, 기판 표면 상의 금속막과 확산층은 메모리 셀의 콘택의 하부에 폴리실리콘막을 통하여 접속된다.
보다 구체적으로, 예를 들면 메모리 셀부내의 인접한 게이트 전극들 사이에 작은 간격을 갖는 영역과 예를 들면 칩의 주변 회로부내의 인접한 게이트 전극들 사이에 큰 간격을 갖는 영역이 있을 때, 작은 간격을 갖는 영역내의 콘택 홀의 하부에는 실리콘층이 형성되고, 실리콘층의 상부층과 큰 간격을 갖는 영역내의 콘택 홀 양측에 금속 플러그가 형성된다.
본 발명에 따른 반도체 장치에 대한 제조 방법에는 크게 2가지 종류가 있다.
제1 제조 방법에 따르면, 기판 상의 층간 절연막내에 콘택 홀들이 제공될 때, 메모리 셀의 콘택은 서로 결합된 인접 게이트 전극들의 측벽 절연막, 스토퍼 질화막 및 층간 절연막을 갖는 측벽 절연막 영역은 기판측으로부터 이 순서로 형성되는 영역에 제공된다. 주변 회로부내의 콘택은 스토퍼 질화막과 층간 절연막이 기판측으로부터 이 순서로 형성되는 영역에 형성된다. 메모리 셀내의 콘택에서, 확산층이 노출되는 시점에서, 확산층은 주변 회로부내의 콘택의 하부까지 노출되지 않고 스토퍼 질화막으로 피복된다. 이들 상이한 콘택 개구 상태를 활용함으로써, 도전성 실리콘막은 메모리 셀의 콘택의 하부에만 선택적으로 피착된다. 다음으로, 금속막의 플러그는 콘택 홀들 양쪽에 전체적으로 채워진다.
제2 제조 방법에 따르면, 콘택 홀들이 기판상의 층간 절연막내에 제공될 때, 주변 회로부내의 콘택의 개구폭은 메모리 셀의 콘택의 개구보다 더 크게 되도록 형성된다. 다음으로, 전체 표면 상에 피착된 폴리실리콘막을 에치백하여, 메모리 셀의 콘택의 하부에 폴리실리콘막의 플러그가 형성되도록 한다. 이 때, 더 큰 개구폭을 갖는 주변 회로의 콘택에서, 폴리실리콘막이 하부 및 측벽에 형성된다. 하부의 폴리실리콘막만이 제거되어 콘택 하부의 기판의 표면이 노출되고, 콘택의 하부측상의 측벽상에 측벽부가 형성된다. 다음으로, 금속막의 플러그는 콘택 홀을 전체적으로 채운다.
제1 제조 방법에 따른 메모리 셀 및 주변 회로내의 콘택의 사이즈에 관련하여, 주변 회로내의 콘택은 제2 제조 방법과 유사하게 메모리 셀내의 콘택의 개구 폭보다 더 크게 되도록 형성된다.
본 발명의 제1 실시예가 기술될 것이다. 도 2c는 본 발명에 따른 반도체 장치의 단면도이다. 도 2c에 나타난 바와 같이, 실리콘 기판(1)의 표면 상에는 p 웰(2)이 형성된다. 메모리 셀부(20)와 주변 회로부(30)를 분리하는 소자 분리 산화막(3)과 이들 영역에 형성된 분리 소자들이 형성된다. 소자 분리 산화막(3)에 의해 분리된 메모리 셀부(20)와 주변 회로부(30)에서 반도체 기판(1)의 표면의 영역에는, n형 확산층(4)과 p형 확산층(5)이 각기 형성된다. 주변 회로부(30)내의 p형 확산층(5)는 메모리 셀부(20)에서의 n형 확산층(4)보다 더 깊은 위치에 형성된다는 것에 유의하라. 이들 확산층이 형성되는 반도체 기판(1)의 일부 상에는 층간 절연막(6)이 형성된다. 이 층간 절연막(6)에는, 각각, 메모리 셀부(20)내의 n형 확산층(4)과 주변 회로부(30)내의 p형 확산층(5)에 접속된 메모리 셀부 콘택(제1 개구)(7) 및 주변 회로부 개구(제2 개구)(8)가 형성된다. 인 도핑 폴리실리콘 플러그(제1 플러그의 하부)(10)는 메모리 셀부 콘택(7)의 하부를 채운다. 상부 금속 플러그(13)는 메모리 셀부 콘택(7)의 상부를 채운다. 인 도핑 폴리실리콘 측벽(도전성 측벽 실리콘막)(11)은 하부측상의 주변 회로부 콘택(8)의 측벽상에 형성된다. 나머지 영역은 금속 플러그(14)로 채워진다. 상부 금속 플러그(제1 플러그의 상부)(13)와 금속 플러그(14)에 접속된 금속 상호접속(15)은 층간 절연막(6)상에 형성된다.
본 발명에 따른 반도체 장치를 제조하는 방법이 기술될 것이다. 도 2a 내지 도 2c는 본 실시예에 따른 반도체 장치를 제조하는 방법을 제조 단계순으로 나타낸 단면도이다. 도 2a는 메모리 셀부(20)내의 p 웰(2), 소자 분리 절연막(3), 게이트 산화막(도시되지 않음), 게이트 전극(도시되지 않음) 및 n형 확산층(4)과 소스/드레인 확산 영역이 될 주변 회로부(30)내의 p형 확산층(5)이 반도체 기판(1)의 표면 상에 형성되는 반도체 장치의 메모리 셀부(20)와 주변 회로부(30)를 나타낸다. 주변 회로부(30)내의 n형 확산층이 도시되지 않는다는 것에 유의하라. 주변 회로부(30)내의 p형 확산층(5)과 n형 확산층은 메모리 셀부(20)내의 n형 확산층보다 더 깊은 위치에 형성된다. 상부에 그러한 소자를 갖는 반도체 기판(1)상에는 층간 절연막(6)이 형성된다. 다음으로, 메모리 셀부 콘택(7)과 주변 회로부 콘택(8)이 각기 메모리 셀부(20)와 주변 회로부(30)내의 n형 확산층(4)과 p형 확산층(5)상의 층간 절연막(6)내에 형성되어 반도체 기판(1)의 표면 상에 형성된 확산층들을 노출시킨다. 이때, 주변 회로부 콘택(8)은 메모리 셀부 콘택(7)보다 더 큰 개구폭을 갖도록 형성된다. 인 도핑 폴리실리콘(도전성 실리콘막)(9)은 반도체 기판(1)상에 성장된다. 이때, 인 도핑 폴리실리콘(9)의 두께는 주변 회로부 콘택(8)의 개구폭의 1/2보다 더 작게 설정되고 메모리 셀부 콘택(7)의 개구폭의 1/2보다 더 크게 설정된다.
다음으로, 도 2b에 나타난 바와 같이, 인도핑된 폴리실리콘(9)을 에치백하여 메모리 셀부 콘택(7)의 하부에 인 도핑 폴리실리콘 플러그(10)를 형성한다. 이때, 주변 회로부 콘택(8)의 하부에 있는 인 도핑된 폴리실리콘(9)을 제거하여 콘택의 안쪽 하부 표면에 있는 p 확산층(5)의 표면을 노출시킨다. 따라서, 인 도핑 폴리실리콘 측벽(11)은 주변 회로부 콘택(8)의 하부 측벽에 형성된다. 인 도핑 폴리실리콘(9)은 메모리 셀부 콘택(7)을 전체적으로 채울 수 있는 두께를 가지도록 설정되는 반면에 주변 회로부 콘택(8)는 전체적으로 채워지지 않지만 측벽과 하부 표면상에는 피착된다.
도 2c에 나타난 바와 같이, 금속막(12)이 전체 표면상에 피착된 후 에치백 또는 CMP(Chemical Mechanical Polishing)를 행하여 각각 메모리 셀부 콘택(7)과 주변 회로부 콘택(8)내에 상부 금속 플러그(13)와 금속 플러그(14)를 형성한다. 다음으로, 상부 금속 플러그(13)와 금속 플러그(14)에 접속된 금속 상호접속(15)이 형성된다.
본 발명에 따르면, 메모리 셀부(20)와 주변 회로부(30)내의 콘택들의 개구 폭들간의 차를 이용하여, 폴리실리콘막 플러그는 메모리 셀부 콘택(7)의 하부에만 형성될 수 있다. 주변 회로부 콘택(8)은 금속막 플러그(14)에 의해 p형 확산층(5)과 n형 확산층에 직접적으로 접속될 수 있다. 따라서, 메모리 셀부(20)내의 n형 확산층(4)상부와, 주변 회로부(30)내의 p형 확산층 상에 콘택들이 형성될 수 있는 반면에 이와 동시에 도전성 재료는 추가적인 리소그라피 단계없이 일련의 프로세스 단계로 콘택들 내에 채워질 수 있다. 또한, 메모리 셀부 콘택의 저항값(7)이 감소됨과 동시에, 제조 프로세스가 단순화될 수 있다. 주변 회로부(30)내의 상호접속의 배열도 단순화되어, 주변 회로부(30)내의 사이즈 감소의 억제가 제거될 수 있다. 더욱이, 일련의 프로세스 단계들은 메모리 셀부 콘택(7)내의 누설 특성을 저하되게 될 것이다.
본 발명의 제2 실시예가 기술될 것이다. 도 3c는 본 발명에 따른 반도체 장치의 단면도이다. 도 3c에 나타난 바와 같이, 반도체 기판(41)의 표면 상에는 메모리 셀부(60)내의 p 웰(42), 소자 분리 절연막(43), n형 확산층(44)과 주변 회로부(70)내의 n형 확산층(도시되지 않음)과 p형 확산층(45)이 형성된다. 메모리 셀부(60)와 주변 회로부(70)내에는 소자들이 형성된다. 그렇게 상부에 형성된 소자들을 갖는 반도체 기판(41)상에는 층간 절연막(46)이 형성되고, 각기 메모리 셀부 콘택(제1 개구)(47)와 주변 회로부 콘택(제2 개구)(48)가 n형 확산층(44)과 p형 확산층(45)에 도달한다. 게다가, 메모리 셀부 콘택(47)은 하부 인 도핑 폴리실리콘 플러그(제1 플러그의 하부)(50)와 상부 금속 플러그(제1 플러그의 상부)(53)로 채워진다. 주변 회로부 콘택(48)은 금속 플러그(제2 플러그)로 채워진다. 상부 금속 플러그(53)와 금속 플러그(54)에 접속된 금속 상호접속(55)은 층간 절연막(46)상에 형성된다.
본 발명에 따른 반도체 장치를 제조하는 방법이 기술될 것이다. 도 3a 내지 도 3c는 본 발명에 따른 반도체 장치의 제조 방법을 제조 단계순으로 나타낸 단면도이다. 도 3a는 제1 실시예와 유사하게 게이트 산화막, 게이트 전극, 소스/드레인 확산층 등이 상부에 형성되는 반도체 기판상에 층간 절연막(46)이 성장된 후의 상태를 나타낸다. 보다 구체적으로, 도 3a에 나타난 바와 같이, 반도체 기판(41)상에는 메모리 셀부(60)내의 p 웰(42), 소자 분리 산화막(43) 및 n형 확산층(44)과 주변 회로부(도시되지 않은, 주변 회로부(70)내의 n형 확산층을 가짐)내의 p형 확산층(45) 그리고 층간 절연막(46)이 형성된다. 주변 회로부(70)내의 p형 확산층(45)과 n형 확산층은 메모리 셀부(60)내의 n형 확산층보다 더 깊은 위치에 형성된다. 다음으로, n형 확산층(44)에 도달하는 메모리 셀부 콘택(47)은 층간 절연막(46)내에 형성되고 인 도핑 실리콘막이 피착된다. 다음으로, 인 도핑 폴리실리콘 플러그(50)는 에치백에 의해 메모리 셀부 콘택(47)의 하부에 형성된다. 금속층이 피착된 후 에치백 또는 CMP가 수행되어 상부 금속 플러그(53)가 형성된다.
도 3b에 나타난 바와 같이, p형 확산층(45)에 도달하는 주변 회로부 콘택(48)은 층간 절연막(46)내에 형성된다. 다음으로, 금속막을 피착한 후 에치백 또는 CMP를 행하여 금속 플러그(54)를 형성한다.
다음으로, 도 3c에 나타난 바와 같이, 메모리 셀부(60)내의 상부 금속 플러그(53)와 주변 회로부(70)내의 금속 플러그(54)에 접속된 금속 상호접속(55)이 형성된다.
본 발명의 제조 방법에서, 메모리 셀부(60) 및 주변 회로부(70)내의 콘택들은 도전성 재료들로 채워져서, 메모리 셀부 콘택(47)의 누설 특성은 저하되지 않을 것이다. 주변 회로부 콘택(48)의 개구폭은 제1 실시예와는 달리 인 도핑 폴리실리콘막의 폭의 2배보다도 더 큰 사이즈에 억제되지 않도록, 주변 회로부(70)의 사이즈는 물론 메모리 셀부(60)의 사이즈도 감소시킬 수 있다.
본 실시예에 따르면, 메모리 셀부 콘택(47)상에는 인 폴리실리콘막이 피착되고 이를 에치백하여 인 도핑 폴리실리콘 플러그(50)를 형성한다. 그러나, 전술된 방법 대신에 메모리 셀부 콘택(47)에 선택적인 에피택셜 성장에 의해 실리콘 플러그를 형성할 수도 있다.
본 발명의 제3 실시예가 기술될 것이다. 도 4는 본 발명에 따른 반도체 장치의 단면도이다. 본 발명에 따르면, 인 도핑 비정질 실리콘막은 제1 실시예에서 사용된 인 도핑 폴리실리콘막 대신에 사용된다. 도 4에 나타난 제3 실시예에서, 도 2에 나타난 제1 실시예에서 사용된 것과 동일한 소자들에는 동일한 참조 부호로 표시되며 상세한 설명은 제공되지 않는다는 것에 유의하라.
도 4에 나타난 바와 같이, 메모리 셀부(100)와 주변 회로부(110)는 반도체 기판(1)상에 형성된다. 메모리 셀부(100) 및 주변 회로부(110)용 층간 절연막(6)내에는, n형 확산층(4)에 도달하는 메모리 셀부 콘택(87)과 p형 확산층(5) 및 n형 확산층(도시되지 않음)에 도달하는 주변 회로부 콘택(88)이 제1 실시예와 유사하게 각각 형성된다. 다음으로, 이들 콘택 홀 및 에치백을 포함하는 반도체 기판(1) 상에는 인 도핑 비정질 실리콘이 피착된다. 따라서, 인 도핑 비정질 실리콘 플러그(제1 플러그의 하부)(90)는 메모리 셀부 콘택(제1 개구)(87)의 하부에 형성되고, 주변 회로부 콘택(제2 개구)(88)의 하부에 있는 측벽 상에는 인 도핑 비정질 실리콘 측벽(91)이 형성된다. 이 때, 주변 회로부 콘택부(88)내에는, 콘택내의 하부에 위치한 p형 확산층(5)의 표면이 노출된다. 다음으로, 메모리 셀부 콘택(87)과 주변 회로부 콘택(88)의 상부내에는 금속막이 채워진다. 예를 들면 Ti의 하부층, TiN(이하 TiN/Ti로 참조됨)의 상부, 그 상부의 배리어막(96) 및 그 다음 상부의 텅스텐과 같은 고용융점 금속막을 포함하는 적층된 금속막일 수 있다. 적층된 금속막이 피착된 후, 에치백 또는 CMP를 행하여 각각 메모리 셀부 콘택(87)과 주변 회로부 콘택(88)내에 상부 금속 플러그(93)와 금속 플러그(94)를 제공한다. 다음으로, 메모리 셀부(100)에서, n형 확산층(4)의 표면과 Ti는 어닐링에 의해 인 비정질 실리콘 플러그(90)를 통해 서로 반응하게 되고, Ti 실리사이드막이 형성된다. 유사하게, 주변 회로부(110)에서는, p형 확산층(5)의 표면과 Ti는 서로 직접적으로 반으하여 Ti 실리사이드막이 형성된다. 다음으로, 금속 상호접속(95)이 형성되기 때문에 금속 상호 접속(95)와 상부 금속 플러그(93)와 금속 플러그(94)의 상부 표면이 접속된다.
본 실시예에서와 같이, 비정질 실리콘막의 플러그가 콘택부용으로 사용될 때, 비정질 실리콘막은 어닐링에 의해 결정성을 갖는 폴리실리콘막으로 수정될 수 있는데, 바꾸어 말하자면, 비정질 실리콘막이 더 낮은 저항값을 갖는 금속으로 형성될 수도 있다.
본 실시예에서, 제1 실시예의 효과에 부가하여, 메모리 셀부 및 주변 회로부내의 확산층과 금속 플러그의 접속 저항값은 더욱 감소될 수 있다.
본 실시예에서는, 인 도핑 비정질 실리콘막, 베리어막 및 고용융점 금속막이 결합되지만, 인 도핑 폴리실리콘막, 베리어막 및 고용융점 금속막의 결합이 사용될 수 있다는 것을 알 수 있어야만 한다.
본 발명의 제4 실시예가 기술될 것이다. 도 5는 본 발명에 따른 반도체 장치의 단면도이다. 제2 실시예에 따른 인 도핑 폴리실리콘막 대신에, 인 도핑 비정질 실리콘막이 사용되고, TiN/Ti 베리어막의 적층막과 텅스텐막과 같은 고용융점 금속막이 사용된다. 도 5에 나타난 제4 실시예에서는, 도 3에 나타난 제2 실시예에서와 동일한 소자들에는 동일 참조 부호가 표시되고 상세한 설명을 제공하지 않는다.
도 5에 나타난 것과 같이, n형 확산층(44)에 도달하는 메모리 셀부 콘택(127)이 메모리 셀부내의 층간 절연막(46)내에 형성된 후, 인 도핑 비정질 실리콘막이 피착되고 이를 에치백하여 메모리 셀부 콘택(제1 개구)(127)의 하부에 인 도핑 비정질 실리콘 플러그(제1 플러그의 하부)(130)를 형성한다. 다음으로, TiN/Ti 베리어막(136)이 피착되고나서, 텅스텐막과 같은 고용융점 금속막이 베리어막(136)상에 피착된다. 메모리 셀부 콘택(127)내에 에치백 또는 CMP에 의해 상부 금속 플러그(133)가 형성된다.
다음으로, p형 확산층(45)과 n형 확산층(도시되지 않음)에 도달하는 주변 회로부 콘택(제2 개구)(128)는 주변 회로부(150)내의 층간 절연막에 형성된다. TiN/Ti 등의 베리어막(146)을 피착하고, 텅스텐막과 같은 고용융점 금속막을 피착한 후 에치백 또는 CMP를 행하여 주변 회로부 콘택(128)에 금속 플러그(134)를 형성한다. 다음으로, 메모리 셀부(140)에서, n형 확산층(44)의 표면과 Ti는 인 도핑 비정질 실리콘 플러그(130)를 통하여 서로 반응하고, Ti 실리사이드막이 형성된다. 주변 회로부(150)에서, p형 확산층(45)의 표면과 Ti는 직접적으로 반응하여 Ti 실리사이드막을 형성한다. 상부 금속 플러그(133)와 금속 플러그(134)에 접속된 금속 상호접속(135)은 층간 절연막(46) 상에 형성된다.
인 도핑 비정질 실리콘막, 베리어막 및 고용융점 금속막이 전술된 경우에서 결합되었지만, 인 도핑 폴리실리콘막, 베리어막 및 고용융점 금속의 결합이 사용될 수도 있다는 것을 알 수 있어야만 한다.
또한, 본 실시예에서, 인 도핑 비정질 실리콘막을 메모리 셀부 콘택상에 피착하고 이를 에치백하여 인 도핑 비정질 실리콘 플러그를 형성하지만, 메모리 셀 콘택에의 인 도핑 에피택시의 선택적인 성장을 사용하여 제2 실시예에서와 유사하게 실리콘 플러그를 형성할 수도 있다.
본 발명에 따르면, 제2 실시예의 효과에 부가하여, 메모리 셀부(140)와 주변 회로부(150)내의 확산층들과 금속 플러그의 접속 저항값은 더욱 감소될 수 있다.
본 발명의 제5 실시예가 기술될 것이다. 도 8c는 본 실시예에 따른 반도체 장치의 단면도이다. 도 8c에 나타난 바와 같이, 반도체 기판(161)의 표면 상에는 p 웰(162), 메모리 셀부(180), 주변 회로부(190) 및 소자 분리 절연막(163)이 형성되어 이들 영역에 형성된 복수개의 소자들을 절연시킨다. n형 확산층(164), n형 확산층(165) 및 p형 확산층(도시되지 않음)이 메모리 셀부(180) 및 주변 회로부(190)의 영역에서 p 웰(162)의 표면상에 형성된다. 이들 확산층들 사이의 영역에 있는 반도체 기판(161)상에 게이트 절연막(186)이 형성되고, 게이트 전극들(181)과 (182)는 각각 메모리 셀부(180)와 주변 회로부(190)에 있는 게이트 절연막(186)상에 형성된다. 게이트 전극들(181, 182)의 측벽에는, 제1 측벽 절연막(183)의 바깥쪽상의 제1 측벽 절연막(183)과 제2 측벽 절연막(184)이 형성된다. 스토퍼막(에칭 스토퍼막)(185)과 층간 절연막(166)은 상부에 소자들이 형성된 반도체 기판(161)의 전체 표면 상에 형성된다. 메모리 셀부 콘택(제1 개구)(167)은 측벽 층간 절연막을 통하여 메모리 셀부(180)내의 n형 확산층(164), 스토퍼막(185) 및 층간 절연막(166)상에 형성된다. 콘택의 하부는 실리콘 막(제1 플러그의 하부)(170)으로 채워지고 상부는 상부 금속 플러그(제1 플러그의 상부)(173)로 채워진다. 실리콘막(170)은 콘택과 접속된 n형 확산층(164)과 동일한 도전형을 갖는다. 실리콘막(170)은 활성화되고, 활성화된 실리콘막(170)의 불순물 농도는 1×1018내지 1021/cm3의 범위내에 있을 수 있다. 만일 농도가 낮다면, 콘택 홀은 이들이 접속되는 MOSFET의 소스/드레인용 외부 기생 저항으로서 기능한다. 외부 기생 저항은 소스-드레인 영역에서 전계를 감소시켜서, 임계 전압이 쇼트 채널 효과에 의해 불필요하게 더 낮아지는 것을 방지할 수 있다. 만일 농도가 높다면, 저항값은 더 낮아지기 때문에 전술된 기생 저항값은 더 낮아질 것이다.
주변 회로부 콘택(190)에서, 주변 회로부 콘택 홀(제2 개구)(168)은 스토퍼막(185)과 층간 절연막(166)을 통하여 n형 확산층(165)상에 형성되고, 그 내부에 금속 플러그(제2 플러그)(174)가 채워진다.
메모리 셀 콘택(167)과 주변 회로부 콘택(168)의 홀들내에 채워진 금속막은 티타늄과 실리콘과 반응하는 탄탈륨과 같은 금속으로 실리콘에 대해 실리사이드 및 확산 베리어막을 형성한다. 상부 금속 플러그(173)에 접속된 금속 상호접속(175)과 소자들을 접속시키기 위한 금속 플러그(174)는 층간 절연막(166)상에 형성된다.
본 실시예에서, 메모리 셀부(180)에 형성된 게이트 전극들(181)간의 간격은 작고, 주변 회로부(190)내의 인접한 게이트 전극들(182)간의 간격은 크다. 이 상태를 달성하기 위한 장치 사이즈는 다음 수학식 1 내지 수학식 3으로 정의될 수 있다.
여기서 메모리 셀부(180)내의 게이트 간격은 Dga이고, 주변 회로부(190)내의 게이트 간격은 Dgb이고, 제1 측벽 절연막(183)(제1 층간 절연막)의 두께는 d1이며, 제2 측벽 절연막(184)(제2 층간 절연막)의 두께는 d2이다.
본 실시예에 따른 반도체 장치를 제조하는 방법이 기술될 것이다. 도 6a 내지 도 6c 내지 도 8a 내지 도 8c는 본 실시예에 따른 반도체 장치를 제조하는 방법을 제조 단계순으로 나타낸 단면도이다.
도 6a에 나타난 바와 같이, n형 반도체 기판(161)의 표면 상에는 p 웰(162)이 형성되고, 소자 분리 절연막(163)이 형성된다. 소자 분리 절연막(163)은 예를 들면 트랜치가 형성되고 이 트랜치에 실리콘 산화막이 채워짐에 따라 예를 들면 트랜치 분리 기술에 의해 형성될 수 있다.
본 실시예에 따르면, 반도체 기판(161)내에 p 웰(162)이 형성되지만, p 또는 n 웰이 필요에 따라 형성될 수 있음에 유의하라. 높은 에너지 이온 주입으로 불순물을 주입함으로써 웰이 형성되고, 소정 불순물 분포가 열처리에 의해 행해진다. 다음으로, 반도체 기판(161)의 표면이 산화되고, 실리콘 산화막이 게이트 절연막(186)으로서 형성된다. 실리콘 산화막의 두께는 1 내지 7nm의 범위이내가 바람직하다. 게이트 절연막(186)은 실리콘 질화막일 수 있다. 더욱이, MOSFET의 임계치를 설정하기 위하여, 반도체 기판(161)의 표면에서의 불순물 농도가 조절된다.
다음으로 게이트 전극이 형성된다. 예를 들면 폴리실리콘막은 알려진 기술에 의해 게이트 절연막(186) 상부 위치에 게이트 전극(181)으로서 형성된다. 여기서, 게이트 전극들(81, 182)은 금속 및 폴리실리콘을 포함하는 적층 구조를 가질 수 있다. 메모리 셀부(180)내에 형성된 게이트 전극(181)은 주변 회로부(190)에 형성된 게이트 전극(182)보다 더 높은 게이트 전극 밀도를 갖는다. 이는 만일 메모리 셀들이 DRAM 메모리 셀들처럼 규칙적으로 배열된다면, 메모리 셀부(180)내의 게이트 전극들(181)의 배열 피치가 주변 회로부(190)내의 게이트 전극들(182)의 배열 피치보다 더 작게 된다는 것을 의미한다.
제1 층간 절연막이 전체 표면상에 형성되고, 제1 층간 절연막이 이방성 건식 에칭에 의해 에치백되어 게이트 전극들(181, 182)의 측벽 상에 제1 측벽 절연막(183)이 형성된다. 측벽이 될 제1 층간 절연막의 금속은 실리콘 산화막이 바람직하다. 두께는 30nm일 수 있다.
다음으로, 레지스트 마스크를 사용하여, 메모리 셀부(180) 및 주변 회로부(190)내의 n 채널 트랜지스터용 소자 영역은 n형 불순물 이온으로 선택적으로 주입된다. 메모리 셀부(180)에서, 인 이온들은 7keV의 에너지, 1×1013/cm2의 도우즈로 주입되어 MOSFET의 소스/드레인 영역이 될 n형 확산층(164)을 형성한다. 유사하게, 주변 회로부(190)에서는, 레지스트 마스크를 사용하여, 아세닉 이온들이 예를 들면 10keV의 에너지, 1×1014/cm2의 도우즈로 주입되어 MOSFET의 소스/드레인이 될 n형 확산층(165)을 형성한다. 각 영역내의 p 채널 트랜지스터는 B+또는 BF2+와 같은 p형 불순물 이온을 주입함으로써 유사하게 형성될 수 있음에 유의하라(도시되지 않음).
도 6b에 나타난 바와 같이, 제2 게이트 측벽 절연막을 형성하기 위하여, 실리콘 산화막은 20 내지 100nm의 범위이내의 두께를 갖도록 형성된다. 여기서, 두께는 70nm이다. 그 다음에, 제1 측벽 절연막(183)을 형성하는 경우와 유사하게, 실리콘 산화막을 에치백하여 제1 측벽 절연막(183)의 바깥쪽 상부에 제2 측벽 절연막(184)을 형성한다. 여기서, 메모리 셀부(180)에서, 제2 측벽 절연막(184)은 에치백 단계후에 인접한 게이트 전극들(181)사이의 영역을 채우는데, 이는 게이트 전극들(181)간의 간격이 작고 측벽이 형성되지 않을 것이기 때문이다. 다음으로, 레지스트 마스크를 사용하여, 주변 회로부(190)내의 n 채널 트랜지스터용 소자 영역에 n형 불순물 이온을 주입하고나서 열처리를 행한다. 따라서, 고농도의 n형 불순물층(소스/드레인)(188)이 형성된다. n형 불순물층(소스/드레인)(188)은 예를 들면 30KeV의 주입 에너지와 3×1015/cm2의 주입 도우즈로 As+이온들을 주입하고나서, 질소 분위기에서 750℃의 온도에서 열처리됨으로써 형성될 수도 있다.
도 6c에 나타난 바와 같이, 저압 CVD(Chemical Vapor Deposition)에 의해 상부에 형성되는 소자들을 갖는 반도체 기판(161)의 전체 표면 상에 실리콘 질화막이 에칭 스토퍼막(185)으로서 20nm의 두께를 갖도록 형성된다. 스토퍼막(185)은 단지 메모리 셀부(180)내의 제1 및 제2 측벽 절연막의 상부 표면과 접촉되지만, 주변 회로부(190)에서는 반도체 기판(161)과 접촉된다.
도 7a에 나타난 바와 같이, TEOS(Tetraethylorthosilicate or tetraethoxysilicate(Si(OC2H5)4))막은 CVD에 의해 스토퍼막(185)상에 층간 절연막(166)으로서 형성된다. 다음으로, 층간 절연막(166)의 표면은 필요에 따라 평탄화된다. CMP 방법이 사용되는 것이 바람직하다.
다음으로, 도 7b에 나타난 바와 같이, 포토리소그라피 기술과 건식 에칭 기술을 조합하여 콘택 홀이 형성된다. 우선, 포토리소그라피 기술에 의해, 레지스트 마스크(도시되지 않음)가 층간 절연막(166) 상에 형성된다. 메모리 셀부(180)내의 콘택 홀 사이즈는 주변 회로부(190)내의 콘택 홀 사이즈보다 더 작다. 메모리 셀 콘택(167)의 콘택 홀은 예를 들면 0.1㎛의 사이즈를 가질 수도 있고, 주변 회로부(168)의 콘택 홀 사이즈는 0.15㎛일 수 있다. 다음으로, 건식 에칭함으로써, 콘택 홀이 형성된다. 건식 에칭은 바람직하기로는 에칭에 효과적인 2단계 이상을 포함한다. 제1 단계에서, 에칭율 차이는 메모리 셀부(180)내의 에칭 스토퍼막(185)이 관통될 때까지 층간 절연막(166)과 스토퍼막(185)간에 작다. 따라서, 메모리 셀부(180)내의 스토퍼막(185)이 콘택 홀에서 제거될 때, 스토퍼막(185)와 층간 절연막(166)은 주변 회로부(190)에 여전히 남게 된다. 제2 단계에서, 층간 절연막(166)이 건식 에칭에 의해 에칭되어 메모리 셀부(180)내의 콘택 홀이 완전히 개방되게 된다. 여기서, 에칭 조건에 관련하여, 고선택 비율을 갖는 스토퍼막(185)이 사용된다. 메모리 셀부(180)에서 콘택 홀이 완벽하게 오픈될 때, 질화막의 적어도 스토퍼막(185)은 주변 회로부(190)에 남게 된다.
또한, 도 7b에 나타난 바와 같이, 주변 회로부 콘택(168)은 게이트 전극들(182)사이에 형성되고 주변 회로부 콘택(168)과 동일한 형상을 갖는 콘택은 인접한 게이트 전극(182)이 없는 게이트 전극들(182)에 인접하여 형성된다. 따라서, 본 실시예에 따른 주변 회로부 콘택(168)은 게이트 전극들(182) 사이에 형성된 것에 반드시 제한되지 않는다.
도 7c에 나타난 바와 같이, 메모리 셀 콘택(167)용 홀에서 실리콘막(170)이 선택적으로 형성된다. 선택적인 에피택시 방법이 사용될 수도 있다. 메모리 셀부 콘택(167)이 형성될 때 형성된 콘택의 하부 표면에 있는 프랙쳐(fracture)층과 건식 에칭 프로세스 등에 의해 생성된 잔여물은 습식 클리닝 프로세스에 의해 제거된다. 성장 프로세스 직전에, 콘택의 하부 표면상의 본래의 산화막은 플루오르화수산 산(hydrofluoric acid)에 의해 제거된다. 이들 단계에서, 주변 회로부 콘택(168)에서의 스토퍼막(185)은 제거되지 않기 때문에 반도체 기판은 주변 회로부 콘택(168)의 하부에서 노출되지 않는다. 다음으로, 선택 에피텍셜 성장 프로세스를 행하여 메모리 셀부 콘택(167)용 홀에만 약 50∼100nm의 범위의 두께를 갖는 실리콘막(170)을 형성한다.
실리콘막(170)은 실리콘 및 게르마늄의 화합 결정일 수 있다. 이는 콘택 저항값을 감소시킬 수 있다.
실리콘막(170)에는 다음의 불순물이 주입된다. 본 실시예에서, 메모리 셀부(180)내에는 n형 트랜지스터가 제공된다, 따라서, 인 또는 아세닉이 실리콘막의 성장 동안 도입될 수도 있거나 막이 형성된 후에 이온 주입이 수행될 수도 있다. 전자의 경우에, 실리콘과 게르나늄의 합성 금속은 불순물의 활성 효율을 향상시키는데 사용될 수도 있고 플러그 저항을 효과적 감소시킨다. 만일 실리콘막을 형성하는 동안 양측 p 및 n형 장치가 메모리 셀부(180)에 제공되고 n형 도핑이 행해진다면, p형 트랜지스터의 소스/드레인 확산층과 실리콘막사이에 PN 졍션이 형성된다. 따라서, 불순물이 도핑되지 않은 실리콘막이 형성되고나서 레지스트 마스크를 사용하여 n형 트랜지스터의 실리콘막에 인 또는 아세닉 이온들을 주입한다.
다음으로, 도 8a에 나타난 바와 같이, 주변 회로부 콘택(168)의 하부에 남겨진 스토퍼막(185)은 건식 에칭에 의해 선택적으로 제거된다. 따라서, n형 확산층(188)은 주변 회로부 콘택(168)의 하부에서 노출된다.
도 8b에 나타난 바와 같이, 메모리 셀부(180) 및 주변 회로부(190)의 콘택 홀내에 금속 플러그가 채워진다. 티타늄막은 실리콘과 접하여 형성되고, 티타늄막상에는 티타늄 질화막이 형성된다. 이 막을 적절한 온도에서 열처리하여, 티타늄이 하부 실리콘과 반응하여 티타늄 실리사이드(TiSi2)가 형성되도록 한다. 따라서, 전기적인 콘택 특성에서, 티타늄 실리사이드와 실리콘막(170) 또는 n형 확산층(188)사이의 인터페이스에 오믹 콘택이 생긴다. 실리사이드화 반응용 열처리후, CVD에 의해 텅스텐막이 형성된다. 그 두께는 약 400 내지 500nm 범위가 바람직하다. 콘택 개구의 상부 표면 상의 금속막들의 일부가 건식 에칭 또는 CMP에 의해 제거되어 채워진 콘택 홀을 제공할 때, 상부 금속 플러그(173)는 실리콘막(170)상의 메모리 셀 콘택(167)내에 채워진다. 그 반면에, 금속 플러그(174)는 주변 회로부 콘택(168)에 채워진다.
다음으로, 도 8c에 나타난 바와 같이, 티타늄 또는 티타늄 질화막은 스퍼터링 또는 CVD에 의해 형성된다. 더욱이, 알루미늄막이 형성된 후, 레지스트 마스크를 사용하여, 알루미늄막, 티타늄 질화막 및 티타늄막이 연속적으로 에칭되어 소정 상호접속 구조를 형성한다.
제5 실시예를 제조하는 방법은 다음 효과를 갖는다.
1. 노출 단계의 회수 증가없이 콘택 저항값을 감소시킬 수 있다.
2. 기판에 대한 커패시턴스 소자의 콘택 저항값은 감소될 수 있다.
3. 메모리 셀부내의 소스/드레인 확산층의 불순물 농도가 저하(n- 또는 p-)될 때, 확산층들의 콘택 저항값은 감소될 수 있는 반면에, 전류 누설이 증가하는 것을 방지할 수 있다.
그 효과는 다음 이유에 대한 결과라고 사료된다.
작은 게이트 전극 간격을 갖는 메모리 셀부(180)와 같은 영역에서, 게이트 전극들(181)간의 공간은 제2 측벽 절연막(184)으로 채워진다. 이러한 특징을 사용하여, 적절하게 제어된 선택비로 에치백이 행해지고, 스토퍼막(185)은 주변 회로부(190)내의 반도체 기판(161)이 노출되지 않도록 남겨지게 한다. 그 결과, 실리콘막(170)은 메모리 셀부(180)내에만 선택적으로 형성될 수 있다. 선택적으로 형성된 실리콘막(170)은 메모리 셀부(180)내의 확산층이 저농도를 갖게 한다. 저농도 확산층은 DRAM 메모리 셀 트랜지스터 등에 필요하다. 금속 실리사이드를 통한 금속 플러그 콘택이 형성된다면, 누설 전류는 증가하고, 콘택 저항을 증가시킨다. 만일 그러한 선택적으로 형성된 실리콘막이 고농도로 도핑된다면, 메모리 셀 트랜지스터의 특성은 손상입지 않을 것이며, 금속 플러그 콘택은 실리사이드를 통하여 형성되어 누설 전류가 증가하는 것을 방지할 수 있게 될 것이다.
이제, 본 발명의 제6 실시예가 기술될 것이다. 도 9는 본 발명에 따른 반도체 장치의 단면도이다. 반도체 기판(201)상에는 메모리 셀부(220) 및 주변 회로부(230)내의 p 웰(202), 소자 분리 절연막(203), 및 MOSFET용 n형 확산층(204, 228)이 형성된다. 또한, 반도체 기판(201)상에는 제5 실시예와 유사하게, 각각 메모리 셀부(220) 및 주변 회로부(230)내의 게이트 절연막(222)과 게이트 전극들(221, 222)과 게이트 전극들(221, 222)의 측벽들 상의 제1 및 제2 측벽 절연막들(223, 224)이 형성된다. 더욱이, 그 상부에는 에칭 스토퍼막(225) 및 층간 절연막(200)이 순차적으로 형성된다. 또한, 본 실시예에 따르면, MOSFET용 게이트 전극들은 제5 실시예에 따른 메모리 셀부(180)와 유사하게 고밀도로 형성된다. 메모리 셀부(220)내의 MOSFET용 소스/드레인이 될 n형 확산층(204)의 불순물 농도는 약 1 내지 9×1018/cm3의 범위가 바람직하다.
n형 확산층(204)에 접속된 메모리 셀부 콘택(207)은 n형 확산층(204)상의 층간 절연막내에 형성되고, 그 하부는 실리콘막(210)으로 채워지며, 그 상부는 상부 금속 플러그(213)로 채워진다. 메모리 셀부(220)내의 MOSFET용 2개의 n형 확산층들(204) 중에서, 하나는 용량성 플러그(229)를 통하여 용량성 소자의 하부 전극(232)에 접속된다. 다른 하나는 금속 상호접속(195)에 접속된다. 이 경우, 콘택의 하부에 제공된 실리콘막(210)은 고농도로 도핑되는 것이 바람직하다. 층간 절연막(236)은 금속 상호접속(215) 상에 형성되고, 용량성 플러그(229)에 접속된 용량성 소자는 전술된 바와 같이 형성된다. 용량성 소자는 하부 전극, 그 상부의 용량성 절연막(233) 및 그 상부의 상부 전극(234)를 포함한다. 용량성 소자의 하부 전극(232)이 예를 들면 텅스텐일 수 있는 반면에, 예를 들면 탄탈륨 산화물이 용량성 절연막(233)용으로 사용될 수도 있다. 예를 들면, 티타늄 질화물은 상부 전극(플레이트 전극)(234)용으로 사용될 수도 있다.
주변 회로부(230)내의 n형 확산층(228)상의 층간 절연막(200)에서, n형 확산층(228)에 접속된 주변 회로부 콘택(208)은 금속 플러그(214)가 채워지도록 형성된다. 콘택을 채우기 위한 상부 금속 플러그(213)와 금속 플러그(214)를 형성하는 금속막은 제5 실시예와 유사하게 텅스텐일 수 있다. 주변 회로부(230)와 그 내부에 형성된 n형 확산층(228)이 제5 실시예와 유사하다는 것에 유의하라.
또한, 본 실시예에서, 제5 실시예와 유사하게 콘택 개구의 절연막 구조의 차이를 이용하여, 폴리실리콘막 플러그는 메모리 셀부 콘택(207)의 하부에만 형성되는 반면에, 주변 회로부 콘택(208)은 금속 플러그(214)에 의해 확산층(228)과 직접적으로 접속된다. 그 결과, 추가적인 리소그라피 프로세스없이, 메모리 셀부(220)내의 n형 확산층상의 콘택 개구들과 주변 회로부(230)내의 n형 및 p형 확산층들이 형성될 수 있고 도전성 재료들이 연속된 프로세스 단계에서 동시에 콘택들에 채워질 수 있다. 제조 단계들은 단순화되는 반면에 메모리 셀부 콘택(207)의 저항값은 감소될 수 있다. 주변 회로부(230)내의 상호접속 배열도 단순화되어 주변 회로부(230)의 사이즈 감소에 대한 억제가 제거될 수 있다. 게다가, 일련의 프로세스 단계들은 메모리 셀의 콘택 부분의 누설 특성의 저하없이 실행될 수 있다. 또한, 이 구조에서, 베리어막은 콘택 저항값을 감소를 위하여 금속막 하부에 놓여질 수도 있다.
본 발명의 바람직한 실시예를 기준으로 설명되었지만, 다양한 변형들이 이루어질 수 있음을 알 수 있을 것이며, 그러한 변형을 포함하는 첨부된 청구항들은 본 발명의 기술적 사상 및 범위내에서 부합된다는 것을 의미한다.
본 발명은 사이즈가 감소된 메모리 셀들을 포함하며, 메모리 셀부내에 확산층 누설없이 저저항 콘택과 메모리 셀부의 주변 회로부내의 저저항 콘택 플러그를 갖는 다기능 반도체 장치를 제공할 수 있는 이점을 갖는다.

Claims (38)

  1. 반도체 장치에 있어서,
    반도체 기판;
    상기 기판 상에 형성된 소자;
    상기 반도체 기판상에 형성된 층간 절연막;
    상기 층간 절연막내에 제공되며 상기 반도체 기판의 표면에 도달하는 제1 개구;
    상기 제1 개구보다 더 큰 개구 사이즈를 갖는 제2 개구;
    상기 제1 개구의 하부내에 채워진 하부 도전성 실리콘막과 상기 제1 개구의 상부내에 채워진 금속막을 갖는 제1 플러그; 및
    상기 제2 개구내에 채워진 도전성 제2 플러그
    를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 메모리 셀의 소스/드레인 확산 영역은 상기 제1 개구 하부에 있는 상기 반도체 기판의 표면에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 플러그는 캐패시터의 하부 전극을 형성하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 제2 플러그는
    상기 제2 개구의 측벽에 제공된 도전성 측벽 실리콘막; 및
    상기 제2 개구내에 상기 도전성 측벽 실리콘막으로 채워진 금속막을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 제2 플러그는 상기 제2 개구내에 채워진 금속막을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 제2 개구는 상기 제1 개구의 상부내에 채워진 상기 금속막으로 채워지는 것을 특징으로 하는 반도체 장치.
  7. 제4항에 있어서, 상기 제1 개구내에 채워진 상기 금속막과 상기 제2 개구내에 채워진 금속막 각각은 하부 베리어 금속막과 상기 하부 베리어 금속막상에 중첩된 상부 금속막을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제4항에 있어서, 상기 하부 도전성 실리콘막과 상기 도전성 측벽 실리콘막은 폴리실리콘막들인 것을 특징으로 하는 반도체 장치.
  9. 반도체 장치에 있어서,
    반도체 기판;
    상기 기판 상에 형성된 소자;
    상기 반도체 기판상에 형성된 게이트 절연막;
    상기 게이트 절연막상에 형성된 제1 및 제2 게이트 전극들;
    상기 게이트 전극의 측벽상에 형성된 측벽 절연막;
    상기 게이트 전극과 상기 측벽 절연막을 포함하는 상기 반도체 기판의 상부 표면을 피복하는 층간 절연막;
    상기 층간 절연막내에 제공되며 상기 반도체 기판의 표면에 도달하는 제1 및 제2 개구; 및
    각각 상기 제1 및 제2 개구들 내에 채워진 도전성 제1 및 제2 플러그
    를 포함하며,
    상기 제1 게이트 전극은 상기 측벽 절연막 두께의 2배보다 작은 제1 간격으로 형성되고,
    상기 제2 게이트 전극은 상기 측벽 절연막 두께의 2배보다 큰 제2 간격으로 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 메모리 셀의 소스/드레인 확산 영역은 상기 제1 개구 하부에 있는 상기 반도체 기판의 표면에 형성되는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 측벽 절연막은
    상기 제1 및 제2 게이트 전극들 상에 형성된 제1 측벽 절연막; 및
    상기 제1 측벽 절연막상에 형성되며 상기 제1 측벽 절연막의 두께보다 더 큰 두께를 갖는 제2 측벽 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 제1 개구는 상기 제1 게이트 전극들 사이에 형성되고, 상기 제2 개구는 서로 인접하는 상기 제2 게이트 전극들의 대향하는 측벽 절연막들 사이의 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서, 상기 게이트 전극과 상기 측벽 절연막상에 있는 에칭 스토퍼막을 더 포함하고,
    상기 제1 개구의 하부 측면에서, 상기 제1 게이트 전극을 피복하는 측벽 절연막이 노출되고,
    상기 제2 개구의 하부 표면상에, 상기 에칭 스토퍼막이 노출되는 것을 특징으로 하는 반도체 장치.
  14. 제10항에 있어서, 상기 제1 플러그는 하부 도전성 실리콘막과 상기 하부 도전성 실리콘막상에 중첩된 상부 금속막을 갖는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 상부 금속막은 하부 베리어 금속막과 상기 하부 베리어 금속막 상에 중첩된 상부 금속막을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서, 상기 하부 도전성 실리콘막은 폴리실리콘막인 것을 특징으로 하는 반도체 장치.
  17. 제14항에 있어서, 상기 제2 플러그는 상기 제1 개구의 상부내에 채워진 상기 상부 금속막으로 채워지는 것을 특징으로 하는 반도체 장치.
  18. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판의 표면상에 제1 및 제2 확산층들을 형성하는 단계;
    상기 제1 및 제2 확산층들을 포함하는 상기 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 제1 확산층상의 층간 절연막의 영역과 상기 제2 확산층상의 층간 절연막의 영역내에 각각 제1 및 제2 개구들을 형성하여 상기 제1 및 제2 확산층의 표면을 노출시키는 단계;
    상기 반도체 기판상에 도전성 실리콘막을 피착하는 단계;
    상기 도전성 실리콘막을 에치백하여 상기 제1 개구의 하부에 제1 플러그의 하부를 형성함과 동시에 상기 제2 개구의 하부에 있는 상기 도전성 실리콘막을 제거하여 상기 제2 확산층의 표면을 노출시키는 단계; 및
    상기 제1 및 제2 개구들을 포함하는 상기 반도체 기판상에 금속막을 피착하고, 상기 제1 및 제2 개구들을 상기 금속막으로 채워서 상기 제1 개구내의 상기 하부 도전성 실리콘 플러그상에 상기 제1 플러그의 상부를 형성하고 상기 제2 개구내에 상기 금속막을 채워서 제2 플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 금속막을 피착하는 단계는,
    상기 제1 및 제2 개구를 포함하는 상기 반도체 기판상에 베리어 금속막을 피착하는 단계; 및
    상기 베리어 금속막상에 중첩된 금속막을 피착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제18항에 있어서, 상기 제1 개구의 개구폭은 상기 도전성 실리콘막 두께의 2배보다 작고; 상기 제2 개구의 개구폭은 상기 도전성 실리콘막 두께의 2배보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제18항에 있어서, 상기 도전성 실리콘막은 폴리실리콘막, 비정질 실리콘막, 에피택셜 성장막 및 실리콘-게르마늄 혼합 결정막으로 구성된 그룹으로부터 선택된 한 종류의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제18항에 있어서, 상기 도전성 실리콘막은 비정질 실리콘막이고, 상기 제2 개구를 상기 금속막으로 채운후 상기 비정질 실리콘막을 폴리실리콘막으로 개질(reform)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판의 표면상에 제1 및 제2 확산층을 형성하는 단계;
    상기 제1 및 제2 확산층들을 포함하는 상기 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 제1 확산층상의 상기 층간 절연막의 영역에 제1 개구를 형성하여 상기 제1 확산층의 표면을 노출시키는 단계;
    도전성 실리콘막을 피착하여 상기 도전성 실리콘막으로 상기 제1 개구의 하부를 채워 제1 플러그의 하부를 형성하는 단계;
    상부 금속막을 피착하여 상기 상부 금속막으로 상기 제1 개구의 상부를 채워 상기 제1 플러그의 상부를 형성하는 단계;
    상기 제2 확산층상의 상기 층간 절연막의 영역내에 제2 개구를 형성하여 상기 제2 확산층의 표면을 노출시키는 단계; 및
    상기 제2 개구를 포함하는 상기 반도체 기판상에 금속막을 피착하여 상기 제2 개구를 상기 금속막으로 채워, 제2 플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서, 상기 제1 개구를 상기 도전성 실리콘막으로 채우는 단계는
    상기 제1 개구를 포함하는 상기 반도체 기판상에 상기 도전성 실리콘막을 피착하는 단계; 및
    상기 도전성 실리콘막을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제23항에 있어서, 상기 제1 개구내에 채워진 상기 상부 금속막과 상기 제2 개구내에 채워진 금속막을 피착하는 단계는,
    상기 제1 및 제2 개구를 포함하는 상기 반도체 기판 상에 베리어 금속막을 피착하는 단계; 및
    상기 제1 및 제2 개구를 포함하는 상기 반도체상에 중첩된 금속막을 피착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제23항에 있어서, 상기 도전성 실리콘막은 폴리실리콘막, 비정질 실리콘막, 에피택셜 성장막 및 실리콘-게르마늄 혼합 결정막으로 이루어진 그룹으로부터 선택된 한 종류의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제23항에 있어서, 상기 도전성 실리콘막은 비정질 실리콘막이고, 상기 제2 개구를 상기 금속막으로 채운 후 상기 비정질 실리콘막을 폴리실리콘막으로 개질하는 단계를 더 포함하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판의 표면 상에 제1 및 제2 확산층을 형성하는 단계;
    상기 제1 및 제2 확산층들을 포함하는 상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 제1 및 제2 확산층들 상의 상기 층간 절연막의 영역에 각각 제1 및 제2 개구를 형성하여 상기 제1 확산층의 표면만을 노출시키는 단계;
    도전성 실리콘막을 피착하여 상기 도전성 실리콘막으로 상기 제1 개구의 하부를 채워 제1 플러그의 하부를 형성하는 단계;
    상기 제2 개구의 하부에 있는 상기 제2 확산층의 표면을 노출시키는 단계; 및
    상기 제1 및 제2 개구를 포함하는 상기 반도체 기판상에 금속막을 피착하고, 상기 제1 개구의 상부를 상기 금속막으로 채워서 상기 제1 플러그의 상부를 형성함과 동시에, 상기 제2 개구를 상기 금속막으로 채워서 제2 플러그를 형성하는 단계를 포함하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제28항에 있어서, 상기 제1 및 제2 개구를 포함하는 상기 반도체 기판 상에 상기 금속막을 피착하는 단계는
    상기 제1 및 제2 개구를 포함하는 상기 반도체 기판 상에 베리어 금속막을 피착하는 단계; 및
    상기 제1 및 제2 개구를 포함하는 상기 반도체 상에 중첩된 금속막을 피착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제28항에 있어서, 상기 도전성 실리콘막은 폴리실리콘막, 비정질 실리콘막, 에피텍셜 성장막 및 실리콘-게르마늄 혼합 결정막으로 구성된 그룹으로부터 선택된 한 종류의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제28항에 있어서, 상기 도전성 실리콘막은 비정질 실리콘막이며, 상기 제2 개구를 상기 금속막으로 채운 후 상기 비정질 실리콘막을 폴리실리콘막으로 개질하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제28항에 있어서, 상기 층간 절연막을 형성하기 전에 게이트 전극의 측벽에 측벽 절연막을 형성하는 단계; 및
    상기 측벽 절연막 상에 에칭 스토퍼막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제32항에 있어서, 상기 제1 및 제2 개구를 형성하고 상기 제1 확산층의 표면만을 노출시키는 단계는 상기 제2 개구에 위치한 상기 에칭 스토퍼막이 남겨지도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제32항에 있어서, 상기 측벽 절연막은 상기 게이트 전극의 측면을 보호하기 위한 막이고, 상기 제1 개구의 개구폭은 상기 측벽 절연막 두께의 2배보다 작고 상기 제2 개구의 개구폭은 상기 측벽 절연막 두께의 2배보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제33항에 있어서, 상기 제2 개구에 위치한 상기 제2 확산층의 표면을 노출시키는 단계는 상기 제2 개구에 위치한 상기 에칭 스토퍼막을 제거함으로써 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 제1 및 제2 게이트 전극을 형성하는 단계 -상기 제1 게이트 전극들간의 거리는 상기 제2 게이트 전극들 간의 거리보다 좁음- ;
    상기 제1 및 제2 게이트 전극들의 측벽에 제1 측벽 절연막을 형성하는 단계;
    상기 제1 게이트 전극과 상기 제1 측벽 절연막을 마스크로서 사용하여 상기 반도체 기판상에 제1 확산층을 형성하고 상기 제2 게이트 전극과 상기 제1 측벽 절연막을 마스크로서 사용하여 상기 반도체 기판 상에 제2 확산층을 형성하는 단계;
    상기 제1 측벽 절연막상에 제2 측벽 절연막을 형성하는 단계;
    에칭 스토퍼막을 피착하는 단계;
    상기 에칭 스토퍼막상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막, 상기 에칭 스토퍼막 및 상기 제1 및 제2 측벽 절연막을 에칭하여 상기 제1 확산층의 표면을 노출시키는 상기 제1 확산층상의 영역에 제1 개구를 형성하고 상기 에칭 스토퍼막을 노출시키는 상기 제2 확산층상의 영역에 제2 개구를 형성하는 단계;
    도전성 실리콘막을 피착하여 상기 도전성 실리콘막으로 상기 제1 개구의 하부를 채워, 제1 플러그의 하부를 형성하는 단계;
    상기 제2 개구의 하부에 있는 상기 에칭 스토퍼막을 제거하여 상기 제2 확산층의 표면을 노출시키는 단계; 및
    상기 제1 및 제2 개구를 포함하는 상기 반도체 기판 상에 금속막을 피착하고, 상기 제1 개구의 상부를 상기 금속막으로 채워서 상기 제1 개구내에 상기 제1 플러그의 상부를 형성함과 동시에 상기 제2 개구를 상기 금속막으로 채워서 상기 제2 개구내에 제2 플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제36항에 있어서, 상기 도전성 실리콘막은 폴리실리콘막, 비정질 실리콘막, 에피텍셜 성장막 및 실리콘-게르마늄 혼합 결정막으로 이루어진 그룹으로부터 선택된 한 종류의 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제36항에 있어서, 상기 도전성 실리콘막은 비정질 실리콘막이고, 상기 제2 개구를 상기 금속막으로 채운 후 상기 비정질 실리콘막을 폴리실리콘막으로 개질하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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