JP3116889B2

JP3116889B2 - 半導体装置の製造方法

Info

Publication number: JP3116889B2
Application number: JP10042595A
Authority: JP
Inventors: 直記笠井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-02-24
Filing date: 1998-02-24
Publication date: 2000-12-11
Anticipated expiration: 2018-02-24
Also published as: JPH11243194A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はソース−ドレイン領
域又は電極等に電気的に接続されるコンタクトプラグを
形成するためのコンタクト孔の位置合わせマージンを大
きくとることができ、コンタクトプラグと基板等との間
の短絡の発生を防止することができる半導体装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】近時、電子機器の小型化に伴って、半導
体集積回路の集積化が要求されている。この半導体装置
の集積化は、素子寸法の微細化及び素子を構成する種々
の層の位置合わせマージンの縮小によって達成される。
一般的に、マスクを設計する際には、リソグラフィー技
術の位置合わせ精度よりも大きな値を位置合わせマージ
ンとして考慮されている。しかし、位置合わせ精度は、
寸法の微細化の度合いと比較して向上させることが困難
であるので、従来より、種々の製造方法によって位置合
わせマージンを大きくする技術が提案されている。例え
ば、コンタクトプラグと配線層との短絡を防止する自己
整合コンタクト技術として、シリコン酸化膜とシリコン
窒化膜とのドライエッチングの選択比を利用する方法が
提案されている。特に、半導体基板表面に形成されるト
ランジスタのソース−ドレイン領域と配線とを接続する
コンタクトプラグを形成する際に、シリコン酸化膜とシ
リコン窒化膜とのドライエッチング選択比を利用して、
位置合わせマージンを大きくする方法が開示されている
（特開平８−９７１７１号公報）。

【０００３】図３０乃至４１は、従来の半導体装置の製
造方法を工程順に示す断面図である。また、図４２は従
来の半導体装置の構造を示す平面図であり、図４３は図
４２のＤ−Ｄ線に沿う断面図である。図３０に示すよう
に、先ず、半導体基板２０１の表面にバッファ酸化膜２
０２を形成し、このバッファ酸化膜２０２上に多結晶シ
リコン膜２０３を形成する。次に、ＣＶＤ法により、多
結晶シリコン膜２０３の上にシリコン酸化膜２０４を形
成する。

【０００４】次いで、図３１に示すように、シリコン酸
化膜２０４の上に所定の形状のレジスト膜２６０を形成
し、このレジスト膜２６０をマスクとして、シリコン酸
化膜２０４、多結晶シリコン膜２０３及びバッファ酸化
膜２０２を選択的にエッチング除去する。その後、更に
エッチングを続けて、半導体基板２０１の表面から所定
の深さまで基板２０１の表面をエッチング除去し、溝２
０６を設ける。その後、レジスト膜２６０を除去した
後、熱酸化を実施することにより、半導体基板２０１に
形成された溝２０６の内壁面及び多結晶シリコン膜２０
３の側面に、トレンチシリコン酸化膜２５０を形成す
る。

【０００５】その後、図３２に示すように、ＣＶＤ法に
より、全面に溝２０６をシリコン酸化膜２０７で埋設す
る。その後、図３３に示すように、シリコン酸化膜２０
７を選択的にエッチング除去すると共に、シリコン酸化
膜２０４を全てエッチング除去して、溝２０６の内部に
のみ、シリコン酸化膜２０７を残存させる。このとき、
シリコン酸化膜２０７の上面が、バッファ酸化膜２０２
の上面と多結晶シリコン膜２０３の上面との間に位置す
るように、エッチング量等を調整する。

【０００６】その後、図３４に示すように、ＣＶＤ法に
より、全面にシリコン窒化膜２０８を堆積する。その
後、図３５に示すように、ＣＭＰ法によりシリコン窒化
膜２０８及び多結晶シリコン膜２０３の表面を選択的に
研磨して平坦化し、シリコン酸化膜２０７の上にのみシ
リコン窒化膜２０８を残存させる。その後、図３６に示
すように、多結晶シリコン膜２０３を全て除去した後、
ウェットエッチングによってバッファ酸化膜２０２を除
去する。バッファ酸化膜２０２の除去にウェットエッチ
ングを使用するのは、後に形成されるゲート酸化膜を形
成する前に、半導体基板２０１の表面にダメージ層が形
成されることを防止するためである。このようにして、
シリコン酸化膜２０７及びシリコン窒化膜２０８からな
る素子分離膜を形成し、この素子分離膜により素子領域
が区画される。その後、図３７に示すように、露出した
半導体基板２０１の表面を熱酸化して、ゲート酸化膜２
３１を形成する。その後、全面に多結晶シリコン膜２０
９を堆積した後、この多結晶シリコン膜２０９の上にシ
リコン酸化膜２３２を堆積する。

【０００７】その後、図３８に示すように、シリコン酸
化膜２３２の上に所定の形状のレジスト膜２３３を形成
した後、このレジスト膜２３３をマスクとして使用し
て、シリコン酸化膜２３２及び多結晶シリコン膜２０９
をエッチング除去することにより、多結晶シリコン膜か
らなるゲート電極２０５及びこのゲート電極２０５上の
ゲート電極上シリコン酸化膜２１１が得られる。

【０００８】その後、図３９に示すように、レジスト膜
２３３を除去した後、ゲート電極上シリコン酸化膜２１
１及びシリコン窒化膜２０８をマスクとして、半導体基
板２０１の表面にｎ型イオンを注入することにより、基
板２０１の表面に低濃度ｎ型拡散層２３５を形成する。
その後、ＣＶＤ法により、全面にシリコン酸化膜２３６
を堆積する。その後、図４０に示すように、シリコン酸
化膜２３６をエッチングバックする。これにより、ゲー
ト電極２０５及びゲート電極上シリコン酸化膜２１１の
側壁面上にシリコン酸化膜２３６が残存して、ゲート側
面シリコン酸化膜２３７が得られると共に、シリコン窒
化膜２０８等の側壁面上にもシリコン酸化膜２３６が残
存して、素子分離側面シリコン酸化膜２３８が得られ
る。このとき、低濃度ｎ型拡散層２３５上のゲート酸化
膜２３１の一部もエッチング除去される。その後、ゲー
ト電極上シリコン酸化膜２１１、ゲート側面シリコン酸
化膜２３７、シリコン窒化膜２０８及び素子分離側面シ
リコン酸化膜２３８をマスクとして、基板２０１の表面
にｎ型不純物を注入する。これにより、基板２０１の表
面に高濃度ｎ型拡散層２３９が形成され、ＬＤＤ（Ligh
tly Doped Drain）構造の拡散層が得られる。

【０００９】その後、図４１に示すように、全面に層間
シリコン酸化膜２４０を堆積した後、この層間シリコン
酸化膜２４０上に所定の形状のレジスト膜２４１を形成
する。その後、レジスト膜２４１をマスクとして、層間
シリコン酸化膜２４０をエッチング除去することによ
り、層間シリコン酸化膜２４０の表面から高濃度ｎ型拡
散層２３９に到達するコンタクト孔２４２を設ける。そ
の後、図４３に示すように、レジスト膜２４１を除去し
た後、コンタクトバリア膜２４３を堆積する。その後、
全面に導電膜を堆積して、これをエッチングバックする
ことにより、コンタクト孔２４２を導電膜からなるコン
タクトプラグ２４４で埋設する。その後、コンタクトプ
ラグ２４４に電気的に接続される配線２１５を選択的に
形成する。

【００１０】このようにして半導体装置を製造すると、
層間シリコン酸化膜２４０とシリコン窒化膜２０８との
エッチング選択比が異なるので、層間シリコン酸化膜２
４０にコンタクト孔２４２を設ける場合に、シリコン窒
化膜２０８がエッチングストッパとして作用して、シリ
コン酸化膜２０７及びシリコン窒化膜２０８からなる素
子分離膜がエッチングにより削られることがない。ま
た、シリコン窒化膜２０８が半導体基板２０１の表面よ
りも高い位置に形成されているので、半導体基板２０１
とシリコン窒化膜２０８とが直接接触することがない。
シリコン窒化膜と半導体基板とが直接接触していると、
界面順位及び界面電荷等によりリーク電流が発生する原
因となるので、両者の接触を防止することができると、
シリコン窒化膜と半導体基板との接触によるリーク電流
の発生を防止することができる。

【００１１】

【発明が解決しようとする課題】しかしながら、上述の
従来の製造方法により得られた半導体装置には、以下に
示す問題点がある。即ち、バッファ酸化膜２０２をエッ
チング除去する際に、半導体基板２０１の上面から突出
したシリコン酸化膜２０７の一部がエッチング除去され
て、くびれ２３０が形成される。このようにして、くび
れ２３０が形成されると、この工程の後にゲート電極用
の多結晶シリコン膜２０９を形成し、この多結晶シリコ
ン膜２０９を選択的にエッチング除去したときに、くび
れ２３０中の多結晶シリコン膜２０９が除去されずに残
存して、残存部２３４となる。

【００１２】そして、その後の工程において、層間シリ
コン酸化膜２４０にコンタクト孔２４２を設けるための
レジスト膜２４１の形成精度が低いと、レジスト膜２４
１の開口位置に位置ずれが発生し、例えば、図４２の矢
印２１０に示す方向にコンタクトプラグ２４４が位置ず
れする。この位置ずれにより、コンタクト孔２４２を形
成するために、層間シリコン酸化膜２４０を除去すると
きに、ゲート側面シリコン酸化膜２３７及び素子分離側
面シリコン酸化膜２３８等が同時に除去されてしまうこ
とがある。その結果、くびれ２３０の内部に残存したゲ
ート電極材料からなる残存部２３４とコンタクトプラグ
２４４とが電気的に接続されて、短絡が発生するという
問題点がある。

【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、位置合わせマージンを大きくすることがで
きると共に、コンタクトプラグと基板等との短絡の発生
を防止することができる半導体装置及びその製造方法を
提供することを目的とする。

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板の上に第１シリコン酸化膜を
形成する工程と、この第１シリコン酸化膜の上に多結晶
シリコン膜を形成する工程と、この多結晶シリコン膜、
第１シリコン酸化膜及び半導体基板を選択的に除去して
溝を設ける工程と、前記溝を第２シリコン酸化膜で埋設
する工程と、前記第２シリコン酸化膜の上面が前記第１
シリコン酸化膜の上面と前記多結晶シリコン膜の上面と
の間に位置する条件で前記第２シリコン酸化膜を選択的
に除去する工程と、全面に第１シリコン窒化膜を形成す
る工程と、前記第１シリコン窒化膜の表面を平坦化して
前記多結晶シリコン膜の表面を露出させる工程と、前記
多結晶シリコン膜を全て除去して前記第２シリコン酸化
膜及び前記第１シリコン窒化膜からなり前記半導体基板
の表面から突出した形状の素子分離膜を得る工程と、前
記第１シリコン酸化膜をウェットエッチングにより除去
する工程と、前記素子分離膜により区画された素子領域
上にゲート酸化膜を形成する工程と、前記ゲート酸化膜
の上にゲート電極を選択的に形成する工程と、前記ゲー
ト電極の上に第２シリコン窒化膜を形成する工程と、全
面に第３シリコン窒化膜を形成する工程と、前記第３シ
リコン窒化膜をエッチングバックすることにより前記ゲ
ート電極及び前記素子分離膜の側壁面上に前記第３シリ
コン窒化膜からなる側壁シリコン窒化膜を形成する工程
と、を有することを特徴とする。

【００１９】前記側壁シリコン窒化膜を形成する工程の
後に、全面に層間絶縁膜を形成する工程と、前記層間絶
縁膜にコンタクト孔を設ける工程と、前記コンタクト孔
をコンタクトプラグで埋設する工程と、を有していても
よい。

【００２０】また、前記側壁シリコン窒化膜の上に側壁
シリコン酸化膜を形成する工程を有していてもよく、こ
の場合、前記側壁シリコン酸化膜を形成する工程の後
に、全面に層間絶縁膜を形成する工程と、前記層間絶縁
膜にコンタクト孔を設ける工程と、前記コンタクト孔を
コンタクトプラグで埋設する工程と、を有することがで
きる。

【００２１】更に、前記多結晶シリコン膜を形成する工
程と前記溝を形成する工程との間に、前記多結晶シリコ
ン膜の上に第３シリコン酸化膜を形成する工程を有して
いてもよく、この場合、前記溝を形成する工程において
前記第３シリコン酸化膜、前記多結晶シリコン膜、前記
第１シリコン酸化膜及び半導体基板を選択的に除去する
ものとすることができる。

【００２２】本発明においては、素子分離膜の基板表面
から突出した領域及びゲート電極がシリコン窒化膜によ
り覆われているので、基板表面の拡散層に電気的に接続
されるコンタクトプラグを形成するためのコンタクト孔
を層間絶縁膜に設けるときに、このコンタクト孔に位置
ずれが発生して、コンタクト孔が素子分離膜側にはみ出
した場合であっても、コンタクト孔が素子分離膜を突き
抜けて基板に到達することがない。

【００２３】また、パッドシリコン酸化膜（第１シリコ
ン酸化膜）をウェットエッチングにより除去したとき
に、層間絶縁膜を構成する層間シリコン酸化膜（第２シ
リコン酸化膜）の一部が除去されてくびれが形成され、
このくびれの内部にゲート電極材料が残存している場合
であっても、ゲート電極材料の残存部を覆うように側壁
シリコン窒化膜が形成されているので、コンタクトプラ
グとゲート電極材料の残存部とが接触することがない。
従って、コンタクトプラグと基板との短絡を防止するこ
とができる。更に、本発明においては、コンタクト孔に
位置ずれが発生して、ゲート電極側にはみ出した場合で
あっても、ゲート電極の側壁面上に側壁シリコン窒化膜
が形成されているので、コンタクトプラグとゲート電極
との短絡を防止することができる。

【００２４】

【発明の実施の形態】以下、本発明の実施例に係る半導
体装置の製造方法について、添付の図面を参照して具体
的に説明する。図１は本発明の第１の実施例に係る半導
体装置を示す平面図であり、図２は図１のＡ−Ａ線に沿
う断面図である。図１及び２に示すように、ｎ型シリコ
ン基板１１の表面には、トレンチシリコン酸化膜１７を
介して素子分離酸化膜２０が形成されており、この素子
分離酸化膜２０の上には素子分離窒化膜２２が形成され
ている。これらの素子分離酸化膜２０及び素子分離窒化
膜２２の積層構造からなる素子分離膜３により、素子領
域２が区画されている。素子領域２の表面には、選択的
に高濃度ｐ型拡散層３５が形成されている。この高濃度
ｐ型拡散層３５に跨る領域における素子領域２上には、
ゲート酸化膜２４を介して、ゲート電極６が形成されて
おり、このゲート電極６上にはゲート電極上シリコン窒
化膜２８が形成されている。

【００２５】また、素子分離窒化膜２２は、ｎ型シリコ
ン基板１１の表面よりも高い位置に形成されている。更
に、ｎ型シリコン基板１１の表面から突出した位置にお
ける素子分離酸化膜２０の側面には、ゲート酸化膜２４
を形成する前のパッドシリコン酸化膜（図示せず）のウ
ェットエッチングによりくびれが形成されている。この
くびれの内部には、ドライエッチングによりゲート電極
６をパターニングした後のゲート電極材料からなる残存
部２９が存在している。ｎ型シリコン基板１１の表面よ
りも高い位置における残存部２９及び素子分離窒化膜２
２の側壁面上には、素子分離側面シリコン窒化膜３２が
形成されており、ゲート電極６及びゲート電極上シリコ
ン窒化膜２８の側壁面上には、ゲート側面シリコン窒化
膜３１が形成されている。

【００２６】更にまた、素子分離側面シリコン窒化膜３
２及びゲート側面シリコン窒化膜３１の側壁面上には、
夫々、素子分離側面シリコン酸化膜３４及びゲート側面
シリコン酸化膜３３が形成されている。これらの全面に
は、ｐ型拡散層３５に到達するコンタクト孔を有する層
間シリコン酸化膜３６が形成されている。このコンタク
ト孔内には、コンタクトバリア膜３９を介してコンタク
トプラグ４０が形成されており、その上には、コンタク
トプラグ４０に電気的に接続される配線８が形成されて
いる。なお、層間シリコン酸化膜３６に設けられたコン
タクト孔には、矢印１０で示す方向に位置ずれが発生し
ている。

【００２７】このように構成された第１の実施例に係る
半導体装置の製造方法について、以下に説明する。図３
乃至図１４は本発明の第１の実施例に係る半導体装置の
製造方法を工程順に示す断面図である。図３に示すよう
に、ｎ型シリコン基板１１の表面を熱酸化することによ
り、ｎ型シリコン基板１１上に約５乃至２０ｎｍの膜厚
でパッドシリコン酸化膜１２を形成する。次に、ＣＶＤ
（化学気相蒸着）法により、パッドシリコン酸化膜１２
上に、１００乃至３００ｎｍの膜厚で多結晶シリコン膜
１３を形成する。次いで、ＣＶＤ法により、多結晶シリ
コン膜１３の上に１００乃至３００ｎｍの膜厚で第１シ
リコン酸化膜１４を形成する。

【００２８】その後、図４に示すように、第１シリコン
酸化膜１４上にレジスト膜１５を形成し、このレジスト
膜１５を素子領域を被覆する形状にパターニングする。
その後、レジスト膜１５をマスクとして、ドライエッチ
ング法により、第１シリコン酸化膜１４、多結晶シリコ
ン膜１３、パッドシリコン酸化膜１２を選択的にエッチ
ング除去する。その後、更にエッチングを続けて、ｎ型
シリコン基板１１の表面から２００乃至５００ｎｍの深
さまで基板１１の表面を除去し、溝１６を設ける。

【００２９】その後、図５に示すように、レジスト膜１
５を除去した後、熱酸化を実施することにより、ｎ型シ
リコン基板１１に形成された溝１６の内壁面に、５乃至
２０ｎｍの膜厚でトレンチシリコン酸化膜１７を形成す
る。このとき、溝１６に面する多結晶シリコン膜１３の
端面にも、トレンチシリコン酸化膜１７と同様の膜厚で
多結晶シリコン側壁酸化膜１８が形成される。その後、
ＣＶＤ法により、全面に溝１６を３００ｎｍ乃至１μｍ
の膜厚の第２シリコン酸化膜１９で埋設する。

【００３０】その後、図６に示すように、エッチングバ
ック法又はＣＭＰ（化学機械研磨）法とエッチング法と
の組み合わせにより、多結晶シリコン膜１３の上面より
も高い位置に形成されている第１シリコン酸化膜１４及
び第２シリコン酸化膜１９を選択的に除去する。これに
より、溝１６の内部に残存する第２シリコン酸化膜から
なる素子分離酸化膜２０を得る。このとき、素子分離酸
化膜２０の上面が、パッドシリコン酸化膜１２の上面と
多結晶シリコン膜１３の上面との間に位置するように、
エッチング量又は研磨量を調整する。

【００３１】その後、図７に示すように、ＣＶＤ法によ
り、全面に２００乃至３００ｎｍの膜厚で第１シリコン
窒化膜２１を堆積する。その後、図８に示すように、Ｃ
ＭＰ法により第１シリコン窒化膜２１及び多結晶シリコ
ン膜１３の表面を研磨して、表面を平坦化する。これに
より、素子分離酸化膜２０の上にのみ第１シリコン窒化
膜２１を残存させて、第１シリコン窒化膜２１からなる
素子分離窒化膜２２を得る。

【００３２】その後、図９に示すように、多結晶シリコ
ン膜１３を全て除去した後、ウェットエッチングによっ
てパッドシリコン酸化膜１２を除去する。このとき、ｎ
型シリコン基板１１の表面から突出した素子分離酸化膜
２０の一部がエッチング除去されて、くびれ２３が形成
される。その後、図１０に示すように、露出したｎ型シ
リコン基板１１の表面を熱酸化して、４乃至１５ｎｍの
膜厚でゲート酸化膜２４を形成する。その後、ＣＶＤ法
により、全面に５０乃至２００ｎｍの膜厚で多結晶シリ
コン膜を堆積した後、この多結晶シリコン膜の上に１０
乃至２０ｎｍの膜厚でタングステンシリサイド膜を堆積
する。これにより、多結晶シリコン膜及びタングステン
シリサイド膜の積層膜からなるタングステンポリサイド
膜２５を得る。その後、ＣＶＤ法により、タングステン
ポリサイド膜２５の上に、１００乃至３００ｎｍの膜厚
で第２シリコン窒化膜２６を堆積する。

【００３３】その後、図１１に示すように、全面にレジ
スト膜を形成した後、ゲート電極を形成する領域を覆う
ようにレジスト膜をパターニングすることにより、レジ
ストマスク２７を得る。その後、レジストマスク２７を
マスクとして使用して、第２シリコン窒化膜２６及びタ
ングステンポリサイド膜２５を選択的にエッチング除去
することにより、タングステンポリサイド膜２５からな
るゲート電極６及びこのゲート電極６上のゲート電極上
シリコン窒化膜２８が得られる。なお、第２シリコン窒
化膜２６及びタングステンポリサイド膜２５をエッチン
グ除去した後には、くびれ２３中のタングステンポリサ
イド膜２５が除去されず、残存部２９となる。

【００３４】その後、図１２に示すように、レジストマ
スク２７を除去した後、ゲート電極上シリコン窒化膜２
８及び素子分離窒化膜２２をマスクとして、ｎ型シリコ
ン基板１１の表面に２×１０¹³ｃｍ^-2の濃度でホウ素を
イオン注入し、８００乃至９００℃の熱処理を実施する
ことにより、基板１１の表面に低濃度ｐ型拡散層３０を
形成する。その後、ＣＶＤ法により、全面に３０乃至１
００ｎｍの膜厚で第３シリコン窒化膜（図示せず）を堆
積した後、この第３シリコン窒化膜をエッチングバック
する。このとき、ゲート酸化膜２４の一部も除去され
て、低濃度ｐ型拡散層３０が表面に露出する。これによ
り、ゲート電極６及びゲート電極上シリコン窒化膜２８
の側壁面上に、第３シリコン窒化膜からなるゲート側面
シリコン窒化膜３１が残存すると共に、素子分離窒化膜
２２及び残存部２９の側壁面上に、第３シリコン窒化膜
からなる素子分離側面シリコン窒化膜３２が残存する。
その結果、残存部２９は、素子分離酸化膜２０、素子分
離窒化膜２２及び素子分離側面シリコン窒化膜３２によ
り、完全に閉じこめられる。

【００３５】その後、図１３に示すように、ＣＶＤ法に
より、全面に５０乃至１５０ｎｍの膜厚で第３シリコン
酸化膜（図示せず）を堆積した後、この第３シリコン酸
化膜をエッチングバックすることにより、第３シリコン
酸化膜からなるゲート側面シリコン酸化膜３３及び第３
シリコン酸化膜からなる素子分離側面シリコン酸化膜３
４を形成する。その後、ゲート電極上シリコン窒化膜２
８、ゲート側面シリコン酸化膜３３及び素子分離側面シ
リコン酸化膜３４をマスクとして、基板１１の表面に２
×１０¹⁵ｃｍ^-2の濃度でホウ素を注入し、８００乃至９
００℃の熱処理を実施する。これにより、基板１１の表
面に高濃度ｐ型拡散層３５が形成され、ＬＤＤ構造の拡
散層を得る。

【００３６】その後、全面に３００乃至７００ｎｍの膜
厚で層間シリコン酸化膜３６を堆積した後、この層間シ
リコン酸化膜３６上に選択的にレジスト膜３７を形成す
る。その後、レジスト膜３７をマスクとして、層間シリ
コン酸化膜３６をエッチング除去することにより、層間
シリコン酸化膜３６の表面から高濃度ｐ型拡散層３５に
到達するコンタクト孔３８を設ける。その後、図２に示
すように、レジスト膜３７を除去した後、全面にＴｉＮ
及びＴｉからなるコンタクトバリア膜３９を堆積する。
その後、全面にタングステン膜を堆積して、これをエッ
チングバックすることにより、コンタクト孔３８をタン
グステン膜からなるコンタクトプラグ４０で埋設する。
その後、コンタクトプラグ４０と電気的に接続されたア
ルミニウム合金からなる配線８を選択的に形成する。こ
のようにして、ｐチャネルＭＯＳＦＥＴが得られる。

【００３７】上述の第１の実施例に係る半導体装置の製
造方法においては、高濃度ｐ型拡散層３５は、チタン膜
と窒化チタン膜からなるコンタクトバリア膜３９及びタ
ングステンからなるコンタクトプラグ４０を介して、ア
ルミニウム合金からなる配線８と接続されている。この
ように、高濃度ｐ型拡散層３５と配線８とが接続される
ためには、素子分離窒化膜２２、高濃度ｐ型拡散層３５
及びゲート電極上シリコン窒化膜２８の上に堆積された
層間シリコン酸化膜３６に、高濃度ｐ型拡散層３５に到
達するコンタクト孔３８を形成する必要がある。このと
き、本実施例においては、図１に示す矢印１０の方向に
コンタクト孔３８の位置ずれが発生して、コンタクト孔
３８が素子分離膜３上にはみ出した場合であっても、ゲ
ート側面シリコン窒化膜３１及び素子分離側面シリコン
窒化膜３２がエッチングストッパとして作用する。従っ
て、コンタクトプラグ４０が残存部２９に到達して、コ
ンタクトプラグ４０と残存部２９との間に短絡が発生す
ることがない。また、コンタクトプラグ４０が直接基板
１１に到達して、コンタクトプラグ４０と基板１１との
間に短絡が発生することもない。

【００３８】図１５は本発明の第２の実施例に係る半導
体装置を示す平面図である。また、図１６（ａ）は図１
５のＢ−Ｂ線に沿う断面図であり、１６（ｂ）は図１５
のＣ−Ｃ線に沿う断面図である。なお、図１５及び１６
は、本発明にかかる半導体装置の構造をＤＲＡＭメモリ
セルに適用した例を示している。また、第１の実施例に
おいては、ｐチャネルＭＯＳＦＥＴについて示している
が、第２の実施例におけるＤＲＡＭメモリセルに使用さ
れるトランジスタは、ｎチャネルＭＯＳＦＥＴである。

【００３９】図１５及び１６に示すように、ｐ型シリコ
ン基板１１１の表面には、素子分離酸化膜１１８が形成
されており、この素子分離酸化膜１１８の上には素子分
離窒化膜１２０が形成されている。これらの素子分離酸
化膜１１８及び素子分離窒化膜１２０により、素子領域
１０２が区画されている。また、ｐ型シリコン基板１１
１と素子分離酸化膜１１８との境界領域には、ｐチャネ
ルストッパ領域１１６が形成されている。この素子領域
１０２の表面には、ｎチャネルＭＯＳＦＥＴのソース−
ドレイン領域となる低濃度ｎ型拡散層１３０が選択的に
形成されている。更に、低濃度ｎ型拡散層１３０に跨る
領域における素子領域１０２上には、所定の方向に延び
る複数の帯状のワード線（ゲート電極）１０４がゲート
酸化膜１２２を介して形成されており、このワード線１
０４上には、ワード線上シリコン窒化膜１２６が形成さ
れている。なお、この帯状のワード線１０４は、素子領
域１０２間の素子分離窒化膜１２０上にも形成されてい
る。

【００４０】素子分離窒化膜１２０は、ｐ型シリコン基
板１１１の表面よりも高い位置に形成されている。更
に、ｐ型シリコン基板１１１の表面から突出するように
形成された素子分離酸化膜１１８には、ワード線１０４
を形成する前のパッドシリコン酸化膜（図示せず）のウ
ェットエッチングによりくびれが形成されている。この
くびれの内部には、ドライエッチングによりワード線１
０４をパターニングした後のワード線材料からなる残存
部１２７が存在している。ｐ型シリコン基板１１１の表
面よりも高い位置における残存部１２７及び素子分離窒
化膜１２０の側壁面上には、素子分離側面シリコン窒化
膜１２９が形成されており、ワード線１０４及びワード
線上シリコン窒化膜１２６の側壁面上には、ワード線側
面シリコン窒化膜１２８が形成されている。

【００４１】更にまた、これらの全面には、第１層間シ
リコン酸化膜１３４が形成されており、この第１層間シ
リコン酸化膜１３４には、低濃度ｎ型拡散層１３０に到
達するコンタクト孔が設けられている。そして、このコ
ンタクト孔にはビットコンタクトプラグ１３７が埋設さ
れており、このプラグ１３７及び第１層間シリコン酸化
膜１３４上には、ワード線１０４に直交する方向に延び
るビット線１０７が選択的に形成されている。更に、こ
れらの全面には、第２層間シリコン酸化膜１３８が形成
されており、第２層間シリコン酸化膜１３８の表面から
低濃度ｎ型拡散層１３０に到達するコンタクト孔が設け
られている。そして、このコンタクト孔は、容量コンタ
クトプラグ１４０で埋設されており、このプラグ１４０
上には容量下部電極１１０が形成されている。なお、ビ
ットコンタクトプラグ１３７及び容量コンタクトプラグ
１４０には、夫々、矢印１０６及び矢印１０９に示す方
向に位置ずれが発生している。

【００４２】このように構成された第２の実施例に係る
半導体装置の製造方法について、以下に説明する。図１
７乃至図２９は本発明の第２の実施例に係る半導体装置
の製造方法を工程順に示す断面図である。図１７に示す
ように、ｐ型シリコン基板１１１の表面を熱酸化するこ
とにより、ｐ型シリコン基板１１１上に約５乃至２０ｎ
ｍの膜厚でパッドシリコン酸化膜１１２を形成する。次
に、ＣＶＤ（化学気相蒸着）法により、パッドシリコン
酸化膜１１２上に、１００乃至３００ｎｍの膜厚で多結
晶シリコン膜１１３を形成する。

【００４３】次いで、図１８に示すように、多結晶シリ
コン膜１１３の上に所定の形状のレジスト膜１１４を形
成し、このレジスト膜１１４をマスクとして、多結晶シ
リコン膜１１３及びパッドシリコン酸化膜１１２を選択
的にエッチング除去する。その後、更にエッチングを続
けて、ｐ型シリコン基板１１１の表面から所定の深さま
で基板１１１の表面をエッチング除去し、溝１１５を設
ける。その後、レジスト膜１１４を除去した後、第１の
実施例と同様の条件で熱酸化を実施することにより、ｎ
型シリコン基板１１１に形成された溝１１５の内壁面
に、トレンチシリコン酸化膜１３３を形成する。その
後、注入エネルギーを１５ｋｅＶ、ドーズ量を２×１０
¹²ｃｍ^-2として、溝１１５の内壁面にｐ型イオンを注入
した後、窒素雰囲気中において９００℃の温度で１０分
間の熱処理を実施することにより、注入したイオンを活
性化して、ｐチャネルストッパ領域１１６を形成する。

【００４４】その後、図１９に示すように、ＣＶＤ法に
より、全面に溝１１５を第１シリコン酸化膜１１７で埋
設する。その後、図２０に示すように、エッチングバッ
ク法又はＣＭＰ（化学機械研磨）法とエッチング法との
組み合わせにより、多結晶シリコン膜１１３を選択的に
除去する。これにより、溝１１５の内部に残存する第１
シリコン酸化膜からなる素子分離酸化膜１１８を得る。
このとき、素子分離酸化膜１１８の上面が、パッドシリ
コン酸化膜１１２の上面と多結晶シリコン膜１１３の上
面との間に位置するように、エッチング量又は研磨量を
調整する。

【００４５】その後、図２１に示すように、ＣＶＤ法に
より、全面に第１シリコン窒化膜１１９を堆積する。そ
の後、図２２に示すように、ＣＭＰ法により第１シリコ
ン窒化膜１１９の表面が平坦となるように研磨する。こ
れにより、素子分離酸化膜１１８の上にのみ第１シリコ
ン窒化膜１１９を残存させて、第１シリコン窒化膜１１
９からなる素子分離窒化膜１２０を得る。

【００４６】その後、図２３に示すように、多結晶シリ
コン膜１１３を選択的に除去した後、ウェットエッチン
グによってパッドシリコン酸化膜１１２を除去する。こ
れにより、ｐ型シリコン基板１１１の上面から突出した
素子分離酸化膜１１８の一部がエッチング除去されて、
くびれ１２１が形成される。その後、図２４に示すよう
に、露出したｐ型シリコン基板１１１の表面を熱酸化し
て、ゲート酸化膜１２２を形成する。その後、ＣＶＤ法
により、全面に多結晶シリコン膜を堆積した後、この多
結晶シリコン膜の上にタングステンシリサイド膜を堆積
する。これにより、多結晶シリコン膜及びタングステン
シリサイド膜の積層膜からなるタングステンポリサイド
膜１２３を得る。その後、ＣＶＤ法により、タングステ
ンポリサイド膜１２３の上に第２シリコン窒化膜１２４
を堆積する。

【００４７】その後、図２５に示すように、全面に所定
の形状のレジスト膜１２５を形成した後、このレジスト
膜１２５をマスクとして使用して、第２シリコン窒化膜
１２４及びタングステンポリサイド膜１２３を選択的に
エッチング除去することにより、タングステンポリサイ
ド膜からなるワード線１０４及びこのワード線１０４上
のワード線上シリコン窒化膜１２６が得られる。なお、
第２シリコン窒化膜１２４及びタングステンポリサイド
膜１２３をエッチング除去した後には、くびれ１２１中
のタングステンポリサイド膜１２３が除去されず、残存
部１２７となる。

【００４８】その後、図２６に示すように、レジスト膜
１２５を除去した後、ＣＶＤ法により、全面に第３シリ
コン窒化膜（図示せず）を堆積し、この第３シリコン窒
化膜をエッチングバックする。これにより、ワード線１
０４及びワード線上シリコン窒化膜１２６の側壁面上
に、第３シリコン窒化膜からなるワード線側面シリコン
窒化膜１２８が残存すると共に、素子分離窒化膜１２０
及び残存部１２７の側壁面上に、第３シリコン窒化膜か
らなる素子分離側面シリコン窒化膜１２９が残存する。
これにより、残存部１２７は、素子分離酸化膜１１８、
素子分離窒化膜１２０及び素子分離側面シリコン窒化膜
１２９により、完全に閉じこめられる。その後、表面に
露出したゲート酸化膜１２２を除去した後、ワード線上
シリコン窒化膜１２６、ワード線側面シリコン窒化膜１
２８、素子分離窒化膜１２０及び素子分離側面シリコン
窒化膜１２９等をマスクとして、ｐ型シリコン基板１１
１の表面にｎ型イオンを注入することにより、基板１１
１の表面に低濃度ｎ型拡散層１３０を形成する。

【００４９】その後、図２７に示すように、全面に第１
層間シリコン酸化膜１３４を堆積した後、この第１層間
シリコン酸化膜１３４上に所定の形状のレジスト膜１３
５を形成する。その後、レジスト膜１３５をマスクとし
て、第１層間シリコン酸化膜１３４をエッチング除去す
ることにより、第１層間シリコン酸化膜１３４の表面か
ら低濃度ｎ型拡散層１３０に到達するコンタクト孔１３
６を設ける。その後、図２８に示すように、レジスト膜
１３５を除去した後、全面にｎ型多結晶シリコン膜を堆
積して、これをエッチングバックすることにより、コン
タクト孔１３６をｎ型多結晶シリコンからなるビットコ
ンタクトプラグ１３７で埋設する。その後、全面にタン
グステンシリサイド膜１３１を形成する。

【００５０】その後、図２９に示すように、タングステ
ンシリサイド膜１３１を所定の形状にパターニングする
ことにより、ビットコンタクトプラグ１３７に電気的に
接続されたタングステンシリサイドからなるビット線１
０７を形成する。その後、全面に第２層間シリコン酸化
膜１３８を形成し、この第２層間シリコン酸化膜１３８
上に所定の形状のレジスト膜１３９を形成する。その
後、レジスト膜１３９をマスクとして、第１層間シリコ
ン酸化膜１３４及び第２層間シリコン酸化膜１３８をエ
ッチング除去することにより、第２層間シリコン酸化膜
１３８の表面から低濃度ｎ型拡散層１３０に到達するコ
ンタクト孔１３２を設ける。

【００５１】その後、図１６に示すように、レジスト膜
１３９を除去した後、全面にｎ型多結晶シリコン膜を堆
積して、これをエッチングバックすることにより、コン
タクト孔１３２をｎ型多結晶シリコンからなる容量コン
タクトプラグ１４０で埋設する。その後、全面にｎ型多
結晶シリコン膜を形成し、これを所定の形状にパターニ
ングすることにより、容量下部電極１１０を形成する。
その後、全面にシリコン酸化膜換算で５ｎｍのシリコン
窒化酸化膜からなる容量絶縁膜（図示せず）を形成し、
この容量絶縁膜上の所定の位置にｎ型多結晶シリコンか
らなる容量上部電極（図示せず）を形成する。このよう
にして、ＤＲＡＭメモリセルに適用されるｎチャネルＭ
ＯＳＦＥＴが得られる。

【００５２】このようにして製造された第２の実施例に
係る半導体装置においても、第１層間シリコン酸化膜１
３４及び第２層間シリコン酸化膜１３８にコンタクト孔
１３６及び１３２を形成する際に、例えば、図１５に示
す矢印１０６の方向にコンタクト孔１３６の位置ずれが
発生し、矢印１０９に示す方向にコンタクト孔１３２の
位置ずれが発生して、いずれもコンタクト孔１３６及び
１３２が素子領域１０２からはみ出した場合であって
も、ワード線側面シリコン窒化膜１２８及び素子分離側
面シリコン窒化膜１２９がエッチングストッパとして作
用する。従って、容量コンタクトプラグ１４０及びビッ
トコンタクトプラグ１３７が残存部１２７に到達して、
これらのプラグ１４０及び１３７と残存部１２７との間
に短絡が発生することを防止することができると共に、
容量コンタクトプラグ１４０及びビットコンタクトプラ
グ１３７が直接基板１１１に到達して、これらのプラグ
１４０及び１３７と基板１１１との間に短絡が発生する
ことを防止することができる。

【００５３】なお、上述の第１及び第２の実施例におい
ては、ゲート電極の材料として、多結晶シリコン膜とタ
ングステンシリサイド膜との積層膜であるタングステン
ポリサイド膜を使用したが、ゲート電極の材料はこれに
限定するものではなく、例えば多結晶シリコン膜上にチ
タンシリサイド膜が形成されたポリサイド構造の膜及び
多結晶シリコン膜上にコバルトシリサイド膜が形成され
たポリサイド構造の膜等を使用することができる。

【００５４】

【発明の効果】以上詳述したように、本発明によれば、
素子分離膜の基板表面から突出した領域及びゲート電極
がシリコン窒化膜により覆われているので、自己整合的
に層間絶縁膜にコンタクト孔を設けることができ、位置
合わせマージンを大きくすることができる。また、この
コンタクト孔に位置ずれが発生して、素子分離膜側又は
ゲート電極側にはみ出した場合であっても、コンタクト
プラグと基板との短絡及びコンタクトプラグとゲート電
極との短絡を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体装置を示す
平面図である。

【図２】図１のＡ−Ａ線に沿う断面図である。

【図３】本発明の第１の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。

【図４】図３の次工程を示す断面図である。

【図５】図４の次工程を示す断面図である。

【図６】図５の次工程を示す断面図である。

【図７】図６の次工程を示す断面図である。

【図８】図７の次工程を示す断面図である。

【図９】図８の次工程を示す断面図である。

【図１０】図９の次工程を示す断面図である。

【図１１】図１０の次工程を示す断面図である。

【図１２】図１１の次工程を示す断面図である。

【図１３】図１２の次工程を示す断面図である。

【図１４】図１３の次工程を示す断面図である。

【図１５】本発明の第２の実施例に係る半導体装置を示
す平面図である。

【図１６】（ａ）は図１５のＢ−Ｂ線に沿う断面図であ
り、（ｂ）は図１５のＣ−Ｃ線に沿う断面図である。

【図１７】本発明の第２の実施例に係る半導体装置の製
造方法を工程順に示す断面図である。

【図１８】図１７の次工程を示す断面図である。

【図１９】図１８の次工程を示す断面図である。

【図２０】図１９の次工程を示す断面図である。

【図２１】図２０の次工程を示す断面図である。

【図２２】図２１の次工程を示す断面図である。

【図２３】図２２の次工程を示す断面図である。

【図２４】図２３の次工程を示す断面図である。

【図２５】図２４の次工程を示す断面図である。

【図２６】図２５の次工程を示す断面図である。

【図２７】図２６の次工程を示す断面図である。

【図２８】図２７の次工程を示す断面図である。

【図２９】図２８の次工程を示す断面図である。

【図３０】従来の半導体装置の製造方法を工程順に示す
断面図である。

【図３１】図３０の次工程を示す断面図である。

【図３２】図３１の次工程を示す断面図である。

【図３３】図３２の次工程を示す断面図である。

【図３４】図３３の次工程を示す断面図である。

【図３５】図３４の次工程を示す断面図である。

【図３６】図３５の次工程を示す断面図である。

【図３７】図３６の次工程を示す断面図である。

【図３８】図３７の次工程を示す断面図である。

【図３９】図３８の次工程を示す断面図である。

【図４０】図３９の次工程を示す断面図である。

【図４１】図４０の次工程を示す断面図である。

【図４２】従来の半導体装置の構造を示す平面図であ
る。

【図４３】図４２のＤ−Ｄ線に沿う断面図である。

【符号の説明】

２，１０２；素子領域３；素子分離膜６，２０５；ゲート電極８，２１５；配線１１，１１１；シリコン基板１２，１１２；パッドシリコン酸化膜１３，１１３，２０３，２０９；多結晶シリコン膜１４，１９，１１７，２０４，２０７，２３２，２３
６；シリコン酸化膜１５，３７，１１４，１２５，１３５，１３９，２６
０，２３３，２４１；レジスト膜１６，１１５，２０６；溝１７，１３３，２５０；トレンチシリコン酸化膜１８；多結晶シリコン側壁酸化膜２０，１１８；素子分離酸化膜２１，２６，１１９，１２４，２０８；シリコン窒化膜２２，１２０；素子分離窒化膜２３，１２１，２３０；くびれ２４，１２２，２３１；ゲート酸化膜２５，１２３；タングステンポリサイド膜２７；レジストマスク２８；ゲート電極上シリコン窒化膜２９，１２７，２３４；残存部３０；低濃度ｐ型拡散層３１；ゲート側面シリコン窒化膜３２，１２９；素子分離側面シリコン窒化膜３４，２３８；素子分離側面シリコン酸化膜３５；高濃度ｐ型拡散層３６，１３４，１３８，２４０；層間シリコン酸化膜３８，１３２，１３６，２４２；コンタクト孔３９，２４３；コンタクトバリア膜４０，２４４；コンタクトプラグ１０４；ワード線１０７；ビット線１１０；容量下部電極１１６；ｐチャネルストッパ領域１２６；ワード線上シリコン窒化膜１２８；ワード線側面シリコン窒化膜１３０，２３５；低濃度ｎ型拡散層１３１；タングステンシリサイド膜１３７；ビットコンタクトプラグ１４０；容量コンタクトプラグ２０１；半導体基板２０２；バッファ酸化膜２１１；ゲート電極上シリコン酸化膜２３７；ゲート側面シリコン酸化膜

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板の上に第１シリコン酸化膜を
形成する工程と、この第１シリコン酸化膜の上に多結晶
シリコン膜を形成する工程と、この多結晶シリコン膜、
第１シリコン酸化膜及び半導体基板を選択的に除去して
溝を設ける工程と、前記溝を第２シリコン酸化膜で埋設
する工程と、前記第２シリコン酸化膜の上面が前記第１
シリコン酸化膜の上面と前記多結晶シリコン膜の上面と
の間に位置する条件で前記第２シリコン酸化膜を選択的
に除去する工程と、全面に第１シリコン窒化膜を形成す
る工程と、前記第１シリコン窒化膜の表面を平坦化して
前記多結晶シリコン膜の表面を露出させる工程と、前記
多結晶シリコン膜を全て除去して前記第２シリコン酸化
膜及び前記第１シリコン窒化膜からなり前記半導体基板
の表面から突出した形状の素子分離膜を得る工程と、前
記第１シリコン酸化膜をウェットエッチングにより除去
する工程と、前記素子分離膜により区画された素子領域
上にゲート酸化膜を形成する工程と、前記ゲート酸化膜
の上にゲート電極を選択的に形成する工程と、前記ゲー
ト電極の上に第２シリコン窒化膜を形成する工程と、全
面に第３シリコン窒化膜を形成する工程と、前記第３シ
リコン窒化膜をエッチングバックすることにより前記ゲ
ート電極及び前記素子分離膜の側壁面上に前記第３シリ
コン窒化膜からなる側壁シリコン窒化膜を形成する工程
と、を有することを特徴とする半導体装置の製造方法。
【請求項２】前記側壁シリコン窒化膜を形成する工程
の後に、全面に層間絶縁膜を形成する工程と、前記層間
絶縁膜にコンタクト孔を設ける工程と、前記コンタクト
孔をコンタクトプラグで埋設する工程と、を有すること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】前記側壁シリコン窒化膜を形成する工程
の後に、前記側壁シリコン窒化膜の上に側壁シリコン酸
化膜を形成する工程を有することを特徴とする請求項１
に記載の半導体装置の製造方法。
【請求項４】前記側壁シリコン酸化膜を形成する工程
の後に、全面に層間絶縁膜を形成する工程と、前記層間
絶縁膜にコンタクト孔を設ける工程と、前記コンタクト
孔をコンタクトプラグで埋設する工程と、を有すること
を特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】前記多結晶シリコン膜を形成する工程と
前記溝を形成する工程との間に、前記多結晶シリコン膜
の上に第３シリコン酸化膜を形成する工程を有し、前記
溝を形成する工程において前記第３シリコン酸化膜、前
記多結晶シリコン膜、前記第１シリコン酸化膜及び半導
体基板を選択的に除去することを特徴とする請求項１乃
至４のいずれか１項に記載の半導体装置の製造方法。