JP4514006B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4514006B2 JP4514006B2 JP2000325096A JP2000325096A JP4514006B2 JP 4514006 B2 JP4514006 B2 JP 4514006B2 JP 2000325096 A JP2000325096 A JP 2000325096A JP 2000325096 A JP2000325096 A JP 2000325096A JP 4514006 B2 JP4514006 B2 JP 4514006B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type diffusion
- refractory metal
- diffusion layer
- depth direction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、詳しくは拡散層と素子分離領域の境界が内部に露出するような接続孔を備えた半導体装置に関する。
【０００２】
【従来の技術】
シリンダ型キャパシタを用いるＤＲＡＭ混載ロジックＬＳＩを製造プロセスにおいて、基板とのコンタクトはＤＲＡＭ部とロジック部とに共通のコンタクトを取るためにアスペクト比が深いコンタクトになる。また、チップ面積を小さくして、高歩留りを得るために、上記コンタクトには合わせずれによってコンタクトがＳＴＩ（Shallow Trench Isolation ）で構成される素子分離酸化膜上に形成されるコンタクトを用いる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記説明したような拡散層と素子分離酸化膜との境界がコンタクトホール内部に露出するような場合には、以下のような問題点がある。
【０００４】
素子分離にシャロートレンチ構造〔ＳＴＩ（Shallow Trench Isolation ）構造〕を採用する場合には、シリコン基板中の拡散層との境界におけるＳＴＩ表面のディボット（Ｄｉｖｏｔ）、コンタクトホール形成のエッチング、高融点金属膜を成膜する前の自然酸化膜除去によって拡散層との界面におけるＳＴＩ酸化膜が削れており、コンタクトホールの側壁の一部にシリコン基板の側壁が露出している構造になる。
【０００５】
そのような構造において、拡散層と素子分離との境界が露出するコンタクトホールを形成した後、通常はコンタクトホール内部にコンタクトを形成するための十分な深さの拡散層を形成する補償イオン注入を行う。しかしながら、デザインルール上、基板上のみにイオン注入を行うレジストパターンを形成することはできない場合には、補償イオン注入を行わずに低接合リークと安定したコンタクト抵抗を両立しなければならない。そこで、シリコン基板の側壁が露出していることから、拡散層表面にコンタクトを形成する場合と比較して拡散層下の接合までの距離がより近いところでコンタクトを形成しなければ成らない。
【０００６】
さらに、コンタクトホールに安定したコンタクト抵抗を得るための高融点金属膜としてある膜厚のチタンを成膜している。そのため、チタン膜の膜厚に対応して、上記露出したシリコン基板とのチタンシリサイド形成によって、チタンシリサイドとシリコン基板との界面がさらに接合に近づく。よって、コンタクトにバイアスを印加して接合の空乏層が延びるのと、上記チタンシリサイド界面までの距離が短いために、リークが大きくなり、ＬＳＩ動作不良を起こす問題がある。また、接合リーク低減の目的で接合との距離を確保するために、チタン膜の膜厚を薄くしすぎると安定したコンタクトが得られず、ＬＳＩ動作不良を引き起こす問題がある。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置である。
【０００８】
本発明の第１の半導体装置は、シリコン基板に形成された素子分離領域と、前記素子分離領域により分離されたもので前記シリコン基板に形成されたＮ型拡散層と、前記Ｎ型拡散層の表面に形成された高融点金属シリサイド層と、前記Ｎ型拡散層と素子分離領域との境界が底部に位置するもので前記Ｎ型拡散層側部が内部に露出する接続孔と、前記接続孔の底部と前記Ｎ型拡散層側部との間に形成され、前記接続孔の内部に形成される高融点金属層と前記接続孔内部に露出する前記シリコン基板との化合物である化合物層とを備え、前記化合物層最深部と前記高融点金属シリサイド層表面との深さ方向の距離aと、前記Ｎ型拡散層の深さ方向の接合部と前記高融点金属シリサイド層表面との深さ方向の距離ｂとはａ／ｂ≦０．３８なる関係を有するものである。
【０００９】
上記第１の半導体装置では、化合物層最深部と高融点金属シリサイド層表面との深さ方向の距離aと、前記Ｎ型拡散層の深さ方向の接合部と前記高融点金属シリサイド層表面との深さ方向の距離ｂとはａ／ｂ≦０．３８なる関係を有することから、化合物層最深部とＮ型拡散層の深さ方向の接合部との距離が十分に確保されることから、化合物層からの接合リークが抑制される。
【００１０】
本発明の第２の半導体装置は、シリコン基板に形成された素子分離領域と、前記素子分離領域により分離されたもので前記シリコン基板に形成されたＰ型拡散層と、前記Ｐ型拡散層の表面に形成された高融点金属シリサイド層と、前記Ｐ型拡散層と素子分離領域との境界が底部に位置するもので前記Ｐ型拡散層側部が内部に露出する接続孔と、前記接続孔の底部と前記Ｐ型拡散層側部との間に形成され、前記接続孔の内部に形成される高融点金属層と前記接続孔内部に露出する前記シリコン基板との化合物である化合物層とを備え、前記化合物層最深部と前記高融点金属シリサイド層表面との深さ方向の距離aと、前記Ｐ型拡散層の深さ方向の接合部と前記高融点金属シリサイド層表面との深さ方向の距離ｂとはａ／ｂ≦０．３７なる関係を有するものである。
【００１１】
上記第２の半導体装置では、化合物層最深部と高融点金属シリサイド層表面との深さ方向の距離aと、前記Ｐ型拡散層の深さ方向の接合部と前記高融点金属シリサイド層表面との深さ方向の距離ｂとはａ／ｂ≦０．３７なる関係を有することから、化合物層最深部とＰ型拡散層の深さ方向の接合部との距離が十分に確保されることから、化合物層からの接合リークが抑制される。
【００１２】
【発明の実施の形態】
本発明の第１の半導体装置に係わる実施の形態の一例を、図１の概略構成断面図によって説明する。図１では、ＰＭＯＳＦＥＴの一例を説明する。
【００１３】
図１に示すように、シリコン基板１１にはＳＴＩ構造の素子分離領域１２が形成されている。この素子分離領域１２のシリコン基板１１側上部には、ディボット（Ｄｉｖｏｔ）１４が形成されている。したがって、このディボット１４にはシリコン基板１１の側壁が露出している。
【００１４】
上記シリコン基板１１にはウエル１５を形成されている。例えばＰ型トランジスタのウエル１５は、イオン種にリンイオン（Ｐ+ ）を用い、注入エネルギーを６００ｋｅＶ、ドーズ量を３×１０13／ｃｍ2 に設定してイオン注入により形成されている。また、トランジスタのチャネル形成領域１３にはチャネルイオン注入により不純物濃度が調整されている。
【００１５】
また、半導体基板１１上には第１の酸化膜と第２の酸化膜とからなるゲート酸化膜３１が形成されている。さらにゲート酸化膜３１上には、例えばホウ素イオン（Ｂ+ ）をドーピングしたアモルファスシリコン膜３２，３３が形成され、さらにタングステンシリサイド（ＷＳｉ2 ）膜３４、オフセット酸化膜３５が形成されている。すなわち、ゲート酸化膜３１上に不純物ドーピングしたアモルファスシリコン膜３２，３３とタングステンシリサイド膜３４とからなるゲート電極３６がオフセット酸化膜３５を被って形成されている。
【００１６】
また、ゲート電極の両側におけるシリコン基板１１にはＬＤＤ層３７，３８が形成されている。さらにゲート電極３６、オフセット酸化膜３５等の側壁には例えば窒化膜からなるサイドウォール３９が形成されている。さらに、ゲート電極３６に対して上記ＬＤＤ層３７，３８を介してＰ型拡散層４１，４２が形成されている。上記拡散層４１，４２上にはコバルトシリサイド（ＣｏＳｉ2 ）からなる高融点金属シリサイド層４３，４４が自己整合的に形成されている。
【００１７】
さらに、上記ゲート電極３６、オフセット膜３５、拡散層４１，４２、素子分離領域１２等を被覆するエッチングストッパ層４５として例えば窒化シリコン膜が例えば２５ｎｍの厚さに形成され、さらにその表面に層間絶縁膜４６が形成されている。上記層間絶縁膜４６、エッチングストッパ層４５には、拡散層４１，４２と素子分離領域１２との境界が内部に露出する接続孔（以下コンタクトホールとして説明する）４７が形成されている。
【００１８】
上記コンタクトホール４７内面には、例えば膜厚が１０ｎｍの高融点金属層（以下チタン層として説明する）４８が形成され、さらに窒化チタン膜（図示せず）が成膜されている。このチタン層４８は、５ｎｍ以上１１ｎｍ以下の膜厚に形成され、好ましくは９ｎｍ以上１１ｎｍ以下の膜厚に形成される。
【００１９】
そしてコンタクトホール４７内部はタングステン膜４９によって埋め込まれている。コンタクトホール４７内に露出したシリコン基板１１の側壁に接している上記チタン層４８は、その界面でシリサイド化されていてチタンシリサイド層５０が形成されている。さらに、上記タングステン膜４９からなるプラグに接合する取り出し用の配線層５１が層間絶縁膜４６上に形成されている。化合物層（チタンシリサイド層）５０の最深部と高融点金属シリサイド層（コバルトシリサイド層４３）表面との深さ方向の距離aと、前記Ｐ型拡散層４１の深さ方向の接合部と前記高融点金属シリサイド層（コバルトシリサイド層４３）表面との深さ方向の距離ｂとはａ／ｂ≦０．３７なる関係を有する。
【００２０】
上記半導体装置によれば、化合物層（チタンシリサイド層）５０最深部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離aと、Ｐ型拡散層４１の深さ方向の接合部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離ｂとはａ／ｂ≦０．３７なる関係を有することから、化合物層５０最深部とＰ型拡散層４１の深さ方向の接合部との距離が十分に確保されることから、化合物層５０からの接合リークが抑制される。
【００２１】
上記実施の形態では、ＰＭＯＳＦＥＴを一例として説明したが、ＮＭＯＳＦＥＴも同様に、ａ／ｂを規定することができる。ＮＭＯＳＦＥＴの場合には、前記図１において、Ｐ型拡散層４１の代わりにＮ型拡散層となり、表面チャネル型とするならばゲート電極３６を構成するアモルファスシリコン膜３２，３３にはリンをドーピングしておく。このような構成のＮＭＯＳＦＥＴでは、化合物層（チタンシリサイド層）５０最深部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離aと、Ｎ型拡散層の深さ方向の接合部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離ｂとはａ／ｂ≦０．３８なる関係を有する。この関係を満足することにより、化合物層５０最深部とＮ型拡散層の深さ方向の接合部との距離が十分に確保されることから、化合物層５０からの接合リークが抑制される。
【００２２】
次に、接合リーク（ジャンクションリーク）とａ／ｂとの関係を図２によって示す。図２の（１）はＰウエルにＮ型拡散層のソース・ドレインを有するＮＭＯＳＦＥＴの場合であり、図２の（２）はＮウエルにＰ型拡散層のソース・ドレインを有するＰＭＯＳＦＥＴの場合である。
【００２３】
図２の（１）に示すように、ＮＭＯＳＦＥＴでは、ａ／ｂ≦０．３８で接合リークが低減されていることがわかる。ａ／ｂが０．３８よりも大きい場合には急激に接合リーク電流が大きくなり、トランジスタとしての機能を果たすことができなくなる。一方、図２の（１）に示すように、ＰＭＯＳＦＥＴでは、ａ／ｂ≦０．３７で接合リークが低減されていることがわかる。ａ／ｂが０．３７よりも大きい場合には急激に接合リーク電流が大きくなり、トランジスタとしての機能を果たすことができなくなる。なお、ａ／ｂは、好ましくは１／４以下になるようにする。ａをｂに対して相対的に十分抑えることにより、合金−シリコン界面から接合までの距離を確保することができ、確実に接合リークを抑えることができる。
【００２４】
以上、説明したように、本発明の半導体装置によれば、拡散層と素子分離との境界が露出するコンタクトホールにおいて、補償イオン注入を行わずに安定したコンタクト抵抗と低接合リークを両立させることが可能になる。
【００２５】
次に、本発明の半導体装置の製造方法に係る第１の実施の形態を、図３〜図７の概略構成断面図によって説明する。図３〜図５では、一例としてＰ型トランジスタを説明し、前記図１によって説明したのと同様の構成部品には同一符号を付与する。
【００２６】
図３の（１）に示すように、一般に知られているＳＴＩ形成技術によって、シリコン基板１１にＳＴＩ構造の素子分離領域１２を形成する。その際、拡散層と接する素子分離領域１２の一部にはディボット（Ｄｉｖｏｔ）１４が形成される。このディボット１４にはシリコン基板１１の側壁が露出する。
【００２７】
次に、シリコン基板１１の表面に犠牲酸化膜２１を形成する。その後、シリコン基板１１へのウエル１５を形成するためのイオン注入を行う。このウエルイオン注入条件のうち、Ｐ型トランジスタのウエル形成条件としては、イオン種にリンイオン（Ｐ+ ）を用い、注入エネルギーを６００ｋｅＶ、ドーズ量を３×１０13／ｃｍ2 に設定してイオン注入を行う。
【００２８】
続いて、図示はしないが、チャネル領域１３を形成するイオン注入を行う。上記チャネルイオン注入条件のうち、電源電圧が１．５Ｖ系のＰ型トランジスタのチャネル形成条件としては、イオン種にヒ素イオン（Ａｓ+ ）を用い、注入エネルギーを１６０ｋｅＶ、ドーズ量を３.０５×１０13／ｃｍ2 に設定してイオン注入を行う。その後、上記犠牲酸化膜２１を除去する。
【００２９】
次に、図３の（２）に示すように、例えば８００℃のウエット雰囲気中と９００℃の窒素雰囲気中での熱処理を行って、第１の酸化膜を形成した後、パターニングによって第１の酸化膜の一部を選択的に残し、例えば８００℃のウエット雰囲気中と９００℃の酸化窒素雰囲気中での熱処理を行って、第２の酸化膜を形成する。このようにして、ゲート酸化膜３１を形成する。
【００３０】
次いで、ゲート酸化膜３１上にアモルファスシリコン膜３２，３３を２度に分けて成膜する。そして、アモルファスシリコン中に、例えばＰ型トランジスタの場合には、イオン種に例えばホウ素イオン（Ｂ+ ）を用い、注入エネルギーを５ｋｅＶ、ドーズ量を３×１０15／ｃｍ2 に設定してイオン注入によってドーピングを行い、その後、活性化のために、８００℃の窒素雰囲気中で１０分の熱処理を行う。
【００３１】
次に、上記アモルファスシリコン膜３３上にタングステンシリサイド（ＷＳｉ2 ）膜３４を成膜する。さらに、オフセット酸化膜３５を形成する。
【００３２】
次に、図４の（３）に示すように、通常のリソグラフィー技術とエッチング技術とによって、上記オフセット酸化膜３５、タングステンシリサイド膜３４、アモルファスシリコン膜３３，３２をパターニングして、オフセット酸化膜３５を被ったゲート電極３６を形成する。次いで、８００℃の窒素雰囲気中で１０分の熱処理を行う。その後、イオン注入によって、シリコン基板１１にＬＤＤ層３７、３８を形成する。次いで、窒素雰囲気中で１０００℃のＲＴＡ（Rapid Thermal Annealing ）を１０秒行ってドーパントを活性化する。
【００３３】
次に、通常のサイドウォール形成技術によって、ゲート電極３６、オフセット酸化膜３５等の側壁にサイドウォール３９を例えば窒化膜で形成する。その後イオン注入によって、拡散層４１，４２を形成する。例えばＰ型トランジスタの拡散層の形成条件としては、例えばイオン種にホウ素イオン（Ｂ+ ）を用い、注入エネルギーを５ｋｅＶ、ドーズ量を２×１０15／ｃｍ2 に設定してイオン注入を行う。その後、活性化のために、１０００℃の窒素雰囲気中で１０秒のＲＴＡを行う。
【００３４】
次に、図４の（４）に示すように、拡散層４１，４２の低抵抗化のために、通常のコバルトサリサイド技術によって、拡散層４１，４２上にコバルトシリサイド（ＣｏＳｉ2 ）層４３，４４を自己整合的に形成する。
【００３５】
次に、拡散層４１，４２と素子分離領域１２との境界が内部に露出するコンタクトホールを形成する際に、アスペクト比の高いコンタクトホールエッチングのオーバエッチングによるＳＴＩ構造の素子分離領域１２を構成する酸化膜の削れを少なくするために、拡散層４１，４２および素子分離領域１２上にエッチングストッパ層４５として例えば窒化シリコン膜を例えば２５ｎｍの厚さに堆積して形成する。さらにその表面に層間絶縁膜４６を形成する。
【００３６】
その後トランジスタを形成した後、高温熱処理として、以下に説明する熱処理を行う。
【００３７】
層間絶縁膜成膜時の熱処理およびキャパシタ窒化膜の熱処理の合計は、例えば６５０℃の窒素雰囲気中で４００分の熱処理に相当する。また、ＤＲＡＭの酸化膜／窒化膜／酸化膜形成の酸化処理として、例えば６８０℃のウエット雰囲気中で９０分の熱処理を行う。最後にドーパントの活性化のために例えば９００℃の窒素雰囲気中で１０秒のＲＴＡを行う。
【００３８】
上記層間絶縁膜４６、エッチングストッパ層４５に拡散層４１，４２と素子分離領域１２との境界が内部に露出する接続孔（コンタクトホール）４７を開口する。
【００３９】
次いで、図５の（５）に示すように、自然酸化膜を除去するために、ＲＦ処理を行った後、例えばＣＶＤ法によって、上記コンタクトホール４７内面に、例えば膜厚が１０ｎｍの高融点金属層（以下チタン層として説明する）４８を成膜した後、さらに例えばＣＶＤ法によって例えば膜厚が窒化チタン膜（図示せず）を成膜して、さらに例えばＣＶＤ法によってタングステン膜４９を成膜する。その後、例えばＣＭＰ、エッチバック等の平坦化技術によって、コンタクトホール４７の内部のみにタングステン膜４９を残し、その他のタングステン膜を除去する。同時に、窒化チタン膜、チタン層等もタングステン膜と同様に除去する。
【００４０】
次に、通常の配線形成技術を用いて、取り出し用の配線層５１を形成する。また、コンタクトホール４７内に露出したシリコン基板１１（Ｐ型拡散層４１）の側壁に接しているチタン層４８は、その界面でシリサイド化して化合物層（チタンシリサイド層）５０を形成する。この化合物層（チタンシリサイド層）５０の最深部と上記高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離aと、上記Ｐ型拡散層４１の深さ方向の接合部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離ｂとはａ／ｂ≦０．３７なる関係を有する。この関係を満足することにより、化合物層５０の最深部とＰ型拡散層４１の深さ方向の接合部との距離が十分に確保されることから、化合物層（チタンシリサイド層）５０からの接合リークが抑制される。
【００４１】
上記実施の形態では、ＰＭＯＳＦＥＴを一例として説明したが、ＮＭＯＳＦＥＴも同様に、ａ／ｂを規定して形成することができる。ＮＭＯＳＦＥＴの場合には、前記図３〜５において、Ｐ型拡散層４１の代わりにＮ型拡散層を形成し、ＰウエルのかわりにＮウエルを形成し、表面チャネル型とするならばゲート電極３６を構成するアモルファスシリコン膜３２，３３にはリンをドーピングしておく。このようなＮＭＯＳＦＥＴの製造方法においても、化合物層（チタンシリサイド層）５０最深部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離aと、Ｐ型拡散層４１の深さ方向の接合部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離ｂとはａ／ｂ≦０．３８なる関係を有する。この関係を満足することにより、化合物層５０最深部とＰ型拡散層４１の深さ方向の接合部との距離が十分に確保されることから、化合物層５０からの接合リークが抑制される。
【００４２】
なお、上記実施の形態における接続では、ａ／ｂの基準位置を高融点金属シリサイド層（コバルトシリサイド層）４３表面としたが、高融点金属シリサイド層（コバルトシリサイド層）４３とＰ型拡散層４１との界面としてもよい。その場合には、ａ／ｂの数値は、高融点金属シリサイド層（コバルトシリサイド層）４３の膜厚分を考慮した値となる。
【００４３】
次に、シリコン基板と素子分離領域界面におけるパラメータａ、ｂの要素を以下に説明する。
【００４４】
以下に、パラメータａに影響を及ぼす工程および要因を以下に示す。
【００４５】
１．素子分離領域の平坦化工程、すなわち、シリコン基板と素子分離領域界面の初期形状を決定する。
２．素子分離領域を形成した後の窒化シリコン膜の除去工程、すなわち、フッ酸処理とアンモニア過水処理によるエッチング量が要素となる。
３．チャネルイオン注入前の保護酸化膜前処理、すなわち、アンモニア過水とフッ酸とによる処理によるエッチング量が要素となる。
４．チャネルイオン注入前の保護酸化膜の成膜工程、すなわち、酸化膜の成膜により素子分離領域の膜厚が増加する。
５．第1ゲート酸化膜前処理工程、すなわち、アンモニア過水とフッ酸と塩酸過水とによる処理によるエッチング量が要素となる。
６．第1ゲート酸化膜の成膜工程、すなわち、酸化膜の成膜により素子分離領域の膜厚が増加する。
７．膜厚の異なるゲート酸化膜を形成するための第１ゲート酸化膜の除去工程、すなわち、フッ酸処理によるエッチング量が要素となる。
８．第２ゲート酸化膜の成膜工程、すなわち、酸化膜の成膜により素子分離領域の膜厚が増加する。
９．ゲートのサイドウォール形成のためのエッチバック工程、すなわち、反応性イオンエッチングによるエッチング量が要素となる。
１０．拡散層上にコバルトシリサイド層を成膜するためのスパッタリングの前処理工程、すなわち、フッ酸処理によるエッチング量が要素となる。
１１．コンタクト形成のためのエッチング工程、すなわち、反応性イオンエッチングによるエッチング量が要素となる。
１２．バリアメタル層を成膜するための前処理工程、すなわち、ＲＦ〔逆スパッタリング〕処理によるエッチング量が要素となる。
１３．バリアメタル層を成膜するための化学的気相成長工程、すなわち、ＣＶＤ成膜による、例えば膜厚１０ｎｍのチタン膜を成膜する。
【００４６】
以下にパラメータｂに影響を及ぼす工程および要因を示す。
【００４７】
１．ウエル形成のためのイオン注入エネルギーおよびドーズ量、チャネル形成のためのイオン注入エネルギーおよびドーズ量。
２．ゲート酸化膜形成時の熱処理（温度と時間）。
３．ＬＤＤ（Lightly Doped Drain ）形成のためのイオン注入エネルギーおよびドーズ量。
４．ＬＤＤアニーリング条件（温度と時間）。
５．ソース・ドレイン形成のためのイオン注入エネルギーおよびドーズ量。
６．ソース・ドレインアニーリング条件（温度と時間）。
７．ソース・ドレインアニーリング後の層間絶縁膜形成時の高温熱処理条件（温度と時間）およびＤＲＡＭキャパシタ形成時の高温熱処理条件（温度と時間）。
【００４８】
したがって、ａ／ｂを変更するには、上記ａに係わる要因およびｂに係わる要因の少なくとも一つを変更することにより、ａ／ｂを調整することができる。
【００４９】
なお、上記各実施の形態において、上記高融点金属シリサイド層４３，４４は、コバルトシリサイドの他に、チタンシリサイド、タングステンシリサイド、タンタルシリサイドもしくはモリブデンシリサイド層で形成することも可能である。また、上記高融点金属層４８は、チタンの他にタングステン、タンタル、コバルトもしくはモリブデンで形成することもできる。この場合、上記化合物層５０は、上記高融点金属層４８をタングステンで形成した場合にはタングステンシリサイド層になり、タンタルで形成した場合にはタンタルシリサイド層になり、コバルトで形成した場合にはコバルトシリサイド層になり、モリブデンで形成した場合にはモリブデンシリサイド層になる。
【００５０】
【発明の効果】
以上、説明したように本発明の半導体装置の製造方法によれば、化合物層（チタンシリサイド層）最深部と高融点金属シリサイド層（コバルトシリサイド層）表面との深さ方向の距離aと、拡散層の深さ方向の接合部と高融点金属シリサイド層（コバルトシリサイド層）表面との深さ方向の距離ｂとは、ＰＭＯＳＦＥＴの場合にはａ／ｂ≦０．３７、ＮＭＯＳＦＥＴの場合にはａ／ｂ≦０．３８なる関係を有するので、化合物層最深部と拡散層の深さ方向の接合部との距離が十分に確保できる。その結果、化合物層からの接合リークを抑制することができるので、半導体装置の信頼性の向上が図れる。
【００５１】
また、ＤＲＡＭ混載ロジックＬＳＩの製造方法に適用した場合には、拡散層と素子分離との境界に内部が露出するコンタクトホールを、補償イオン注入等の余分な工程を必要とせずに、安定したコンタクト抵抗と低い接合リークとを両立させて形成することができるため、工程の簡素化が図れ、チップ面積を縮小することができ、高機能なシステムＬＳＩを高歩留りで製造することができる。
【００５２】
また、ＤＲＡＭ混載ロジックＬＳＩの製造方法に適用した場合には、シリンダ型キャパシタを形成した後、配線と基板とを直接接続するコンタクトの形成が可能となるので、コンタクトを受ける側を持ち上げる等の余分な工程を必要とせず、工程数の削減ができる。
【００５３】
さらに、シリンダ型キャパシタを用いるＤＲＡＭ混載ロジックＬＳＩの製造方法に適用した場合には、配線と基板とを直接に接続するコンタクトをキャパシタ形成後に形成することができるため、キャパシタ誘電体膜となるの酸化膜／窒化膜／酸化膜の形成の熱処理を高くすることができるので、酸化膜／窒化膜／酸化膜の膜質の高品質化が可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係わる実施の形態の一例を示す概略構成断面図である。
【図２】接合リークとａ／ｂとの関係図である。
【図３】本発明の半導体装置の製造方法に係わる実施の形態の一例を示す概略構成断面図である。
【図４】本発明の半導体装置の製造方法に係わる実施の形態の一例を示す概略構成断面図である。
【図５】本発明の半導体装置の製造方法に係わる実施の形態の一例を示す概略構成断面図である。
【符号の説明】
１１…シリコン基板、１２…素子分離領域、４１…Ｐ型拡散層、４３，４４…高融点金属シリサイド層（コバルトシリサイド）、４７…接続孔、４８…高融点金属層（チタン層）、５０…化合物層（チタンシリサイド層）
【発明の属する技術分野】
本発明は、半導体装置に関し、詳しくは拡散層と素子分離領域の境界が内部に露出するような接続孔を備えた半導体装置に関する。
【０００２】
【従来の技術】
シリンダ型キャパシタを用いるＤＲＡＭ混載ロジックＬＳＩを製造プロセスにおいて、基板とのコンタクトはＤＲＡＭ部とロジック部とに共通のコンタクトを取るためにアスペクト比が深いコンタクトになる。また、チップ面積を小さくして、高歩留りを得るために、上記コンタクトには合わせずれによってコンタクトがＳＴＩ（Shallow Trench Isolation ）で構成される素子分離酸化膜上に形成されるコンタクトを用いる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記説明したような拡散層と素子分離酸化膜との境界がコンタクトホール内部に露出するような場合には、以下のような問題点がある。
【０００４】
素子分離にシャロートレンチ構造〔ＳＴＩ（Shallow Trench Isolation ）構造〕を採用する場合には、シリコン基板中の拡散層との境界におけるＳＴＩ表面のディボット（Ｄｉｖｏｔ）、コンタクトホール形成のエッチング、高融点金属膜を成膜する前の自然酸化膜除去によって拡散層との界面におけるＳＴＩ酸化膜が削れており、コンタクトホールの側壁の一部にシリコン基板の側壁が露出している構造になる。
【０００５】
そのような構造において、拡散層と素子分離との境界が露出するコンタクトホールを形成した後、通常はコンタクトホール内部にコンタクトを形成するための十分な深さの拡散層を形成する補償イオン注入を行う。しかしながら、デザインルール上、基板上のみにイオン注入を行うレジストパターンを形成することはできない場合には、補償イオン注入を行わずに低接合リークと安定したコンタクト抵抗を両立しなければならない。そこで、シリコン基板の側壁が露出していることから、拡散層表面にコンタクトを形成する場合と比較して拡散層下の接合までの距離がより近いところでコンタクトを形成しなければ成らない。
【０００６】
さらに、コンタクトホールに安定したコンタクト抵抗を得るための高融点金属膜としてある膜厚のチタンを成膜している。そのため、チタン膜の膜厚に対応して、上記露出したシリコン基板とのチタンシリサイド形成によって、チタンシリサイドとシリコン基板との界面がさらに接合に近づく。よって、コンタクトにバイアスを印加して接合の空乏層が延びるのと、上記チタンシリサイド界面までの距離が短いために、リークが大きくなり、ＬＳＩ動作不良を起こす問題がある。また、接合リーク低減の目的で接合との距離を確保するために、チタン膜の膜厚を薄くしすぎると安定したコンタクトが得られず、ＬＳＩ動作不良を引き起こす問題がある。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置である。
【０００８】
本発明の第１の半導体装置は、シリコン基板に形成された素子分離領域と、前記素子分離領域により分離されたもので前記シリコン基板に形成されたＮ型拡散層と、前記Ｎ型拡散層の表面に形成された高融点金属シリサイド層と、前記Ｎ型拡散層と素子分離領域との境界が底部に位置するもので前記Ｎ型拡散層側部が内部に露出する接続孔と、前記接続孔の底部と前記Ｎ型拡散層側部との間に形成され、前記接続孔の内部に形成される高融点金属層と前記接続孔内部に露出する前記シリコン基板との化合物である化合物層とを備え、前記化合物層最深部と前記高融点金属シリサイド層表面との深さ方向の距離aと、前記Ｎ型拡散層の深さ方向の接合部と前記高融点金属シリサイド層表面との深さ方向の距離ｂとはａ／ｂ≦０．３８なる関係を有するものである。
【０００９】
上記第１の半導体装置では、化合物層最深部と高融点金属シリサイド層表面との深さ方向の距離aと、前記Ｎ型拡散層の深さ方向の接合部と前記高融点金属シリサイド層表面との深さ方向の距離ｂとはａ／ｂ≦０．３８なる関係を有することから、化合物層最深部とＮ型拡散層の深さ方向の接合部との距離が十分に確保されることから、化合物層からの接合リークが抑制される。
【００１０】
本発明の第２の半導体装置は、シリコン基板に形成された素子分離領域と、前記素子分離領域により分離されたもので前記シリコン基板に形成されたＰ型拡散層と、前記Ｐ型拡散層の表面に形成された高融点金属シリサイド層と、前記Ｐ型拡散層と素子分離領域との境界が底部に位置するもので前記Ｐ型拡散層側部が内部に露出する接続孔と、前記接続孔の底部と前記Ｐ型拡散層側部との間に形成され、前記接続孔の内部に形成される高融点金属層と前記接続孔内部に露出する前記シリコン基板との化合物である化合物層とを備え、前記化合物層最深部と前記高融点金属シリサイド層表面との深さ方向の距離aと、前記Ｐ型拡散層の深さ方向の接合部と前記高融点金属シリサイド層表面との深さ方向の距離ｂとはａ／ｂ≦０．３７なる関係を有するものである。
【００１１】
上記第２の半導体装置では、化合物層最深部と高融点金属シリサイド層表面との深さ方向の距離aと、前記Ｐ型拡散層の深さ方向の接合部と前記高融点金属シリサイド層表面との深さ方向の距離ｂとはａ／ｂ≦０．３７なる関係を有することから、化合物層最深部とＰ型拡散層の深さ方向の接合部との距離が十分に確保されることから、化合物層からの接合リークが抑制される。
【００１２】
【発明の実施の形態】
本発明の第１の半導体装置に係わる実施の形態の一例を、図１の概略構成断面図によって説明する。図１では、ＰＭＯＳＦＥＴの一例を説明する。
【００１３】
図１に示すように、シリコン基板１１にはＳＴＩ構造の素子分離領域１２が形成されている。この素子分離領域１２のシリコン基板１１側上部には、ディボット（Ｄｉｖｏｔ）１４が形成されている。したがって、このディボット１４にはシリコン基板１１の側壁が露出している。
【００１４】
上記シリコン基板１１にはウエル１５を形成されている。例えばＰ型トランジスタのウエル１５は、イオン種にリンイオン（Ｐ+ ）を用い、注入エネルギーを６００ｋｅＶ、ドーズ量を３×１０13／ｃｍ2 に設定してイオン注入により形成されている。また、トランジスタのチャネル形成領域１３にはチャネルイオン注入により不純物濃度が調整されている。
【００１５】
また、半導体基板１１上には第１の酸化膜と第２の酸化膜とからなるゲート酸化膜３１が形成されている。さらにゲート酸化膜３１上には、例えばホウ素イオン（Ｂ+ ）をドーピングしたアモルファスシリコン膜３２，３３が形成され、さらにタングステンシリサイド（ＷＳｉ2 ）膜３４、オフセット酸化膜３５が形成されている。すなわち、ゲート酸化膜３１上に不純物ドーピングしたアモルファスシリコン膜３２，３３とタングステンシリサイド膜３４とからなるゲート電極３６がオフセット酸化膜３５を被って形成されている。
【００１６】
また、ゲート電極の両側におけるシリコン基板１１にはＬＤＤ層３７，３８が形成されている。さらにゲート電極３６、オフセット酸化膜３５等の側壁には例えば窒化膜からなるサイドウォール３９が形成されている。さらに、ゲート電極３６に対して上記ＬＤＤ層３７，３８を介してＰ型拡散層４１，４２が形成されている。上記拡散層４１，４２上にはコバルトシリサイド（ＣｏＳｉ2 ）からなる高融点金属シリサイド層４３，４４が自己整合的に形成されている。
【００１７】
さらに、上記ゲート電極３６、オフセット膜３５、拡散層４１，４２、素子分離領域１２等を被覆するエッチングストッパ層４５として例えば窒化シリコン膜が例えば２５ｎｍの厚さに形成され、さらにその表面に層間絶縁膜４６が形成されている。上記層間絶縁膜４６、エッチングストッパ層４５には、拡散層４１，４２と素子分離領域１２との境界が内部に露出する接続孔（以下コンタクトホールとして説明する）４７が形成されている。
【００１８】
上記コンタクトホール４７内面には、例えば膜厚が１０ｎｍの高融点金属層（以下チタン層として説明する）４８が形成され、さらに窒化チタン膜（図示せず）が成膜されている。このチタン層４８は、５ｎｍ以上１１ｎｍ以下の膜厚に形成され、好ましくは９ｎｍ以上１１ｎｍ以下の膜厚に形成される。
【００１９】
そしてコンタクトホール４７内部はタングステン膜４９によって埋め込まれている。コンタクトホール４７内に露出したシリコン基板１１の側壁に接している上記チタン層４８は、その界面でシリサイド化されていてチタンシリサイド層５０が形成されている。さらに、上記タングステン膜４９からなるプラグに接合する取り出し用の配線層５１が層間絶縁膜４６上に形成されている。化合物層（チタンシリサイド層）５０の最深部と高融点金属シリサイド層（コバルトシリサイド層４３）表面との深さ方向の距離aと、前記Ｐ型拡散層４１の深さ方向の接合部と前記高融点金属シリサイド層（コバルトシリサイド層４３）表面との深さ方向の距離ｂとはａ／ｂ≦０．３７なる関係を有する。
【００２０】
上記半導体装置によれば、化合物層（チタンシリサイド層）５０最深部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離aと、Ｐ型拡散層４１の深さ方向の接合部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離ｂとはａ／ｂ≦０．３７なる関係を有することから、化合物層５０最深部とＰ型拡散層４１の深さ方向の接合部との距離が十分に確保されることから、化合物層５０からの接合リークが抑制される。
【００２１】
上記実施の形態では、ＰＭＯＳＦＥＴを一例として説明したが、ＮＭＯＳＦＥＴも同様に、ａ／ｂを規定することができる。ＮＭＯＳＦＥＴの場合には、前記図１において、Ｐ型拡散層４１の代わりにＮ型拡散層となり、表面チャネル型とするならばゲート電極３６を構成するアモルファスシリコン膜３２，３３にはリンをドーピングしておく。このような構成のＮＭＯＳＦＥＴでは、化合物層（チタンシリサイド層）５０最深部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離aと、Ｎ型拡散層の深さ方向の接合部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離ｂとはａ／ｂ≦０．３８なる関係を有する。この関係を満足することにより、化合物層５０最深部とＮ型拡散層の深さ方向の接合部との距離が十分に確保されることから、化合物層５０からの接合リークが抑制される。
【００２２】
次に、接合リーク（ジャンクションリーク）とａ／ｂとの関係を図２によって示す。図２の（１）はＰウエルにＮ型拡散層のソース・ドレインを有するＮＭＯＳＦＥＴの場合であり、図２の（２）はＮウエルにＰ型拡散層のソース・ドレインを有するＰＭＯＳＦＥＴの場合である。
【００２３】
図２の（１）に示すように、ＮＭＯＳＦＥＴでは、ａ／ｂ≦０．３８で接合リークが低減されていることがわかる。ａ／ｂが０．３８よりも大きい場合には急激に接合リーク電流が大きくなり、トランジスタとしての機能を果たすことができなくなる。一方、図２の（１）に示すように、ＰＭＯＳＦＥＴでは、ａ／ｂ≦０．３７で接合リークが低減されていることがわかる。ａ／ｂが０．３７よりも大きい場合には急激に接合リーク電流が大きくなり、トランジスタとしての機能を果たすことができなくなる。なお、ａ／ｂは、好ましくは１／４以下になるようにする。ａをｂに対して相対的に十分抑えることにより、合金−シリコン界面から接合までの距離を確保することができ、確実に接合リークを抑えることができる。
【００２４】
以上、説明したように、本発明の半導体装置によれば、拡散層と素子分離との境界が露出するコンタクトホールにおいて、補償イオン注入を行わずに安定したコンタクト抵抗と低接合リークを両立させることが可能になる。
【００２５】
次に、本発明の半導体装置の製造方法に係る第１の実施の形態を、図３〜図７の概略構成断面図によって説明する。図３〜図５では、一例としてＰ型トランジスタを説明し、前記図１によって説明したのと同様の構成部品には同一符号を付与する。
【００２６】
図３の（１）に示すように、一般に知られているＳＴＩ形成技術によって、シリコン基板１１にＳＴＩ構造の素子分離領域１２を形成する。その際、拡散層と接する素子分離領域１２の一部にはディボット（Ｄｉｖｏｔ）１４が形成される。このディボット１４にはシリコン基板１１の側壁が露出する。
【００２７】
次に、シリコン基板１１の表面に犠牲酸化膜２１を形成する。その後、シリコン基板１１へのウエル１５を形成するためのイオン注入を行う。このウエルイオン注入条件のうち、Ｐ型トランジスタのウエル形成条件としては、イオン種にリンイオン（Ｐ+ ）を用い、注入エネルギーを６００ｋｅＶ、ドーズ量を３×１０13／ｃｍ2 に設定してイオン注入を行う。
【００２８】
続いて、図示はしないが、チャネル領域１３を形成するイオン注入を行う。上記チャネルイオン注入条件のうち、電源電圧が１．５Ｖ系のＰ型トランジスタのチャネル形成条件としては、イオン種にヒ素イオン（Ａｓ+ ）を用い、注入エネルギーを１６０ｋｅＶ、ドーズ量を３.０５×１０13／ｃｍ2 に設定してイオン注入を行う。その後、上記犠牲酸化膜２１を除去する。
【００２９】
次に、図３の（２）に示すように、例えば８００℃のウエット雰囲気中と９００℃の窒素雰囲気中での熱処理を行って、第１の酸化膜を形成した後、パターニングによって第１の酸化膜の一部を選択的に残し、例えば８００℃のウエット雰囲気中と９００℃の酸化窒素雰囲気中での熱処理を行って、第２の酸化膜を形成する。このようにして、ゲート酸化膜３１を形成する。
【００３０】
次いで、ゲート酸化膜３１上にアモルファスシリコン膜３２，３３を２度に分けて成膜する。そして、アモルファスシリコン中に、例えばＰ型トランジスタの場合には、イオン種に例えばホウ素イオン（Ｂ+ ）を用い、注入エネルギーを５ｋｅＶ、ドーズ量を３×１０15／ｃｍ2 に設定してイオン注入によってドーピングを行い、その後、活性化のために、８００℃の窒素雰囲気中で１０分の熱処理を行う。
【００３１】
次に、上記アモルファスシリコン膜３３上にタングステンシリサイド（ＷＳｉ2 ）膜３４を成膜する。さらに、オフセット酸化膜３５を形成する。
【００３２】
次に、図４の（３）に示すように、通常のリソグラフィー技術とエッチング技術とによって、上記オフセット酸化膜３５、タングステンシリサイド膜３４、アモルファスシリコン膜３３，３２をパターニングして、オフセット酸化膜３５を被ったゲート電極３６を形成する。次いで、８００℃の窒素雰囲気中で１０分の熱処理を行う。その後、イオン注入によって、シリコン基板１１にＬＤＤ層３７、３８を形成する。次いで、窒素雰囲気中で１０００℃のＲＴＡ（Rapid Thermal Annealing ）を１０秒行ってドーパントを活性化する。
【００３３】
次に、通常のサイドウォール形成技術によって、ゲート電極３６、オフセット酸化膜３５等の側壁にサイドウォール３９を例えば窒化膜で形成する。その後イオン注入によって、拡散層４１，４２を形成する。例えばＰ型トランジスタの拡散層の形成条件としては、例えばイオン種にホウ素イオン（Ｂ+ ）を用い、注入エネルギーを５ｋｅＶ、ドーズ量を２×１０15／ｃｍ2 に設定してイオン注入を行う。その後、活性化のために、１０００℃の窒素雰囲気中で１０秒のＲＴＡを行う。
【００３４】
次に、図４の（４）に示すように、拡散層４１，４２の低抵抗化のために、通常のコバルトサリサイド技術によって、拡散層４１，４２上にコバルトシリサイド（ＣｏＳｉ2 ）層４３，４４を自己整合的に形成する。
【００３５】
次に、拡散層４１，４２と素子分離領域１２との境界が内部に露出するコンタクトホールを形成する際に、アスペクト比の高いコンタクトホールエッチングのオーバエッチングによるＳＴＩ構造の素子分離領域１２を構成する酸化膜の削れを少なくするために、拡散層４１，４２および素子分離領域１２上にエッチングストッパ層４５として例えば窒化シリコン膜を例えば２５ｎｍの厚さに堆積して形成する。さらにその表面に層間絶縁膜４６を形成する。
【００３６】
その後トランジスタを形成した後、高温熱処理として、以下に説明する熱処理を行う。
【００３７】
層間絶縁膜成膜時の熱処理およびキャパシタ窒化膜の熱処理の合計は、例えば６５０℃の窒素雰囲気中で４００分の熱処理に相当する。また、ＤＲＡＭの酸化膜／窒化膜／酸化膜形成の酸化処理として、例えば６８０℃のウエット雰囲気中で９０分の熱処理を行う。最後にドーパントの活性化のために例えば９００℃の窒素雰囲気中で１０秒のＲＴＡを行う。
【００３８】
上記層間絶縁膜４６、エッチングストッパ層４５に拡散層４１，４２と素子分離領域１２との境界が内部に露出する接続孔（コンタクトホール）４７を開口する。
【００３９】
次いで、図５の（５）に示すように、自然酸化膜を除去するために、ＲＦ処理を行った後、例えばＣＶＤ法によって、上記コンタクトホール４７内面に、例えば膜厚が１０ｎｍの高融点金属層（以下チタン層として説明する）４８を成膜した後、さらに例えばＣＶＤ法によって例えば膜厚が窒化チタン膜（図示せず）を成膜して、さらに例えばＣＶＤ法によってタングステン膜４９を成膜する。その後、例えばＣＭＰ、エッチバック等の平坦化技術によって、コンタクトホール４７の内部のみにタングステン膜４９を残し、その他のタングステン膜を除去する。同時に、窒化チタン膜、チタン層等もタングステン膜と同様に除去する。
【００４０】
次に、通常の配線形成技術を用いて、取り出し用の配線層５１を形成する。また、コンタクトホール４７内に露出したシリコン基板１１（Ｐ型拡散層４１）の側壁に接しているチタン層４８は、その界面でシリサイド化して化合物層（チタンシリサイド層）５０を形成する。この化合物層（チタンシリサイド層）５０の最深部と上記高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離aと、上記Ｐ型拡散層４１の深さ方向の接合部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離ｂとはａ／ｂ≦０．３７なる関係を有する。この関係を満足することにより、化合物層５０の最深部とＰ型拡散層４１の深さ方向の接合部との距離が十分に確保されることから、化合物層（チタンシリサイド層）５０からの接合リークが抑制される。
【００４１】
上記実施の形態では、ＰＭＯＳＦＥＴを一例として説明したが、ＮＭＯＳＦＥＴも同様に、ａ／ｂを規定して形成することができる。ＮＭＯＳＦＥＴの場合には、前記図３〜５において、Ｐ型拡散層４１の代わりにＮ型拡散層を形成し、ＰウエルのかわりにＮウエルを形成し、表面チャネル型とするならばゲート電極３６を構成するアモルファスシリコン膜３２，３３にはリンをドーピングしておく。このようなＮＭＯＳＦＥＴの製造方法においても、化合物層（チタンシリサイド層）５０最深部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離aと、Ｐ型拡散層４１の深さ方向の接合部と高融点金属シリサイド層（コバルトシリサイド層）４３表面との深さ方向の距離ｂとはａ／ｂ≦０．３８なる関係を有する。この関係を満足することにより、化合物層５０最深部とＰ型拡散層４１の深さ方向の接合部との距離が十分に確保されることから、化合物層５０からの接合リークが抑制される。
【００４２】
なお、上記実施の形態における接続では、ａ／ｂの基準位置を高融点金属シリサイド層（コバルトシリサイド層）４３表面としたが、高融点金属シリサイド層（コバルトシリサイド層）４３とＰ型拡散層４１との界面としてもよい。その場合には、ａ／ｂの数値は、高融点金属シリサイド層（コバルトシリサイド層）４３の膜厚分を考慮した値となる。
【００４３】
次に、シリコン基板と素子分離領域界面におけるパラメータａ、ｂの要素を以下に説明する。
【００４４】
以下に、パラメータａに影響を及ぼす工程および要因を以下に示す。
【００４５】
１．素子分離領域の平坦化工程、すなわち、シリコン基板と素子分離領域界面の初期形状を決定する。
２．素子分離領域を形成した後の窒化シリコン膜の除去工程、すなわち、フッ酸処理とアンモニア過水処理によるエッチング量が要素となる。
３．チャネルイオン注入前の保護酸化膜前処理、すなわち、アンモニア過水とフッ酸とによる処理によるエッチング量が要素となる。
４．チャネルイオン注入前の保護酸化膜の成膜工程、すなわち、酸化膜の成膜により素子分離領域の膜厚が増加する。
５．第1ゲート酸化膜前処理工程、すなわち、アンモニア過水とフッ酸と塩酸過水とによる処理によるエッチング量が要素となる。
６．第1ゲート酸化膜の成膜工程、すなわち、酸化膜の成膜により素子分離領域の膜厚が増加する。
７．膜厚の異なるゲート酸化膜を形成するための第１ゲート酸化膜の除去工程、すなわち、フッ酸処理によるエッチング量が要素となる。
８．第２ゲート酸化膜の成膜工程、すなわち、酸化膜の成膜により素子分離領域の膜厚が増加する。
９．ゲートのサイドウォール形成のためのエッチバック工程、すなわち、反応性イオンエッチングによるエッチング量が要素となる。
１０．拡散層上にコバルトシリサイド層を成膜するためのスパッタリングの前処理工程、すなわち、フッ酸処理によるエッチング量が要素となる。
１１．コンタクト形成のためのエッチング工程、すなわち、反応性イオンエッチングによるエッチング量が要素となる。
１２．バリアメタル層を成膜するための前処理工程、すなわち、ＲＦ〔逆スパッタリング〕処理によるエッチング量が要素となる。
１３．バリアメタル層を成膜するための化学的気相成長工程、すなわち、ＣＶＤ成膜による、例えば膜厚１０ｎｍのチタン膜を成膜する。
【００４６】
以下にパラメータｂに影響を及ぼす工程および要因を示す。
【００４７】
１．ウエル形成のためのイオン注入エネルギーおよびドーズ量、チャネル形成のためのイオン注入エネルギーおよびドーズ量。
２．ゲート酸化膜形成時の熱処理（温度と時間）。
３．ＬＤＤ（Lightly Doped Drain ）形成のためのイオン注入エネルギーおよびドーズ量。
４．ＬＤＤアニーリング条件（温度と時間）。
５．ソース・ドレイン形成のためのイオン注入エネルギーおよびドーズ量。
６．ソース・ドレインアニーリング条件（温度と時間）。
７．ソース・ドレインアニーリング後の層間絶縁膜形成時の高温熱処理条件（温度と時間）およびＤＲＡＭキャパシタ形成時の高温熱処理条件（温度と時間）。
【００４８】
したがって、ａ／ｂを変更するには、上記ａに係わる要因およびｂに係わる要因の少なくとも一つを変更することにより、ａ／ｂを調整することができる。
【００４９】
なお、上記各実施の形態において、上記高融点金属シリサイド層４３，４４は、コバルトシリサイドの他に、チタンシリサイド、タングステンシリサイド、タンタルシリサイドもしくはモリブデンシリサイド層で形成することも可能である。また、上記高融点金属層４８は、チタンの他にタングステン、タンタル、コバルトもしくはモリブデンで形成することもできる。この場合、上記化合物層５０は、上記高融点金属層４８をタングステンで形成した場合にはタングステンシリサイド層になり、タンタルで形成した場合にはタンタルシリサイド層になり、コバルトで形成した場合にはコバルトシリサイド層になり、モリブデンで形成した場合にはモリブデンシリサイド層になる。
【００５０】
【発明の効果】
以上、説明したように本発明の半導体装置の製造方法によれば、化合物層（チタンシリサイド層）最深部と高融点金属シリサイド層（コバルトシリサイド層）表面との深さ方向の距離aと、拡散層の深さ方向の接合部と高融点金属シリサイド層（コバルトシリサイド層）表面との深さ方向の距離ｂとは、ＰＭＯＳＦＥＴの場合にはａ／ｂ≦０．３７、ＮＭＯＳＦＥＴの場合にはａ／ｂ≦０．３８なる関係を有するので、化合物層最深部と拡散層の深さ方向の接合部との距離が十分に確保できる。その結果、化合物層からの接合リークを抑制することができるので、半導体装置の信頼性の向上が図れる。
【００５１】
また、ＤＲＡＭ混載ロジックＬＳＩの製造方法に適用した場合には、拡散層と素子分離との境界に内部が露出するコンタクトホールを、補償イオン注入等の余分な工程を必要とせずに、安定したコンタクト抵抗と低い接合リークとを両立させて形成することができるため、工程の簡素化が図れ、チップ面積を縮小することができ、高機能なシステムＬＳＩを高歩留りで製造することができる。
【００５２】
また、ＤＲＡＭ混載ロジックＬＳＩの製造方法に適用した場合には、シリンダ型キャパシタを形成した後、配線と基板とを直接接続するコンタクトの形成が可能となるので、コンタクトを受ける側を持ち上げる等の余分な工程を必要とせず、工程数の削減ができる。
【００５３】
さらに、シリンダ型キャパシタを用いるＤＲＡＭ混載ロジックＬＳＩの製造方法に適用した場合には、配線と基板とを直接に接続するコンタクトをキャパシタ形成後に形成することができるため、キャパシタ誘電体膜となるの酸化膜／窒化膜／酸化膜の形成の熱処理を高くすることができるので、酸化膜／窒化膜／酸化膜の膜質の高品質化が可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係わる実施の形態の一例を示す概略構成断面図である。
【図２】接合リークとａ／ｂとの関係図である。
【図３】本発明の半導体装置の製造方法に係わる実施の形態の一例を示す概略構成断面図である。
【図４】本発明の半導体装置の製造方法に係わる実施の形態の一例を示す概略構成断面図である。
【図５】本発明の半導体装置の製造方法に係わる実施の形態の一例を示す概略構成断面図である。
【符号の説明】
１１…シリコン基板、１２…素子分離領域、４１…Ｐ型拡散層、４３，４４…高融点金属シリサイド層（コバルトシリサイド）、４７…接続孔、４８…高融点金属層（チタン層）、５０…化合物層（チタンシリサイド層）
Claims (5)
- シリコン基板に形成された素子分離領域と、
前記素子分離領域により分離されたもので前記シリコン基板に形成されたＮ型拡散層と、
前記Ｎ型拡散層の表面に形成された高融点金属シリサイド層と、
前記Ｎ型拡散層と素子分離領域とがともに底部に位置してかつ前記Ｎ型拡散層側部が内部に露出する接続孔と、
前記接続孔の底部と前記Ｎ型拡散層側部との間に形成され、前記接続孔の内部に形成される高融点金属層と前記接続孔内部に露出する前記シリコン基板との化合物である化合物層とを備え、
前記化合物層最深部と前記高融点金属シリサイド層表面との深さ方向の距離aと、
前記Ｎ型拡散層の深さ方向の接合部と前記高融点金属シリサイド層表面との深さ方向の距離ｂとは
ａ／ｂ≦０．３８
なる関係を有することを特徴とする半導体装置。 - シリコン基板に形成された素子分離領域と、
前記素子分離領域により分離されたもので前記シリコン基板に形成されたＰ型拡散層と、前記Ｐ型拡散層の表面に形成された高融点金属シリサイド層と、
前記Ｐ型拡散層と素子分離領域とがともに底部に位置してかつ前記Ｐ型拡散層側部が内部に露出する接続孔と、
前記接続孔の底部と前記Ｐ型拡散層側部との間に形成され、前記接続孔の内部に形成される高融点金属層と前記接続孔内部に露出する前記シリコン基板との化合物である化合物層とを備え、
前記化合物層最深部と前記高融点金属シリサイド層表面との深さ方向の距離aと、
前記Ｐ型拡散層の深さ方向の接合部と前記高融点金属シリサイド層表面との深さ方向の距離ｂとは
ａ／ｂ≦０．３７なる関係を有することを特徴とする半導体装置。 - 前記シリコン基板に形成された前記素子分離領域により分離されたもので前記シリコン基板に形成されたＰ型拡散層と、
前記Ｐ型拡散層の表面に形成された第２高融点金属シリサイド層と、
前記Ｐ型拡散層と素子分離領域とが底部に位置してかつ前記Ｐ型拡散層側部が内部に露出する第２接続孔と、
前記第２接続孔の底部と前記Ｐ型拡散層側部との間に形成され、前記第２接続孔の内部に形成される高融点金属層と前記第２接続孔内部に露出する前記シリコン基板との化合物である第２化合物層とを備え、
前記第２化合物層最深部と前記第２高融点金属シリサイド層表面との深さ方向の距離a’と、
前記Ｐ型拡散層の深さ方向の接合部と前記第２高融点金属シリサイド層表面との深さ方向の距離ｂ’とは
ａ’／ｂ’≦０．３７
なる関係を有することを特徴とする請求項１記載の半導体装置。 - 前記高融点金属層はチタン層からなることを特徴とする請求項１もしくは請求項２記載の半導体装置。
- 前記高融点金属シリサイド層はコバルトシリサイド層からなることを特徴とする請求項１もしくは請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000325096A JP4514006B2 (ja) | 2000-10-25 | 2000-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000325096A JP4514006B2 (ja) | 2000-10-25 | 2000-10-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002134705A JP2002134705A (ja) | 2002-05-10 |
| JP4514006B2 true JP4514006B2 (ja) | 2010-07-28 |
Family
ID=18802519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000325096A Expired - Fee Related JP4514006B2 (ja) | 2000-10-25 | 2000-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4514006B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9437729B2 (en) * | 2007-01-08 | 2016-09-06 | Vishay-Siliconix | High-density power MOSFET with planarized metalization |
| US9947770B2 (en) | 2007-04-03 | 2018-04-17 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
| US9443974B2 (en) | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US10234486B2 (en) | 2014-08-19 | 2019-03-19 | Vishay/Siliconix | Vertical sense devices in vertical trench MOSFET |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012687A (ja) * | 1998-06-23 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2000208619A (ja) * | 1999-01-08 | 2000-07-28 | Sony Corp | 半導体装置のコンタクト形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153557A (ja) * | 1995-11-30 | 1997-06-10 | Nkk Corp | 浮遊ゲート型不揮発性半導体メモリ装置の製造方法 |
| JPH0682632B2 (ja) * | 1985-09-11 | 1994-10-19 | 株式会社日立製作所 | 半導体装置の製造方法 |
-
2000
- 2000-10-25 JP JP2000325096A patent/JP4514006B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012687A (ja) * | 1998-06-23 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2000208619A (ja) * | 1999-01-08 | 2000-07-28 | Sony Corp | 半導体装置のコンタクト形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002134705A (ja) | 2002-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3648376B2 (ja) | 半導体装置の製造方法 | |
| US6235574B1 (en) | High performance DRAM and method of manufacture | |
| US7144798B2 (en) | Semiconductor memory devices having extending contact pads and related methods | |
| US7157731B2 (en) | Semiconductor device and its manufacture | |
| US20070082440A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2012156451A (ja) | 半導体装置及びその製造方法 | |
| US7307324B2 (en) | MOS transistor in an active region | |
| EP0996151B1 (en) | Method for fabricating transistors | |
| KR20000005581A (ko) | 디램및로직혼합소자에서화학기계적연마에의한자기정렬방식의선택적실리사이드층형성방법 | |
| JPH11135745A (ja) | 半導体装置及びその製造方法 | |
| US20060134874A1 (en) | Manufacture method of MOS semiconductor device having extension and pocket | |
| JPH1174508A (ja) | 半導体装置及びその製造方法 | |
| US20010052648A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100835521B1 (ko) | 반도체 소자의 구조 및 그의 제조방법 | |
| US6333249B2 (en) | Method for fabricating a semiconductor device | |
| US6544851B2 (en) | Method of manufacturing a semiconductor device having a pocket implant in channel region | |
| US7879703B2 (en) | Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region | |
| JP4514006B2 (ja) | 半導体装置 | |
| US6737315B2 (en) | Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate | |
| US6410399B1 (en) | Process to lower strap, wordline and bitline contact resistance in trench-based DRAMS by silicidization | |
| JP2000232076A (ja) | 半導体装置およびその製造方法 | |
| JP2003289131A (ja) | 半導体装置の製造方法 | |
| JP2004140208A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2001068546A (ja) | 半導体装置の製造方法 | |
| JP4470297B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061225 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081219 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090209 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090310 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090917 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20091102 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20091102 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091127 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100406 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100506 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4514006 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |