JPH0682632B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0682632B2 JPH0682632B2 JP19941085A JP19941085A JPH0682632B2 JP H0682632 B2 JPH0682632 B2 JP H0682632B2 JP 19941085 A JP19941085 A JP 19941085A JP 19941085 A JP19941085 A JP 19941085A JP H0682632 B2 JPH0682632 B2 JP H0682632B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、電極・配線形成のためのコンタクト穴開け後
の接合形成に係の、特に、より低抵抗で浅い接合を形成
するのに好適な半導体装置の製造方法に関する。
の接合形成に係の、特に、より低抵抗で浅い接合を形成
するのに好適な半導体装置の製造方法に関する。
従来のコンタクト穴開け後の接合形成は、たとえば特開
昭59−72229に記載のように、PSG膜を通常のホト工程に
より加工し、接合領域上にコンタクト穴開けをしたの
ち、上記接合より深い領域まで、上記接合と同じ導電型
の接合を形成できる不純物導入を行い、接合を形成する
方法となつていた。この方法によれば、コンタクト穴開
後にも接合形成を行うので、上記ホト工程による合せ誤
差を補償できる。また、深い領域まで接合を形成できる
ため、アルミニウム電極形成時のアロイ処理による接合
特性に対する悪影響が無視できる。
昭59−72229に記載のように、PSG膜を通常のホト工程に
より加工し、接合領域上にコンタクト穴開けをしたの
ち、上記接合より深い領域まで、上記接合と同じ導電型
の接合を形成できる不純物導入を行い、接合を形成する
方法となつていた。この方法によれば、コンタクト穴開
後にも接合形成を行うので、上記ホト工程による合せ誤
差を補償できる。また、深い領域まで接合を形成できる
ため、アルミニウム電極形成時のアロイ処理による接合
特性に対する悪影響が無視できる。
しかし、最近の半導体デバイスの微細化に伴い、上記の
コンタクト穴開け後の接合形成に対しても、より浅くす
ることが要求されてきた。例えば、MOSトランジスタの
ゲート長がサブμｍの領域に達し、ソースドレイン領域
の大きさが１μｍ角となり、それに対する、上記コンタ
クト穴の大きさが0.8μｍ角程度であり、さらに、上記
ホト工程の合せ精度が±0.2μｍ程度である場合、上記
ゲートの実効長を一定に保ち、かつ、もし、例えば、日
経マイクロデバイス,1985年春号,P37における松川らに
よる“従来のプレーナ技術を駆使して1Mビツト・ダイナ
ミツクRAMを試作”と題する文献に記載のようにLDD構造
を保つためには、上記コンタクト穴開け後の接合形成に
おいて接合深さを少なくとも0.3μｍ程度以下に抑える
必要性が生じてくる。従つて、上記従来法においては、
上述程度までの微細化に対する配慮がなされていなかつ
た。
コンタクト穴開け後の接合形成に対しても、より浅くす
ることが要求されてきた。例えば、MOSトランジスタの
ゲート長がサブμｍの領域に達し、ソースドレイン領域
の大きさが１μｍ角となり、それに対する、上記コンタ
クト穴の大きさが0.8μｍ角程度であり、さらに、上記
ホト工程の合せ精度が±0.2μｍ程度である場合、上記
ゲートの実効長を一定に保ち、かつ、もし、例えば、日
経マイクロデバイス,1985年春号,P37における松川らに
よる“従来のプレーナ技術を駆使して1Mビツト・ダイナ
ミツクRAMを試作”と題する文献に記載のようにLDD構造
を保つためには、上記コンタクト穴開け後の接合形成に
おいて接合深さを少なくとも0.3μｍ程度以下に抑える
必要性が生じてくる。従つて、上記従来法においては、
上述程度までの微細化に対する配慮がなされていなかつ
た。
本発明の目的は、上記従来法の問題を解決し、コンタク
ト穴開け後の接合形成を、アルミニウム電極形成に対し
てバリア性を有し、かつ、より低抵抗で浅くすることが
実現できる半導体装置の製造方法を提供することにあ
る。
ト穴開け後の接合形成を、アルミニウム電極形成に対し
てバリア性を有し、かつ、より低抵抗で浅くすることが
実現できる半導体装置の製造方法を提供することにあ
る。
上記目的を達成するために本発明は、以下に示す方法を
用いる。
用いる。
まず、上記のようなデバイス作製において、上記ホト工
程の合せ精度を考慮に入れると、コンタクト穴明け後の
試料形状は第１図（ａ）のようになる。尚、この試料
は、シリコン基板１表面にフイールド酸化膜２および基
板１と異なる導電型の拡散層３を形成したのち、パツシ
ベーシヨン膜４を堆積したものである。上記ホト工程に
おいて、位置合せが正確に行われた場合、コンタクト穴
開けの中心はＡとなり、上記パツシベーシヨン膜４の加
工形状は破線Ａ′で示すようになる。しかし、位置合せ
が正確に行われないで、特に図に示すように、フイール
ド酸化膜３側に、コンタクト穴開けが行われた場合、上
記穴開けの中心はＢとなり、上記パツシベーシヨン膜４
の加工形状は実線のようになる。ここで、上記パツシベ
ーシヨン膜４の加工は通常ドライエツチング法により行
われるが、上記パツシベーシヨン膜４の不均一性を補償
するためのオーバーエツチングにより、フイルド酸化膜
３の一部がエツチングされ、コンタクト穴明け部に、基
板が露出する。
程の合せ精度を考慮に入れると、コンタクト穴明け後の
試料形状は第１図（ａ）のようになる。尚、この試料
は、シリコン基板１表面にフイールド酸化膜２および基
板１と異なる導電型の拡散層３を形成したのち、パツシ
ベーシヨン膜４を堆積したものである。上記ホト工程に
おいて、位置合せが正確に行われた場合、コンタクト穴
開けの中心はＡとなり、上記パツシベーシヨン膜４の加
工形状は破線Ａ′で示すようになる。しかし、位置合せ
が正確に行われないで、特に図に示すように、フイール
ド酸化膜３側に、コンタクト穴開けが行われた場合、上
記穴開けの中心はＢとなり、上記パツシベーシヨン膜４
の加工形状は実線のようになる。ここで、上記パツシベ
ーシヨン膜４の加工は通常ドライエツチング法により行
われるが、上記パツシベーシヨン膜４の不均一性を補償
するためのオーバーエツチングにより、フイルド酸化膜
３の一部がエツチングされ、コンタクト穴明け部に、基
板が露出する。
このような状態で、アルミニウム電極・配線５を形成す
ると、電極のアロイ用熱処理工程において、第１図
（ｂ）のように、上記基板表面に損傷領域6Aおよび6Bが
生ずる。上記のように位置合せが正確に行われた場合、
上記損傷領域6Aは上記拡散層３中にのみ形成されるが、
上記のように位置合せが正確に行われない場合、上記損
傷領域6Bは上記拡散層３のみならず、基板の露出した部
分にも形成される。このような上記損傷領域6Bは、基板
１と上記拡散層３との接合リークの原因となる。
ると、電極のアロイ用熱処理工程において、第１図
（ｂ）のように、上記基板表面に損傷領域6Aおよび6Bが
生ずる。上記のように位置合せが正確に行われた場合、
上記損傷領域6Aは上記拡散層３中にのみ形成されるが、
上記のように位置合せが正確に行われない場合、上記損
傷領域6Bは上記拡散層３のみならず、基板の露出した部
分にも形成される。このような上記損傷領域6Bは、基板
１と上記拡散層３との接合リークの原因となる。
本発明は、第１図（ｃ）に示すように、コンタクト穴開
け後の基板１および拡散層３の表面に、上記アルミニウ
ム電極・配線形成に対してバリア性を有するチタンシリ
サイド膜８、および、上記拡散層３と同じ導電型の不純
物ドープ層９を形成して、上記問題点を解決する。
け後の基板１および拡散層３の表面に、上記アルミニウ
ム電極・配線形成に対してバリア性を有するチタンシリ
サイド膜８、および、上記拡散層３と同じ導電型の不純
物ドープ層９を形成して、上記問題点を解決する。
第１図（ｃ）の構成は、第２図に示した工程により達成
される。まず、コンタクト穴開け後に、チタン金属膜10
を堆積し、次いで、熱処理によりコンタクト穴開け部の
基板１および拡散層３の表面にチタンシリサイド膜８を
形成する（ｂ）。このとき、上記パツシベーシヨン膜４
およびフイールド酸化膜２上に堆積された上記チタン金
属10は、未反応の状態で残る。次に、上記未反応のチタ
ン金属膜10を選択的に除去し、上記拡散層３と同じ導電
型の不純物イオン11をイオン打込みしたのち、窒素雰囲
気中（または、窒素原子を含むガスの雰囲気中）で熱処
理を行い、上記チタンシリサイド膜８表面に窒化チタン
膜７、および、上記不純物を活性化して不純物ドープ層
９を形成する（ｃ）。
される。まず、コンタクト穴開け後に、チタン金属膜10
を堆積し、次いで、熱処理によりコンタクト穴開け部の
基板１および拡散層３の表面にチタンシリサイド膜８を
形成する（ｂ）。このとき、上記パツシベーシヨン膜４
およびフイールド酸化膜２上に堆積された上記チタン金
属10は、未反応の状態で残る。次に、上記未反応のチタ
ン金属膜10を選択的に除去し、上記拡散層３と同じ導電
型の不純物イオン11をイオン打込みしたのち、窒素雰囲
気中（または、窒素原子を含むガスの雰囲気中）で熱処
理を行い、上記チタンシリサイド膜８表面に窒化チタン
膜７、および、上記不純物を活性化して不純物ドープ層
９を形成する（ｃ）。
以上のように、本発明は、アルミニウム電極・配線形成
に対するバリア性を有した窒化チタン膜、拡散層の低抵
抗化に寄与するチタンシリサイド膜、および、あらかじ
め作製された拡散層に対して良好に接触しかつ基板との
接合を維持できる不純物ドープ層を、コンタクト穴を利
用し自己整合的に形成できる。ここで、チタンシリサイ
ド膜は非常に低抵抗であるため、拡散層の層抵抗を低く
維持するのに必要なチタンシリサイド膜は薄くてすむ。
このことは、コンタクト穴明け後の拡散層形成を浅くす
ることに有意である。
に対するバリア性を有した窒化チタン膜、拡散層の低抵
抗化に寄与するチタンシリサイド膜、および、あらかじ
め作製された拡散層に対して良好に接触しかつ基板との
接合を維持できる不純物ドープ層を、コンタクト穴を利
用し自己整合的に形成できる。ここで、チタンシリサイ
ド膜は非常に低抵抗であるため、拡散層の層抵抗を低く
維持するのに必要なチタンシリサイド膜は薄くてすむ。
このことは、コンタクト穴明け後の拡散層形成を浅くす
ることに有意である。
以下、本発明の実施例を第３図乃至第４図を用いて説明
する。
する。
［実施域Ｉ］…ｎチヤネルMOSトランジスタの作製 まず、第３図に示すように導電型;p型、面方位；（10
0），および、抵抗率;10Ω・cmのシリコン基板12を用い
て、熱酸化法（LOCOS法）により0.5μｍ厚のシリコン酸
化膜（フイールド酸化膜）13を形成し、熱酸化法により
20nm厚のシリコン酸化膜（ゲート酸化膜）14とリンをド
ープした多結晶シリコン膜（膜厚;0.5μｍ）15を形成し
たのち通常のホト工程によりゲート（ゲート長;0.8μ
ｍ）加工を行い、上記ゲート部を利用し自己整合的にｎ
拡散層16を形成した。ここで、n-拡散層16は、リンをド
ープして形成し、表面キヤリア濃度が２〜３×1018cm-3
で、また、接合深さが0.25μｍである。次に、シリコン
酸化膜の堆積およびドライエツチングを駆使してゲート
部両端にサイドウオール17を形成し、ヒ素を100keVの加
速エネルギーで５×1015/cm2だけイオン打込みし、熱処
理を施して表面濃度が２×1020/cm3で、拡散深さが0.15
μｍのn+拡散層18を形成した（ａ）。このとき、上記n+
拡散層18の長さは、上記フイールド酸化膜13の端部と上
記サイドウオール17の端部の間隔であり、約1.2μｍで
ある。
0），および、抵抗率;10Ω・cmのシリコン基板12を用い
て、熱酸化法（LOCOS法）により0.5μｍ厚のシリコン酸
化膜（フイールド酸化膜）13を形成し、熱酸化法により
20nm厚のシリコン酸化膜（ゲート酸化膜）14とリンをド
ープした多結晶シリコン膜（膜厚;0.5μｍ）15を形成し
たのち通常のホト工程によりゲート（ゲート長;0.8μ
ｍ）加工を行い、上記ゲート部を利用し自己整合的にｎ
拡散層16を形成した。ここで、n-拡散層16は、リンをド
ープして形成し、表面キヤリア濃度が２〜３×1018cm-3
で、また、接合深さが0.25μｍである。次に、シリコン
酸化膜の堆積およびドライエツチングを駆使してゲート
部両端にサイドウオール17を形成し、ヒ素を100keVの加
速エネルギーで５×1015/cm2だけイオン打込みし、熱処
理を施して表面濃度が２×1020/cm3で、拡散深さが0.15
μｍのn+拡散層18を形成した（ａ）。このとき、上記n+
拡散層18の長さは、上記フイールド酸化膜13の端部と上
記サイドウオール17の端部の間隔であり、約1.2μｍで
ある。
次に、表面全体に0.4μｍ厚のPSG膜19を形成し、通常の
ホト工程を用いて、0.75μｍ長のコンタクト穴明け加工
を上記PSG膜に施した（ｂ）。ここで、上記PSG膜19は、
リン濃度の異なる二層膜で構成され、上層は４モル％で
0.2μｍ厚、また、下層は0.5モル％で0.2μｍである。
ホト工程を用いて、0.75μｍ長のコンタクト穴明け加工
を上記PSG膜に施した（ｂ）。ここで、上記PSG膜19は、
リン濃度の異なる二層膜で構成され、上層は４モル％で
0.2μｍ厚、また、下層は0.5モル％で0.2μｍである。
次いで、スパツタ法により0.1μｍ厚のチタン金属膜20
を堆積した（ｃ）のち、窒素雰囲気中で675℃、１分の
熱処理により、上記コンタクト穴開け部のn+拡散層18お
よび基板12の表面にチタンシリサイド膜12を形成した
（ｄ）。ここで、上記n+拡散層18表面および上記基板12
表面に形成された上記チタンシリサイド膜21の厚さは、
それぞれ、約30nmおよび約100nmであつた。これは、ヒ
素をドープしたSi基板では、シリサイド反応が遅くな
り、厚いシリサイド膜が形成されなかつたためである。
その後、H2O2：HN3OH：H2O＝1:1:5の組成から成るエツ
チング液中で、上記PSG膜19上の未反応のチタン金属膜2
0を選択的に除去したのち、リン22′を120keVの打込み
エネルギーで１×1016/cm2だけイオン打込みして、打込
み層22を形成した（ｄ）。
を堆積した（ｃ）のち、窒素雰囲気中で675℃、１分の
熱処理により、上記コンタクト穴開け部のn+拡散層18お
よび基板12の表面にチタンシリサイド膜12を形成した
（ｄ）。ここで、上記n+拡散層18表面および上記基板12
表面に形成された上記チタンシリサイド膜21の厚さは、
それぞれ、約30nmおよび約100nmであつた。これは、ヒ
素をドープしたSi基板では、シリサイド反応が遅くな
り、厚いシリサイド膜が形成されなかつたためである。
その後、H2O2：HN3OH：H2O＝1:1:5の組成から成るエツ
チング液中で、上記PSG膜19上の未反応のチタン金属膜2
0を選択的に除去したのち、リン22′を120keVの打込み
エネルギーで１×1016/cm2だけイオン打込みして、打込
み層22を形成した（ｄ）。
次に、窒素雰囲気中で1000℃,5分の熱処理を施し、上記
チタンシリサイド膜21表面を窒化させ、約30nm厚の窒化
チタン膜23を形成し、上記チタンシリサイド膜22下のリ
ン打込み層22を活性化した（ｅ）。このとき、上記n+拡
散層18表面および上記基板12表面に形成されたチタンシ
リサイド膜21（TiSi2膜）の膜厚は、それぞれ、約20nm
および約150nmであり、また、その層抵抗は、それぞ
れ、約10Ω／□および約１Ω／□であつた。また、上記
チタンシリサイド膜21下には、表面濃度が約2.5×1020/
cm2、また、上記シリサイド膜21下から接合深さが約0.3
μｍのn+拡散層24が形成された。ここで、このn+拡散層
24の接合の深さは、上記シリサイド化前のn+拡散層18表
面から、0.35〜0.4μｍの値となった。そして最後に、
１μｍ厚のアルミニウム膜25を形成し、ホト工程を用い
て電極・配線加工を行い、ｎチヤネルMOSトランジスタ
を作製した。
チタンシリサイド膜21表面を窒化させ、約30nm厚の窒化
チタン膜23を形成し、上記チタンシリサイド膜22下のリ
ン打込み層22を活性化した（ｅ）。このとき、上記n+拡
散層18表面および上記基板12表面に形成されたチタンシ
リサイド膜21（TiSi2膜）の膜厚は、それぞれ、約20nm
および約150nmであり、また、その層抵抗は、それぞ
れ、約10Ω／□および約１Ω／□であつた。また、上記
チタンシリサイド膜21下には、表面濃度が約2.5×1020/
cm2、また、上記シリサイド膜21下から接合深さが約0.3
μｍのn+拡散層24が形成された。ここで、このn+拡散層
24の接合の深さは、上記シリサイド化前のn+拡散層18表
面から、0.35〜0.4μｍの値となった。そして最後に、
１μｍ厚のアルミニウム膜25を形成し、ホト工程を用い
て電極・配線加工を行い、ｎチヤネルMOSトランジスタ
を作製した。
本実施例によれば、コンタクト穴開け後の拡散層を、上
記アルミニウム電極・配線形成における熱処理工程での
アルミニウムに対するバリア性を有する窒化チタン膜下
に、接合深さが0.4μｍ以下で層抵抗が10Ω／□以下と
浅く低抵抗で、かつ、自己整整合的に形成できるため、
MOSトランジスタの接合特性を維持するとともに、拡散
層とアルミニウム電極との接触抵抗を従来法（シリサイ
ド化の無い場合）に比べて約1/5にでき、素子特性が著
しく向上した。また、チタンシリサイド膜とn+拡散層と
の接触抵抗を20Ω以下に保持することができた。さら
に、上記バリア性を有する窒化チタン膜も自己整合的に
形成できたので、製造工程が容易となった。
記アルミニウム電極・配線形成における熱処理工程での
アルミニウムに対するバリア性を有する窒化チタン膜下
に、接合深さが0.4μｍ以下で層抵抗が10Ω／□以下と
浅く低抵抗で、かつ、自己整整合的に形成できるため、
MOSトランジスタの接合特性を維持するとともに、拡散
層とアルミニウム電極との接触抵抗を従来法（シリサイ
ド化の無い場合）に比べて約1/5にでき、素子特性が著
しく向上した。また、チタンシリサイド膜とn+拡散層と
の接触抵抗を20Ω以下に保持することができた。さら
に、上記バリア性を有する窒化チタン膜も自己整合的に
形成できたので、製造工程が容易となった。
［実施例II］…CMOSトランジスタの作製 第４図を用いて本実施例を説明する。
まず、導電型;n型，面方位；（100），抵抗率10Ω・cm
のシリコン基板26に、表面濃度が１×1016/cm3で接合深
さが３μｍのp-ウエル拡散層27、表面濃度が５×1017/c
m3で接合深さが１μｍのｐ型フイールド拡散層28,およ
び、膜厚が0.5μｍのフイールド酸化膜29を形成した。
次いで、膜厚が20nmのゲート酸化膜30、リンをドープし
た0.4μｍの多結晶シリコン膜31、および、膜厚が0.1μ
ｍ厚のシリコン酸化膜32を形成したのち、全面にチタン
金属膜を堆積し、675℃,1分の熱処理により膜厚が0.1μ
ｍのチタンシリサイド膜33を選択的に形成した。その
後、未反応のチタン金属膜を除去し、図中左のMOSトラ
ンジスタ部の上記チタンシリサイド膜33下に表面濃度が
１×1020/cm2で接合深さが0.2μｍのホウ素拡散層（p+
拡散）34を、また、図中右のMOSトランジスタ部の上記
チタンシリサイド膜33下に表面濃度が２×102/cm2で接
合深さが0.2μｍのヒ素拡散層（n+拡散層）35を形成し
た（ａ）。ここで、上記p+拡散層およびn+拡散層35は、
それぞれホウ素を40keVの打込みエネルギーで１×1016/
cm2、および、ヒ素を150keVの打込みエネルギーで５×1
015/cm2のイオン打込みをしたのち、アルゴン雰囲気中
で1000℃,10秒の熱処理を行つて形成した。
のシリコン基板26に、表面濃度が１×1016/cm3で接合深
さが３μｍのp-ウエル拡散層27、表面濃度が５×1017/c
m3で接合深さが１μｍのｐ型フイールド拡散層28,およ
び、膜厚が0.5μｍのフイールド酸化膜29を形成した。
次いで、膜厚が20nmのゲート酸化膜30、リンをドープし
た0.4μｍの多結晶シリコン膜31、および、膜厚が0.1μ
ｍ厚のシリコン酸化膜32を形成したのち、全面にチタン
金属膜を堆積し、675℃,1分の熱処理により膜厚が0.1μ
ｍのチタンシリサイド膜33を選択的に形成した。その
後、未反応のチタン金属膜を除去し、図中左のMOSトラ
ンジスタ部の上記チタンシリサイド膜33下に表面濃度が
１×1020/cm2で接合深さが0.2μｍのホウ素拡散層（p+
拡散）34を、また、図中右のMOSトランジスタ部の上記
チタンシリサイド膜33下に表面濃度が２×102/cm2で接
合深さが0.2μｍのヒ素拡散層（n+拡散層）35を形成し
た（ａ）。ここで、上記p+拡散層およびn+拡散層35は、
それぞれホウ素を40keVの打込みエネルギーで１×1016/
cm2、および、ヒ素を150keVの打込みエネルギーで５×1
015/cm2のイオン打込みをしたのち、アルゴン雰囲気中
で1000℃,10秒の熱処理を行つて形成した。
次いで、膜厚が0.4μｍのPSG膜（実施例Ｉで用いたもの
と同じ）36を堆積し、通常のホト工程によりコンタクト
穴開けを行い（ｂ）、表面に膜厚が0.1μｍのチタン金
属膜37を堆積した（ｃ）。
と同じ）36を堆積し、通常のホト工程によりコンタクト
穴開けを行い（ｂ）、表面に膜厚が0.1μｍのチタン金
属膜37を堆積した（ｃ）。
その後、窒素雰囲気中で675℃,1分の熱処理を行い上記
コンタクト穴開け部シリコン基板上にチタンシリサイド
膜38を形成した（ｄ）。ここで、図中左のMOSトランジ
スタのコンタクト穴開け部のp+拡散層の部分図中右のMO
Sトランジスタのコンタクト穴開け部のn+拡散層の部
分、および、p+またはn+拡散層34または35の形成されて
いない基板が露出した部分のそれぞれのチタンシリサイ
ド膜厚は、0.3μm,0.2μｍおよび0.2μｍであつた。次
いで、図中左のMOSトランジスタ部にホウ素イオン39を1
00keVの打込みエネルギーで１×1016/cm2だけイオン打
込みし、また、図中右のMOSトランジスタ部にリンイオ
ン40を180keVの打込みエネルギーで１×1016/cm2だけイ
オン打込みしたのち、NH3ガス雰囲気中で1000℃,1分の
熱処理を行い、上記チタンシリサイド膜38を窒化して膜
厚が0.2μｍの窒化チタン膜41を形成し、さらに、上記
ホウ素およびリン打込み層を活性化させて、p+拡散層42
およびn+拡散層43を形成した（ｅ）。ここで、上記コン
タクト穴開け部のp+拡散層34およびn+拡散層35の形成さ
れていない部分のチタンシリサイド膜、および、図中右
のMOSトランジスタ部のチタンシリサイド膜は、全て窒
化され窒化チタン膜41となつた。この時、上記チタンシ
リサイド膜38または窒化チタン膜41の膜下に形成される
p+拡散層42およびn+拡散層43は、表面濃度がそれぞれ１
×1020/cm3および２×1020/cm2で、また、接合深さがそ
れぞれ0.3μｍおよび0.35μｍで形成された。
コンタクト穴開け部シリコン基板上にチタンシリサイド
膜38を形成した（ｄ）。ここで、図中左のMOSトランジ
スタのコンタクト穴開け部のp+拡散層の部分図中右のMO
Sトランジスタのコンタクト穴開け部のn+拡散層の部
分、および、p+またはn+拡散層34または35の形成されて
いない基板が露出した部分のそれぞれのチタンシリサイ
ド膜厚は、0.3μm,0.2μｍおよび0.2μｍであつた。次
いで、図中左のMOSトランジスタ部にホウ素イオン39を1
00keVの打込みエネルギーで１×1016/cm2だけイオン打
込みし、また、図中右のMOSトランジスタ部にリンイオ
ン40を180keVの打込みエネルギーで１×1016/cm2だけイ
オン打込みしたのち、NH3ガス雰囲気中で1000℃,1分の
熱処理を行い、上記チタンシリサイド膜38を窒化して膜
厚が0.2μｍの窒化チタン膜41を形成し、さらに、上記
ホウ素およびリン打込み層を活性化させて、p+拡散層42
およびn+拡散層43を形成した（ｅ）。ここで、上記コン
タクト穴開け部のp+拡散層34およびn+拡散層35の形成さ
れていない部分のチタンシリサイド膜、および、図中右
のMOSトランジスタ部のチタンシリサイド膜は、全て窒
化され窒化チタン膜41となつた。この時、上記チタンシ
リサイド膜38または窒化チタン膜41の膜下に形成される
p+拡散層42およびn+拡散層43は、表面濃度がそれぞれ１
×1020/cm3および２×1020/cm2で、また、接合深さがそ
れぞれ0.3μｍおよび0.35μｍで形成された。
その後、アルミニウム電極・配線44を形成してCMOSトラ
ンジスタを作製した（ｆ）。
ンジスタを作製した（ｆ）。
本実施例によれば、バリア性を有する窒化チタン膜を、
ｐチヤネルMOSトランジスタおよびｎチヤネルMOSトラン
ジスタのソース・ドレイン領域のコンタクト部に自己整
合的に形成できるため、プロセスが非常に簡素化され
る。また、ｐチヤネルMOSトランジスタのコンタクト部
は窒化チタン膜／チタンシリサイド膜／p+拡散層で構成
され、かつ、ｎチヤネルMOSトランジスタのコンタクト
部は窒化チタン膜／n+拡散層で構成され、いずれの場合
も、接触抵抗を実施例Ｉで示したように低くすることが
できる。さらに、あらかじめ形成されたシリサイド化ソ
ースドレイン領域に対するコンタクト形成にも適用でき
るため、シリサイド化ソース・ドレイン構造を変えるこ
となく良好なコンタクトが形成でき、シリサイド化ソー
ス・ドレイン構造により達成できる素子特性の向上を維
持できる。特に、シリサイド化ソース・ドレイン領域の
面積増大を生じる部分（コンタクト穴開けの位置合せ誤
差で生じた基板露出部）もあるため、シリサイド膜／拡
散層との接触抵抗を、その面積分だけ低下できる。
ｐチヤネルMOSトランジスタおよびｎチヤネルMOSトラン
ジスタのソース・ドレイン領域のコンタクト部に自己整
合的に形成できるため、プロセスが非常に簡素化され
る。また、ｐチヤネルMOSトランジスタのコンタクト部
は窒化チタン膜／チタンシリサイド膜／p+拡散層で構成
され、かつ、ｎチヤネルMOSトランジスタのコンタクト
部は窒化チタン膜／n+拡散層で構成され、いずれの場合
も、接触抵抗を実施例Ｉで示したように低くすることが
できる。さらに、あらかじめ形成されたシリサイド化ソ
ースドレイン領域に対するコンタクト形成にも適用でき
るため、シリサイド化ソース・ドレイン構造を変えるこ
となく良好なコンタクトが形成でき、シリサイド化ソー
ス・ドレイン構造により達成できる素子特性の向上を維
持できる。特に、シリサイド化ソース・ドレイン領域の
面積増大を生じる部分（コンタクト穴開けの位置合せ誤
差で生じた基板露出部）もあるため、シリサイド膜／拡
散層との接触抵抗を、その面積分だけ低下できる。
本発明によれば、コンタクト穴開け後に、窒化チタン膜
およびチタンシリサイド膜を自己整合的に形成できるの
で、コンタクト穴開け後の接合を浅く、かつ、低抵抗に
形成でき素子特性が向上し、さらに、窒化チタン膜を必
要とする製造工程において、窒化チタン膜の形成および
加工という工程を取り除くことができ上記工程が簡素化
される、という効果がある。また、チタンシリサイド形
成を含むことから、他のシリサイド材料で構成されたシ
リサイド化拡散層へのコンタクト形成にも適用できるた
め、種々の半導体素子の拡散層のコンタクト形成に応用
できる、という効果がある。
およびチタンシリサイド膜を自己整合的に形成できるの
で、コンタクト穴開け後の接合を浅く、かつ、低抵抗に
形成でき素子特性が向上し、さらに、窒化チタン膜を必
要とする製造工程において、窒化チタン膜の形成および
加工という工程を取り除くことができ上記工程が簡素化
される、という効果がある。また、チタンシリサイド形
成を含むことから、他のシリサイド材料で構成されたシ
リサイド化拡散層へのコンタクト形成にも適用できるた
め、種々の半導体素子の拡散層のコンタクト形成に応用
できる、という効果がある。
第１図は本発明の構成を説明する図、第２図は本発明の
工程を説明するための図、および、第３図乃至第４図は
本発明の実施例を示す工程図である。 １……シリコン基板、2,13,29……フイールド酸化膜、
3,9……拡散層、4,19,36……PSG膜、5,25,44……アルミ
ニウム電極・配線、６……損傷領域、7,23,41……窒化
チタン膜、8,21,33,38……チタンシリサイド膜、10,20,
37……チタン金属膜、11……不純物イオン、12,26……
ｐ型およびｎ型シリコン基板、14,30……ゲート絶縁膜
（ゲート酸化膜）、15,31……多結晶シリコン電極、16
……n-拡散層、17……サイドウオール、18,24,35,43…
…n+拡散層、22′,40……リンイオン、22……イオン打
込み層、27……p-ウエル拡散層、28……ｐ型フイールド
拡散層、32……シリコン酸化膜、34,42……p+拡散層、3
9……ホウ素イオン。
工程を説明するための図、および、第３図乃至第４図は
本発明の実施例を示す工程図である。 １……シリコン基板、2,13,29……フイールド酸化膜、
3,9……拡散層、4,19,36……PSG膜、5,25,44……アルミ
ニウム電極・配線、６……損傷領域、7,23,41……窒化
チタン膜、8,21,33,38……チタンシリサイド膜、10,20,
37……チタン金属膜、11……不純物イオン、12,26……
ｐ型およびｎ型シリコン基板、14,30……ゲート絶縁膜
（ゲート酸化膜）、15,31……多結晶シリコン電極、16
……n-拡散層、17……サイドウオール、18,24,35,43…
…n+拡散層、22′,40……リンイオン、22……イオン打
込み層、27……p-ウエル拡散層、28……ｐ型フイールド
拡散層、32……シリコン酸化膜、34,42……p+拡散層、3
9……ホウ素イオン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 恭雄 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−173975（ＪＰ，Ａ)
Claims (3)
- 【請求項１】シリコン半導体基板表面の所定の箇所に電
気的に活性な第１の不純物を導入して第１の不純物層を
形成する工程と、該第１の不純物層を有するシリコン半
導体基板上に絶縁膜を形成する工程と、該絶縁膜の所定
の位置にコンタクト穴を形成して該第１の不純物層表面
を露出する工程と、該コンタクト穴を有する絶縁膜表面
及び該第１の不純物層の露出部にチタン膜を形成する工
程と、熱処理して該第１の不純物層上のチタンをシリサ
イド化してチタンシリサイド膜を形成する工程と、該コ
ンタクト穴下部に電気的に活性な第２の不純物を導入し
て第１の不純物層と同一の導電型を有する第２の不純物
層を形成する工程と、該チタンシリサイド膜を窒素を含
む雰囲気中で熱処理して該チタンシリサイド膜表面にチ
ッ化チタン膜を形成する工程と、該チッ化チタン膜上か
ら該絶縁膜上に延びる配線層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】上記窒素を含む雰囲気はアンモニアガス雰
囲気であることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 - 【請求項３】上記第１の不純物は砒素であり、第２の不
純物はリンであることを特徴とする特許請求の範囲第１
項又は第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19941085A JPH0682632B2 (ja) | 1985-09-11 | 1985-09-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19941085A JPH0682632B2 (ja) | 1985-09-11 | 1985-09-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6261346A JPS6261346A (ja) | 1987-03-18 |
| JPH0682632B2 true JPH0682632B2 (ja) | 1994-10-19 |
Family
ID=16407335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19941085A Expired - Lifetime JPH0682632B2 (ja) | 1985-09-11 | 1985-09-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682632B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03110837A (ja) * | 1989-09-26 | 1991-05-10 | Seiko Instr Inc | 半導体装置の製造方法 |
| US5190893A (en) * | 1991-04-01 | 1993-03-02 | Motorola Inc. | Process for fabricating a local interconnect structure in a semiconductor device |
| JP4514006B2 (ja) * | 2000-10-25 | 2010-07-28 | ソニー株式会社 | 半導体装置 |
| JP5083862B2 (ja) * | 2006-12-13 | 2012-11-28 | 株式会社神戸製鋼所 | クラッド金属板の製造方法 |
-
1985
- 1985-09-11 JP JP19941085A patent/JPH0682632B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6261346A (ja) | 1987-03-18 |
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