JP2583399B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2583399B2 JP2583399B2 JP6192608A JP19260894A JP2583399B2 JP 2583399 B2 JP2583399 B2 JP 2583399B2 JP 6192608 A JP6192608 A JP 6192608A JP 19260894 A JP19260894 A JP 19260894A JP 2583399 B2 JP2583399 B2 JP 2583399B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＬＤＤ構造のＭＯＳトランジスタに関する。
関し、特にＬＤＤ構造のＭＯＳトランジスタに関する。
【０００２】
【従来の技術】半導体集積回路の高集積化、微細化に伴
うＭＯＳトランジスタのホットエレクトロンやパンチス
ルー対策としてＬＤＤ構造が採用されているが、更にシ
リコンゲート電極およびソース・ドレイン領域の表面に
シリサイド層を形成してゲート電極およびソース・ドレ
イン領域の抵抗を低減するサリサイド（Ｓｅｌｆ−ａｌ
ｉｇｎ ｓｉｌｉｃｉｄｅ）構造が採用されるようにな
ってきた。
うＭＯＳトランジスタのホットエレクトロンやパンチス
ルー対策としてＬＤＤ構造が採用されているが、更にシ
リコンゲート電極およびソース・ドレイン領域の表面に
シリサイド層を形成してゲート電極およびソース・ドレ
イン領域の抵抗を低減するサリサイド（Ｓｅｌｆ−ａｌ
ｉｇｎ ｓｉｌｉｃｉｄｅ）構造が採用されるようにな
ってきた。
【０００３】図２（ａ）〜（ｄ）は従来の半導体装置の
製造方法を説明するための工程順に示した断面図であ
る。
製造方法を説明するための工程順に示した断面図であ
る。
【０００４】まず、図２（ａ）に示すように、Ｐ型（又
はＮ型）シリコン基板１の一主面に形成したフィールド
酸化膜２により区画された素子形成領域の上にゲート酸
化膜３を介して多結晶シリコン膜からなるゲート電極４
を形成し、ゲート電極４に整合して素子形成領域に形成
したＮ型（又はＰ型）の低濃度拡散層５と、ゲート電極
４の側面に形成した側壁スペーサ７に整合して素子形成
領域に形成したＮ型（又はＰ型）の高濃度拡散層６とを
有するＬＤＤ構造を形成する。
はＮ型）シリコン基板１の一主面に形成したフィールド
酸化膜２により区画された素子形成領域の上にゲート酸
化膜３を介して多結晶シリコン膜からなるゲート電極４
を形成し、ゲート電極４に整合して素子形成領域に形成
したＮ型（又はＰ型）の低濃度拡散層５と、ゲート電極
４の側面に形成した側壁スペーサ７に整合して素子形成
領域に形成したＮ型（又はＰ型）の高濃度拡散層６とを
有するＬＤＤ構造を形成する。
【０００５】次に、図２（ｂ）に示すように、ゲート電
極４を含む表面にチタン膜１０を堆積する。
極４を含む表面にチタン膜１０を堆積する。
【０００６】次に、図２（ｃ）に示すように、６００〜
７００℃の窒素雰囲気中で熱処理し、ゲート電極４およ
び高濃度拡散層６の表面と接しているチタン膜１０とシ
リコンを反応させチタンシリサイド層１１を形成する。
７００℃の窒素雰囲気中で熱処理し、ゲート電極４およ
び高濃度拡散層６の表面と接しているチタン膜１０とシ
リコンを反応させチタンシリサイド層１１を形成する。
【０００７】次に、図２（ｄ）に示すように、未反応の
チタン膜１０をアンモニアと過酸化水素との混合水溶液
（ＮＨ4 ＯＨ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ）によりウェットエッ
チングして除去する。次に、８００〜９５０℃の窒素雰
囲気中で５〜３０秒程度の熱処理により相転移された低
抵抗のサリサイド構造を形成する。
チタン膜１０をアンモニアと過酸化水素との混合水溶液
（ＮＨ4 ＯＨ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ）によりウェットエッ
チングして除去する。次に、８００〜９５０℃の窒素雰
囲気中で５〜３０秒程度の熱処理により相転移された低
抵抗のサリサイド構造を形成する。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、シリサイド層を形成した後に未反応の
高融点金属膜をウェットエッチングして除去する際にジ
ャーナル・オブ・アプライド・フィジックス（Ｊｏｕｒ
ｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）第６
４巻、第１号、１９８８年７月、３４４〜３５３頁に記
載されているように側壁スペーサやフィールド酸化膜の
表面に導電性の物質（例えばシリサイド等）が除去しき
れずに残りゲート電極とソース・ドレイン領域との間で
短絡不良を生ずる（特にＰチャネルＭＯＳトランジスタ
の場合に多い）という問題があった。
の製造方法では、シリサイド層を形成した後に未反応の
高融点金属膜をウェットエッチングして除去する際にジ
ャーナル・オブ・アプライド・フィジックス（Ｊｏｕｒ
ｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）第６
４巻、第１号、１９８８年７月、３４４〜３５３頁に記
載されているように側壁スペーサやフィールド酸化膜の
表面に導電性の物質（例えばシリサイド等）が除去しき
れずに残りゲート電極とソース・ドレイン領域との間で
短絡不良を生ずる（特にＰチャネルＭＯＳトランジスタ
の場合に多い）という問題があった。
【０００９】また、これらの絶縁膜上に残された導電性
物質をウェットエッチングで完全に除去しようとする
と、ソース・ドレイン領域上のシリサイド層の厚さが減
りシート抵抗が高くなってしまうという問題があった。
物質をウェットエッチングで完全に除去しようとする
と、ソース・ドレイン領域上のシリサイド層の厚さが減
りシート抵抗が高くなってしまうという問題があった。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板上に形成した多結晶シリ
コン膜からなるゲート電極および前記ゲート電極の側面
に形成した側壁スペーサのそれぞれに整合して前記半導
体基板の表面に低濃度と高濃度の逆導電型拡散層を形成
したＬＤＤ構造のＭＯＳトランジスタの前記側壁スペー
サの側面を含む表面にＮ型不純物を斜め方向からイオン
注入する工程と、前記ゲート電極を含む表面に高融点金
属膜を堆積して加熱処理し前記ゲート電極および前記高
濃度拡散層の表面と接触する前記高融点金属膜を反応さ
せシリサイド層を形成した後未反応の前記高融点金属膜
を除去する工程とを含んで構成される。
造方法は、一導電型半導体基板上に形成した多結晶シリ
コン膜からなるゲート電極および前記ゲート電極の側面
に形成した側壁スペーサのそれぞれに整合して前記半導
体基板の表面に低濃度と高濃度の逆導電型拡散層を形成
したＬＤＤ構造のＭＯＳトランジスタの前記側壁スペー
サの側面を含む表面にＮ型不純物を斜め方向からイオン
注入する工程と、前記ゲート電極を含む表面に高融点金
属膜を堆積して加熱処理し前記ゲート電極および前記高
濃度拡散層の表面と接触する前記高融点金属膜を反応さ
せシリサイド層を形成した後未反応の前記高融点金属膜
を除去する工程とを含んで構成される。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１（ａ）〜（ｄ）は本発明の一実施例を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
【００１３】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１の一主面に形成したフィールド酸化膜２によ
り分離・区画された素子形成領域の上にゲート酸化膜３
を介して多結晶シリコン膜からなるゲート電極４を形成
する。次に、ゲート電極４およびフィールド酸化膜２を
マスクとして素子形成領域のＰ型シリコン基板の表面に
Ｎ型不純物を低濃度にイオン注入してＮ型の低濃度拡散
層５を形成した後、ゲート電極４の側面に形成した側壁
スペーサ７とフィールド酸化膜２をマスクとしてＮ型不
純物を高濃度にイオン注入してＮ型の高濃度拡散層６を
形成し、ＬＤＤ構造のＭＯＳトランジスタを構成する。
次に、ゲート電極４を含む表面にイオン注入の際の緩衝
膜となる酸化シリコン膜８を約３０ｎｍの厚さに堆積し
た後、燐又はヒ素等のＮ型不純物イオン９を加速エネル
ギー５０〜１００ｋｅＶ、ドーズ量１×１０13〜１×１
０14ｃｍ-2の条件でＰ型シリコン基板１に対し３０〜６
０度（好ましくは４０〜５０度）の入射角で基板を回転
させながらイオン注入し、酸化シリコン膜８を通して側
壁スペーサ７およびフィールド酸化膜２の表面にＮ型不
純物を打込む。
コン基板１の一主面に形成したフィールド酸化膜２によ
り分離・区画された素子形成領域の上にゲート酸化膜３
を介して多結晶シリコン膜からなるゲート電極４を形成
する。次に、ゲート電極４およびフィールド酸化膜２を
マスクとして素子形成領域のＰ型シリコン基板の表面に
Ｎ型不純物を低濃度にイオン注入してＮ型の低濃度拡散
層５を形成した後、ゲート電極４の側面に形成した側壁
スペーサ７とフィールド酸化膜２をマスクとしてＮ型不
純物を高濃度にイオン注入してＮ型の高濃度拡散層６を
形成し、ＬＤＤ構造のＭＯＳトランジスタを構成する。
次に、ゲート電極４を含む表面にイオン注入の際の緩衝
膜となる酸化シリコン膜８を約３０ｎｍの厚さに堆積し
た後、燐又はヒ素等のＮ型不純物イオン９を加速エネル
ギー５０〜１００ｋｅＶ、ドーズ量１×１０13〜１×１
０14ｃｍ-2の条件でＰ型シリコン基板１に対し３０〜６
０度（好ましくは４０〜５０度）の入射角で基板を回転
させながらイオン注入し、酸化シリコン膜８を通して側
壁スペーサ７およびフィールド酸化膜２の表面にＮ型不
純物を打込む。
【００１４】次に、図１（ｂ）に示すように、ＲＩＥ
（活性化イオンエッチング）法により酸化シリコン膜８
を除去しゲート電極４および高濃度拡散層６を表面を露
出させる。
（活性化イオンエッチング）法により酸化シリコン膜８
を除去しゲート電極４および高濃度拡散層６を表面を露
出させる。
【００１５】次に、図１（ｃ）に示すように、露出され
たゲート電極４および高濃度拡散層６を含む表面にチタ
ン膜１０を堆積する。
たゲート電極４および高濃度拡散層６を含む表面にチタ
ン膜１０を堆積する。
【００１６】次に、図１（ｄ）に示すように、温度６０
０〜７００℃の窒素雰囲気中で１０〜６０秒間の熱処理
を行い、ゲート電極４および高濃度拡散層６の表面に接
している部分のチタン膜１０とシリコンを反応させチタ
ンシリサイド層１１を形成した後未反応のチタン膜１０
をアンモニアと過酸化水素水との混合水溶液でウェット
エッチングし除去する。
０〜７００℃の窒素雰囲気中で１０〜６０秒間の熱処理
を行い、ゲート電極４および高濃度拡散層６の表面に接
している部分のチタン膜１０とシリコンを反応させチタ
ンシリサイド層１１を形成した後未反応のチタン膜１０
をアンモニアと過酸化水素水との混合水溶液でウェット
エッチングし除去する。
【００１７】ここで、ジャーナル・オブ・バキューム・
サイエンス・アンド・テクノロジー（Ｊｏｕｒｎａｌ
ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ ＆ Ｔｅｃｈｎ
ｏｌｏｇｙ）第Ｂ９巻、第１号、１９９０年、１月／２
月、第７４頁に記載されているように、Ｎ型イオンが打
込まれた酸化シリコン膜からなる側壁スペーサ７および
フィールド酸化膜２の表面ではシリサイド反応が抑制さ
れ、ウェットエッチングでこれら酸化膜の表面に導電性
物質等が残ることなく清浄化できソース・ドレイン領域
とゲート電極間の短絡を防止できる。
サイエンス・アンド・テクノロジー（Ｊｏｕｒｎａｌ
ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ ＆ Ｔｅｃｈｎ
ｏｌｏｇｙ）第Ｂ９巻、第１号、１９９０年、１月／２
月、第７４頁に記載されているように、Ｎ型イオンが打
込まれた酸化シリコン膜からなる側壁スペーサ７および
フィールド酸化膜２の表面ではシリサイド反応が抑制さ
れ、ウェットエッチングでこれら酸化膜の表面に導電性
物質等が残ることなく清浄化できソース・ドレイン領域
とゲート電極間の短絡を防止できる。
【００１８】次に、チタンシリサイド層１１を８００〜
９５０℃の窒素雰囲気中で５〜３０秒間熱処理して相転
移させ、低抵抗化させたサリサイド構造のＭＯＳトラン
ジスを構成する。
９５０℃の窒素雰囲気中で５〜３０秒間熱処理して相転
移させ、低抵抗化させたサリサイド構造のＭＯＳトラン
ジスを構成する。
【００１９】なお、本実施例ではＮチャネルＭＯＳトラ
ンジスタの場合について説明したが、ＰチャネルＭＯＳ
トランジスタの場合にも同様に適用でき、特にゲート電
極とソース・ドレイン領域間の短絡やリークの多いＰチ
ャネルＭＯＳトランジスタにおいて顕著な効果が得られ
る。
ンジスタの場合について説明したが、ＰチャネルＭＯＳ
トランジスタの場合にも同様に適用でき、特にゲート電
極とソース・ドレイン領域間の短絡やリークの多いＰチ
ャネルＭＯＳトランジスタにおいて顕著な効果が得られ
る。
【００２０】
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタの酸化シリコン膜からなる側壁スペーサの表
面にＮ型不純物をイオン注入することにより、シリサイ
ド層形成時の反応で、酸化膜の表面に導電性物質が形成
されるのを抑制でき、この導電性物質を介在させて発生
する短絡不良を防止できるという効果を有する。
ランジスタの酸化シリコン膜からなる側壁スペーサの表
面にＮ型不純物をイオン注入することにより、シリサイ
ド層形成時の反応で、酸化膜の表面に導電性物質が形成
されるのを抑制でき、この導電性物質を介在させて発生
する短絡不良を防止できるという効果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図２】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 低濃度拡散層 ６ 高濃度拡散層 ７ 側壁スペーサ ８ 酸化シリコン膜 ９ Ｎ型不純物イオン １０ チタン膜 １１ チタンシリサイド層
Claims (4)
- 【請求項１】 一導電型半導体基板上に形成した多結晶
シリコン膜からなるゲート電極および前記ゲート電極の
側面に形成した側壁スペーサのそれぞれに整合して前記
半導体基板の表面に低濃度と高濃度の逆導電型拡散層を
形成したＬＤＤ構造のＭＯＳトランジスタの前記側壁ス
ペーサの側面を含む表面にＮ型不純物を斜め方向からイ
オン注入する工程と、前記ゲート電極を含む表面に高融
点金属膜を堆積して加熱処理し前記ゲート電極および前
記高濃度拡散層の表面と接触する前記高融点金属膜を反
応させシリサイド層を形成した後未反応の前記高融点金
属膜を除去する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 側壁スペーサを含む表面にイオン注入緩
衝膜として形成した薄い絶縁膜を通して前記側壁スペー
サの側面を含む表面にＮ型不純物をイオン注入する請求
項１記載の半導体装置の製造方法。 - 【請求項３】 Ｎ型不純物が燐又はヒ素である請求項１
又は請求項２記載の半導体装置の製造方法。 - 【請求項４】 高融点金属膜がチタン膜である請求項
１，請求項２又は請求項３記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6192608A JP2583399B2 (ja) | 1994-08-16 | 1994-08-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6192608A JP2583399B2 (ja) | 1994-08-16 | 1994-08-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855981A JPH0855981A (ja) | 1996-02-27 |
| JP2583399B2 true JP2583399B2 (ja) | 1997-02-19 |
Family
ID=16294099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6192608A Expired - Fee Related JP2583399B2 (ja) | 1994-08-16 | 1994-08-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583399B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2950244B2 (ja) * | 1996-07-30 | 1999-09-20 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-08-16 JP JP6192608A patent/JP2583399B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0855981A (ja) | 1996-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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