JPH10200097A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10200097A JPH10200097A JP9000510A JP51097A JPH10200097A JP H10200097 A JPH10200097 A JP H10200097A JP 9000510 A JP9000510 A JP 9000510A JP 51097 A JP51097 A JP 51097A JP H10200097 A JPH10200097 A JP H10200097A
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- silicon film
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Abstract
(57)【要約】
【課題】 ショートチャネル効果の劣化を防止したトラ
ンジスタを提供する。 【解決手段】 ｐ型ウエル１に浅いトレンチ分離２が形
成され、また表面には、ゲート酸化膜３、ｎ型にドープ
されたゲート電極４ａが形成されている。ゲート電極側
壁には、薄い酸化膜サイドウォール６、ｎ型にドープさ
れたＬ型多結晶シリコン膜７ｂが形成されている。さら
に、ウェル１には、Ｌ型多結晶シリコン膜を介してＰ注
入により形成されたｎ型ソース／ドレイン高濃度拡散層
９、Ｌ型多結晶シリコン膜から固層拡散により形成され
たｎ型シャロウエクステンション１０、ゲート電極及び
Ｌ型多結晶シリコン膜上のシリサイド膜１１が形成され
ている。この構造により、Ｌ型シリコン膜７ｂを介して
ソース／ドレインを形成するため、低エネルギー注入を
使わなくても、ソース／ドレイン領域の拡散層深さを浅
くすることが可能であり、ショートチャネル効果が抑制
できる。
ンジスタを提供する。 【解決手段】 ｐ型ウエル１に浅いトレンチ分離２が形
成され、また表面には、ゲート酸化膜３、ｎ型にドープ
されたゲート電極４ａが形成されている。ゲート電極側
壁には、薄い酸化膜サイドウォール６、ｎ型にドープさ
れたＬ型多結晶シリコン膜７ｂが形成されている。さら
に、ウェル１には、Ｌ型多結晶シリコン膜を介してＰ注
入により形成されたｎ型ソース／ドレイン高濃度拡散層
９、Ｌ型多結晶シリコン膜から固層拡散により形成され
たｎ型シャロウエクステンション１０、ゲート電極及び
Ｌ型多結晶シリコン膜上のシリサイド膜１１が形成され
ている。この構造により、Ｌ型シリコン膜７ｂを介して
ソース／ドレインを形成するため、低エネルギー注入を
使わなくても、ソース／ドレイン領域の拡散層深さを浅
くすることが可能であり、ショートチャネル効果が抑制
できる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型半導体装置
および製造方法に関するものである。
および製造方法に関するものである。
【０００２】
【従来の技術】超大規模集積回路装置（ＶＬＳＩ）にお
いては、高集積化及び高性能化が要求されている。これ
らの半導体集積回路の大部分はＣＭＯＳトランジスタと
呼ばれる半導体素子で構成されている。高集積化及び高
性能化のためにこれらの半導体素子の微細化が促進され
ている。
いては、高集積化及び高性能化が要求されている。これ
らの半導体集積回路の大部分はＣＭＯＳトランジスタと
呼ばれる半導体素子で構成されている。高集積化及び高
性能化のためにこれらの半導体素子の微細化が促進され
ている。
【０００３】一方、素子の微細化に従って以下の問題点
が顕在化している。（１）トランジスタのショートチャ
ネル効果の劣化および（２）寄生抵抗の増加による駆動
力の低下である。
が顕在化している。（１）トランジスタのショートチャ
ネル効果の劣化および（２）寄生抵抗の増加による駆動
力の低下である。
【０００４】（１）に関しては、（３）低濃度拡散層Ｌ
ＤＤ（シャロウエクステンション）及び、高濃度拡散層
の浅接合化、（４）デュアルゲートの採用（ｎ型、ｐ型
トランジスタともに表面チャネル型）、（２）に関して
は、（５）ＬＤＤ濃度の高濃度化、（６）ソース／ドレ
イン領域のシリサイド化が一般的にディープサブミクロ
ンでのＣＭＯＳに要求される。
ＤＤ（シャロウエクステンション）及び、高濃度拡散層
の浅接合化、（４）デュアルゲートの採用（ｎ型、ｐ型
トランジスタともに表面チャネル型）、（２）に関して
は、（５）ＬＤＤ濃度の高濃度化、（６）ソース／ドレ
イン領域のシリサイド化が一般的にディープサブミクロ
ンでのＣＭＯＳに要求される。
【０００５】しかしながら、（３）から（６）の実現に
は、非常に大きな技術的課題がある。
は、非常に大きな技術的課題がある。
【０００６】例えば、ＬＤＤ濃度を高濃度化すれば、Ｌ
ＤＤの接合は深くなり、ショートチャネル効果は劣化す
る（７）。また、高濃度拡散層の浅接合化のために、ｎ
型トランジスタをＡｓ注入により実現しようとすると、
急峻なプロファイルのために、ソース／ドレイン領域の
接合容量及びリーク電流が増大する（８）。
ＤＤの接合は深くなり、ショートチャネル効果は劣化す
る（７）。また、高濃度拡散層の浅接合化のために、ｎ
型トランジスタをＡｓ注入により実現しようとすると、
急峻なプロファイルのために、ソース／ドレイン領域の
接合容量及びリーク電流が増大する（８）。
【０００７】また、高濃度拡散層の浅接合化のために、
ｎ型トランジスタをＡｓ注入により、ｐ型トランジスタ
をＢＦ２注入により実現しようとすると、ｎ型トランジ
スタにおいてはゲートの空乏化が、ｐ型トランジスタに
おいてはＢイオンがゲート酸化膜を突き抜けてチャネル
領域に拡散しデバイスの特性を劣化させる可能性があ
る。ゲート電極とソース／ドレイン領域とに不純物を別
々に注入すると、この問題点は解決できるが、ＣＭＯＳ
プロセスではマスク工程が２工程増加するためにコスト
の増加が大きくなる（９）。
ｎ型トランジスタをＡｓ注入により、ｐ型トランジスタ
をＢＦ２注入により実現しようとすると、ｎ型トランジ
スタにおいてはゲートの空乏化が、ｐ型トランジスタに
おいてはＢイオンがゲート酸化膜を突き抜けてチャネル
領域に拡散しデバイスの特性を劣化させる可能性があ
る。ゲート電極とソース／ドレイン領域とに不純物を別
々に注入すると、この問題点は解決できるが、ＣＭＯＳ
プロセスではマスク工程が２工程増加するためにコスト
の増加が大きくなる（９）。
【０００８】以上の（７）から（９）までの技術的課題
を解決しようとした代表的な文献として以下の２つの論
文がある。
を解決しようとした代表的な文献として以下の２つの論
文がある。
【０００９】（ａ）1995 Symposium on VLSI Technolog
y Digest of Technical Papers p13-14 T.Yoshitomi、
（ｂ）I.E.E.E 1996 I.E.D.M. Technical Digest p670
-673A.Hori。
y Digest of Technical Papers p13-14 T.Yoshitomi、
（ｂ）I.E.E.E 1996 I.E.D.M. Technical Digest p670
-673A.Hori。
【００１０】文献（ａ）での構造断面図を図５に示す。
図５において、１Ａはｎ型ウエル、２は浅いトレンチ分
離、３はゲート酸化膜、４ａＡはｎ型にドープされたゲ
ート電極、５は窒化膜キャップ、６Ａは薄い窒化膜サイ
ドウォール、７Ａはｐ型にドープされたシリコンサイド
ウォール、９ＡはＢＦ２注入により形成されたｐ型ソー
ス／ドレイン高濃度拡散層、１０Ａはシリコンサイドウ
ォールから固層拡散により形成されたｐ型シャロウエク
ステンション、１１Ａはｐ型ソース／ドレイン領域及び
多結晶シリコンサイドウォール上のシリサイド膜であ
る。
図５において、１Ａはｎ型ウエル、２は浅いトレンチ分
離、３はゲート酸化膜、４ａＡはｎ型にドープされたゲ
ート電極、５は窒化膜キャップ、６Ａは薄い窒化膜サイ
ドウォール、７Ａはｐ型にドープされたシリコンサイド
ウォール、９ＡはＢＦ２注入により形成されたｐ型ソー
ス／ドレイン高濃度拡散層、１０Ａはシリコンサイドウ
ォールから固層拡散により形成されたｐ型シャロウエク
ステンション、１１Ａはｐ型ソース／ドレイン領域及び
多結晶シリコンサイドウォール上のシリサイド膜であ
る。
【００１１】図５において特徴的なことは、７Ａ、９Ａ
と１１Ａから構成されるシリサイド・シリコンサイドウ
ォール・ソース／ドレイン構造である。シリコンサイド
ウォールからのＢの固層拡散によりソース／ドレインの
シャロウエクステンションを形成できるために、非常に
浅くできる。
と１１Ａから構成されるシリサイド・シリコンサイドウ
ォール・ソース／ドレイン構造である。シリコンサイド
ウォールからのＢの固層拡散によりソース／ドレインの
シャロウエクステンションを形成できるために、非常に
浅くできる。
【００１２】またシリコンサイドウォールが自己整合的
にソース／ドレイン上に積み上げられ、さらにシリサイ
ドがシリコン側壁の上についているためソース／ドレイ
ンの抵抗を大きく低減することができた。この構造を用
いてショートチャネル効果を抑制しつつ、高駆動力を有
するゲート長７５ｎｍのｐＭＯＳＦＥＴが実現できた。
にソース／ドレイン上に積み上げられ、さらにシリサイ
ドがシリコン側壁の上についているためソース／ドレイ
ンの抵抗を大きく低減することができた。この構造を用
いてショートチャネル効果を抑制しつつ、高駆動力を有
するゲート長７５ｎｍのｐＭＯＳＦＥＴが実現できた。
【００１３】文献（ｂ）での構造断面図を図６に示す。
図６において、１はｐ型ウエル、２は浅いトレンチ分
離、３はゲート酸化膜、４ａはｎ型にドープされたゲー
ト電極、６Ｂは厚い酸化膜サイドウォール、９ＢはＰ注
入により形成されたｎ型ソース／ドレイン高濃度拡散
層、１０ＢはＡｓ注入により形成されたｎ型シャロウエ
クステンション、１１Ｂはゲート電極及びｎ型ソース／
ドレイン領域上のシリサイド膜である。
図６において、１はｐ型ウエル、２は浅いトレンチ分
離、３はゲート酸化膜、４ａはｎ型にドープされたゲー
ト電極、６Ｂは厚い酸化膜サイドウォール、９ＢはＰ注
入により形成されたｎ型ソース／ドレイン高濃度拡散
層、１０ＢはＡｓ注入により形成されたｎ型シャロウエ
クステンション、１１Ｂはゲート電極及びｎ型ソース／
ドレイン領域上のシリサイド膜である。
【００１４】図６において特徴的なことは、Ｐ注入を用
いることによりゲート注入とソース／ドレイン高濃度拡
散層を形成しているところである。これにより従来デュ
アルゲートで問題であったＮｃｈでのゲート空乏化が解
決されて、高駆動力な特性を実現している。また従来の
Ａｓ注入に比較してソース／ドレイン領域の接合容量及
びリーク電流の低減も図られている。
いることによりゲート注入とソース／ドレイン高濃度拡
散層を形成しているところである。これにより従来デュ
アルゲートで問題であったＮｃｈでのゲート空乏化が解
決されて、高駆動力な特性を実現している。また従来の
Ａｓ注入に比較してソース／ドレイン領域の接合容量及
びリーク電流の低減も図られている。
【００１５】
【発明が解決しようとする課題】しかしながら文献
（ａ）においては、以下のような問題がある。（１）シ
リコンサイドウォール形成の際に、シリコン基板との選
択比が全くとれない。（２）ゲートとシリコンサイドウ
ォールの間に比誘電率が高い窒化膜があるために、ゲー
トドレイン間容量が増加し、回路性能が劣化する。
（３）ゲートとシリコンサイドウォールの距離が非常に
短いため、ゲートとソース／ドレイン領域が同時にシリ
サイド化された構造サリサイドへの適用は難しい（ゲー
トとソース／ドレイン領域が短絡する可能性が大き
い）。（４）ＣＭＯＳで用いる場合を考えると、シリコ
ンサイドウォールへのドーピングは注入で行う必要があ
る。このときシリコンサイドウォールとゲート電極の高
さは同じ、すなわちＢイオンの拡散距離は同じであるの
で、シリコンサイドウォールからのＢの固層拡散によ
り、ソース／ドレインのシャロウエクステンションを形
成すると、Ｂイオンがゲート酸化膜を突き抜ける可能性
が大きくなる。
（ａ）においては、以下のような問題がある。（１）シ
リコンサイドウォール形成の際に、シリコン基板との選
択比が全くとれない。（２）ゲートとシリコンサイドウ
ォールの間に比誘電率が高い窒化膜があるために、ゲー
トドレイン間容量が増加し、回路性能が劣化する。
（３）ゲートとシリコンサイドウォールの距離が非常に
短いため、ゲートとソース／ドレイン領域が同時にシリ
サイド化された構造サリサイドへの適用は難しい（ゲー
トとソース／ドレイン領域が短絡する可能性が大き
い）。（４）ＣＭＯＳで用いる場合を考えると、シリコ
ンサイドウォールへのドーピングは注入で行う必要があ
る。このときシリコンサイドウォールとゲート電極の高
さは同じ、すなわちＢイオンの拡散距離は同じであるの
で、シリコンサイドウォールからのＢの固層拡散によ
り、ソース／ドレインのシャロウエクステンションを形
成すると、Ｂイオンがゲート酸化膜を突き抜ける可能性
が大きくなる。
【００１６】また文献（ｂ）においては、以下のような
問題がある。（５）低エネルギー（約５ｋｅＶ）の注入
を行うために、スループットが大きく低下し、コストの
増加が大きくなる。さらに文献（ａ）と文献（ｂ）に共
通する問題として、（６）ショートチャネル効果の抑制
のためには、ある程度の幅のサイドウォール幅（高濃度
拡散層）が必要になり、またサリサイドのマージンを考
慮すると、ゲート端と素子分離領域の距離は、世代が進
んでも、あまりスケーリングされない。
問題がある。（５）低エネルギー（約５ｋｅＶ）の注入
を行うために、スループットが大きく低下し、コストの
増加が大きくなる。さらに文献（ａ）と文献（ｂ）に共
通する問題として、（６）ショートチャネル効果の抑制
のためには、ある程度の幅のサイドウォール幅（高濃度
拡散層）が必要になり、またサリサイドのマージンを考
慮すると、ゲート端と素子分離領域の距離は、世代が進
んでも、あまりスケーリングされない。
【００１７】従って本発明は上記問題点を解決し、微細
ＣＭＯＳにおいて、トランジスタのショートチャネル効
果の劣化、寄生抵抗の増加による駆動力の低下の抑制を
図ることにある。
ＣＭＯＳにおいて、トランジスタのショートチャネル効
果の劣化、寄生抵抗の増加による駆動力の低下の抑制を
図ることにある。
【００１８】
【課題を解決するための手段】請求項１に記載のＭＯＳ
型半導体装置は、第１導電型の半導体基板と、前記基板
の一主面に選択的に形成された素子分離領域と、前記基
板の一主面に選択的に形成されたゲート酸化膜と、前記
ゲート酸化膜を介して設けられたゲート電極と、前記ゲ
ート電極の側部に形成された酸化膜サイドウォールと、
前記ゲート電極の側部と前記基板の上部に形成されたＬ
型の多結晶シリコン膜と、前記基板のソース／ドレイン
領域に、第２導電型の高濃度拡散層と、浅い接合深さを
有する第２導電型の高濃度拡散層とを有し、前記ゲート
電極と前記多結晶シリコン膜がシリサイド化され、前記
多結晶シリコン膜が前記素子分離領域の一上部にもある
ことを特徴とする。
型半導体装置は、第１導電型の半導体基板と、前記基板
の一主面に選択的に形成された素子分離領域と、前記基
板の一主面に選択的に形成されたゲート酸化膜と、前記
ゲート酸化膜を介して設けられたゲート電極と、前記ゲ
ート電極の側部に形成された酸化膜サイドウォールと、
前記ゲート電極の側部と前記基板の上部に形成されたＬ
型の多結晶シリコン膜と、前記基板のソース／ドレイン
領域に、第２導電型の高濃度拡散層と、浅い接合深さを
有する第２導電型の高濃度拡散層とを有し、前記ゲート
電極と前記多結晶シリコン膜がシリサイド化され、前記
多結晶シリコン膜が前記素子分離領域の一上部にもある
ことを特徴とする。
【００１９】請求項２に記載のＭＯＳ型半導体装置は、
第１導電型の半導体基板と、前記基板の一主面に選択的
に形成された素子分離領域と、前記基板の一主面に選択
的に形成されたゲート酸化膜と、前記ゲート酸化膜を介
して設けられたゲート電極と、前記ゲート電極の上に設
けられたポリサイドおよび酸化膜キャップと、前記ポリ
サイド、前記酸化膜キャップおよび前記ゲート電極の側
部に形成された酸化膜サイドウォールと、前記ゲート電
極の側部と前記基板の上部に形成されたＬ型の多結晶シ
リコン膜と、前記基板のソース／ドレイン領域に、第２
導電型の高濃度拡散層と、浅い接合深さを有する第２導
電型の高濃度拡散層とを有し、前記多結晶シリコン膜が
シリサイド化され、前記多結晶シリコン膜が前記素子分
離領域の一上部にもあることを特徴とする。
第１導電型の半導体基板と、前記基板の一主面に選択的
に形成された素子分離領域と、前記基板の一主面に選択
的に形成されたゲート酸化膜と、前記ゲート酸化膜を介
して設けられたゲート電極と、前記ゲート電極の上に設
けられたポリサイドおよび酸化膜キャップと、前記ポリ
サイド、前記酸化膜キャップおよび前記ゲート電極の側
部に形成された酸化膜サイドウォールと、前記ゲート電
極の側部と前記基板の上部に形成されたＬ型の多結晶シ
リコン膜と、前記基板のソース／ドレイン領域に、第２
導電型の高濃度拡散層と、浅い接合深さを有する第２導
電型の高濃度拡散層とを有し、前記多結晶シリコン膜が
シリサイド化され、前記多結晶シリコン膜が前記素子分
離領域の一上部にもあることを特徴とする。
【００２０】請求項３に記載のＭＯＳ型半導体装置の製
造方法は、第１導電型の半導体基板の一主面に素子分離
領域を形成する工程と、前記基板の一主面に選択的にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜の一主
面にゲート電極を形成する工程と、前記ゲート電極の一
主面に窒化膜キャップを形成する工程と、前記窒化膜キ
ャップおよび前記ゲート電極の両側面上に酸化膜サイド
ウォールを形成する工程と、前記基板および前記ゲート
電極上に多結晶シリコン膜および窒化膜を順次堆積する
工程と、前記窒化膜を選択的に垂直方向に強い異方性エ
ッチングにより、前記窒化膜キャップおよび前記素子分
離領域上の前記多結晶シリコン膜が露出するまでエッチ
ングし、前記多結晶シリコン膜の周囲に窒化膜サイドウ
ォールを形成する工程と、前記多結晶シリコン膜を選択
的に垂直方向に強い異方性エッチングにより、前記素子
分離領域および前記窒化膜キャップが露出するまでエッ
チングし、前記多結晶シリコン膜をＬ型の形状にする工
程と、前記窒化膜キャップおよび前記窒化膜サイドウォ
ールを選択的に等方性エッチングにより除去する工程
と、前記ゲート電極および前記多結晶シリコン膜上に、
第２導電型のイオンを注入する工程と、熱処理により前
記第２導電型のイオンを拡散、活性化させることで、第
２導電型のゲート電極と第２導電型のソース／ドレイン
領域を形成する工程と、前記ゲート電極および前記多結
晶シリコン膜をシリサイド化する工程を備えていること
を特徴とする。
造方法は、第１導電型の半導体基板の一主面に素子分離
領域を形成する工程と、前記基板の一主面に選択的にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜の一主
面にゲート電極を形成する工程と、前記ゲート電極の一
主面に窒化膜キャップを形成する工程と、前記窒化膜キ
ャップおよび前記ゲート電極の両側面上に酸化膜サイド
ウォールを形成する工程と、前記基板および前記ゲート
電極上に多結晶シリコン膜および窒化膜を順次堆積する
工程と、前記窒化膜を選択的に垂直方向に強い異方性エ
ッチングにより、前記窒化膜キャップおよび前記素子分
離領域上の前記多結晶シリコン膜が露出するまでエッチ
ングし、前記多結晶シリコン膜の周囲に窒化膜サイドウ
ォールを形成する工程と、前記多結晶シリコン膜を選択
的に垂直方向に強い異方性エッチングにより、前記素子
分離領域および前記窒化膜キャップが露出するまでエッ
チングし、前記多結晶シリコン膜をＬ型の形状にする工
程と、前記窒化膜キャップおよび前記窒化膜サイドウォ
ールを選択的に等方性エッチングにより除去する工程
と、前記ゲート電極および前記多結晶シリコン膜上に、
第２導電型のイオンを注入する工程と、熱処理により前
記第２導電型のイオンを拡散、活性化させることで、第
２導電型のゲート電極と第２導電型のソース／ドレイン
領域を形成する工程と、前記ゲート電極および前記多結
晶シリコン膜をシリサイド化する工程を備えていること
を特徴とする。
【００２１】請求項４に記載のＭＯＳ型半導体装置の製
造方法は、第１導電型の半導体基板の一主面に素子分離
領域を形成する工程と、前記基板の一主面に選択的にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜の一主
面にゲート電極を堆積する工程と、前記ゲート電極上に
ポリサイド膜を形成する工程と、前記ポリサイド膜上に
酸化膜キャップを形成する工程と、前記酸化膜キャッ
プ、前記ポリサイド膜および前記ゲート電極の両側面上
に酸化膜サイドウォールを形成する工程と、前記基板お
よび前記ゲート電極上に多結晶シリコン膜および窒化膜
を順次堆積する工程と、前記窒化膜を選択的に垂直方向
に強い異方性エッチングにより、前記酸化膜キャップお
よび前記素子分離領域上の前記多結晶シリコン膜が露出
するまでエッチングし、前記多結晶シリコン膜の周囲に
窒化膜サイドウォールを形成する工程と、前記多結晶シ
リコン膜を選択的に垂直方向に強い異方性エッチングに
より、前記素子分離領域が露出するまでエッチングし、
前記多結晶シリコン膜をＬ型の形状にする工程と、前記
窒化膜サイドウォールを選択的に等方性エッチングによ
り除去する工程と、前記ゲート電極および前記酸化膜キ
ャップを介した前記ポリサイド上に、第２導電型のイオ
ンを注入する工程と、熱処理により前記第２導電型のイ
オンを拡散、活性化させることで、第２導電型のゲート
電極と第２導電型のソース／ドレイン領域を形成する工
程と、前記多結晶シリコン膜をシリサイド化する工程を
備えていることを特徴とする。
造方法は、第１導電型の半導体基板の一主面に素子分離
領域を形成する工程と、前記基板の一主面に選択的にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜の一主
面にゲート電極を堆積する工程と、前記ゲート電極上に
ポリサイド膜を形成する工程と、前記ポリサイド膜上に
酸化膜キャップを形成する工程と、前記酸化膜キャッ
プ、前記ポリサイド膜および前記ゲート電極の両側面上
に酸化膜サイドウォールを形成する工程と、前記基板お
よび前記ゲート電極上に多結晶シリコン膜および窒化膜
を順次堆積する工程と、前記窒化膜を選択的に垂直方向
に強い異方性エッチングにより、前記酸化膜キャップお
よび前記素子分離領域上の前記多結晶シリコン膜が露出
するまでエッチングし、前記多結晶シリコン膜の周囲に
窒化膜サイドウォールを形成する工程と、前記多結晶シ
リコン膜を選択的に垂直方向に強い異方性エッチングに
より、前記素子分離領域が露出するまでエッチングし、
前記多結晶シリコン膜をＬ型の形状にする工程と、前記
窒化膜サイドウォールを選択的に等方性エッチングによ
り除去する工程と、前記ゲート電極および前記酸化膜キ
ャップを介した前記ポリサイド上に、第２導電型のイオ
ンを注入する工程と、熱処理により前記第２導電型のイ
オンを拡散、活性化させることで、第２導電型のゲート
電極と第２導電型のソース／ドレイン領域を形成する工
程と、前記多結晶シリコン膜をシリサイド化する工程を
備えていることを特徴とする。
【００２２】請求項５に記載のＭＯＳ型半導体装置は、
請求項１に記載のＭＯＳ型半導体装置において、ソース
／ドレイン上のコンタクトを、前記素子分離領域上にあ
る前記Ｌ型の多結晶シリコン膜上でとられていることを
特徴とする。
請求項１に記載のＭＯＳ型半導体装置において、ソース
／ドレイン上のコンタクトを、前記素子分離領域上にあ
る前記Ｌ型の多結晶シリコン膜上でとられていることを
特徴とする。
【００２３】請求項６に記載のＭＯＳ型半導体装置は、
請求項１に記載のＭＯＳ型半導体装置において、前記Ｌ
型の多結晶シリコン膜がゲート電極とソース／ドレイン
を結ぶローカル配線に利用されていることを特徴とす
る。
請求項１に記載のＭＯＳ型半導体装置において、前記Ｌ
型の多結晶シリコン膜がゲート電極とソース／ドレイン
を結ぶローカル配線に利用されていることを特徴とす
る。
【００２４】請求項７に記載のＭＯＳ型半導体装置の製
造方法は、請求項３に記載のＭＯＳ型半導体装置の製造
方法において、前記素子分離領域上にある前記ゲート電
極の一部だけを選択的に除いた形に、レジストをパター
ニングし、レジストをマスクにして、前記Ｌ型の多結晶
シリコン膜を選択的に垂直方向に強い異方性エッチング
により、前記素子分離領域が露出するまでエッチングす
る工程とを備えていることを特徴とする。
造方法は、請求項３に記載のＭＯＳ型半導体装置の製造
方法において、前記素子分離領域上にある前記ゲート電
極の一部だけを選択的に除いた形に、レジストをパター
ニングし、レジストをマスクにして、前記Ｌ型の多結晶
シリコン膜を選択的に垂直方向に強い異方性エッチング
により、前記素子分離領域が露出するまでエッチングす
る工程とを備えていることを特徴とする。
【００２５】
【発明の実施の形態】以下本発明の実施例の半導体装置
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００２６】（実施例１）図１は、本発明の第１の実施
例におけるＭＯＳ型半導体装置を示す断面図である。こ
こではｎ型ＭＯＳトランジスタだけを図面で説明する。
例におけるＭＯＳ型半導体装置を示す断面図である。こ
こではｎ型ＭＯＳトランジスタだけを図面で説明する。
【００２７】図１において、１はｐ型ウエル、２は浅い
トレンチ分離、３はゲート酸化膜、４ａはｎ型にドープ
されたゲート電極、６は薄い酸化膜サイドウォール、７
ｂはｎ型にドープされたＬ型多結晶シリコン膜、９はＬ
型多結晶シリコン膜を介してＰ注入により形成されたｎ
型ソース／ドレイン高濃度拡散層、１０はＬ型多結晶シ
リコン膜から固層拡散により形成されたｎ型シャロウエ
クステンション、１１はゲート電極及びＬ型多結晶シリ
コン膜上のシリサイド膜である。
トレンチ分離、３はゲート酸化膜、４ａはｎ型にドープ
されたゲート電極、６は薄い酸化膜サイドウォール、７
ｂはｎ型にドープされたＬ型多結晶シリコン膜、９はＬ
型多結晶シリコン膜を介してＰ注入により形成されたｎ
型ソース／ドレイン高濃度拡散層、１０はＬ型多結晶シ
リコン膜から固層拡散により形成されたｎ型シャロウエ
クステンション、１１はゲート電極及びＬ型多結晶シリ
コン膜上のシリサイド膜である。
【００２８】本発明のｎチャネルＭＯＳ型トランジスタ
は、Ｌ型多結晶シリコン膜７ｂを介してソース／ドレイ
ンを形成するため、通常のＰイオンの注入、すなわち低
エネルギー注入を使わなくても、ソース／ドレイン領域
の拡散層深さを浅くすることが可能であり、スループッ
トが大きく低下させることなく（コストの大幅な増加無
しに）ショートチャネル効果が抑制できる。
は、Ｌ型多結晶シリコン膜７ｂを介してソース／ドレイ
ンを形成するため、通常のＰイオンの注入、すなわち低
エネルギー注入を使わなくても、ソース／ドレイン領域
の拡散層深さを浅くすることが可能であり、スループッ
トが大きく低下させることなく（コストの大幅な増加無
しに）ショートチャネル効果が抑制できる。
【００２９】またＰイオンが注入されなかったソース／
ドレイン領域では、Ｌ型多結晶シリコン膜７ｂからＰイ
オンを固層拡散させ、高濃度かつ浅接合なシャロウエク
ステンションを形成できるために、寄生抵抗を低く、シ
ョートチャネル効果を抑制できる。
ドレイン領域では、Ｌ型多結晶シリコン膜７ｂからＰイ
オンを固層拡散させ、高濃度かつ浅接合なシャロウエク
ステンションを形成できるために、寄生抵抗を低く、シ
ョートチャネル効果を抑制できる。
【００３０】また、Ｐイオンの注入によって形成された
ｎ型ゲート電極４ａを有するため、従来のＡｓイオンを
用いて形成されたｎ型ゲート電極と比べてゲート電極の
空乏化が起こらず、ｎチャネルＭＯＳ型トランジスタの
駆動力が高くなる。
ｎ型ゲート電極４ａを有するため、従来のＡｓイオンを
用いて形成されたｎ型ゲート電極と比べてゲート電極の
空乏化が起こらず、ｎチャネルＭＯＳ型トランジスタの
駆動力が高くなる。
【００３１】また、拡散層のプロファイルはなだらかに
形成されるのでリーク電流及び接合容量の低減と信頼性
の向上が可能となる。
形成されるのでリーク電流及び接合容量の低減と信頼性
の向上が可能となる。
【００３２】またゲートとシリコンサイドウォールの間
には窒化膜の約１／２の比誘電率である酸化膜があるた
めに、窒化膜の場合ほどのゲートドレイン間容量の増加
はなく、回路性能はそれほど劣化しない。
には窒化膜の約１／２の比誘電率である酸化膜があるた
めに、窒化膜の場合ほどのゲートドレイン間容量の増加
はなく、回路性能はそれほど劣化しない。
【００３３】またＬ型多結晶シリコン膜７ｂが自己整合
的にソース／ドレイン上に積み上げられた形になってお
り、さらにシリサイドがＬ型多結晶シリコン膜７ｂの上
についているため、ソース／ドレインの抵抗を大きく低
減することができる。従って、ｎ型ソース／ドレイン高
濃度拡散層９領域の大きさ（幅）はあまり問題になら
ず、サリサイドのためのゲート端と素子分離領域の距離
のマージンは非常に小さくなる。さらに窒化膜サイドウ
ォール８ａの幅を大きくすることで、シリコン基板がエ
ッチングされないためのゲート端と素子分離領域の距離
のマージンも小さくできる。
的にソース／ドレイン上に積み上げられた形になってお
り、さらにシリサイドがＬ型多結晶シリコン膜７ｂの上
についているため、ソース／ドレインの抵抗を大きく低
減することができる。従って、ｎ型ソース／ドレイン高
濃度拡散層９領域の大きさ（幅）はあまり問題になら
ず、サリサイドのためのゲート端と素子分離領域の距離
のマージンは非常に小さくなる。さらに窒化膜サイドウ
ォール８ａの幅を大きくすることで、シリコン基板がエ
ッチングされないためのゲート端と素子分離領域の距離
のマージンも小さくできる。
【００３４】（実施例２）図２は、本発明の第２の実施
例におけるＭＯＳ型半導体装置を示す断面図である。こ
こではｎ型ＭＯＳトランジスタだけを図面で説明する。
例におけるＭＯＳ型半導体装置を示す断面図である。こ
こではｎ型ＭＯＳトランジスタだけを図面で説明する。
【００３５】図２において、１はｐ型ウエル、２は浅い
トレンチ分離、３はゲート酸化膜、４ｂは（ポリサイド
を介して）ｎ型にドープされたゲート電極、５ａはポリ
サイド、５ｂは酸化膜キャップ、６は薄い酸化膜サイド
ウォール、７ｂはｎ型にドープされたＬ型多結晶シリコ
ン膜、９はＬ型多結晶シリコン膜を介してＰ注入により
形成されたｎ型ソース／ドレイン高濃度拡散層、１０は
Ｌ型多結晶シリコン膜から固層拡散により形成されたｎ
型シャロウエクステンション、１１はゲート電極及びＬ
型多結晶シリコン膜上のシリサイド膜である。
トレンチ分離、３はゲート酸化膜、４ｂは（ポリサイド
を介して）ｎ型にドープされたゲート電極、５ａはポリ
サイド、５ｂは酸化膜キャップ、６は薄い酸化膜サイド
ウォール、７ｂはｎ型にドープされたＬ型多結晶シリコ
ン膜、９はＬ型多結晶シリコン膜を介してＰ注入により
形成されたｎ型ソース／ドレイン高濃度拡散層、１０は
Ｌ型多結晶シリコン膜から固層拡散により形成されたｎ
型シャロウエクステンション、１１はゲート電極及びＬ
型多結晶シリコン膜上のシリサイド膜である。
【００３６】本発明のｎチャネルＭＯＳ型トランジスタ
は、Ｌ型多結晶シリコン膜７ｂを介してソース／ドレイ
ンを形成するため、通常のＰイオンの注入、すなわち低
エネルギー注入を使わなくても、ソース／ドレイン領域
の拡散層深さを浅くすることが可能であり、スループッ
トが大きく低下させることなく（コストの大幅な増加無
しに）ショートチャネル効果が抑制できる。
は、Ｌ型多結晶シリコン膜７ｂを介してソース／ドレイ
ンを形成するため、通常のＰイオンの注入、すなわち低
エネルギー注入を使わなくても、ソース／ドレイン領域
の拡散層深さを浅くすることが可能であり、スループッ
トが大きく低下させることなく（コストの大幅な増加無
しに）ショートチャネル効果が抑制できる。
【００３７】またＰイオンが注入されなかったソース／
ドレイン領域では、Ｌ型多結晶シリコン膜７ｂからＰイ
オンを固層拡散させ、高濃度かつ浅接合なシャロウエク
ステンションを形成できるために、寄生抵抗を低く、シ
ョートチャネル効果を抑制できる。
ドレイン領域では、Ｌ型多結晶シリコン膜７ｂからＰイ
オンを固層拡散させ、高濃度かつ浅接合なシャロウエク
ステンションを形成できるために、寄生抵抗を低く、シ
ョートチャネル効果を抑制できる。
【００３８】また、Ｐイオンの注入によって形成された
ｎ型ゲート電極４ａを有するため、従来のＡｓイオンを
用いて形成されたｎ型ゲート電極と比べてゲート電極の
空乏化が起こらず、ｎチャネルＭＯＳ型トランジスタの
駆動力が高くなる。
ｎ型ゲート電極４ａを有するため、従来のＡｓイオンを
用いて形成されたｎ型ゲート電極と比べてゲート電極の
空乏化が起こらず、ｎチャネルＭＯＳ型トランジスタの
駆動力が高くなる。
【００３９】また、拡散層のプロファイルはなだらかに
形成されるのでリーク電流及び接合容量の低減と信頼性
の向上が可能となる。
形成されるのでリーク電流及び接合容量の低減と信頼性
の向上が可能となる。
【００４０】またゲートとシリコンサイドウォールの間
には窒化膜の約１／２の比誘電率である酸化膜があるた
めに、窒化膜の場合ほどのゲートドレイン間容量の増加
はなく、回路性能はそれほど劣化しない。
には窒化膜の約１／２の比誘電率である酸化膜があるた
めに、窒化膜の場合ほどのゲートドレイン間容量の増加
はなく、回路性能はそれほど劣化しない。
【００４１】またＬ型多結晶シリコン膜７ｂが自己整合
的にソース／ドレイン上に積み上げられた形になってお
り、さらにシリサイドがＬ型多結晶シリコン膜７ｂの上
についているため、ソース／ドレインの抵抗を大きく低
減することができる。従って、ｎ型ソース／ドレイン高
濃度拡散層９領域の大きさ（幅）はあまり問題になら
ず、サリサイドのためのゲート端と素子分離領域の距離
のマージンは非常に小さくなる。さらに窒化膜サイドウ
ォール８ａの幅を大きくすることで、シリコン基板がエ
ッチングされないためのゲート端と素子分離領域の距離
のマージンも小さくできる。
的にソース／ドレイン上に積み上げられた形になってお
り、さらにシリサイドがＬ型多結晶シリコン膜７ｂの上
についているため、ソース／ドレインの抵抗を大きく低
減することができる。従って、ｎ型ソース／ドレイン高
濃度拡散層９領域の大きさ（幅）はあまり問題になら
ず、サリサイドのためのゲート端と素子分離領域の距離
のマージンは非常に小さくなる。さらに窒化膜サイドウ
ォール８ａの幅を大きくすることで、シリコン基板がエ
ッチングされないためのゲート端と素子分離領域の距離
のマージンも小さくできる。
【００４２】実施例１に比較すると、本発明ではゲート
上をシリサイド化する必要がないために、薄い酸化膜サ
イドウォール６の幅を薄くすることができる。従ってシ
ャロウエクステンションの接合深さを極端に浅くして
も、ソース／ドレインがオフセットされる心配はなく、
ショートチャネルに非常に強く、高駆動力なトランジス
タが実現できる。
上をシリサイド化する必要がないために、薄い酸化膜サ
イドウォール６の幅を薄くすることができる。従ってシ
ャロウエクステンションの接合深さを極端に浅くして
も、ソース／ドレインがオフセットされる心配はなく、
ショートチャネルに非常に強く、高駆動力なトランジス
タが実現できる。
【００４３】以下本発明の実施例の半導体装置の製造方
法について、図面を参照しながら説明する。
法について、図面を参照しながら説明する。
【００４４】（実施例３）図３（ａ）〜（ｅ）は、本発
明の第３の実施例におけるＭＯＳ型半導体装置の製造工
程を示す断面図である。ここではｎ型ＭＯＳトランジス
タの製造工程だけを図面で説明する。
明の第３の実施例におけるＭＯＳ型半導体装置の製造工
程を示す断面図である。ここではｎ型ＭＯＳトランジス
タの製造工程だけを図面で説明する。
【００４５】まず図３（ａ）に示すように、ｐ型ウエル
１上の素子分離領域に、深さ４００ｎｍ程度の浅いトレ
ンチ分離２を形成する。つぎに、ｐ型ウエル１上に膜厚
が４〜６ｎｍのシリコン酸化膜からなるゲート酸化膜３
と、膜厚が２００ｎｍ程度のゲート電極４を形成する。
つぎに膜厚が１００ｎｍ程度の窒化膜キャップ５を形成
する。さらに膜厚が２０ｎｍ程度の薄い酸化膜サイドウ
ォール６を形成する。
１上の素子分離領域に、深さ４００ｎｍ程度の浅いトレ
ンチ分離２を形成する。つぎに、ｐ型ウエル１上に膜厚
が４〜６ｎｍのシリコン酸化膜からなるゲート酸化膜３
と、膜厚が２００ｎｍ程度のゲート電極４を形成する。
つぎに膜厚が１００ｎｍ程度の窒化膜キャップ５を形成
する。さらに膜厚が２０ｎｍ程度の薄い酸化膜サイドウ
ォール６を形成する。
【００４６】次に図３（ｂ）に示すように、膜厚が１０
０ｎｍ程度の多結晶シリコン膜７、膜厚が２００ｎｍ程
度の窒化膜８を順次堆積させる。
０ｎｍ程度の多結晶シリコン膜７、膜厚が２００ｎｍ程
度の窒化膜８を順次堆積させる。
【００４７】次に図３（ｃ）に示すように、窒化膜８を
選択的に垂直方向に強い異方性エッチングにより、多結
晶シリコン膜７が露出するまでエッチングし、窒化膜サ
イドウォール８ａを形成する。さらに多結晶シリコン膜
７を選択的に垂直方向に強い異方性エッチングにより、
浅いトレンチ分離２及び窒化膜キャップ５が露出するま
でエッチングし、Ｌ型多結晶シリコン膜７ａをＬ型の形
状にする。
選択的に垂直方向に強い異方性エッチングにより、多結
晶シリコン膜７が露出するまでエッチングし、窒化膜サ
イドウォール８ａを形成する。さらに多結晶シリコン膜
７を選択的に垂直方向に強い異方性エッチングにより、
浅いトレンチ分離２及び窒化膜キャップ５が露出するま
でエッチングし、Ｌ型多結晶シリコン膜７ａをＬ型の形
状にする。
【００４８】次に図３（ｄ）に示すように、窒化膜キャ
ップ５および窒化膜サイドウォール８ａを選択的に等方
性エッチングにより除去する。さらにゲート電極４およ
びＬ型多結晶シリコン膜７ａ上に、Ｐイオン（Ｐ＋）を
イオン注入することにより、ゲート電極４ａ、Ｌ型多結
晶シリコン膜７ｂがｎ型にドープされる。注入条件は、
加速エネルギーが５〜１５ＫｅＶ、注入量が２〜８×１
０１５ｃｍ−２の範囲である。このときＬ型多結晶シリ
コン膜７ｂの膜厚が１００ｎｍのところでは、Ｐイオン
がＬ型多結晶シリコン膜７ｂを突き抜けて、ｐ型ウエル
１まで達して、ｎ型ソース／ドレイン高濃度拡散層９が
形成される。このときｐ型ウエル１でのｎ型ソース／ド
レイン高濃度拡散層９の表面濃度は２〜８×１０１９ｃ
ｍ−３の範囲である。
ップ５および窒化膜サイドウォール８ａを選択的に等方
性エッチングにより除去する。さらにゲート電極４およ
びＬ型多結晶シリコン膜７ａ上に、Ｐイオン（Ｐ＋）を
イオン注入することにより、ゲート電極４ａ、Ｌ型多結
晶シリコン膜７ｂがｎ型にドープされる。注入条件は、
加速エネルギーが５〜１５ＫｅＶ、注入量が２〜８×１
０１５ｃｍ−２の範囲である。このときＬ型多結晶シリ
コン膜７ｂの膜厚が１００ｎｍのところでは、Ｐイオン
がＬ型多結晶シリコン膜７ｂを突き抜けて、ｐ型ウエル
１まで達して、ｎ型ソース／ドレイン高濃度拡散層９が
形成される。このときｐ型ウエル１でのｎ型ソース／ド
レイン高濃度拡散層９の表面濃度は２〜８×１０１９ｃ
ｍ−３の範囲である。
【００４９】次に図３（ｅ）に示すように、１０００
℃、１０秒間の熱処理を行い、ゲート電極４ａ、Ｌ型多
結晶シリコン膜７ｂおよびｎ型ソース／ドレイン高濃度
拡散層９のＰイオンを活性化、拡散させる。このときに
もともとＰイオンが注入されていなかったソース／ドレ
イン領域に、Ｌ型多結晶シリコン膜７ｂからＰイオンが
固層拡散され、ｎ型シャロウエクステンション１０が形
成される。このときｎ型シャロウエクステンション１０
の接合深さは５０ｎｍ程度である。
℃、１０秒間の熱処理を行い、ゲート電極４ａ、Ｌ型多
結晶シリコン膜７ｂおよびｎ型ソース／ドレイン高濃度
拡散層９のＰイオンを活性化、拡散させる。このときに
もともとＰイオンが注入されていなかったソース／ドレ
イン領域に、Ｌ型多結晶シリコン膜７ｂからＰイオンが
固層拡散され、ｎ型シャロウエクステンション１０が形
成される。このときｎ型シャロウエクステンション１０
の接合深さは５０ｎｍ程度である。
【００５０】ゲート電極４ａおよびＬ型多結晶シリコン
膜７ｂをシリサイド化することで、シリサイド膜１１を
形成する。例えばシリサイドの方法としては、Ｃｏ膜を
２０ｎｍから４０ｎｍの膜厚の範囲で、スパッタリング
法により堆積させる。次に４５０℃、３０分間、および
７５０℃、３０秒間の２段階の熱処理を行ないＣｏ膜と
ＳｉのシリサイドＣｏＳｉを形成する。さらにシリサイ
ドされなかったＣｏ膜をフッ酸系のエッチング液でウエ
ットエッチングする。
膜７ｂをシリサイド化することで、シリサイド膜１１を
形成する。例えばシリサイドの方法としては、Ｃｏ膜を
２０ｎｍから４０ｎｍの膜厚の範囲で、スパッタリング
法により堆積させる。次に４５０℃、３０分間、および
７５０℃、３０秒間の２段階の熱処理を行ないＣｏ膜と
ＳｉのシリサイドＣｏＳｉを形成する。さらにシリサイ
ドされなかったＣｏ膜をフッ酸系のエッチング液でウエ
ットエッチングする。
【００５１】以下の工程は省略するが、層間絶縁膜を介
して何層かの金属配線を形成することで、半導体装置が
形成される。
して何層かの金属配線を形成することで、半導体装置が
形成される。
【００５２】一方、ｐ型ＭＯＳトランジスタでは、フッ
素イオン（Ｂ＋）を注入することで、ｐ型ゲート電極お
よびｐ型ソース／ドレイン領域を形成する。注入条件
は、加速エネルギーが５〜１５ＫｅＶ、注入量が２〜８
×１０１５ｃｍ−２である。
素イオン（Ｂ＋）を注入することで、ｐ型ゲート電極お
よびｐ型ソース／ドレイン領域を形成する。注入条件
は、加速エネルギーが５〜１５ＫｅＶ、注入量が２〜８
×１０１５ｃｍ−２である。
【００５３】以上の工程を経て製造されたｎチャネルＭ
ＯＳ型トランジスタは、Ｌ型多結晶シリコン膜７ａを介
してソース／ドレインを形成するため、通常のＰイオン
の注入、すなわち低エネルギー注入を使わなくても、ソ
ース／ドレイン領域の拡散層深さを浅くすることが可能
であり、スループットが大きく低下させることなく（コ
ストの大幅な増加無しに）ショートチャネル効果が抑制
できる。
ＯＳ型トランジスタは、Ｌ型多結晶シリコン膜７ａを介
してソース／ドレインを形成するため、通常のＰイオン
の注入、すなわち低エネルギー注入を使わなくても、ソ
ース／ドレイン領域の拡散層深さを浅くすることが可能
であり、スループットが大きく低下させることなく（コ
ストの大幅な増加無しに）ショートチャネル効果が抑制
できる。
【００５４】またＰイオンが注入されなかったソース／
ドレイン領域では、Ｌ型多結晶シリコン膜７ｂからＰイ
オンを固層拡散させ、高濃度かつ浅接合なシャロウエク
ステンションを形成できるために、寄生抵抗を低く、シ
ョートチャネル効果を抑制できる。
ドレイン領域では、Ｌ型多結晶シリコン膜７ｂからＰイ
オンを固層拡散させ、高濃度かつ浅接合なシャロウエク
ステンションを形成できるために、寄生抵抗を低く、シ
ョートチャネル効果を抑制できる。
【００５５】また、Ｐイオンの注入によって形成された
ｎ型ゲート電極４ａを有するため、従来のＡｓイオンを
用いて形成されたｎ型ゲート電極と比べてゲート電極の
空乏化が起こらず、ｎチャネルＭＯＳ型トランジスタの
駆動力が高くなる。
ｎ型ゲート電極４ａを有するため、従来のＡｓイオンを
用いて形成されたｎ型ゲート電極と比べてゲート電極の
空乏化が起こらず、ｎチャネルＭＯＳ型トランジスタの
駆動力が高くなる。
【００５６】また、拡散層のプロファイルはなだらかに
形成されるのでリーク電流及び接合容量の低減と信頼性
の向上が可能となる。
形成されるのでリーク電流及び接合容量の低減と信頼性
の向上が可能となる。
【００５７】さらに、文献（ａ）と比較すると、多結晶
シリコン膜７をエッチングする際に、浅いトレンチ分離
２及び窒化膜キャップ５がエッチングストッパになるた
めに、シリコン基板との選択比がとれないというような
問題は生じない。
シリコン膜７をエッチングする際に、浅いトレンチ分離
２及び窒化膜キャップ５がエッチングストッパになるた
めに、シリコン基板との選択比がとれないというような
問題は生じない。
【００５８】またゲートとシリコンサイドウォールの間
には窒化膜の約１／２の比誘電率である酸化膜があるた
めに、窒化膜の場合ほどのゲートドレイン間容量の増加
はなく、回路性能はそれほど劣化しない。
には窒化膜の約１／２の比誘電率である酸化膜があるた
めに、窒化膜の場合ほどのゲートドレイン間容量の増加
はなく、回路性能はそれほど劣化しない。
【００５９】またＬ型多結晶シリコン膜７ｂが自己整合
的にソース／ドレイン上に積み上げられた形になってお
り、さらにシリサイドがＬ型多結晶シリコン膜７ｂの上
についているため、ソース／ドレインの抵抗を大きく低
減することができる。従って、ｎ型ソース／ドレイン高
濃度拡散層９領域の大きさ（幅）はあまり問題になら
ず、サリサイドのためのゲート端と素子分離領域の距離
のマージンは非常に小さくなる。さらに窒化膜サイドウ
ォール８ａの幅を大きくすることで、シリコン基板がエ
ッチングされないためのゲート端と素子分離領域の距離
のマージンも小さくできる。
的にソース／ドレイン上に積み上げられた形になってお
り、さらにシリサイドがＬ型多結晶シリコン膜７ｂの上
についているため、ソース／ドレインの抵抗を大きく低
減することができる。従って、ｎ型ソース／ドレイン高
濃度拡散層９領域の大きさ（幅）はあまり問題になら
ず、サリサイドのためのゲート端と素子分離領域の距離
のマージンは非常に小さくなる。さらに窒化膜サイドウ
ォール８ａの幅を大きくすることで、シリコン基板がエ
ッチングされないためのゲート端と素子分離領域の距離
のマージンも小さくできる。
【００６０】またｐ型ＭＯＳトランジスタでは、Ｌ型多
結晶シリコン膜７ｂからゲート端までのＢイオンの拡散
距離はゲート電極の高さからゲート酸化膜までの距離の
半分程度であるので、Ｂイオンがゲート酸化膜を突き抜
ける可能性が非常に小さい。
結晶シリコン膜７ｂからゲート端までのＢイオンの拡散
距離はゲート電極の高さからゲート酸化膜までの距離の
半分程度であるので、Ｂイオンがゲート酸化膜を突き抜
ける可能性が非常に小さい。
【００６１】また窒化膜キャップ５および窒化膜サイド
ウォール８ａを同時にエッチングすることで、Ｌ型多結
晶シリコン膜７ｂとゲート電極４ａの距離が長くできる
ため、ゲートとソース／ドレイン領域が同時にシリサイ
ド化された構造サリサイドへの適用が可能である。
ウォール８ａを同時にエッチングすることで、Ｌ型多結
晶シリコン膜７ｂとゲート電極４ａの距離が長くできる
ため、ゲートとソース／ドレイン領域が同時にシリサイ
ド化された構造サリサイドへの適用が可能である。
【００６２】（実施例４）以下本発明の実施例の半導体
装置の製造方法について、図面を参照しながら説明す
る。
装置の製造方法について、図面を参照しながら説明す
る。
【００６３】図４（ａ）〜（ｅ）は、本発明の第４の実
施例におけるＭＯＳ型半導体装置の製造工程を示す断面
図である。ここではｎ型ＭＯＳトランジスタの製造工程
だけを図面で説明する。
施例におけるＭＯＳ型半導体装置の製造工程を示す断面
図である。ここではｎ型ＭＯＳトランジスタの製造工程
だけを図面で説明する。
【００６４】まず図４（ａ）に示すように、ｐ型ウエル
１上の素子分離領域に、深さ４００ｎｍ程度の浅いトレ
ンチ分離２を形成する。つぎに、ｐ型ウエル１上に膜厚
が４〜６ｎｍのシリコン酸化膜からなるゲート酸化膜３
と、膜厚が２００ｎｍ程度のゲート電極４を形成する。
つぎに膜厚が１００ｎｍ程度のポリサイド５ａ、膜厚が
３０ｎｍ程度の酸化膜キャップ５ｂを順次形成する。さ
らに膜厚が２０ｎｍ程度の薄い酸化膜サイドウォール６
を形成する。
１上の素子分離領域に、深さ４００ｎｍ程度の浅いトレ
ンチ分離２を形成する。つぎに、ｐ型ウエル１上に膜厚
が４〜６ｎｍのシリコン酸化膜からなるゲート酸化膜３
と、膜厚が２００ｎｍ程度のゲート電極４を形成する。
つぎに膜厚が１００ｎｍ程度のポリサイド５ａ、膜厚が
３０ｎｍ程度の酸化膜キャップ５ｂを順次形成する。さ
らに膜厚が２０ｎｍ程度の薄い酸化膜サイドウォール６
を形成する。
【００６５】次に図４（ｂ）に示すように、膜厚が１０
０ｎｍ程度の多結晶シリコン膜７、膜厚が２００ｎｍ程
度の窒化膜８を順次堆積させる。
０ｎｍ程度の多結晶シリコン膜７、膜厚が２００ｎｍ程
度の窒化膜８を順次堆積させる。
【００６６】次に図４（ｃ）に示すように、窒化膜８を
選択的に垂直方向に強い異方性エッチングにより、多結
晶シリコン膜７が露出するまでエッチングし、窒化膜サ
イドウォール８ａを形成する。さらに多結晶シリコン膜
７を選択的に垂直方向に強い異方性エッチングにより、
浅いトレンチ分離２及び酸化膜キャップ５ｂが露出する
までエッチングし、Ｌ型多結晶シリコン膜７ａをＬ型の
形状にする。
選択的に垂直方向に強い異方性エッチングにより、多結
晶シリコン膜７が露出するまでエッチングし、窒化膜サ
イドウォール８ａを形成する。さらに多結晶シリコン膜
７を選択的に垂直方向に強い異方性エッチングにより、
浅いトレンチ分離２及び酸化膜キャップ５ｂが露出する
までエッチングし、Ｌ型多結晶シリコン膜７ａをＬ型の
形状にする。
【００６７】次に図４（ｄ）に示すように、窒化膜サイ
ドウォール８ａを選択的に等方性エッチングにより除去
する。さらに酸化膜キャップ５ｂごしにポリサイド５ａ
およびＬ型多結晶シリコン膜７ａ上に、Ｐイオン（Ｐ
＋）をイオン注入することにより、ポリサイド５ｂ、Ｌ
型多結晶シリコン膜７ｂがｎ型にドープされる。注入条
件は、加速エネルギーが５〜１５ＫｅＶ、注入量が２〜
８×１０１５ｃｍ−２の範囲である。このときＬ型多結
晶シリコン膜７ｂの膜厚が１００ｎｍのところでは、Ｐ
イオンがＬ型多結晶シリコン膜７ｂを突き抜けて、ｐ型
ウエル１まで達して、ｎ型ソース／ドレイン高濃度拡散
層９が形成される。このときｐ型ウエル１でのｎ型ソー
ス／ドレイン高濃度拡散層９の表面濃度は２〜８×１０
１９ｃｍ−３の範囲である。
ドウォール８ａを選択的に等方性エッチングにより除去
する。さらに酸化膜キャップ５ｂごしにポリサイド５ａ
およびＬ型多結晶シリコン膜７ａ上に、Ｐイオン（Ｐ
＋）をイオン注入することにより、ポリサイド５ｂ、Ｌ
型多結晶シリコン膜７ｂがｎ型にドープされる。注入条
件は、加速エネルギーが５〜１５ＫｅＶ、注入量が２〜
８×１０１５ｃｍ−２の範囲である。このときＬ型多結
晶シリコン膜７ｂの膜厚が１００ｎｍのところでは、Ｐ
イオンがＬ型多結晶シリコン膜７ｂを突き抜けて、ｐ型
ウエル１まで達して、ｎ型ソース／ドレイン高濃度拡散
層９が形成される。このときｐ型ウエル１でのｎ型ソー
ス／ドレイン高濃度拡散層９の表面濃度は２〜８×１０
１９ｃｍ−３の範囲である。
【００６８】次に図４（ｅ）に示すように、１０００
℃、１０秒間の熱処理を行い、ポリサイド５ａからゲー
ト電極４ｂに、Ｐイオンを拡散させ、またゲート電極４
ｂ、Ｌ型多結晶シリコン膜７ｂおよびｎ型ソース／ドレ
イン高濃度拡散層９のＰイオンを活性化、拡散させる。
このときにもともとＰイオンが注入されていなかったソ
ース／ドレイン領域に、Ｌ型多結晶シリコン膜７ｂから
Ｐイオンが固層拡散され、ｎ型シャロウエクステンショ
ン１０が形成される。このときｎ型シャロウエクステン
ション１０の接合深さは５０ｎｍ程度である。
℃、１０秒間の熱処理を行い、ポリサイド５ａからゲー
ト電極４ｂに、Ｐイオンを拡散させ、またゲート電極４
ｂ、Ｌ型多結晶シリコン膜７ｂおよびｎ型ソース／ドレ
イン高濃度拡散層９のＰイオンを活性化、拡散させる。
このときにもともとＰイオンが注入されていなかったソ
ース／ドレイン領域に、Ｌ型多結晶シリコン膜７ｂから
Ｐイオンが固層拡散され、ｎ型シャロウエクステンショ
ン１０が形成される。このときｎ型シャロウエクステン
ション１０の接合深さは５０ｎｍ程度である。
【００６９】Ｌ型多結晶シリコン膜７ｂをシリサイド化
することで、シリサイド膜１１ａを形成する。例えばシ
リサイドの方法としては、Ｃｏ膜を２０ｎｍから４０ｎ
ｍの膜厚の範囲で、スパッタリング法により堆積させ
る。次に４５０℃、３０分間、および７５０℃、３０秒
間の２段階の熱処理を行ないＣｏ膜とＳｉのシリサイド
ＣｏＳｉを形成する。さらにシリサイドされなかったＣ
ｏ膜をフッ酸系のエッチング液でウエットエッチングす
る。
することで、シリサイド膜１１ａを形成する。例えばシ
リサイドの方法としては、Ｃｏ膜を２０ｎｍから４０ｎ
ｍの膜厚の範囲で、スパッタリング法により堆積させ
る。次に４５０℃、３０分間、および７５０℃、３０秒
間の２段階の熱処理を行ないＣｏ膜とＳｉのシリサイド
ＣｏＳｉを形成する。さらにシリサイドされなかったＣ
ｏ膜をフッ酸系のエッチング液でウエットエッチングす
る。
【００７０】以下の工程は省略するが、層間絶縁膜を介
して何層かの金属配線を形成することで、半導体装置が
形成される。
して何層かの金属配線を形成することで、半導体装置が
形成される。
【００７１】一方、ｐ型ＭＯＳトランジスタでは、フッ
素イオン（Ｂ＋）を注入することで、ｐ型ゲート電極お
よびｐ型ソース／ドレイン領域を形成する。注入条件
は、加速エネルギーが５〜１５ＫｅＶ、注入量が２〜８
×１０１５ｃｍ−２である。
素イオン（Ｂ＋）を注入することで、ｐ型ゲート電極お
よびｐ型ソース／ドレイン領域を形成する。注入条件
は、加速エネルギーが５〜１５ＫｅＶ、注入量が２〜８
×１０１５ｃｍ−２である。
【００７２】以上の工程を経て製造されたｎチャネルＭ
ＯＳ型トランジスタは、Ｌ型多結晶シリコン膜７ａを介
してソース／ドレインを形成するため、通常のＰイオン
の注入、すなわち低エネルギー注入を使わなくても、ソ
ース／ドレイン領域の拡散層深さを浅くすることが可能
であり、スループットが大きく低下させることなく（コ
ストの大幅な増加無しに）ショートチャネル効果が抑制
できる。
ＯＳ型トランジスタは、Ｌ型多結晶シリコン膜７ａを介
してソース／ドレインを形成するため、通常のＰイオン
の注入、すなわち低エネルギー注入を使わなくても、ソ
ース／ドレイン領域の拡散層深さを浅くすることが可能
であり、スループットが大きく低下させることなく（コ
ストの大幅な増加無しに）ショートチャネル効果が抑制
できる。
【００７３】またＰイオンが注入されなかったソース／
ドレイン領域では、Ｌ型多結晶シリコン膜７ｂからＰイ
オンを固層拡散させ、高濃度かつ浅接合なシャロウエク
ステンションを形成できるために、寄生抵抗を低く、シ
ョートチャネル効果を抑制できる。
ドレイン領域では、Ｌ型多結晶シリコン膜７ｂからＰイ
オンを固層拡散させ、高濃度かつ浅接合なシャロウエク
ステンションを形成できるために、寄生抵抗を低く、シ
ョートチャネル効果を抑制できる。
【００７４】また、Ｐイオンの注入によって形成された
ｎ型ゲート電極４ａを有するため、従来のＡｓイオンを
用いて形成されたｎ型ゲート電極と比べてゲート電極の
空乏化が起こらず、ｎチャネルＭＯＳ型トランジスタの
駆動力が高くなる。
ｎ型ゲート電極４ａを有するため、従来のＡｓイオンを
用いて形成されたｎ型ゲート電極と比べてゲート電極の
空乏化が起こらず、ｎチャネルＭＯＳ型トランジスタの
駆動力が高くなる。
【００７５】また、拡散層のプロファイルはなだらかに
形成されるのでリーク電流及び接合容量の低減と信頼性
の向上が可能となる。
形成されるのでリーク電流及び接合容量の低減と信頼性
の向上が可能となる。
【００７６】さらに、文献（ａ）と比較すると、多結晶
シリコン膜７をエッチングする際に、浅いトレンチ分離
２及び窒化膜キャップ５がエッチングストッパになるた
めに、シリコン基板との選択比がとれないというような
問題は生じない。
シリコン膜７をエッチングする際に、浅いトレンチ分離
２及び窒化膜キャップ５がエッチングストッパになるた
めに、シリコン基板との選択比がとれないというような
問題は生じない。
【００７７】またゲートとシリコンサイドウォールの間
には窒化膜の約１／２の比誘電率である酸化膜があるた
めに、窒化膜の場合ほどのゲートドレイン間容量の増加
はなく、回路性能はそれほど劣化しない。
には窒化膜の約１／２の比誘電率である酸化膜があるた
めに、窒化膜の場合ほどのゲートドレイン間容量の増加
はなく、回路性能はそれほど劣化しない。
【００７８】またＬ型多結晶シリコン膜７ｂが自己整合
的にソース／ドレイン上に積み上げられた形になってお
り、さらにシリサイドがＬ型多結晶シリコン膜７ｂの上
についているため、ソース／ドレインの抵抗を大きく低
減することができる。従って、ｎ型ソース／ドレイン高
濃度拡散層９領域の大きさ（幅）はあまり問題になら
ず、サリサイドのためのゲート端と素子分離領域の距離
のマージンは非常に小さくなる。さらに窒化膜サイドウ
ォール８ａの幅を大きくすることで、シリコン基板がエ
ッチングされないためのゲート端と素子分離領域の距離
のマージンも小さくできる。
的にソース／ドレイン上に積み上げられた形になってお
り、さらにシリサイドがＬ型多結晶シリコン膜７ｂの上
についているため、ソース／ドレインの抵抗を大きく低
減することができる。従って、ｎ型ソース／ドレイン高
濃度拡散層９領域の大きさ（幅）はあまり問題になら
ず、サリサイドのためのゲート端と素子分離領域の距離
のマージンは非常に小さくなる。さらに窒化膜サイドウ
ォール８ａの幅を大きくすることで、シリコン基板がエ
ッチングされないためのゲート端と素子分離領域の距離
のマージンも小さくできる。
【００７９】またｐ型ＭＯＳトランジスタでは、Ｌ型多
結晶シリコン膜７ｂからゲート端までのＢイオンの拡散
距離はゲート電極の高さからゲート酸化膜までの距離の
半分程度であるので、Ｂイオンがゲート酸化膜を突き抜
ける可能性が非常に小さい。
結晶シリコン膜７ｂからゲート端までのＢイオンの拡散
距離はゲート電極の高さからゲート酸化膜までの距離の
半分程度であるので、Ｂイオンがゲート酸化膜を突き抜
ける可能性が非常に小さい。
【００８０】実施例３に比較すると、本発明ではゲート
上をシリサイド化する必要がないために、薄い酸化膜サ
イドウォール６の幅を薄くすることができる。従ってシ
ャロウエクステンションの接合深さを極端に浅くして
も、ソース／ドレインがオフセットされる心配はなく、
ショートチャネルに非常に強く、高駆動力なトランジス
タが実現できる。
上をシリサイド化する必要がないために、薄い酸化膜サ
イドウォール６の幅を薄くすることができる。従ってシ
ャロウエクステンションの接合深さを極端に浅くして
も、ソース／ドレインがオフセットされる心配はなく、
ショートチャネルに非常に強く、高駆動力なトランジス
タが実現できる。
【００８１】
【発明の効果】以上のように本発明では、Ｌ型多結晶シ
リコン膜を介してソース／ドレインを形成するため、通
常のＰイオンの注入、すなわち低エネルギー注入を使わ
なくても、ソース／ドレイン領域の拡散層深さを浅くす
ることが可能であり、スループットが大きく低下させる
ことなく（コストの大幅な増加無しに）ショートチャネ
ル効果が抑制できる。
リコン膜を介してソース／ドレインを形成するため、通
常のＰイオンの注入、すなわち低エネルギー注入を使わ
なくても、ソース／ドレイン領域の拡散層深さを浅くす
ることが可能であり、スループットが大きく低下させる
ことなく（コストの大幅な増加無しに）ショートチャネ
ル効果が抑制できる。
【００８２】またＰイオンが注入されなかったソース／
ドレイン領域では、Ｌ型多結晶シリコン膜からＰイオン
を固層拡散させ、高濃度かつ浅接合なシャロウエクステ
ンションを形成できるために、寄生抵抗を低く、ショー
トチャネル効果を抑制できる。
ドレイン領域では、Ｌ型多結晶シリコン膜からＰイオン
を固層拡散させ、高濃度かつ浅接合なシャロウエクステ
ンションを形成できるために、寄生抵抗を低く、ショー
トチャネル効果を抑制できる。
【００８３】また、Ｐイオンの注入によって形成された
ｎ型ゲート電極を有するため、従来のＡｓイオンを用い
て形成されたｎ型ゲート電極と比べてゲート電極の空乏
化が起こらず、ｎチャネルＭＯＳ型トランジスタの駆動
力が高くなる。
ｎ型ゲート電極を有するため、従来のＡｓイオンを用い
て形成されたｎ型ゲート電極と比べてゲート電極の空乏
化が起こらず、ｎチャネルＭＯＳ型トランジスタの駆動
力が高くなる。
【００８４】また、拡散層のプロファイルはなだらかに
形成されるのでリーク電流及び接合容量の低減と信頼性
の向上が可能となる。
形成されるのでリーク電流及び接合容量の低減と信頼性
の向上が可能となる。
【００８５】さらに、文献（ａ）と比較すると、多結晶
シリコン膜をエッチングする際に、浅いトレンチ分離及
び窒化膜キャップがエッチングストッパになるために、
シリコン基板との選択比がとれないというような問題は
生じない。
シリコン膜をエッチングする際に、浅いトレンチ分離及
び窒化膜キャップがエッチングストッパになるために、
シリコン基板との選択比がとれないというような問題は
生じない。
【００８６】またゲートとシリコンサイドウォールの間
には窒化膜の約１／２の比誘電率である酸化膜があるた
めに、窒化膜の場合ほどのゲートドレイン間容量の増加
はなく、回路性能はそれほど劣化しない。
には窒化膜の約１／２の比誘電率である酸化膜があるた
めに、窒化膜の場合ほどのゲートドレイン間容量の増加
はなく、回路性能はそれほど劣化しない。
【００８７】またＬ型多結晶シリコン膜が自己整合的に
ソース／ドレイン上に積み上げられた形になっており、
さらにシリサイドがＬ型多結晶シリコン膜の上について
いるため、ソース／ドレインの抵抗を大きく低減するこ
とができる。従って、ｎ型ソース／ドレイン高濃度拡散
層領域の大きさ（幅）はあまり問題にならず、サリサイ
ドのためのゲート端と素子分離領域の距離のマージンは
非常に小さくなる。さらに窒化膜サイドウォールの幅を
大きくすることで、シリコン基板がエッチングされない
ためのゲート端と素子分離領域の距離のマージンも小さ
くできる。
ソース／ドレイン上に積み上げられた形になっており、
さらにシリサイドがＬ型多結晶シリコン膜の上について
いるため、ソース／ドレインの抵抗を大きく低減するこ
とができる。従って、ｎ型ソース／ドレイン高濃度拡散
層領域の大きさ（幅）はあまり問題にならず、サリサイ
ドのためのゲート端と素子分離領域の距離のマージンは
非常に小さくなる。さらに窒化膜サイドウォールの幅を
大きくすることで、シリコン基板がエッチングされない
ためのゲート端と素子分離領域の距離のマージンも小さ
くできる。
【００８８】またｐ型ＭＯＳトランジスタでは、Ｌ型多
結晶シリコン膜からゲート端までのＢイオンの拡散距離
はゲート電極の高さからゲート酸化膜までの距離の半分
程度であるので、Ｂイオンがゲート酸化膜を突き抜ける
可能性が非常に小さい。
結晶シリコン膜からゲート端までのＢイオンの拡散距離
はゲート電極の高さからゲート酸化膜までの距離の半分
程度であるので、Ｂイオンがゲート酸化膜を突き抜ける
可能性が非常に小さい。
【００８９】また窒化膜キャップおよび窒化膜サイドウ
ォールを同時にエッチングすることで、Ｌ型多結晶シリ
コン膜とゲート電極の距離が長くできるため、ゲートと
ソース／ドレイン領域が同時にシリサイド化された構造
サリサイドへの適用が可能である。
ォールを同時にエッチングすることで、Ｌ型多結晶シリ
コン膜とゲート電極の距離が長くできるため、ゲートと
ソース／ドレイン領域が同時にシリサイド化された構造
サリサイドへの適用が可能である。
【００９０】またゲートがポリサイドの構成において
は、ゲート上をシリサイド化する必要がないために、薄
い酸化膜サイドウォールの幅を薄くすることができる。
従ってシャロウエクステンションの接合深さを極端に浅
くしても、ソース／ドレインがオフセットされる心配は
なく、ショートチャネルに非常に強く、高駆動力なトラ
ンジスタが実現できる。
は、ゲート上をシリサイド化する必要がないために、薄
い酸化膜サイドウォールの幅を薄くすることができる。
従ってシャロウエクステンションの接合深さを極端に浅
くしても、ソース／ドレインがオフセットされる心配は
なく、ショートチャネルに非常に強く、高駆動力なトラ
ンジスタが実現できる。
【図１】本発明の第１の実施例におけるＭＯＳ型半導体
装置を示す断面図
装置を示す断面図
【図２】本発明の第２の実施例におけるＭＯＳ型半導体
装置を示す断面図
装置を示す断面図
【図３】本発明の第３の実施例におけるＭＯＳ型半導体
装置の製造工程を示す断面図
装置の製造工程を示す断面図
【図４】本発明の第４の実施例におけるＭＯＳ型半導体
装置の製造工程を示す断面図
装置の製造工程を示す断面図
【図５】第１の従来例におけるＭＯＳ型半導体装置を示
す断面図
す断面図
【図６】第２の従来例におけるＭＯＳ型半導体装置を示
す断面図
す断面図
１ ｐ型ウエル １Ａ ｎ型ウエル ２ 浅いトレンチ分離 ３ ゲート酸化膜 ４ ゲート電極 ４ａ （ｎ型にドープされた）ゲート電極 ４ｂ （ポリサイドを介してｎ型にドープされた）ゲー
ト電極 ４ａＡ （ｐ型にドープされた）ゲート電極 ５ 窒化膜キャップ ５ａ ポリサイド ５ｂ 酸化膜キャップ ６ 薄い酸化膜サイドウォール ６Ａ 薄い窒化膜サイドウォール ６Ｂ 厚い酸化膜サイドウォール ７ 多結晶シリコン膜 ７ａ Ｌ型多結晶シリコン膜 ７ｂ （ｎ型にドープされた）Ｌ型多結晶シリコン膜 ７Ａ （ｐ型にドープされた）シリコンサイドウォール ８ 窒化膜 ８ａ 窒化膜サイドウォール ９ （Ｌ型多結晶シリコン膜を介してＰ注入により形成
された）ｎ型ソース／ドレイン高濃度拡散層 ９Ａ （ＢＦ２注入により形成された）ｐ型ソース／ド
レイン高濃度拡散層 ９Ｂ （Ｐ注入により形成された）ｎ型ソース／ドレイ
ン高濃度拡散層 １０ （Ｌ型多結晶シリコン膜から固層拡散により形成
された）ｎ型シャロウエクステンション １０Ａ （シリコンサイドウォールから固層拡散により
形成された）ｐ型シャロウエクステンション １０Ｂ （Ａｓ注入により形成された）ｎ型シャロウエ
クステンション １１ （ゲート電極及びＬ型多結晶シリコン膜上の）シ
リサイド膜 １１ａ （Ｌ型多結晶シリコン膜上の）シリサイド膜 １１Ａ （ｐ型ソース／ドレイン領域及び多結晶シリコ
ンサイドウォール上の）シリサイド膜 １１Ｂ （ゲート電極及びｎ型ソース／ドレイン領域上
の）シリサイド膜
ト電極 ４ａＡ （ｐ型にドープされた）ゲート電極 ５ 窒化膜キャップ ５ａ ポリサイド ５ｂ 酸化膜キャップ ６ 薄い酸化膜サイドウォール ６Ａ 薄い窒化膜サイドウォール ６Ｂ 厚い酸化膜サイドウォール ７ 多結晶シリコン膜 ７ａ Ｌ型多結晶シリコン膜 ７ｂ （ｎ型にドープされた）Ｌ型多結晶シリコン膜 ７Ａ （ｐ型にドープされた）シリコンサイドウォール ８ 窒化膜 ８ａ 窒化膜サイドウォール ９ （Ｌ型多結晶シリコン膜を介してＰ注入により形成
された）ｎ型ソース／ドレイン高濃度拡散層 ９Ａ （ＢＦ２注入により形成された）ｐ型ソース／ド
レイン高濃度拡散層 ９Ｂ （Ｐ注入により形成された）ｎ型ソース／ドレイ
ン高濃度拡散層 １０ （Ｌ型多結晶シリコン膜から固層拡散により形成
された）ｎ型シャロウエクステンション １０Ａ （シリコンサイドウォールから固層拡散により
形成された）ｐ型シャロウエクステンション １０Ｂ （Ａｓ注入により形成された）ｎ型シャロウエ
クステンション １１ （ゲート電極及びＬ型多結晶シリコン膜上の）シ
リサイド膜 １１ａ （Ｌ型多結晶シリコン膜上の）シリサイド膜 １１Ａ （ｐ型ソース／ドレイン領域及び多結晶シリコ
ンサイドウォール上の）シリサイド膜 １１Ｂ （ゲート電極及びｎ型ソース／ドレイン領域上
の）シリサイド膜
Claims (7)
- 【請求項１】 第１導電型の半導体基板と、 前記基板の一主面に選択的に形成された素子分離領域
と、 前記基板の一主面に選択的に形成されたゲート酸化膜
と、 前記ゲート酸化膜を介して設けられたゲート電極と、 前記ゲート電極の側部に形成された酸化膜サイドウォー
ルと、 前記ゲート電極の側部と前記基板の上部に形成されたＬ
型の多結晶シリコン膜と、 前記基板のソース／ドレイン領域に、第２導電型の高濃
度拡散層と、浅い接合深さを有する第２導電型の高濃度
拡散層とを有し、 前記ゲート電極と前記多結晶シリコン膜がシリサイド化
され、 前記多結晶シリコン膜が前記素子分離領域の一上部にも
あることを特徴とするＭＯＳ型半導体装置。 - 【請求項２】 第１導電型の半導体基板と、 前記基板の一主面に選択的に形成された素子分離領域
と、 前記基板の一主面に選択的に形成されたゲート酸化膜
と、 前記ゲート酸化膜を介して設けられたゲート電極と、 前記ゲート電極の上に設けられたポリサイドおよび酸化
膜キャップと、 前記ポリサイド、前記酸化膜キャップおよび前記ゲート
電極の側部に形成された酸化膜サイドウォールと、 前記ゲート電極の側部と前記基板の上部に形成されたＬ
型の多結晶シリコン膜と、 前記基板のソース／ドレイン領域に、第２導電型の高濃
度拡散層と、浅い接合深さを有する第２導電型の高濃度
拡散層とを有し、 前記多結晶シリコン膜がシリサイド化され、 前記多結晶シリコン膜が前記素子分離領域の一上部にも
あることを特徴とするＭＯＳ型半導体装置。 - 【請求項３】 第１導電型の半導体基板の一主面に素子
分離領域を形成する工程と、 前記基板の一主面に選択的にゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜の一主面にゲート電極を形成する工程
と、 前記ゲート電極の一主面に窒化膜キャップを形成する工
程と、 前記窒化膜キャップおよび前記ゲート電極の両側面上に
酸化膜サイドウォールを形成する工程と、 前記基板および前記ゲート電極上に多結晶シリコン膜お
よび窒化膜を順次堆積する工程と、 前記窒化膜を選択的に垂直方向に強い異方性エッチング
により、前記窒化膜キャップおよび前記素子分離領域上
の前記多結晶シリコン膜が露出するまでエッチングし、
前記多結晶シリコン膜の周囲に窒化膜サイドウォールを
形成する工程と、 前記多結晶シリコン膜を選択的に垂直方向に強い異方性
エッチングにより、前記素子分離領域および前記窒化膜
キャップが露出するまでエッチングし、前記多結晶シリ
コン膜をＬ型の形状にする工程と、 前記窒化膜キャップおよび前記窒化膜サイドウォールを
選択的に等方性エッチングにより除去する工程と、 前記ゲート電極および前記多結晶シリコン膜上に、第２
導電型のイオンを注入する工程と、 熱処理により前記第２導電型のイオンを拡散、活性化さ
せることで、第２導電型のゲート電極と第２導電型のソ
ース／ドレイン領域を形成する工程と、 前記ゲート電極および前記多結晶シリコン膜をシリサイ
ド化する工程を備えていることを特徴とするＭＯＳ型半
導体装置の製造方法。 - 【請求項４】 第１導電型の半導体基板の一主面に素子
分離領域を形成する工程と、 前記基板の一主面に選択的にゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜の一主面にゲート電極を堆積する工程
と、 前記ゲート電極上にポリサイド膜を形成する工程と、 前記ポリサイド膜上に酸化膜キャップを形成する工程
と、 前記酸化膜キャップ、前記ポリサイド膜および前記ゲー
ト電極の両側面上に酸化膜サイドウォールを形成する工
程と、 前記基板および前記ゲート電極上に多結晶シリコン膜お
よび窒化膜を順次堆積する工程と、 前記窒化膜を選択的に垂直方向に強い異方性エッチング
により、前記酸化膜キャップおよび前記素子分離領域上
の前記多結晶シリコン膜が露出するまでエッチングし、
前記多結晶シリコン膜の周囲に窒化膜サイドウォールを
形成する工程と、 前記多結晶シリコン膜を選択的に垂直方向に強い異方性
エッチングにより、前記素子分離領域が露出するまでエ
ッチングし、前記多結晶シリコン膜をＬ型の形状にする
工程と、 前記窒化膜サイドウォールを選択的に等方性エッチング
により除去する工程と、 前記ゲート電極および前記酸化膜キャップを介した前記
ポリサイド上に、第２導電型のイオンを注入する工程
と、 熱処理により前記第２導電型のイオンを拡散、活性化さ
せることで、第２導電型のゲート電極と第２導電型のソ
ース／ドレイン領域を形成する工程と、 前記多結晶シリコン膜をシリサイド化する工程を備えて
いることを特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項５】 ソース／ドレイン上のコンタクトを、 前記素子分離領域上にある前記Ｌ型の多結晶シリコン膜
上でとられていることを特徴とする、請求項１に記載の
ＭＯＳ型半導体装置 - 【請求項６】 前記Ｌ型の多結晶シリコン膜がゲート電
極とソース／ドレインを結ぶローカル配線に利用されて
いることを特徴とする、請求項１に記載のＭＯＳ型半導
体装置 - 【請求項７】 前記素子分離領域上にある前記ゲート電
極の一部だけを選択的に除いた形に、レジストをパター
ニングし、 レジストをマスクにして、前記Ｌ型の多結晶シリコン膜
を選択的に垂直方向に強い異方性エッチングにより、前
記素子分離領域が露出するまでエッチングする工程とを
備えていることを特徴とする、請求項３に記載のＭＯＳ
型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9000510A JPH10200097A (ja) | 1997-01-07 | 1997-01-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9000510A JPH10200097A (ja) | 1997-01-07 | 1997-01-07 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200097A true JPH10200097A (ja) | 1998-07-31 |
Family
ID=11475784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9000510A Pending JPH10200097A (ja) | 1997-01-07 | 1997-01-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10200097A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335252B1 (en) | 1999-12-06 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device manufacturing method |
| JP2003017506A (ja) * | 2001-06-02 | 2003-01-17 | Samsung Electronics Co Ltd | Ｌ字型スペーサを利用する半導体トランジスタ及びその製造方法 |
| KR100396895B1 (ko) * | 2001-08-02 | 2003-09-02 | 삼성전자주식회사 | Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 |
| JP2007220755A (ja) * | 2006-02-14 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7493582B2 (en) * | 2005-10-31 | 2009-02-17 | Fujitsu Limited | Pattern layout and layout data generation method |
| US7790622B2 (en) | 2007-07-14 | 2010-09-07 | Samsung Electronics Co., Ltd. | Methods for removing gate sidewall spacers in CMOS semiconductor fabrication processes |
-
1997
- 1997-01-07 JP JP9000510A patent/JPH10200097A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335252B1 (en) | 1999-12-06 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device manufacturing method |
| JP2003017506A (ja) * | 2001-06-02 | 2003-01-17 | Samsung Electronics Co Ltd | Ｌ字型スペーサを利用する半導体トランジスタ及びその製造方法 |
| KR100396895B1 (ko) * | 2001-08-02 | 2003-09-02 | 삼성전자주식회사 | Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 |
| US7493582B2 (en) * | 2005-10-31 | 2009-02-17 | Fujitsu Limited | Pattern layout and layout data generation method |
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