JPH07249761A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JPH07249761A JPH07249761A JP3747294A JP3747294A JPH07249761A JP H07249761 A JPH07249761 A JP H07249761A JP 3747294 A JP3747294 A JP 3747294A JP 3747294 A JP3747294 A JP 3747294A JP H07249761 A JPH07249761 A JP H07249761A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法及び半導体装置に関
し、ＬＤＤ構造またはエクステンションソース・ドレイ
ン構造のトランジスタのゲート電極の表面上とソース・
ドレインをなす高濃度不純物領域の表面上とに、接合深
さが浅くならないようにシリサイド層を形成する方法を
提供することを目的とする。 【構成】 一導電型半導体基板１上にゲート電極４とサ
イドウォールスペーサ６とを形成し、一導電型半導体基
板１の表層に反対導電型の不純物を高濃度に導入して高
濃度不純物領域７を形成し、高濃度不純物領域７の表面
上とゲート電極４の表面上とに形成された酸化膜８を除
去し、高濃度不純物領域７の表面上とゲート電極４の表
面上とに高融点金属シリサイド層１０を形成し、サイド
ウォールスペーサ６を除去するとゝもにフィールド酸化
膜２を後退させて、一導電型半導体基板１に反対導電型
の不純物を低濃度または高濃度に導入する。
し、ＬＤＤ構造またはエクステンションソース・ドレイ
ン構造のトランジスタのゲート電極の表面上とソース・
ドレインをなす高濃度不純物領域の表面上とに、接合深
さが浅くならないようにシリサイド層を形成する方法を
提供することを目的とする。 【構成】 一導電型半導体基板１上にゲート電極４とサ
イドウォールスペーサ６とを形成し、一導電型半導体基
板１の表層に反対導電型の不純物を高濃度に導入して高
濃度不純物領域７を形成し、高濃度不純物領域７の表面
上とゲート電極４の表面上とに形成された酸化膜８を除
去し、高濃度不純物領域７の表面上とゲート電極４の表
面上とに高融点金属シリサイド層１０を形成し、サイド
ウォールスペーサ６を除去するとゝもにフィールド酸化
膜２を後退させて、一導電型半導体基板１に反対導電型
の不純物を低濃度または高濃度に導入する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
及び半導体装置に関する。さらに詳しくは、ＬＤＤ構造
またはエクステンションソース・ドレイン構造のＭＩＳ
型電界効果トランジスタ及びその製造方法の改良に関す
る。
及び半導体装置に関する。さらに詳しくは、ＬＤＤ構造
またはエクステンションソース・ドレイン構造のＭＩＳ
型電界効果トランジスタ及びその製造方法の改良に関す
る。
【０００２】
【従来の技術】近年の半導体装置における高集積化およ
び高速応答性に対する技術進展に伴い、トランジスタの
構造も微細化されている。トランジスタの微細化は、原
則的にスケーリング則に従い、チャネル長の短小化や接
合深さの浅いソース・ドレイン領域の形成等によって実
現されている。ところが、トランジスタの微細化に伴っ
て特に下記の二つの問題が発生した。 （１）トランジスタのチャネルの短小化による短チャネ
ル効果の顕在化。 （２）不純物拡散層およびゲート電極の配線抵抗の顕在
化。
び高速応答性に対する技術進展に伴い、トランジスタの
構造も微細化されている。トランジスタの微細化は、原
則的にスケーリング則に従い、チャネル長の短小化や接
合深さの浅いソース・ドレイン領域の形成等によって実
現されている。ところが、トランジスタの微細化に伴っ
て特に下記の二つの問題が発生した。 （１）トランジスタのチャネルの短小化による短チャネ
ル効果の顕在化。 （２）不純物拡散層およびゲート電極の配線抵抗の顕在
化。
【０００３】短チャネル効果によっては、ドレイン近傍
でのブレークダウン現象の発生やホットエレクトロンの
発生によってトランジスタ特性が劣化し、信頼性寿命の
低下が生じる。また、配線抵抗の増大によっては、トラ
ンジスタの高速応答性の低下が生じる。
でのブレークダウン現象の発生やホットエレクトロンの
発生によってトランジスタ特性が劣化し、信頼性寿命の
低下が生じる。また、配線抵抗の増大によっては、トラ
ンジスタの高速応答性の低下が生じる。
【０００４】そこで、これらの問題点を改善する方法と
して、まず短チャネル効果を防止するために、ソース・
ドレインをなす高濃度不純物領域とゲート電極との間に
低濃度不純物領域を浅く形成するＬＤＤ構造またはソー
ス・ドレインをなす高濃度不純物領域とゲート電極との
間に高濃度不純物領域を浅く形成するエクステンション
ソース・ドレイン構造が採用され、また配線の抵抗増大
を防止するために、ソース・ドレインをなす高濃度不純
物領域とゲート電極との表面上にそれぞれ高融点金属シ
リサイド層を形成する構造が採用されるようになった。
して、まず短チャネル効果を防止するために、ソース・
ドレインをなす高濃度不純物領域とゲート電極との間に
低濃度不純物領域を浅く形成するＬＤＤ構造またはソー
ス・ドレインをなす高濃度不純物領域とゲート電極との
間に高濃度不純物領域を浅く形成するエクステンション
ソース・ドレイン構造が採用され、また配線の抵抗増大
を防止するために、ソース・ドレインをなす高濃度不純
物領域とゲート電極との表面上にそれぞれ高融点金属シ
リサイド層を形成する構造が採用されるようになった。
【０００５】このように改善された構造を有する従来の
トランジスタの断面図を図１５に示す。フィールド酸化
膜２によって隔離されたＰ型シリコン基板１の表面にゲ
ート絶縁膜３を介してゲート電極４が形成され、ゲート
電極４の両側面には絶縁膜よりなるサイドウォールスペ
ーサ６が形成されている。Ｐ型シリコン基板１の表面に
は、ゲート電極４に自己整合して低濃度のＮ- 不純物領
域１１が浅く形成され、さらにサイドウォールスペーサ
６に自己整合して高濃度のＮ+ 不純物領域７が形成され
ている。このＮ- 不純物領域１１とＮ+ 不純物領域７と
でトランジスタのソース・ドレイン領域を構成してお
り、この構造をＬＤＤ構造と云う。なお、ＬＤＤ構造の
Ｎ- 不純物領域１１を高濃度に形成したものをエクステ
ンションソース・ドレイン構造と云う。また、ゲート電
極４の表面上とＮ+ 不純物領域７の表面上とにはそれぞ
れ高融点金属シリサイド層１０が形成されている。
トランジスタの断面図を図１５に示す。フィールド酸化
膜２によって隔離されたＰ型シリコン基板１の表面にゲ
ート絶縁膜３を介してゲート電極４が形成され、ゲート
電極４の両側面には絶縁膜よりなるサイドウォールスペ
ーサ６が形成されている。Ｐ型シリコン基板１の表面に
は、ゲート電極４に自己整合して低濃度のＮ- 不純物領
域１１が浅く形成され、さらにサイドウォールスペーサ
６に自己整合して高濃度のＮ+ 不純物領域７が形成され
ている。このＮ- 不純物領域１１とＮ+ 不純物領域７と
でトランジスタのソース・ドレイン領域を構成してお
り、この構造をＬＤＤ構造と云う。なお、ＬＤＤ構造の
Ｎ- 不純物領域１１を高濃度に形成したものをエクステ
ンションソース・ドレイン構造と云う。また、ゲート電
極４の表面上とＮ+ 不純物領域７の表面上とにはそれぞ
れ高融点金属シリサイド層１０が形成されている。
【０００６】ＬＤＤ構造またはエクステンションソース
・ドレイン構造とすることによって、特にドレイン領域
側での電界強度が低減され、短チャネル効果が抑制され
る。また、高融点金属シリサイド層１０は導電性に優れ
ているため、ゲート電極４の配線抵抗が低減されるとゝ
もに、ソース・ドレイン領域のシート抵抗が低減され
る。
・ドレイン構造とすることによって、特にドレイン領域
側での電界強度が低減され、短チャネル効果が抑制され
る。また、高融点金属シリサイド層１０は導電性に優れ
ているため、ゲート電極４の配線抵抗が低減されるとゝ
もに、ソース・ドレイン領域のシート抵抗が低減され
る。
【０００７】ＬＤＤ構造のＭＩＳ型電界効果トランジス
タを例にして従来の製造方法を以下に説明する。
タを例にして従来の製造方法を以下に説明する。
【０００８】図１０に示すように、フィールド酸化膜２
により隔離されたＰ型シリコン基板１上に薄い絶縁膜を
形成し、その上にゲート電極層を堆積した後、薄い絶縁
膜とゲート電極層とをパターニングしてゲート絶縁膜３
とゲート電極４とを形成する。次に、ゲート電極４をマ
スクとしてＮ型不純物イオンを低ドーズ量でＰ型シリコ
ン基板表面に浅くイオン注入して低濃度のＮ- 不純物領
域１１を形成する。
により隔離されたＰ型シリコン基板１上に薄い絶縁膜を
形成し、その上にゲート電極層を堆積した後、薄い絶縁
膜とゲート電極層とをパターニングしてゲート絶縁膜３
とゲート電極４とを形成する。次に、ゲート電極４をマ
スクとしてＮ型不純物イオンを低ドーズ量でＰ型シリコ
ン基板表面に浅くイオン注入して低濃度のＮ- 不純物領
域１１を形成する。
【０００９】次に、図１１に示すように、全面にシリコ
ン酸化膜５を堆積する。
ン酸化膜５を堆積する。
【００１０】次に、図１２に示すように、シリコン酸化
膜５に異方性エッチングを施してゲート電極４の側面に
サイドウォールスペーサ６を形成する。次いで、サイド
ウォールスペーサ６とゲート電極４とをマスクとして高
ドーズ量のＮ型不純物イオンをＰ型シリコン基板１の表
層にイオン注入し、高濃度のＮ+ 不純物領域７を形成す
る。
膜５に異方性エッチングを施してゲート電極４の側面に
サイドウォールスペーサ６を形成する。次いで、サイド
ウォールスペーサ６とゲート電極４とをマスクとして高
ドーズ量のＮ型不純物イオンをＰ型シリコン基板１の表
層にイオン注入し、高濃度のＮ+ 不純物領域７を形成す
る。
【００１１】次に、Ｎ- 不純物領域１１とＮ+ 不純物領
域７とを活性化するための熱処理を施すと、図１３に示
すようにＮ+ 不純物領域７はサイドウォールスペーサ６
とフィールド酸化膜２との直下まで拡散し、同時にＰ型
シリコン基板１とゲート電極４との表面に薄い酸化膜８
が形成される。
域７とを活性化するための熱処理を施すと、図１３に示
すようにＮ+ 不純物領域７はサイドウォールスペーサ６
とフィールド酸化膜２との直下まで拡散し、同時にＰ型
シリコン基板１とゲート電極４との表面に薄い酸化膜８
が形成される。
【００１２】次に、図１４に示すように、薄い酸化膜８
をエッチング除去する。このとき、サイドウォールスペ
ーサ６とフィールド酸化膜２とがエッチングされて後退
する。全面にチタン等の高融点金属層９を堆積して熱処
理を施すと、Ｐ型シリコン基板１の表面上とゲート電極
４の表面上とにおいてのみ選択的に高融点金属がシリサ
イド化反応し、シリサイド層１０が形成される。
をエッチング除去する。このとき、サイドウォールスペ
ーサ６とフィールド酸化膜２とがエッチングされて後退
する。全面にチタン等の高融点金属層９を堆積して熱処
理を施すと、Ｐ型シリコン基板１の表面上とゲート電極
４の表面上とにおいてのみ選択的に高融点金属がシリサ
イド化反応し、シリサイド層１０が形成される。
【００１３】次に、図１５に示すように、サイドウォー
ルスペーサ６とフィールド酸化膜２との表面上に堆積さ
れた未反応の高融点金属層９を除去する。この結果、ゲ
ート電極４の表面上とＮ+ 不純物領域７の表面上とにそ
れぞれシリサイド層１０が自己整合的に形成されたＬＤ
Ｄ構造のＭＩＳ型電界効果トランジスタが形成される。
ルスペーサ６とフィールド酸化膜２との表面上に堆積さ
れた未反応の高融点金属層９を除去する。この結果、ゲ
ート電極４の表面上とＮ+ 不純物領域７の表面上とにそ
れぞれシリサイド層１０が自己整合的に形成されたＬＤ
Ｄ構造のＭＩＳ型電界効果トランジスタが形成される。
【００１４】
【発明が解決しようとする課題】図１３に示すように、
熱処理等によってＰ型シリコン基板１の表面上とゲート
電極４の表面上とに薄い酸化膜８が形成される。Ｐ型シ
リコン基板１上に高融点金属層９を形成してシリサイド
化する場合、高融点金属層９とシリコン層との間に僅か
でも酸化膜８が介在するとシリサイド化が正常に進行し
なくなる。したがって、Ｐ型シリコン基板１とゲート電
極４との表面上にシリサイド層を良好に形成するために
は、このような酸化膜８を高融点金属層９の堆積前に除
去する処理が不可欠である。
熱処理等によってＰ型シリコン基板１の表面上とゲート
電極４の表面上とに薄い酸化膜８が形成される。Ｐ型シ
リコン基板１上に高融点金属層９を形成してシリサイド
化する場合、高融点金属層９とシリコン層との間に僅か
でも酸化膜８が介在するとシリサイド化が正常に進行し
なくなる。したがって、Ｐ型シリコン基板１とゲート電
極４との表面上にシリサイド層を良好に形成するために
は、このような酸化膜８を高融点金属層９の堆積前に除
去する処理が不可欠である。
【００１５】ところが、酸化膜８を除去するためのエッ
チング工程において、図１４に示すように、サイドウォ
ールスペーサ６とフィールド酸化膜２とがそれぞれ後退
するため、高融点金属層９を堆積してシリサイド層１０
を形成する場合に、シリサイド層１０はＮ+ 不純物領域
７のエッジ部まで拡がって形成されるので、エッジ部分
においてＰ／Ｎ接合深さが浅くなり、耐圧低下や短絡が
発生するという問題が生じる。
チング工程において、図１４に示すように、サイドウォ
ールスペーサ６とフィールド酸化膜２とがそれぞれ後退
するため、高融点金属層９を堆積してシリサイド層１０
を形成する場合に、シリサイド層１０はＮ+ 不純物領域
７のエッジ部まで拡がって形成されるので、エッジ部分
においてＰ／Ｎ接合深さが浅くなり、耐圧低下や短絡が
発生するという問題が生じる。
【００１６】なお、酸化膜８を除去した後、再度全面に
シリコン酸化膜を形成して異方性エッチングを施し、後
退したサイドウォールスペーサ６とフィールド酸化膜２
の膜厚を元に回復させてから高融点金属層９を形成して
シリサイド化し、Ｎ+ 不純物領域７のエッジ部までシリ
サイド層が拡がらないように形成する方法もあるが、シ
リサイド層１０の面積が小さくなって好ましくない。
シリコン酸化膜を形成して異方性エッチングを施し、後
退したサイドウォールスペーサ６とフィールド酸化膜２
の膜厚を元に回復させてから高融点金属層９を形成して
シリサイド化し、Ｎ+ 不純物領域７のエッジ部までシリ
サイド層が拡がらないように形成する方法もあるが、シ
リサイド層１０の面積が小さくなって好ましくない。
【００１７】本発明の目的は、これらの欠点を解消する
ことにあり、ＬＤＤ構造またはエクステンションソース
・ドレイン構造のトランジスタのゲート電極の表面上と
ソース・ドレインをなす高濃度不純物領域の表面上と
に、接合深さが浅くならないようにシリサイド層を形成
することによって耐圧低下や短絡の発生を防止して、短
チャネル効果が抑制され、配線層等の抵抗が低減された
特性の良好な半導体装置を製造する方法とその製造方法
を使用して製造された半導体装置とを提供することにあ
る。
ことにあり、ＬＤＤ構造またはエクステンションソース
・ドレイン構造のトランジスタのゲート電極の表面上と
ソース・ドレインをなす高濃度不純物領域の表面上と
に、接合深さが浅くならないようにシリサイド層を形成
することによって耐圧低下や短絡の発生を防止して、短
チャネル効果が抑制され、配線層等の抵抗が低減された
特性の良好な半導体装置を製造する方法とその製造方法
を使用して製造された半導体装置とを提供することにあ
る。
【００１８】
【課題を解決するための手段】上記の目的のうち、半導
体装置の製造方法は下記いずれの手段によっても達成さ
れる。
体装置の製造方法は下記いずれの手段によっても達成さ
れる。
【００１９】第１の手段は、一導電型半導体基板（１）
上にフィールド酸化膜（２）により分離された素子領域
を形成する工程と、この素子領域の前記の一導電型半導
体基板（１）上にゲート絶縁膜（３）を介してゲート電
極（４）を形成する工程と、全面に絶縁膜（５）を形成
し、この絶縁膜（５）に異方性エッチングを施して前記
のゲート電極（４）の側面にサイドウォールスペーサ
（６）を形成する工程と、前記のゲート電極（４）と前
記のサイドウォールスペーサ（６）とをマスクとして前
記の一導電型半導体基板（１）の表層に反対導電型の不
純物を高濃度に導入して高濃度不純物領域（７）を形成
する工程と、この高濃度不純物領域（７）の表面上と前
記のゲート電極（４）の表面上とに形成された酸化膜
（８）を除去する工程と、全面に高融点金属層（９）を
形成し、熱処理をなして前記の高濃度不純物領域（７）
の表面上と前記のゲート電極（４）の表面上とに形成さ
れた前記の高融点金属層（９）をシリサイド化して高融
点金属シリサイド層（１０）を形成し、残余の領域の未
反応の前記の高融点金属層（９）を除去する工程と、エ
ッチング処理を施して前記のサイドウォールスペーサ
（６）を除去するとゝもにフィールド酸化膜（２）を後
退させ、前記のゲート電極（４）と前記の高融点金属シ
リサイド層（１０）とをマスクとして前記の一導電型半
導体基板（１）に反対導電型の不純物を低濃度に導入す
る工程と、熱処理をなして前記の導入された反対導電型
の不純物を活性化する工程とを有する半導体装置の製造
方法である。
上にフィールド酸化膜（２）により分離された素子領域
を形成する工程と、この素子領域の前記の一導電型半導
体基板（１）上にゲート絶縁膜（３）を介してゲート電
極（４）を形成する工程と、全面に絶縁膜（５）を形成
し、この絶縁膜（５）に異方性エッチングを施して前記
のゲート電極（４）の側面にサイドウォールスペーサ
（６）を形成する工程と、前記のゲート電極（４）と前
記のサイドウォールスペーサ（６）とをマスクとして前
記の一導電型半導体基板（１）の表層に反対導電型の不
純物を高濃度に導入して高濃度不純物領域（７）を形成
する工程と、この高濃度不純物領域（７）の表面上と前
記のゲート電極（４）の表面上とに形成された酸化膜
（８）を除去する工程と、全面に高融点金属層（９）を
形成し、熱処理をなして前記の高濃度不純物領域（７）
の表面上と前記のゲート電極（４）の表面上とに形成さ
れた前記の高融点金属層（９）をシリサイド化して高融
点金属シリサイド層（１０）を形成し、残余の領域の未
反応の前記の高融点金属層（９）を除去する工程と、エ
ッチング処理を施して前記のサイドウォールスペーサ
（６）を除去するとゝもにフィールド酸化膜（２）を後
退させ、前記のゲート電極（４）と前記の高融点金属シ
リサイド層（１０）とをマスクとして前記の一導電型半
導体基板（１）に反対導電型の不純物を低濃度に導入す
る工程と、熱処理をなして前記の導入された反対導電型
の不純物を活性化する工程とを有する半導体装置の製造
方法である。
【００２０】第２の手段は、一導電型半導体基板（１）
上にフィールド酸化膜（２）により分離された素子領域
を形成する工程と、この素子領域の前記の一導電型半導
体基板（１）上にゲート絶縁膜（３）を介してゲート電
極（４）を形成する工程と、全面に絶縁膜（５）を形成
し、この絶縁膜（５）に異方性エッチングを施して前記
のゲート電極（４）の側面にサイドウォールスペーサ
（６）を形成する工程と、前記のゲート電極（４）と前
記のサイドウォールスペーサ（６）とをマスクとして前
記の一導電型半導体基板（１）の表層に反対導電型の不
純物を高濃度に導入して高濃度不純物領域（７）を形成
する工程と、この高濃度不純物領域（７）の表面上と前
記のゲート電極（４）の表面上とに形成された酸化膜
（８）を除去する工程と、全面に高融点金属層（９）を
形成し、熱処理をなして前記の高濃度不純物領域（７）
の表面上と前記のゲート電極（４）の表面上とに形成さ
れた前記の高融点金属層（９）をシリサイド化して高融
点金属シリサイド層（１０）を形成し、残余の領域の未
反応の前記の高融点金属層（９）を除去する工程と、エ
ッチング処理を施して前記のサイドウォールスペーサ
（６）を除去するとゝもにフィールド酸化膜（２）を後
退させ、前記のゲート電極（４）と前記の高融点金属シ
リサイド層（１０）とをマスクとして前記の一導電型半
導体基板（１）に反対導電型の不純物を高濃度に導入す
る工程と、熱処理をなして前記の導入された反対導電型
の不純物を活性化する工程とを有する半導体装置の製造
方法である。
上にフィールド酸化膜（２）により分離された素子領域
を形成する工程と、この素子領域の前記の一導電型半導
体基板（１）上にゲート絶縁膜（３）を介してゲート電
極（４）を形成する工程と、全面に絶縁膜（５）を形成
し、この絶縁膜（５）に異方性エッチングを施して前記
のゲート電極（４）の側面にサイドウォールスペーサ
（６）を形成する工程と、前記のゲート電極（４）と前
記のサイドウォールスペーサ（６）とをマスクとして前
記の一導電型半導体基板（１）の表層に反対導電型の不
純物を高濃度に導入して高濃度不純物領域（７）を形成
する工程と、この高濃度不純物領域（７）の表面上と前
記のゲート電極（４）の表面上とに形成された酸化膜
（８）を除去する工程と、全面に高融点金属層（９）を
形成し、熱処理をなして前記の高濃度不純物領域（７）
の表面上と前記のゲート電極（４）の表面上とに形成さ
れた前記の高融点金属層（９）をシリサイド化して高融
点金属シリサイド層（１０）を形成し、残余の領域の未
反応の前記の高融点金属層（９）を除去する工程と、エ
ッチング処理を施して前記のサイドウォールスペーサ
（６）を除去するとゝもにフィールド酸化膜（２）を後
退させ、前記のゲート電極（４）と前記の高融点金属シ
リサイド層（１０）とをマスクとして前記の一導電型半
導体基板（１）に反対導電型の不純物を高濃度に導入す
る工程と、熱処理をなして前記の導入された反対導電型
の不純物を活性化する工程とを有する半導体装置の製造
方法である。
【００２１】第３の手段は、一導電型半導体基板（１）
上にフィールド酸化膜（２）により分離された素子領域
を形成する工程と、この素子領域の前記の一導電型半導
体基板（１）上にゲート絶縁膜（３）を介してゲート電
極（４）を形成する工程と、このゲート電極（４）をマ
スクとして前記の一導電型半導体基板（１）の表層に反
対導電型の不純物を低濃度に導入する工程と、全面に絶
縁膜（５）を形成し、この絶縁膜（５）に異方性エッチ
ングを施して前記のゲート電極（４）の側面にサイドウ
ォールスペーサ（６）を形成する工程と、前記のゲート
電極（４）と前記のサイドウォールスペーサ（６）とを
マスクとして前記の一導電型半導体基板（１）の表層に
反対導電型の不純物を高濃度に導入して高濃度不純物領
域（７）を形成する工程と、この高濃度不純物領域
（７）の表面上と前記のゲート電極（４）の表面上とに
形成された酸化膜（８）を除去する工程と、全面に高融
点金属層（９）を形成し、熱処理をなして前記の高濃度
不純物領域（７）の表面上と前記のゲート電極（４）の
表面上とに形成された前記の高融点金属層（９）をシリ
サイド化して高融点金属シリサイド層（１０）を形成
し、残余の領域の未反応の前記の高融点金属層（９）を
除去する工程と、エッチング処理を施して前記のサイド
ウォールスペーサ（６）と前記のフィールド酸化膜
（２）とを後退させ、前記のゲート電極（４）と前記の
後退したサイドウォールスペーサ（６）と前記の高融点
金属シリサイド層（１０）とをマスクとして前記の一導
電型半導体基板（１）に反対導電型の不純物を導入する
工程と、熱処理をなして前記の導入された反対導電型の
不純物を活性化する工程とを有する半導体装置の製造方
法である。
上にフィールド酸化膜（２）により分離された素子領域
を形成する工程と、この素子領域の前記の一導電型半導
体基板（１）上にゲート絶縁膜（３）を介してゲート電
極（４）を形成する工程と、このゲート電極（４）をマ
スクとして前記の一導電型半導体基板（１）の表層に反
対導電型の不純物を低濃度に導入する工程と、全面に絶
縁膜（５）を形成し、この絶縁膜（５）に異方性エッチ
ングを施して前記のゲート電極（４）の側面にサイドウ
ォールスペーサ（６）を形成する工程と、前記のゲート
電極（４）と前記のサイドウォールスペーサ（６）とを
マスクとして前記の一導電型半導体基板（１）の表層に
反対導電型の不純物を高濃度に導入して高濃度不純物領
域（７）を形成する工程と、この高濃度不純物領域
（７）の表面上と前記のゲート電極（４）の表面上とに
形成された酸化膜（８）を除去する工程と、全面に高融
点金属層（９）を形成し、熱処理をなして前記の高濃度
不純物領域（７）の表面上と前記のゲート電極（４）の
表面上とに形成された前記の高融点金属層（９）をシリ
サイド化して高融点金属シリサイド層（１０）を形成
し、残余の領域の未反応の前記の高融点金属層（９）を
除去する工程と、エッチング処理を施して前記のサイド
ウォールスペーサ（６）と前記のフィールド酸化膜
（２）とを後退させ、前記のゲート電極（４）と前記の
後退したサイドウォールスペーサ（６）と前記の高融点
金属シリサイド層（１０）とをマスクとして前記の一導
電型半導体基板（１）に反対導電型の不純物を導入する
工程と、熱処理をなして前記の導入された反対導電型の
不純物を活性化する工程とを有する半導体装置の製造方
法である。
【００２２】第４の手段は、一導電型半導体基板（１）
上にフィールド酸化膜（２）により分離された素子領域
を形成する工程と、この素子領域の前記の一導電型半導
体基板（１）上にゲート絶縁膜（３）を介してゲート電
極（４）を形成する工程と、このゲート電極（４）をマ
スクとして前記の一導電型半導体基板（１）の表層に反
対導電型の不純物を高濃度に浅く導入する工程と、全面
に絶縁膜（５）を形成し、この絶縁膜（５）に異方性エ
ッチングを施して前記のゲート電極（４）の側面にサイ
ドウォールスペーサ（６）を形成する工程と、前記のゲ
ート電極（４）と前記のサイドウォールスペーサ（６）
とをマスクとして前記の一導電型半導体基板（１）の表
層に反対導電型の不純物を高濃度に導入して高濃度不純
物領域（７）を形成する工程と、この高濃度不純物領域
（７）の表面上と前記のゲート電極（４）の表面上とに
形成された酸化膜（８）を除去する工程と、全面に高融
点金属層（９）を形成し、熱処理をなして前記の高濃度
不純物領域（７）の表面上と前記のゲート電極（４）の
表面上とに形成された前記の高融点金属層（９）をシリ
サイド化して高融点金属シリサイド層（１０）を形成
し、残余の領域の未反応の前記の高融点金属層（９）を
除去する工程と、エッチング処理を施して前記のサイド
ウォールスペーサ（６）と前記のフィールド酸化膜
（２）とを後退させ、前記のゲート電極（４）と前記の
後退したサイドウォールスペーサ（６）と前記の高融点
金属シリサイド層（１０）とをマスクとして前記の一導
電型半導体基板（１）に反対導電型の不純物を導入する
工程と、熱処理をなして前記の導入された反対導電型の
不純物を活性化する工程とを有する半導体装置の製造方
法である。
上にフィールド酸化膜（２）により分離された素子領域
を形成する工程と、この素子領域の前記の一導電型半導
体基板（１）上にゲート絶縁膜（３）を介してゲート電
極（４）を形成する工程と、このゲート電極（４）をマ
スクとして前記の一導電型半導体基板（１）の表層に反
対導電型の不純物を高濃度に浅く導入する工程と、全面
に絶縁膜（５）を形成し、この絶縁膜（５）に異方性エ
ッチングを施して前記のゲート電極（４）の側面にサイ
ドウォールスペーサ（６）を形成する工程と、前記のゲ
ート電極（４）と前記のサイドウォールスペーサ（６）
とをマスクとして前記の一導電型半導体基板（１）の表
層に反対導電型の不純物を高濃度に導入して高濃度不純
物領域（７）を形成する工程と、この高濃度不純物領域
（７）の表面上と前記のゲート電極（４）の表面上とに
形成された酸化膜（８）を除去する工程と、全面に高融
点金属層（９）を形成し、熱処理をなして前記の高濃度
不純物領域（７）の表面上と前記のゲート電極（４）の
表面上とに形成された前記の高融点金属層（９）をシリ
サイド化して高融点金属シリサイド層（１０）を形成
し、残余の領域の未反応の前記の高融点金属層（９）を
除去する工程と、エッチング処理を施して前記のサイド
ウォールスペーサ（６）と前記のフィールド酸化膜
（２）とを後退させ、前記のゲート電極（４）と前記の
後退したサイドウォールスペーサ（６）と前記の高融点
金属シリサイド層（１０）とをマスクとして前記の一導
電型半導体基板（１）に反対導電型の不純物を導入する
工程と、熱処理をなして前記の導入された反対導電型の
不純物を活性化する工程とを有する半導体装置の製造方
法である。
【００２３】前記の目的のうち、半導体装置は下記いず
れの手段によっても達成される。
れの手段によっても達成される。
【００２４】第１の手段は、フィールド酸化膜（２）に
より隔離された一導電型半導体基板（１）上にゲート電
極（４）とソース・ドレインをなす反対導電型の高濃度
不純物領域（７）とが形成され、前記の反対導電型の高
濃度不純物領域（７）と前記のゲート電極（４）との間
及び前記の反対導電型の高濃度不純物領域（７）と前記
のフィールド酸化膜（２）との間の前記の一導電型半導
体基板（１）にそれぞれ反対導電型の低濃度不純物領域
（１１・１２）が形成され、前記の反対導電型の高濃度
不純物領域（７）の表面上と前記のゲート電極（４）の
表面上とにそれぞれ高融点金属シリサイド層（１０）が
形成されている半導体装置である。
より隔離された一導電型半導体基板（１）上にゲート電
極（４）とソース・ドレインをなす反対導電型の高濃度
不純物領域（７）とが形成され、前記の反対導電型の高
濃度不純物領域（７）と前記のゲート電極（４）との間
及び前記の反対導電型の高濃度不純物領域（７）と前記
のフィールド酸化膜（２）との間の前記の一導電型半導
体基板（１）にそれぞれ反対導電型の低濃度不純物領域
（１１・１２）が形成され、前記の反対導電型の高濃度
不純物領域（７）の表面上と前記のゲート電極（４）の
表面上とにそれぞれ高融点金属シリサイド層（１０）が
形成されている半導体装置である。
【００２５】第２の手段は、フィールド酸化膜（２）に
より隔離された一導電型半導体基板（１）上にゲート電
極（４）とソース・ドレインをなす反対導電型の高濃度
不純物領域（７）とが形成され、前記の反対導電型の高
濃度不純物領域（７）と前記のゲート電極（４）との間
及び前記の反対導電型の高濃度不純物領域（７）と前記
のフィールド酸化膜（２）との間の前記の一導電型半導
体基板（１）にそれぞれ反対導電型の高濃度不純物領域
（１３・１４）が形成され、前記の反対導電型の高濃度
不純物領域（７）の表面上と前記のゲート電極（４）の
表面上とにそれぞれ高融点金属シリサイド層（１０）が
形成されている半導体装置である。
より隔離された一導電型半導体基板（１）上にゲート電
極（４）とソース・ドレインをなす反対導電型の高濃度
不純物領域（７）とが形成され、前記の反対導電型の高
濃度不純物領域（７）と前記のゲート電極（４）との間
及び前記の反対導電型の高濃度不純物領域（７）と前記
のフィールド酸化膜（２）との間の前記の一導電型半導
体基板（１）にそれぞれ反対導電型の高濃度不純物領域
（１３・１４）が形成され、前記の反対導電型の高濃度
不純物領域（７）の表面上と前記のゲート電極（４）の
表面上とにそれぞれ高融点金属シリサイド層（１０）が
形成されている半導体装置である。
【００２６】なお、前記の高融点金属はチタン、コバル
ト、タンタル、モリブデン、タングステン、ニッケル、
白金、または、パラジウムであることが好ましい。
ト、タンタル、モリブデン、タングステン、ニッケル、
白金、または、パラジウムであることが好ましい。
【００２７】
【作用】ゲート電極４の表面上とソース・ドレインをな
す高濃度不純物領域７の表面上とに、シリサイド層１０
を形成した後、エッチング処理を施してゲート電極４の
側面に形成されているサイドウォールスペーサ６を除去
または後退させるとゝもにフィールド酸化膜２を後退さ
せ、それにより露出した一導電型半導体基板１に反対導
電型不純物を導入することによって、高濃度不純物領域
７のエッジ部分における接合深さを十分な大きさに保つ
ことができるので、耐圧低下や短絡が発生しないように
改善することができる。
す高濃度不純物領域７の表面上とに、シリサイド層１０
を形成した後、エッチング処理を施してゲート電極４の
側面に形成されているサイドウォールスペーサ６を除去
または後退させるとゝもにフィールド酸化膜２を後退さ
せ、それにより露出した一導電型半導体基板１に反対導
電型不純物を導入することによって、高濃度不純物領域
７のエッジ部分における接合深さを十分な大きさに保つ
ことができるので、耐圧低下や短絡が発生しないように
改善することができる。
【００２８】
【実施例】以下、図面を参照して本発明の三つの実施例
に係るＭＩＳ型電界効果トランジスタの製造方法につい
て説明する。
に係るＭＩＳ型電界効果トランジスタの製造方法につい
て説明する。
【００２９】第１例 図２参照 フィールド酸化膜２により隔離された例えばＰ型シリコ
ン基板１上に６０Å厚程度の薄い絶縁膜を形成し、この
絶縁膜の表面上にポリシリコン層またはアモルファスシ
リコン層を１８００Å程度の厚さに堆積した後、リン等
のＮ型不純物をイオン注入する。次いで、ポリシリコン
層またはアモルファスシリコン層と絶縁膜とをパターニ
ングして、ポリシリコンまたはアモルファスシリコンよ
りなるゲート電極４とゲート絶縁膜３とを形成する。
ン基板１上に６０Å厚程度の薄い絶縁膜を形成し、この
絶縁膜の表面上にポリシリコン層またはアモルファスシ
リコン層を１８００Å程度の厚さに堆積した後、リン等
のＮ型不純物をイオン注入する。次いで、ポリシリコン
層またはアモルファスシリコン層と絶縁膜とをパターニ
ングして、ポリシリコンまたはアモルファスシリコンよ
りなるゲート電極４とゲート絶縁膜３とを形成する。
【００３０】減圧ＣＶＤ（Chemical Vapor Deposition)
法を使用して全面に二酸化シリコン層５を堆積する。こ
の二酸化シリコン層５の膜厚は、後工程において形成さ
れる低濃度不純物領域の幅を規定する。本実施例におい
ては約１０００Åの厚さに形成する。
法を使用して全面に二酸化シリコン層５を堆積する。こ
の二酸化シリコン層５の膜厚は、後工程において形成さ
れる低濃度不純物領域の幅を規定する。本実施例におい
ては約１０００Åの厚さに形成する。
【００３１】図３参照 反応性イオンエッチング法を使用して二酸化シリコン層
５に異方性エッチングを施し、ゲート電極４の側面のみ
に二酸化シリコン層５を残留させてサイドウォールスペ
ーサ６を形成する。このサイドウォールスペーサ６の膜
厚は概ね二酸化シリコン層５の堆積時の膜厚を保持して
いる。
５に異方性エッチングを施し、ゲート電極４の側面のみ
に二酸化シリコン層５を残留させてサイドウォールスペ
ーサ６を形成する。このサイドウォールスペーサ６の膜
厚は概ね二酸化シリコン層５の堆積時の膜厚を保持して
いる。
【００３２】ゲート電極４とサイドウォールスペーサ６
とをマスクとしてＰ型シリコン基板１の表層にヒ素等の
Ｎ型不純物イオンを２×１０15／ｃｍ2 程度のドーズ量
をもってイオン注入し、Ｐ型シリコン基板１の表層に高
濃度のＮ+ 不純物領域７を形成する。なお、このＮ型不
純物のイオン注入方法としては、Ｐ型シリコン基板１に
対して不純物イオンを斜めに打ち込む斜めイオン注入法
を使用してもよい。斜めイオン注入法を使用すると、Ｎ
+ 不純物領域７の端部はサイドウォールスペーサ６の直
下とフィールド酸化膜２の直下へ入り込んで形成され
る。
とをマスクとしてＰ型シリコン基板１の表層にヒ素等の
Ｎ型不純物イオンを２×１０15／ｃｍ2 程度のドーズ量
をもってイオン注入し、Ｐ型シリコン基板１の表層に高
濃度のＮ+ 不純物領域７を形成する。なお、このＮ型不
純物のイオン注入方法としては、Ｐ型シリコン基板１に
対して不純物イオンを斜めに打ち込む斜めイオン注入法
を使用してもよい。斜めイオン注入法を使用すると、Ｎ
+ 不純物領域７の端部はサイドウォールスペーサ６の直
下とフィールド酸化膜２の直下へ入り込んで形成され
る。
【００３３】図４参照 Ｎ+ 不純物領域７を形成した後、１０００℃程度の温度
で熱処理を施して導入した不純物を活性化する。この熱
処理によって高濃度のＮ+ 不純物がチャネル方向とフィ
ールド酸化膜２の方向とに向かって拡散する。したがっ
て、この熱処理の温度と時間とを制御することによっ
て、Ｎ+ 不純物領域７が次の工程で後退するサイドウォ
ールスペーサ６とフィールド酸化膜２の端縁にほゞ一致
する位置まで拡散するように熱処理を実施する。これに
より、後の工程で形成されるシリサイド層はＮ+ 不純物
領域７を丁度覆うように形成される。なお、この熱処理
工程を省略し、後の工程で形成される低濃度のＮ- 不純
物領域１１の活性化熱処理のときに同時に実施してもよ
い。なお、熱処理あるいは自然酸化によりＰ型シリコン
基板１の表面上とゲート電極４の表面上とに薄い酸化膜
８が形成される。
で熱処理を施して導入した不純物を活性化する。この熱
処理によって高濃度のＮ+ 不純物がチャネル方向とフィ
ールド酸化膜２の方向とに向かって拡散する。したがっ
て、この熱処理の温度と時間とを制御することによっ
て、Ｎ+ 不純物領域７が次の工程で後退するサイドウォ
ールスペーサ６とフィールド酸化膜２の端縁にほゞ一致
する位置まで拡散するように熱処理を実施する。これに
より、後の工程で形成されるシリサイド層はＮ+ 不純物
領域７を丁度覆うように形成される。なお、この熱処理
工程を省略し、後の工程で形成される低濃度のＮ- 不純
物領域１１の活性化熱処理のときに同時に実施してもよ
い。なお、熱処理あるいは自然酸化によりＰ型シリコン
基板１の表面上とゲート電極４の表面上とに薄い酸化膜
８が形成される。
【００３４】図５参照 薄い酸化膜８をフッ酸を使用してエッチング除去する。
このときサイドウォールスペーサ６とフィールド酸化膜
２とが多少エッチングされて後退する。
このときサイドウォールスペーサ６とフィールド酸化膜
２とが多少エッチングされて後退する。
【００３５】図６参照 スパッタ法を使用して全面にチタン、コバルト、タンタ
ル、モリブデン、タングステン、ニッケル、白金、パラ
ジウム等の高融点金属層９を堆積し、５００〜８００℃
程度の温度で熱処理を施してＰ型シリコン基板１の表面
上とゲート電極４の表面上とにおいてのみ選択的にシリ
サイド化反応させ、この領域の高融点金属層９をシリサ
イド化する。
ル、モリブデン、タングステン、ニッケル、白金、パラ
ジウム等の高融点金属層９を堆積し、５００〜８００℃
程度の温度で熱処理を施してＰ型シリコン基板１の表面
上とゲート電極４の表面上とにおいてのみ選択的にシリ
サイド化反応させ、この領域の高融点金属層９をシリサ
イド化する。
【００３６】図７参照 サイドウォールスペーサ６の表面上とフィールド酸化膜
２の表面上とに形成された未反応の高融点金属層９を除
去し、ゲート電極４の表面上と高濃度のＮ+ 不純物領域
７の表面上とにそれぞれシリサイド層１０を自己整合的
に形成する。
２の表面上とに形成された未反応の高融点金属層９を除
去し、ゲート電極４の表面上と高濃度のＮ+ 不純物領域
７の表面上とにそれぞれシリサイド層１０を自己整合的
に形成する。
【００３７】図８参照 フッ酸を使用してサイドウォールスペーサ６をエッチン
グ除去する。このときフィールド酸化膜２は後退する。
グ除去する。このときフィールド酸化膜２は後退する。
【００３８】図１参照 ゲート電極４とシリサイド層１０とをマスクとしてＰ型
シリコン基板１の表層にヒ素等のＮ型不純物を３×１０
13／ｃｍ2 程度のドーズ量でイオン注入してＰ型シリコ
ン基板１の表層に低濃度のＮ- 不純物領域１１・１２を
形成する。熱処理を施して低濃度のＮ- 不純物領域１１
・１２を活性化する。以上の工程によって、高濃度のＮ
+ 不純物領域７と低濃度のＮ- 不純物領域１１とからな
るソース・ドレイン領域を有し、高濃度のＮ+ 不純物領
域７の表面上とゲート電極４の表面上とにはシリサイド
層１０が形成され、シリサイド層１０とフィールド酸化
膜２との間のＰ型シリコン基板１には低濃度のＮ- 不純
物領域１２が形成されて十分な接合深さが確保されてい
るＬＤＤ構造のＭＩＳ型電界効果トランジスタが形成さ
れる。
シリコン基板１の表層にヒ素等のＮ型不純物を３×１０
13／ｃｍ2 程度のドーズ量でイオン注入してＰ型シリコ
ン基板１の表層に低濃度のＮ- 不純物領域１１・１２を
形成する。熱処理を施して低濃度のＮ- 不純物領域１１
・１２を活性化する。以上の工程によって、高濃度のＮ
+ 不純物領域７と低濃度のＮ- 不純物領域１１とからな
るソース・ドレイン領域を有し、高濃度のＮ+ 不純物領
域７の表面上とゲート電極４の表面上とにはシリサイド
層１０が形成され、シリサイド層１０とフィールド酸化
膜２との間のＰ型シリコン基板１には低濃度のＮ- 不純
物領域１２が形成されて十分な接合深さが確保されてい
るＬＤＤ構造のＭＩＳ型電界効果トランジスタが形成さ
れる。
【００３９】第２例 図９参照・図１再参照 図１におけるヒ素等のＮ型不純物のイオン注入工程にお
いて、ドーズ量を２×１０15／ｃｍ2 程度に高めてイオ
ン注入する。これによって、図９に示すように、高濃度
のＮ+ 不純物領域７と高濃度のＮ+ 不純物領域１３とか
らなるソース・ドレイン領域を有するエクステンション
ソース・ドレイン構造のＭＩＳ型電界効果トランジスタ
が形成され、Ｎ+ 不純物領域１３と１４の形成によって
Ｎ+ 不純物領域７のエッジ部における接合深さは十分な
大きさに確保される。
いて、ドーズ量を２×１０15／ｃｍ2 程度に高めてイオ
ン注入する。これによって、図９に示すように、高濃度
のＮ+ 不純物領域７と高濃度のＮ+ 不純物領域１３とか
らなるソース・ドレイン領域を有するエクステンション
ソース・ドレイン構造のＭＩＳ型電界効果トランジスタ
が形成され、Ｎ+ 不純物領域１３と１４の形成によって
Ｎ+ 不純物領域７のエッジ部における接合深さは十分な
大きさに確保される。
【００４０】第３例 図１・図８・図９再参照 図１に示す低濃度の不純物領域１１または図９に示す高
濃度の不純物領域１３の形成を、従来技術と同様に、ゲ
ート電極４を形成した段階でゲート電極４をマスクとし
てＰ型シリコン基板１にＮ型不純物をイオン注入して前
もって形成しておいてもよい。この場合には、図８に示
すサイドウォールスペーサ６の除去工程において、サイ
ドウォールスペーサ６を完全に除去せずに後退させるだ
けでもよい。
濃度の不純物領域１３の形成を、従来技術と同様に、ゲ
ート電極４を形成した段階でゲート電極４をマスクとし
てＰ型シリコン基板１にＮ型不純物をイオン注入して前
もって形成しておいてもよい。この場合には、図８に示
すサイドウォールスペーサ６の除去工程において、サイ
ドウォールスペーサ６を完全に除去せずに後退させるだ
けでもよい。
【００４１】上記実施例においては、本発明をＮ型ＭＩ
Ｓトランジスタに適用した例を示したが、Ｐ型ＭＩＳト
ランジスタに適用できることは言うまでもない。
Ｓトランジスタに適用した例を示したが、Ｐ型ＭＩＳト
ランジスタに適用できることは言うまでもない。
【００４２】なお、ゲート絶縁膜３の材料には、酸化シ
リコンは勿論のこと、その他、シリコンオキシナイトラ
イド（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）、酸化タン
タル（Ｔａ2 Ｏ5 ）等を自由に選択できる。
リコンは勿論のこと、その他、シリコンオキシナイトラ
イド（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）、酸化タン
タル（Ｔａ2 Ｏ5 ）等を自由に選択できる。
【００４３】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法及び半導体装置においては、ＬＤＤ構
造またはエクステンションソース・ドレイン構造のトラ
ンジスタのゲート電極の表面上とソース・ドレインを構
成する高濃度不純物領域の表面上とにシリサイド層を形
成することによって、短チャネル効果が防止されるとゝ
もにゲート配線抵抗とソース・ドレインのシート抵抗と
が低減され、さらに、ソース・ドレインを構成する高濃
度不純物領域のエッジ部に不純物を導入することによっ
て、高濃度不純物領域のエッジ部において接合深さが十
分な大きさに保たれるので、耐圧低下や短絡の発生が防
止されて特性の優れた半導体装置が製造される。
体装置の製造方法及び半導体装置においては、ＬＤＤ構
造またはエクステンションソース・ドレイン構造のトラ
ンジスタのゲート電極の表面上とソース・ドレインを構
成する高濃度不純物領域の表面上とにシリサイド層を形
成することによって、短チャネル効果が防止されるとゝ
もにゲート配線抵抗とソース・ドレインのシート抵抗と
が低減され、さらに、ソース・ドレインを構成する高濃
度不純物領域のエッジ部に不純物を導入することによっ
て、高濃度不純物領域のエッジ部において接合深さが十
分な大きさに保たれるので、耐圧低下や短絡の発生が防
止されて特性の優れた半導体装置が製造される。
【図１】本発明に係るＬＤＤ構造のＭＩＳ型電界効果ト
ランジスタの断面図である。
ランジスタの断面図である。
【図２】本発明に係るＬＤＤ構造のＭＩＳ型電界効果ト
ランジスタの製造工程図である。
ランジスタの製造工程図である。
【図３】本発明に係るＬＤＤ構造のＭＩＳ型電界効果ト
ランジスタの製造工程図である。
ランジスタの製造工程図である。
【図４】本発明に係るＬＤＤ構造のＭＩＳ型電界効果ト
ランジスタの製造工程図である。
ランジスタの製造工程図である。
【図５】本発明に係るＬＤＤ構造のＭＩＳ型電界効果ト
ランジスタの製造工程図である。
ランジスタの製造工程図である。
【図６】本発明に係るＬＤＤ構造のＭＩＳ型電界効果ト
ランジスタの製造工程図である。
ランジスタの製造工程図である。
【図７】本発明に係るＬＤＤ構造のＭＩＳ型電界効果ト
ランジスタの製造工程図である。
ランジスタの製造工程図である。
【図８】本発明に係るＬＤＤ構造のＭＩＳ型電界効果ト
ランジスタの製造工程図である。
ランジスタの製造工程図である。
【図９】本発明に係るエクステンションソース・ドレイ
ン構造のＭＩＳ型電界効果トランジスタの断面図であ
る。
ン構造のＭＩＳ型電界効果トランジスタの断面図であ
る。
【図１０】従来技術に係るＬＤＤ構造のＭＩＳ型電界効
果トランジスタの製造工程図である。
果トランジスタの製造工程図である。
【図１１】従来技術に係るＬＤＤ構造のＭＩＳ型電界効
果トランジスタの製造工程図である。
果トランジスタの製造工程図である。
【図１２】従来技術に係るＬＤＤ構造のＭＩＳ型電界効
果トランジスタの製造工程図である。
果トランジスタの製造工程図である。
【図１３】従来技術に係るＬＤＤ構造のＭＩＳ型電界効
果トランジスタの製造工程図である。
果トランジスタの製造工程図である。
【図１４】従来技術に係るＬＤＤ構造のＭＩＳ型電界効
果トランジスタの製造工程図である。
果トランジスタの製造工程図である。
【図１５】従来技術に係るＬＤＤ構造のＭＩＳ型電界効
果トランジスタの製造工程図である。
果トランジスタの製造工程図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 絶縁膜 ６ サイドウォールスペーサ ７ 高濃度Ｎ+ 不純物領域 ８ 酸化膜 ９ 高融点金属層 １０ シリサイド層 １１・１２ 低濃度Ｎ- 不純物領域 １３・１４ 高濃度Ｎ+ 不純物領域
Claims (8)
- 【請求項１】 一導電型半導体基板（１）上にフィール
ド酸化膜（２）により分離された素子領域を形成する工
程と、 該素子領域の前記一導電型半導体基板（１）上にゲート
絶縁膜（３）を介してゲート電極（４）を形成する工程
と、 全面に絶縁膜（５）を形成し、該絶縁膜（５）に異方性
エッチングを施して前記ゲート電極（４）の側面にサイ
ドウォールスペーサ（６）を形成する工程と、 前記ゲート電極（４）と前記サイドウォールスペーサ
（６）とをマスクとして前記一導電型半導体基板（１）
の表層に反対導電型の不純物を高濃度に導入して高濃度
不純物領域（７）を形成する工程と、 該高濃度不純物領域（７）の表面上と前記ゲート電極
（４）の表面上とに形成された酸化膜（８）を除去する
工程と、 全面に高融点金属層（９）を形成し、熱処理をなして前
記高濃度不純物領域（７）の表面上と前記ゲート電極
（４）の表面上とに形成された前記高融点金属層（９）
をシリサイド化して高融点金属シリサイド層（１０）を
形成し、残余の領域の未反応の前記高融点金属層（９）
を除去する工程と、 エッチング処理を施して前記サイドウォールスペーサ
（６）を除去するとゝもにフィールド酸化膜（２）を後
退させ、前記ゲート電極（４）と前記高融点金属シリサ
イド層（１０）とをマスクとして前記一導電型半導体基
板（１）に反対導電型の不純物を低濃度に導入する工程
と、 熱処理をなして前記導入された反対導電型の不純物を活
性化する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 一導電型半導体基板（１）上にフィール
ド酸化膜（２）により分離された素子領域を形成する工
程と、 該素子領域の前記一導電型半導体基板（１）上にゲート
絶縁膜（３）を介してゲート電極（４）を形成する工程
と、 全面に絶縁膜（５）を形成し、該絶縁膜（５）に異方性
エッチングを施して前記ゲート電極（４）の側面にサイ
ドウォールスペーサ（６）を形成する工程と、 前記ゲート電極（４）と前記サイドウォールスペーサ
（６）とをマスクとして前記一導電型半導体基板（１）
の表層に反対導電型の不純物を高濃度に導入して高濃度
不純物領域（７）を形成する工程と、 該高濃度不純物領域（７）の表面上と前記ゲート電極
（４）の表面上とに形成された酸化膜（８）を除去する
工程と、 全面に高融点金属層（９）を形成し、熱処理をなして前
記高濃度不純物領域（７）の表面上と前記ゲート電極
（４）の表面上とに形成された前記高融点金属層（９）
をシリサイド化して高融点金属シリサイド層（１０）を
形成し、残余の領域の未反応の前記高融点金属層（９）
を除去する工程と、 エッチング処理を施して前記サイドウォールスペーサ
（６）を除去するとゝもにフィールド酸化膜（２）を後
退させ、前記ゲート電極（４）と前記高融点金属シリサ
イド層（１０）とをマスクとして前記一導電型半導体基
板（１）に反対導電型の不純物を高濃度に導入する工程
と、 熱処理をなして前記導入された反対導電型の不純物を活
性化する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項３】 一導電型半導体基板（１）上にフィール
ド酸化膜（２）により分離された素子領域を形成する工
程と、 該素子領域の前記一導電型半導体基板（１）上にゲート
絶縁膜（３）を介してゲート電極（４）を形成する工程
と、 該ゲート電極（４）をマスクとして前記一導電型半導体
基板（１）の表層に反対導電型の不純物を低濃度に導入
する工程と、 全面に絶縁膜（５）を形成し、該絶縁膜（５）に異方性
エッチングを施して前記ゲート電極（４）の側面にサイ
ドウォールスペーサ（６）を形成する工程と、 前記ゲート電極（４）と前記サイドウォールスペーサ
（６）とをマスクとして前記一導電型半導体基板（１）
の表層に反対導電型の不純物を高濃度に導入して高濃度
不純物領域（７）を形成する工程と、 該高濃度不純物領域（７）の表面上と前記ゲート電極
（４）の表面上とに形成された酸化膜（８）を除去する
工程と、 全面に高融点金属層（９）を形成し、熱処理をなして前
記高濃度不純物領域（７）の表面上と前記ゲート電極
（４）の表面上とに形成された前記高融点金属層（９）
をシリサイド化して高融点金属シリサイド層（１０）を
形成し、残余の領域の未反応の前記高融点金属層（９）
を除去する工程と、 エッチング処理を施して前記サイドウォールスペーサ
（６）と前記フィールド酸化膜（２）とを後退させ、前
記ゲート電極（４）と前記後退したサイドウォールスペ
ーサ（６）と前記高融点金属シリサイド層（１０）とを
マスクとして前記一導電型半導体基板（１）に反対導電
型の不純物を導入する工程と、 熱処理をなして前記導入された反対導電型の不純物を活
性化する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項４】 一導電型半導体基板（１）上にフィール
ド酸化膜（２）により分離された素子領域を形成する工
程と、 該素子領域の前記一導電型半導体基板（１）上にゲート
絶縁膜（３）を介してゲート電極（４）を形成する工程
と、 該ゲート電極（４）をマスクとして前記一導電型半導体
基板（１）の表層に反対導電型の不純物を高濃度に浅く
導入する工程と、 全面に絶縁膜（５）を形成し、該絶縁膜（５）に異方性
エッチングを施して前記ゲート電極（４）の側面にサイ
ドウォールスペーサ（６）を形成する工程と、 前記ゲート電極（４）と前記サイドウォールスペーサ
（６）とをマスクとして前記一導電型半導体基板（１）
の表層に反対導電型の不純物を高濃度に導入して高濃度
不純物領域（７）を形成する工程と、 該高濃度不純物領域（７）の表面上と前記ゲート電極
（４）の表面上とに形成された酸化膜（８）を除去する
工程と、 全面に高融点金属層（９）を形成し、熱処理をなして前
記高濃度不純物領域（７）の表面上と前記ゲート電極
（４）の表面上とに形成された前記高融点金属層（９）
をシリサイド化して高融点金属シリサイド層（１０）を
形成し、残余の領域の未反応の前記高融点金属層（９）
を除去する工程と、 エッチング処理を施して前記サイドウォールスペーサ
（６）と前記フィールド酸化膜（２）とを後退させ、前
記ゲート電極（４）と前記後退したサイドウォールスペ
ーサ（６）と前記高融点金属シリサイド層（１０）とを
マスクとして前記一導電型半導体基板（１）に反対導電
型の不純物を導入する工程と、 熱処理をなして前記導入された反対導電型の不純物を活
性化する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項５】 前記高融点金属はチタン、コバルト、タ
ンタル、モリブデン、タングステン、ニッケル、白金、
または、パラジウムであることを特徴とする請求項１、
２、３、または、４記載の半導体装置の製造方法。 - 【請求項６】 フィールド酸化膜（２）により隔離され
た一導電型半導体基板（１）上にゲート電極（４）とソ
ース・ドレインをなす反対導電型の高濃度不純物領域
（７）とが形成され、 前記反対導電型の高濃度不純物領域（７）と前記ゲート
電極（４）との間及び前記反対導電型の高濃度不純物領
域（７）と前記フィールド酸化膜（２）との間の前記一
導電型半導体基板（１）にそれぞれ反対導電型の低濃度
不純物領域（１１・１２）が形成され、 前記反対導電型の高濃度不純物領域（７）の表面上と前
記ゲート電極（４）の表面上とにそれぞれ高融点金属シ
リサイド層（１０）が形成されてなることを特徴とする
半導体装置。 - 【請求項７】 フィールド酸化膜（２）により隔離され
た一導電型半導体基板（１）上にゲート電極（４）とソ
ース・ドレインをなす反対導電型の高濃度不純物領域
（７）とが形成され、 前記反対導電型の高濃度不純物領域（７）と前記ゲート
電極（４）との間及び前記反対導電型の高濃度不純物領
域（７）と前記フィールド酸化膜（２）との間の前記一
導電型半導体基板（１）にそれぞれ反対導電型の高濃度
不純物領域（１３・１４）が形成され、 前記反対導電型の高濃度不純物領域（７）の表面上と前
記ゲート電極（４）の表面上とにそれぞれ高融点金属シ
リサイド層（１０）が形成されてなることを特徴とする
半導体装置。 - 【請求項８】 前記高融点金属はチタン、コバルト、タ
ンタル、モリブデン、タングステン、ニッケル、白金、
または、パラジウムであることを特徴とする請求項６ま
たは７記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3747294A JPH07249761A (ja) | 1994-03-09 | 1994-03-09 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3747294A JPH07249761A (ja) | 1994-03-09 | 1994-03-09 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249761A true JPH07249761A (ja) | 1995-09-26 |
Family
ID=12498474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3747294A Withdrawn JPH07249761A (ja) | 1994-03-09 | 1994-03-09 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249761A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08340109A (ja) * | 1995-06-13 | 1996-12-24 | Nec Corp | 半導体装置の製造方法 |
| US6518625B1 (en) | 1997-06-18 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US7037796B1 (en) | 1999-06-28 | 2006-05-02 | Hyundai Electronic Industries Co., Ltd. | Method of manufacturing spacers on sidewalls of titanium polycide gate |
-
1994
- 1994-03-09 JP JP3747294A patent/JPH07249761A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08340109A (ja) * | 1995-06-13 | 1996-12-24 | Nec Corp | 半導体装置の製造方法 |
| US6518625B1 (en) | 1997-06-18 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US7037796B1 (en) | 1999-06-28 | 2006-05-02 | Hyundai Electronic Industries Co., Ltd. | Method of manufacturing spacers on sidewalls of titanium polycide gate |
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