JPH08340109A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08340109A JPH08340109A JP7146185A JP14618595A JPH08340109A JP H08340109 A JPH08340109 A JP H08340109A JP 7146185 A JP7146185 A JP 7146185A JP 14618595 A JP14618595 A JP 14618595A JP H08340109 A JPH08340109 A JP H08340109A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】 拡散層或いはゲート電極上にシリサイドを有
するＭＯＳＦＥＴを含む半導体装置において、ゲート電
極と拡散層間及び拡散層と拡散層間の電気的短絡を防
ぐ。 【構成】 ＢＰＳＧ膜１３をゲート電極の頂部に形成す
る。サイドウォール９を形成し、チタンを全面にスパッ
タする。シリサイド形成のための熱処理を加えた後に、
硫酸・過酸化水素水混合液に浸漬し未反応のチタン層１
０を除去する。更に、塩酸・過酸化水素水混合液に浸漬
しＢＰＳＧ膜１３を除去する。
するＭＯＳＦＥＴを含む半導体装置において、ゲート電
極と拡散層間及び拡散層と拡散層間の電気的短絡を防
ぐ。 【構成】 ＢＰＳＧ膜１３をゲート電極の頂部に形成す
る。サイドウォール９を形成し、チタンを全面にスパッ
タする。シリサイド形成のための熱処理を加えた後に、
硫酸・過酸化水素水混合液に浸漬し未反応のチタン層１
０を除去する。更に、塩酸・過酸化水素水混合液に浸漬
しＢＰＳＧ膜１３を除去する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、ＭＯＳ型電界トランジスタのソース・ド
レイン領域やゲート電極のシリサイデーションに関す
る。に関する。
に関し、特に、ＭＯＳ型電界トランジスタのソース・ド
レイン領域やゲート電極のシリサイデーションに関す
る。に関する。
【０００２】
【従来の技術】近年、ＭＯＳ型電界効果トランジスタ
（以下、ＭＯＳＦＥＴと略す）の高集積化・微細化が進
み、ＭＯＳＦＥＴのゲート電極及びソース・ドレイン領
域の寄生抵抗が半導体装置の高速化を阻害するよう要因
となってきた。そこで、この抵抗を低減するために自己
整合的に高融点金属シリサイド膜を、ゲート電極及びソ
ース・ドレイン領域に形成するシリサイデーション技術
が使用されるようになってきている。
（以下、ＭＯＳＦＥＴと略す）の高集積化・微細化が進
み、ＭＯＳＦＥＴのゲート電極及びソース・ドレイン領
域の寄生抵抗が半導体装置の高速化を阻害するよう要因
となってきた。そこで、この抵抗を低減するために自己
整合的に高融点金属シリサイド膜を、ゲート電極及びソ
ース・ドレイン領域に形成するシリサイデーション技術
が使用されるようになってきている。
【０００３】図６（ａ）、図６（ｂ）は、従来一般的に
使用されているシリサイド形成プロセスによって形成さ
れたＭＯＳＦＥＴの断面図である。この従来のＭＯＳＦ
ＥＴには、種々の問題があった。例えば、図６（ａ）に
示すように、ポリシリコン膜４及びＷＳｉ膜５からなる
ゲート電極とソース・ドレイン領域８とがサイドウォー
ル９上に形成されたＴｉＳｉx層１２により短絡すると
いう問題がある。この短絡を改善するために、図６
（ｂ）に示すように、アンモニア過酸化水素水溶液、に
より過度のエッチングを行った場合、ＴｉＳｉx層１２
が除去でき短絡を防止することができるが、ソース・ド
レイン領域８表面のＴｉＳｉ2層１２もまたエッチング
されるためＴｉＳｉ2層１２が薄膜化し、層抵抗が高く
なるという問題があった。
使用されているシリサイド形成プロセスによって形成さ
れたＭＯＳＦＥＴの断面図である。この従来のＭＯＳＦ
ＥＴには、種々の問題があった。例えば、図６（ａ）に
示すように、ポリシリコン膜４及びＷＳｉ膜５からなる
ゲート電極とソース・ドレイン領域８とがサイドウォー
ル９上に形成されたＴｉＳｉx層１２により短絡すると
いう問題がある。この短絡を改善するために、図６
（ｂ）に示すように、アンモニア過酸化水素水溶液、に
より過度のエッチングを行った場合、ＴｉＳｉx層１２
が除去でき短絡を防止することができるが、ソース・ド
レイン領域８表面のＴｉＳｉ2層１２もまたエッチング
されるためＴｉＳｉ2層１２が薄膜化し、層抵抗が高く
なるという問題があった。
【０００４】そこで、近年ゲート電極上にシリコン酸化
膜を介在させた状態で、シリサイデーションを行う製造
方法が提案されている。図７は、この従来の製造方法を
説明するための製造工程順の断面図である。ここでは、
ＮチャネルＭＯＳＦＥＴを例にとって説明することにす
る。
膜を介在させた状態で、シリサイデーションを行う製造
方法が提案されている。図７は、この従来の製造方法を
説明するための製造工程順の断面図である。ここでは、
ＮチャネルＭＯＳＦＥＴを例にとって説明することにす
る。
【０００５】半導体基板１に素子分離領域２を形成した
後に熱酸化法によってゲート絶縁膜３を形成する。さら
に、ＣＶＤ法によりポリシリコン膜４を１５００オング
ストローム程度成膜した後に、ＰＯＣｌ3雰囲気中にて
熱処理を加えポリシリコン膜４中のリン濃度を１０20ｃ
ｍ-3程度にする。次に、スパッタ法によりＷＳｉ膜５を
１５００オングストローム程度成膜する。次に、ＣＶＤ
法により、シリコン酸化膜６を１５００オングストロー
ム程度成膜する。次に、フォトリソグラフィー法及びド
ライエッチング法により、シリコン酸化膜６、ＷＳｉ膜
５及びポリシリコン膜４の不要部を除去し、ゲート電極
構造を得る。次に、Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ（以下、ＬＤＤと略す）構造を形成するために、
例えば、リンを３×１０13ｃｍ-3程度イオン注入し、低
濃度の浅い不純物領域７を形成する。（図７（ａ）） 次に、ＣＶＤ法により、１５００オングストローム程度
のシリコン酸化膜を半導体基板１の表面に成膜し、反応
性イオンエッチング法により異方的にエッチングしてゲ
ート電極の側壁から上面にかけてシリコン酸化膜を残存
させサイドウォール９を形成する。次に、ヒ素を例えば
２×１０15ｃｍ-3程度イオン注入し、更に熱処理を加え
て活性化させゲート電極に対して自己整合的にソース・
ドレイン領域８を形成する。（図７（ｂ）） 次に、ソース・ドレイン領域８表面の酸化膜を除去した
後、スパッタ法により３５０オングストローム程度のチ
タン層１０を形成する。続いて、６５０℃程度の温度に
て熱処理を加えＣ４９構造のＴｉＳｉ2膜１１をソース
・ドレイン領域８表面に形成する。このシリサイデーシ
ョンによって、ポリシリコン膜４及びＷＳｉ膜５からな
るゲート電極上のシリコン酸化膜６の表面とサイドウォ
ール９の表面には、ＴｉＳｉx層１２が形成される。
（図７（ｃ）） 次に、アンモニア過酸化水素水溶液又は硫酸過酸化水素
水溶液に浸漬し、未反応チタン層１０を除去する。次
に、９００℃程度の温度にて熱処理を加え、ソース・ド
レイン８表面のＴｉＳｉ2層１１を低抵抗のＣ５４構造
に相転移させる。（図７（ｄ）） その後は、通常のＭＯＳＦＥＴの製造方法と同様に層間
絶縁膜を形成し、コンタクト孔をこれに開孔し配線を形
成することによりソース・ドレイン領域８表面にシリサ
イド層を有するＮチャネルＭＯＳＦＥＴを得る。
後に熱酸化法によってゲート絶縁膜３を形成する。さら
に、ＣＶＤ法によりポリシリコン膜４を１５００オング
ストローム程度成膜した後に、ＰＯＣｌ3雰囲気中にて
熱処理を加えポリシリコン膜４中のリン濃度を１０20ｃ
ｍ-3程度にする。次に、スパッタ法によりＷＳｉ膜５を
１５００オングストローム程度成膜する。次に、ＣＶＤ
法により、シリコン酸化膜６を１５００オングストロー
ム程度成膜する。次に、フォトリソグラフィー法及びド
ライエッチング法により、シリコン酸化膜６、ＷＳｉ膜
５及びポリシリコン膜４の不要部を除去し、ゲート電極
構造を得る。次に、Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ（以下、ＬＤＤと略す）構造を形成するために、
例えば、リンを３×１０13ｃｍ-3程度イオン注入し、低
濃度の浅い不純物領域７を形成する。（図７（ａ）） 次に、ＣＶＤ法により、１５００オングストローム程度
のシリコン酸化膜を半導体基板１の表面に成膜し、反応
性イオンエッチング法により異方的にエッチングしてゲ
ート電極の側壁から上面にかけてシリコン酸化膜を残存
させサイドウォール９を形成する。次に、ヒ素を例えば
２×１０15ｃｍ-3程度イオン注入し、更に熱処理を加え
て活性化させゲート電極に対して自己整合的にソース・
ドレイン領域８を形成する。（図７（ｂ）） 次に、ソース・ドレイン領域８表面の酸化膜を除去した
後、スパッタ法により３５０オングストローム程度のチ
タン層１０を形成する。続いて、６５０℃程度の温度に
て熱処理を加えＣ４９構造のＴｉＳｉ2膜１１をソース
・ドレイン領域８表面に形成する。このシリサイデーシ
ョンによって、ポリシリコン膜４及びＷＳｉ膜５からな
るゲート電極上のシリコン酸化膜６の表面とサイドウォ
ール９の表面には、ＴｉＳｉx層１２が形成される。
（図７（ｃ）） 次に、アンモニア過酸化水素水溶液又は硫酸過酸化水素
水溶液に浸漬し、未反応チタン層１０を除去する。次
に、９００℃程度の温度にて熱処理を加え、ソース・ド
レイン８表面のＴｉＳｉ2層１１を低抵抗のＣ５４構造
に相転移させる。（図７（ｄ）） その後は、通常のＭＯＳＦＥＴの製造方法と同様に層間
絶縁膜を形成し、コンタクト孔をこれに開孔し配線を形
成することによりソース・ドレイン領域８表面にシリサ
イド層を有するＮチャネルＭＯＳＦＥＴを得る。
【０００６】このような製造方法によれば、ゲート電極
をサイドウォール９及び上面のシリコン酸化膜６により
完全に被覆した状態で、高融点金属（チタン層１０）の
成膜及び拡散層（ソース・ドレイン領域８）のシリサイ
デーションを行っているので、シリサイデーションによ
ってサイドウォール９上にＴｉＳｉx層１２が形成され
たとしても、ゲート電極とソース・ドレイン領域８との
短絡を防止することができる。よって、図６で示される
ＭＯＳＦＥＴの問題を解決することができる。
をサイドウォール９及び上面のシリコン酸化膜６により
完全に被覆した状態で、高融点金属（チタン層１０）の
成膜及び拡散層（ソース・ドレイン領域８）のシリサイ
デーションを行っているので、シリサイデーションによ
ってサイドウォール９上にＴｉＳｉx層１２が形成され
たとしても、ゲート電極とソース・ドレイン領域８との
短絡を防止することができる。よって、図６で示される
ＭＯＳＦＥＴの問題を解決することができる。
【０００７】
【発明が解決しようとする課題】この図７に示される従
来の半導体装置の製造方法では、ゲート電極とソース・
ドレイン領域８とがシリコン酸化膜のサイドウォール９
表面に残存するＴｉＳｉx層１２によって短絡すること
はない。しかしながら、ゲート電極上面のシリコン酸化
膜６の表面にもＴｉＳｉx層１２が形成されているの
で、サイドウォール９上のＴｉＳｉx層１２を介してソ
ース領域とドレイン領域とが短絡してしまうという問題
があった。
来の半導体装置の製造方法では、ゲート電極とソース・
ドレイン領域８とがシリコン酸化膜のサイドウォール９
表面に残存するＴｉＳｉx層１２によって短絡すること
はない。しかしながら、ゲート電極上面のシリコン酸化
膜６の表面にもＴｉＳｉx層１２が形成されているの
で、サイドウォール９上のＴｉＳｉx層１２を介してソ
ース領域とドレイン領域とが短絡してしまうという問題
があった。
【０００８】したがって、本発明の目的は、高融点金属
シリサイド膜を形成することによって十分な低抵抗化を
達成しながらソース・ドレイン領域間の短絡を防止でき
る半導体装置の製造方法を提供することにある。
シリサイド膜を形成することによって十分な低抵抗化を
達成しながらソース・ドレイン領域間の短絡を防止でき
る半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板にゲート電極及びこのゲート
電極に整合したソース・ドレイン領域を形成する工程
と、シリサイド反応を抑制する膜を上記ゲート電極の頂
部或いは側壁部に形成する工程と、上記ソース・ドレイ
ン領域の表面は少なくとも覆うように高融点金属膜を形
成する工程と、上記ソース・ドレイン領域と上記高融点
金属膜から上記ソース・ドレイン領域に高融点金属シリ
サイド膜を形成する工程と、未反応の高融点金属膜を除
去する工程と、上記シリサイド反応を抑制する膜を選択
的に除去する工程とを備えていることを特徴とする。
の製造方法は、半導体基板にゲート電極及びこのゲート
電極に整合したソース・ドレイン領域を形成する工程
と、シリサイド反応を抑制する膜を上記ゲート電極の頂
部或いは側壁部に形成する工程と、上記ソース・ドレイ
ン領域の表面は少なくとも覆うように高融点金属膜を形
成する工程と、上記ソース・ドレイン領域と上記高融点
金属膜から上記ソース・ドレイン領域に高融点金属シリ
サイド膜を形成する工程と、未反応の高融点金属膜を除
去する工程と、上記シリサイド反応を抑制する膜を選択
的に除去する工程とを備えていることを特徴とする。
【００１０】
【作用】シリサイド反応を抑制する膜の表面には、ソー
ス・ドレイン領域に高融点金属シリサイド膜を形成する
工程においても高融点金属シリサイド層が殆ど形成され
ず、万一形成された場合でも局在しており非常に薄いも
のとなる。その後の上記シリサイド反応を抑制する膜を
選択的に除去する工程において、リフトオフ的手法でこ
の局在しまた非常に薄い高融点金属シリサイド層もまた
剥離による除去が生じる。このようにして、短絡の原因
となる高融点金属シリサイド層は除去される。
ス・ドレイン領域に高融点金属シリサイド膜を形成する
工程においても高融点金属シリサイド層が殆ど形成され
ず、万一形成された場合でも局在しており非常に薄いも
のとなる。その後の上記シリサイド反応を抑制する膜を
選択的に除去する工程において、リフトオフ的手法でこ
の局在しまた非常に薄い高融点金属シリサイド層もまた
剥離による除去が生じる。このようにして、短絡の原因
となる高融点金属シリサイド層は除去される。
【００１１】
【実施例】本発明の上記及びその他の目的、特徴及び効
果を明瞭にすべく、以下に図面を参照しながら本発明の
実施例について説明する。
果を明瞭にすべく、以下に図面を参照しながら本発明の
実施例について説明する。
【００１２】図１及び図２は、本発明の第１の実施例の
半導体装置の製造方法を説明するための製造工程順の断
面図である。ここでは、ＬＤＤ構造のＮチャネルＭＯＳ
ＦＥＴを例にとって説明する。
半導体装置の製造方法を説明するための製造工程順の断
面図である。ここでは、ＬＤＤ構造のＮチャネルＭＯＳ
ＦＥＴを例にとって説明する。
【００１３】従来と同様に、半導体基板１に素子分離領
域２を形成し、更にゲート酸化膜３を形成する。続い
て、ＣＶＤ法によりポリシリコン膜４を１５００オング
ストローム成膜し、ＰＯＣｌ3雰囲気で熱処理を加えポ
リシリコン膜４中にリンを１０2 0ｃｍ-3程度導入し低抵
抗化させる。スパッタ法にてＷＳｉ膜５を１５００オン
グストローム程度成膜する。
域２を形成し、更にゲート酸化膜３を形成する。続い
て、ＣＶＤ法によりポリシリコン膜４を１５００オング
ストローム成膜し、ＰＯＣｌ3雰囲気で熱処理を加えポ
リシリコン膜４中にリンを１０2 0ｃｍ-3程度導入し低抵
抗化させる。スパッタ法にてＷＳｉ膜５を１５００オン
グストローム程度成膜する。
【００１４】続いて、シリサイド反応を抑制する膜の一
例として、ＢＰＳＧ膜１３を２０００オングストローム
程度成膜する。このＢＰＳＧ膜１３のリンの含有量は、
例えば４〜５ｍｏｌ％とする。４〜５ｍｏｌ％のリン及
び１０ｍｏｌ％のボロンを含有したＢＰＳＧ膜は、例え
ば、次のような条件でオゾン（Ｏ3）とＴＥＯＳ（テト
ラエチルオルソシリケート）とを用いた常圧ＣＶＤ法で
成膜できる。約４００℃の成膜温度で、窒素（Ｎ2）で
バブリングして気化させた流量が３ＳＬＭのＴＥＯＳ、
流量が１．４ＳＬＭのＴＭＯＰ（トリメトキシフォスフ
ァイト）、流量が２２ＳＣＣＭのＴＭＯＢ（トリメトキ
シボレート）、流量が７．５ＳＬＭの酸素（Ｏ2）、及
び８０ｇ／ｍ3のオゾン（Ｏ3）をＣＶＤ装置に導入すれ
ばよい。このＢＰＳＧ膜は、他のＣＶＤ法、例えばプラ
ズマＣＶＤ法や低圧ＣＶＤ法などによっても成膜でき
る。
例として、ＢＰＳＧ膜１３を２０００オングストローム
程度成膜する。このＢＰＳＧ膜１３のリンの含有量は、
例えば４〜５ｍｏｌ％とする。４〜５ｍｏｌ％のリン及
び１０ｍｏｌ％のボロンを含有したＢＰＳＧ膜は、例え
ば、次のような条件でオゾン（Ｏ3）とＴＥＯＳ（テト
ラエチルオルソシリケート）とを用いた常圧ＣＶＤ法で
成膜できる。約４００℃の成膜温度で、窒素（Ｎ2）で
バブリングして気化させた流量が３ＳＬＭのＴＥＯＳ、
流量が１．４ＳＬＭのＴＭＯＰ（トリメトキシフォスフ
ァイト）、流量が２２ＳＣＣＭのＴＭＯＢ（トリメトキ
シボレート）、流量が７．５ＳＬＭの酸素（Ｏ2）、及
び８０ｇ／ｍ3のオゾン（Ｏ3）をＣＶＤ装置に導入すれ
ばよい。このＢＰＳＧ膜は、他のＣＶＤ法、例えばプラ
ズマＣＶＤ法や低圧ＣＶＤ法などによっても成膜でき
る。
【００１５】次に、フォトリソグラフィー法及びドライ
エッチング法によりＢＰＳＧ膜１３、ＷＳｉ膜５、ポリ
シリコン膜４の不要部を除去し、ゲート電極の頂部にＢ
ＰＳＧ膜１３が形成されたゲート電極構造を得る。次
に、ＬＤＤ構造を形成するために、例えば、リンを３×
１０13ｃｍ-3程度イオン注入し、低濃度の浅い不純物拡
散領域７を形成する。（図１（ａ）） 次に、ＣＶＤ法により、シリサイド反応を抑制する膜と
は異種の絶縁膜の一例としてシリコン酸化膜を１５００
オングストローム程度半導体基板の表面に成膜する。続
いて、このシリコン酸化膜の反応性イオンエッチングを
行い、ゲート電極の側壁部にはシリコン酸化膜からなる
サイドウォール９をゲート電極の上部にはＢＰＳＧ膜１
３を残存させる。但し、ＢＰＳＧ膜１３の膜厚は、サイ
ドウォール９を形成する際のエッチングにより１０００
オングストローム程度の厚さとなっている。次に、例え
ばヒ素を２×１０15ｃｍ-3程度イオン注入し熱処理を加
えてソース・ドレイン領域８を形成する。（図１
（ｂ）） 次に、高融点金属膜の一例としてのチタン層１０を、ス
パッタ法により半導体基板の表面に３５０オングストロ
ーム程度に形成する。（図１（ｃ）） 次に、６５０℃程度の熱処理を加え、ソース・ドレイン
領域とチタン層１０とからＣ４９構造のＴｉＳｉ2膜１
１をソース・ドレイン領域８表面に形成する。５００℃
以上の熱処理を加えるとシリコン酸化膜とチタン層とが
反応し、サイドウォール９表面にはＴｉＳｉx層１２が
形成される。その理由は、ＣＶＤ法によるシリコン酸化
膜は、熱酸化によって形成されたシリコン酸化膜と比較
して、Ｓｉ−Ｏ結合が弱くまたＳｉの未結合手が多いた
めであると考えられ、ＴｉＳｉ反応が進行しやすいため
である。これに対して、素子分離領域２はＳｉの未結合
手が少ないため、その表面にＴｉＳｉx層は殆ど形成さ
れず、チタン層１０がそのまま残る。この熱処理を行っ
ても、ゲート電極上に形成されたリンを高濃度に含むＢ
ＰＳＧ膜１３の表面には、ＴｉＳｉx層１２は殆ど形成
されない。万一形成された場合でも、シリコン酸化膜か
らなるサイドウォール９上に形成されたものと比較する
と非常に薄いものとなる。（図２（ａ）） 次に、素子分離領域２上及びゲート電極上方に形成され
ている未反応チタン層１０をエッチング除去するため、
例えばウェハを硫酸と過酸化水素水との混合液に浸漬す
る。硫酸と過酸化水素水との混合比は、例えば４：１、
混合液の温度は１３０℃程度とする。ウェハを１０分程
度浸漬すると未反応チタン層１０は除去される。（図２
（ｂ）） なお、硫酸・過酸化水素水混合液によるＴｉＳｉ2層１
１やＴｉＳｉx層１２の膜べりは数十オングストローム
であり、殆どエッチングされない。これは、初期反応に
おいて、混合液の酸化作用によりＴｉＳｉ2層１１表面
にチタン酸化物或いはシリコン酸化物が形成されるため
である。このチタン酸化物或いはシリコン酸化物の形成
以降、エッチングの進行は著しく低下し、長時間硫酸・
過酸化水素水混合液に浸漬してもソース・ドレイン領域
８上のＴｉＳｉ2層１１の厚さはほぼ推移される。よっ
て、ＴｉＳｉ2層１１の膜べりを抑制することができ、
ソース・ドレイン領域の層抵抗の増加を抑制することが
できる。ＢＰＳＧ膜１３の上記エッチング液に対するレ
ートは３０〜４０オングストローム／ｍｉｎと低いもの
の硫酸・過酸化水素水混合液によりエッチングされる。
前述のとおり、ＢＰＳＧ膜１３上にはＴｉＳｉx層１２
が殆ど形成されず、仮に存在しても極く薄いものであ
り、またＢＰＳＧ膜１３上のＴｉＳｉx層１２の被覆率
は１００％ではない。したがって、長時間、例えば一時
間程度、硫酸・過酸化水素水混合液に続けて浸漬するこ
とにより、混合液が局所的領域からＢＰＳＧ膜に浸透し
ＢＰＳＧ膜を徐々にエッチングしていく。かくして、Ｂ
ＰＳＧ膜をエッチングにより同膜上のＴｉＳｉx層が除
去される。すなわち、ＢＰＳＧに対するリフトオフによ
り、ゲート電極上部を電気的に短絡させるＴｉＳｉx層
は除去される。（図２（ｃ）） ここで、未反応のチタン層とシリサイド反応を抑制する
膜としてのＢＰＳＧ膜とを同時に選択的に除去する目的
で、硫酸・過酸化水素水混合液と同様に、塩酸・過酸化
水素水混合液も利用が可能である。また、アンモニア・
過酸化水素水混合液はＢＰＳＧ膜のエッチングレートが
速いがＴｉＳｉ2膜のエッチングレートが硫酸・過酸化
水素水混合液や塩酸・過酸化水素混合液よりも著しく速
いので、短時間処理とすることで適用可能である。
エッチング法によりＢＰＳＧ膜１３、ＷＳｉ膜５、ポリ
シリコン膜４の不要部を除去し、ゲート電極の頂部にＢ
ＰＳＧ膜１３が形成されたゲート電極構造を得る。次
に、ＬＤＤ構造を形成するために、例えば、リンを３×
１０13ｃｍ-3程度イオン注入し、低濃度の浅い不純物拡
散領域７を形成する。（図１（ａ）） 次に、ＣＶＤ法により、シリサイド反応を抑制する膜と
は異種の絶縁膜の一例としてシリコン酸化膜を１５００
オングストローム程度半導体基板の表面に成膜する。続
いて、このシリコン酸化膜の反応性イオンエッチングを
行い、ゲート電極の側壁部にはシリコン酸化膜からなる
サイドウォール９をゲート電極の上部にはＢＰＳＧ膜１
３を残存させる。但し、ＢＰＳＧ膜１３の膜厚は、サイ
ドウォール９を形成する際のエッチングにより１０００
オングストローム程度の厚さとなっている。次に、例え
ばヒ素を２×１０15ｃｍ-3程度イオン注入し熱処理を加
えてソース・ドレイン領域８を形成する。（図１
（ｂ）） 次に、高融点金属膜の一例としてのチタン層１０を、ス
パッタ法により半導体基板の表面に３５０オングストロ
ーム程度に形成する。（図１（ｃ）） 次に、６５０℃程度の熱処理を加え、ソース・ドレイン
領域とチタン層１０とからＣ４９構造のＴｉＳｉ2膜１
１をソース・ドレイン領域８表面に形成する。５００℃
以上の熱処理を加えるとシリコン酸化膜とチタン層とが
反応し、サイドウォール９表面にはＴｉＳｉx層１２が
形成される。その理由は、ＣＶＤ法によるシリコン酸化
膜は、熱酸化によって形成されたシリコン酸化膜と比較
して、Ｓｉ−Ｏ結合が弱くまたＳｉの未結合手が多いた
めであると考えられ、ＴｉＳｉ反応が進行しやすいため
である。これに対して、素子分離領域２はＳｉの未結合
手が少ないため、その表面にＴｉＳｉx層は殆ど形成さ
れず、チタン層１０がそのまま残る。この熱処理を行っ
ても、ゲート電極上に形成されたリンを高濃度に含むＢ
ＰＳＧ膜１３の表面には、ＴｉＳｉx層１２は殆ど形成
されない。万一形成された場合でも、シリコン酸化膜か
らなるサイドウォール９上に形成されたものと比較する
と非常に薄いものとなる。（図２（ａ）） 次に、素子分離領域２上及びゲート電極上方に形成され
ている未反応チタン層１０をエッチング除去するため、
例えばウェハを硫酸と過酸化水素水との混合液に浸漬す
る。硫酸と過酸化水素水との混合比は、例えば４：１、
混合液の温度は１３０℃程度とする。ウェハを１０分程
度浸漬すると未反応チタン層１０は除去される。（図２
（ｂ）） なお、硫酸・過酸化水素水混合液によるＴｉＳｉ2層１
１やＴｉＳｉx層１２の膜べりは数十オングストローム
であり、殆どエッチングされない。これは、初期反応に
おいて、混合液の酸化作用によりＴｉＳｉ2層１１表面
にチタン酸化物或いはシリコン酸化物が形成されるため
である。このチタン酸化物或いはシリコン酸化物の形成
以降、エッチングの進行は著しく低下し、長時間硫酸・
過酸化水素水混合液に浸漬してもソース・ドレイン領域
８上のＴｉＳｉ2層１１の厚さはほぼ推移される。よっ
て、ＴｉＳｉ2層１１の膜べりを抑制することができ、
ソース・ドレイン領域の層抵抗の増加を抑制することが
できる。ＢＰＳＧ膜１３の上記エッチング液に対するレ
ートは３０〜４０オングストローム／ｍｉｎと低いもの
の硫酸・過酸化水素水混合液によりエッチングされる。
前述のとおり、ＢＰＳＧ膜１３上にはＴｉＳｉx層１２
が殆ど形成されず、仮に存在しても極く薄いものであ
り、またＢＰＳＧ膜１３上のＴｉＳｉx層１２の被覆率
は１００％ではない。したがって、長時間、例えば一時
間程度、硫酸・過酸化水素水混合液に続けて浸漬するこ
とにより、混合液が局所的領域からＢＰＳＧ膜に浸透し
ＢＰＳＧ膜を徐々にエッチングしていく。かくして、Ｂ
ＰＳＧ膜をエッチングにより同膜上のＴｉＳｉx層が除
去される。すなわち、ＢＰＳＧに対するリフトオフによ
り、ゲート電極上部を電気的に短絡させるＴｉＳｉx層
は除去される。（図２（ｃ）） ここで、未反応のチタン層とシリサイド反応を抑制する
膜としてのＢＰＳＧ膜とを同時に選択的に除去する目的
で、硫酸・過酸化水素水混合液と同様に、塩酸・過酸化
水素水混合液も利用が可能である。また、アンモニア・
過酸化水素水混合液はＢＰＳＧ膜のエッチングレートが
速いがＴｉＳｉ2膜のエッチングレートが硫酸・過酸化
水素水混合液や塩酸・過酸化水素混合液よりも著しく速
いので、短時間処理とすることで適用可能である。
【００１６】次に、９００℃程度の温度にて熱処理を加
えて、ソース・ドレイン領域８表面のＴｉＳｉ2層１１
を低抵抗のＣ５４構造に相転移させる。その後は、通常
のＭＯＳＦＥＴの製造方法と同様に層間絶縁膜を形成
し、これにコンタクト孔を開孔し配線を形成することに
よりシリサイドを有するＮチャネルＭＯＳＦＥＴを得
る。
えて、ソース・ドレイン領域８表面のＴｉＳｉ2層１１
を低抵抗のＣ５４構造に相転移させる。その後は、通常
のＭＯＳＦＥＴの製造方法と同様に層間絶縁膜を形成
し、これにコンタクト孔を開孔し配線を形成することに
よりシリサイドを有するＮチャネルＭＯＳＦＥＴを得
る。
【００１７】本実施例によれば、ゲート電極の頂部にシ
リサイド反応を抑制する膜の一例としてＢＰＳＧ膜１３
を形成した状態で、シリサイド形成プロセスを行い、そ
の後このＢＰＳＧ膜１３を選択的に除去すると同時に微
細なＴｉＳｉx層をも同時に除去することにより、ゲー
ト電極とソース・ドレイン領域８との短絡やソース・ド
レイン領域８間の短絡を防ぐことができる。しかも、こ
のシリサイド反応を抑制する膜としてのＢＰＳＧ膜８
は、硫酸・過酸化水素水混合液等により選択的に除去で
きるので、このような短絡を防止しながら、ソース・ド
レイン領域８表面のＴｉＳｉ2膜１１の膜べりを低減す
ることができ、ソース・ドレイン領域８の低抵抗化を達
成することができる。これによって、半導体装置の信頼
性を向上させまた高速化を促進させることができる。
リサイド反応を抑制する膜の一例としてＢＰＳＧ膜１３
を形成した状態で、シリサイド形成プロセスを行い、そ
の後このＢＰＳＧ膜１３を選択的に除去すると同時に微
細なＴｉＳｉx層をも同時に除去することにより、ゲー
ト電極とソース・ドレイン領域８との短絡やソース・ド
レイン領域８間の短絡を防ぐことができる。しかも、こ
のシリサイド反応を抑制する膜としてのＢＰＳＧ膜８
は、硫酸・過酸化水素水混合液等により選択的に除去で
きるので、このような短絡を防止しながら、ソース・ド
レイン領域８表面のＴｉＳｉ2膜１１の膜べりを低減す
ることができ、ソース・ドレイン領域８の低抵抗化を達
成することができる。これによって、半導体装置の信頼
性を向上させまた高速化を促進させることができる。
【００１８】本実施例では、シリサイド反応を抑制する
膜をゲート電極の頂部に形成し、サイドウォール９をシ
リコン酸化膜で構成した場合について説明した。しかし
ながら、ゲート電極の側壁部のサイドウォール９をシリ
サイド反応を抑制する膜、例えばＢＰＳＧ膜で構成し、
シリサイド反応を抑制する膜とは異種の絶縁膜、例えば
シリコン酸化膜をゲート電極の頂部に形成してもよい。
この場合には、その後、高融点金属膜形成工程、高融点
金属シリサイド膜形成工程、未反応高融点金属膜除去工
程及びサイドウォール９のシリサイド反応を抑制する膜
の選択除去工程が行われる。サイドウォール９のシリサ
イド反応を抑制する膜の表面には、高融点金属シリサイ
ド膜形成工程によってもＴｉＳｉx層が殆ど形成されず
仮に存在しても極く薄いものになり、またシリサイド反
応を抑制する膜上のＴｉＳｉx層の被覆率は１００％で
はない。よって、その後のシリサイド反応を抑制する膜
の選択除去工程において、リフトオフ的手法により局在
したＴｉＳｉx層の剥離による除去が生じる。これらの
作用からゲート側壁部を電気的に短絡させるＴｉＳｉx
層は除去できる。
膜をゲート電極の頂部に形成し、サイドウォール９をシ
リコン酸化膜で構成した場合について説明した。しかし
ながら、ゲート電極の側壁部のサイドウォール９をシリ
サイド反応を抑制する膜、例えばＢＰＳＧ膜で構成し、
シリサイド反応を抑制する膜とは異種の絶縁膜、例えば
シリコン酸化膜をゲート電極の頂部に形成してもよい。
この場合には、その後、高融点金属膜形成工程、高融点
金属シリサイド膜形成工程、未反応高融点金属膜除去工
程及びサイドウォール９のシリサイド反応を抑制する膜
の選択除去工程が行われる。サイドウォール９のシリサ
イド反応を抑制する膜の表面には、高融点金属シリサイ
ド膜形成工程によってもＴｉＳｉx層が殆ど形成されず
仮に存在しても極く薄いものになり、またシリサイド反
応を抑制する膜上のＴｉＳｉx層の被覆率は１００％で
はない。よって、その後のシリサイド反応を抑制する膜
の選択除去工程において、リフトオフ的手法により局在
したＴｉＳｉx層の剥離による除去が生じる。これらの
作用からゲート側壁部を電気的に短絡させるＴｉＳｉx
層は除去できる。
【００１９】次に、本発明の第２の実施例について図面
を参照して説明する。図３及び図４は、本発明の第２の
実施例を説明するための製造工程順の断面図である。ポ
リシリコン膜４を形成する工程までは、第１の実施例と
同様である。続いて、フォトリソグラフィー法及びドラ
イエッチング法によりポリシリコン膜４の不要部を除去
し、ゲート電極構造を得る。次に、ＬＤＤ構造を形成す
るためリンをイオン注入し低濃度の浅い不純物拡散領域
７を得る。（図３（ａ）） 次に、シリサイド反応を抑制する膜の一例としてのＢＰ
ＳＧ膜を１５００オングストローム程度シリコン基板１
表面の全体にＣＶＤ法により成膜させ、反応性イオンエ
ッチングを行いゲート電極の側壁部にＢＰＳＧ膜から成
るサイドウォール９ａを残存させる。次に、ヒ素をイオ
ン注入し、ソース・ドレイン領域８を形成する。続い
て、ソース・ドレイン領域８表面の酸化膜を除去する。
（図３（ｂ）） 次に、高融点金属層の一例としてのチタン層１０を、ス
パッタ法により３５０オングストローム程度に形成す
る。（図３（ｃ）） 次に、６５０℃程度の熱処理を加え、ソース・ドレイン
領域とチタン層１０とからＣ４９構造のＴｉＳｉ2膜１
１をソース・ドレイン領域８表面及びポリシリコン膜４
表面に形成する。ここで、リンを高濃度に含むＢＰＳＧ
膜１３から成るサイドウォール９ａ表面にはＴｉＳｉx
層は殆ど形成されていない。（図４（ａ）） 上述の第１の実施例と同様に、例えば硫酸・過酸化水素
水混合液に１０分浸漬し、未反応チタン層１０を除去す
る。（図４（ｂ）） 更に、硫酸・過酸化水素水混合液に例えば１時間浸漬す
るか或いは塩酸・過酸化水素水混合液に例えば１時間浸
漬することにより、ＢＰＳＧ膜から成るサイドウォール
９ａを除去すると同時にその表面の微細なＴｉＳｉx層
を除去する。（図４（ｃ）） 次に、９００℃程度の温度にて熱処理を加えて、ＴｉＳ
ｉ2層１１を低抵抗のＣ５４構造に相転移させる。以降
は、第１の実施例と同様に、層間絶縁膜を形成し、これ
にコンタクト孔を開孔し配線を形成することによりシリ
サイドを有するＮチャネルＭＯＳＦＥＴを得る。
を参照して説明する。図３及び図４は、本発明の第２の
実施例を説明するための製造工程順の断面図である。ポ
リシリコン膜４を形成する工程までは、第１の実施例と
同様である。続いて、フォトリソグラフィー法及びドラ
イエッチング法によりポリシリコン膜４の不要部を除去
し、ゲート電極構造を得る。次に、ＬＤＤ構造を形成す
るためリンをイオン注入し低濃度の浅い不純物拡散領域
７を得る。（図３（ａ）） 次に、シリサイド反応を抑制する膜の一例としてのＢＰ
ＳＧ膜を１５００オングストローム程度シリコン基板１
表面の全体にＣＶＤ法により成膜させ、反応性イオンエ
ッチングを行いゲート電極の側壁部にＢＰＳＧ膜から成
るサイドウォール９ａを残存させる。次に、ヒ素をイオ
ン注入し、ソース・ドレイン領域８を形成する。続い
て、ソース・ドレイン領域８表面の酸化膜を除去する。
（図３（ｂ）） 次に、高融点金属層の一例としてのチタン層１０を、ス
パッタ法により３５０オングストローム程度に形成す
る。（図３（ｃ）） 次に、６５０℃程度の熱処理を加え、ソース・ドレイン
領域とチタン層１０とからＣ４９構造のＴｉＳｉ2膜１
１をソース・ドレイン領域８表面及びポリシリコン膜４
表面に形成する。ここで、リンを高濃度に含むＢＰＳＧ
膜１３から成るサイドウォール９ａ表面にはＴｉＳｉx
層は殆ど形成されていない。（図４（ａ）） 上述の第１の実施例と同様に、例えば硫酸・過酸化水素
水混合液に１０分浸漬し、未反応チタン層１０を除去す
る。（図４（ｂ）） 更に、硫酸・過酸化水素水混合液に例えば１時間浸漬す
るか或いは塩酸・過酸化水素水混合液に例えば１時間浸
漬することにより、ＢＰＳＧ膜から成るサイドウォール
９ａを除去すると同時にその表面の微細なＴｉＳｉx層
を除去する。（図４（ｃ）） 次に、９００℃程度の温度にて熱処理を加えて、ＴｉＳ
ｉ2層１１を低抵抗のＣ５４構造に相転移させる。以降
は、第１の実施例と同様に、層間絶縁膜を形成し、これ
にコンタクト孔を開孔し配線を形成することによりシリ
サイドを有するＮチャネルＭＯＳＦＥＴを得る。
【００２０】この第２の実施例によれば、ゲート電極の
側壁部にシリサイド反応を抑制する膜の一例としてＢＰ
ＳＧ膜９ａを形成した状態で、シリサイド形成プロセス
を行い、その後このＢＰＳＧ膜９ａを選択的に除去する
と同時に微細なＴｉＳｉx膜をも同時に除去しているの
で、ゲート電極とソース・ドレイン領域８との短絡やソ
ース・ドレイン領域８間の短絡を防ぐことができる。し
かも、シリサイド反応を抑制する膜としてのＢＰＳＧ膜
は硫酸・過酸化水素水混合液等により選択的に除去でき
るので、このような短絡を防止しながら、ソース・ドレ
イン領域８表面及びゲート電極のポリシリコン膜４表面
のＴｉＳｉ2膜１１の膜べりを低減することができ、ソ
ース・ドレイン領域及びゲート電極の低抵抗化を達成す
ることができる。これによって、半導体装置の信頼性を
向上させまた高速化を促進させることができる。さら
に、この第２の実施例によれば、ゲート電極とソース・
ドレイン領域とを同時にシリサイド化するサリサイドプ
ロセスにも適用が可能である。また、第１の実施例より
も製造工程が簡略であるという利点がある。
側壁部にシリサイド反応を抑制する膜の一例としてＢＰ
ＳＧ膜９ａを形成した状態で、シリサイド形成プロセス
を行い、その後このＢＰＳＧ膜９ａを選択的に除去する
と同時に微細なＴｉＳｉx膜をも同時に除去しているの
で、ゲート電極とソース・ドレイン領域８との短絡やソ
ース・ドレイン領域８間の短絡を防ぐことができる。し
かも、シリサイド反応を抑制する膜としてのＢＰＳＧ膜
は硫酸・過酸化水素水混合液等により選択的に除去でき
るので、このような短絡を防止しながら、ソース・ドレ
イン領域８表面及びゲート電極のポリシリコン膜４表面
のＴｉＳｉ2膜１１の膜べりを低減することができ、ソ
ース・ドレイン領域及びゲート電極の低抵抗化を達成す
ることができる。これによって、半導体装置の信頼性を
向上させまた高速化を促進させることができる。さら
に、この第２の実施例によれば、ゲート電極とソース・
ドレイン領域とを同時にシリサイド化するサリサイドプ
ロセスにも適用が可能である。また、第１の実施例より
も製造工程が簡略であるという利点がある。
【００２１】図５は、従来の技術と本発明により製造さ
れたデバイスの歩留まり比較結果を示すグラフである。
図７に示されるような、ゲート頂部にシリコン酸化膜を
形成した状態でシリサイド化を行う従来例と比較し
て、本発明では歩留まりが向上していることがわかる。
さらに、図６に示されるような、ゲート電極の頂部にシ
リコン酸化膜を形成しない状態でシリサイド化を行う従
来例と比較しても、本発明では歩留まりが著しく良好
である。
れたデバイスの歩留まり比較結果を示すグラフである。
図７に示されるような、ゲート頂部にシリコン酸化膜を
形成した状態でシリサイド化を行う従来例と比較し
て、本発明では歩留まりが向上していることがわかる。
さらに、図６に示されるような、ゲート電極の頂部にシ
リコン酸化膜を形成しない状態でシリサイド化を行う従
来例と比較しても、本発明では歩留まりが著しく良好
である。
【００２２】以上、本発明の好ましい実施例について説
明したが、本発明はＮチャネルＭＯＳＦＥＴだけでな
く、当然ＰチャネルＭＯＳＦＥＴ又はＣＭＯＳＦＥＴの
シリサイデーションにも適用できる。また、ＬＤＤ構造
以外の、ソース・ドレイン領域が低濃度の浅い不純物拡
散領域を持たないより一般的な構造のＭＯＳＦＥＴにも
適用できる。
明したが、本発明はＮチャネルＭＯＳＦＥＴだけでな
く、当然ＰチャネルＭＯＳＦＥＴ又はＣＭＯＳＦＥＴの
シリサイデーションにも適用できる。また、ＬＤＤ構造
以外の、ソース・ドレイン領域が低濃度の浅い不純物拡
散領域を持たないより一般的な構造のＭＯＳＦＥＴにも
適用できる。
【００２３】
【発明の効果】以上説明したように、本発明は、シリサ
イド反応を抑制する膜をゲート電極の頂部或いは側壁部
に形成した状態で、高融点金属膜を成膜し、熱処理を加
えて拡散層又はゲート電極をシリサイド化し、未反応の
高融点金属膜を除去し、更にシリサイド反応を抑制する
膜を選択的に除去すると同時に微小な高融点金属シリサ
イド層（例えば、ＴｉＳｉx層）を除去することによっ
て、ゲート電極と拡散層間及び拡散層と拡散層とが電気
的に短絡することがなくなり、デバイスの歩留まりを向
上させることができる。
イド反応を抑制する膜をゲート電極の頂部或いは側壁部
に形成した状態で、高融点金属膜を成膜し、熱処理を加
えて拡散層又はゲート電極をシリサイド化し、未反応の
高融点金属膜を除去し、更にシリサイド反応を抑制する
膜を選択的に除去すると同時に微小な高融点金属シリサ
イド層（例えば、ＴｉＳｉx層）を除去することによっ
て、ゲート電極と拡散層間及び拡散層と拡散層とが電気
的に短絡することがなくなり、デバイスの歩留まりを向
上させることができる。
【図１】本発明の第１の実施例を説明するための製造工
程順の断面図。
程順の断面図。
【図２】本発明の第１の実施例を説明するための製造工
程順の断面図。
程順の断面図。
【図３】本発明の第２の実施例を説明するための製造工
程順の断面図。
程順の断面図。
【図４】本発明の第２の実施例を説明するための製造工
程順の断面図。
程順の断面図。
【図５】本発明の効果を説明するためのグラフ。
【図６】従来の技術を説明するための断面図。
【図７】従来の技術を説明するための製造工程順の断面
図。
図。
１ 半導体基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ ポリシリコン膜 ５ ＷＳｉ膜 ６ シリコン酸化膜 ７ 低濃度の浅い不純物領域 ８ ソース・ドレイン領域 ９、９ａ サイドウォール １０ チタン層 １１ ＴｉＳｉ2膜 １２ ＴｉＳｉx層 １３ ＢＰＳＧ膜
Claims (7)
- 【請求項１】 半導体基板にゲート電極及びこのゲート
電極に整合したソース・ドレイン領域を形成する工程
と、シリサイド反応を抑制する膜を前記ゲート電極の頂
部或いは側壁部に形成する工程と、前記ソース・ドレイ
ン領域の表面は少なくとも覆うように高融点金属膜を形
成する工程と、前記ソース・ドレイン領域と前記高融点
金属膜から前記ソース・ドレイン領域に高融点金属シリ
サイド膜を形成する工程と、未反応の高融点金属膜を除
去する工程と、前記シリサイド反応を抑制する膜を選択
的に除去する工程とを備えていることを特徴とする半導
体装置の製造方法。 - 【請求項２】 半導体基板にゲート電極及びこのゲート
電極に整合したソース・ドレイン領域を形成する工程
と、前記ゲート電極の頂部にはシリサイド反応を抑制す
る膜を形成し、前記ゲート電極の側壁部には前記シリサ
イド反応を抑制する膜とは異種の絶縁膜を形成する工程
と、前記ソース・ドレイン領域、前記シリサイド反応を
抑制する膜及び前記シリサイド反応を抑制する膜とは異
種の絶縁膜を覆う高融点金属膜を形成する工程と、前記
ソース・ドレイン領域と前記高融点金属膜とから前記ソ
ース・ドレイン領域に高融点金属シリサイド膜を形成す
る工程と、未反応の高融点金属膜を除去し、さらに前記
シリサイド反応を抑制する膜を選択的に除去する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記シリサイド反応を抑制する膜とは異
種の前記絶縁膜が、ＣＶＤ法により形成されたシリコン
酸化膜であることを特徴とする請求項２記載の半導体装
置の製造方法。 - 【請求項４】 半導体基板にゲート電極及びこのゲート
電極に整合したソース・ドレイン領域を形成する工程
と、前記ゲート電極の側壁部にシリサイド反応を抑制す
る膜を形成する工程と、前記ソース・ドレイン領域、前
記シリサイド反応を抑制する膜及び前記ゲート電極を覆
う高融点金属膜を形成する工程と、前記ソース・ドレイ
ン領域と前記高融点金属膜とから前記ソース・ドレイン
領域に高融点金属シリサイド膜を形成する工程と、未反
応の高融点金属膜を除去し、さらに前記シリサイド反応
を抑制する膜を選択的に除去する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項５】 前記ソース・ドレイン領域に高融点金属
シリサイド膜を形成する工程において、前記ゲート電極
の表面にも高融点金属シリサイド膜を形成することを特
徴とする請求項１又は請求項４記載の半導体装置の製造
方法。 - 【請求項６】 前記シリサイド反応を抑制する膜がＢＰ
ＳＧ膜であることを特徴とする請求項１、請求項２、請
求項３、請求項４又は請求項５記載の半導体装置の製造
方法。 - 【請求項７】 シリサイド反応を抑制する膜を選択的に
除去する工程において、硫酸・過酸化水素水混合液、塩
酸・過酸化水素水混合液又はアンモニア・過酸化水素水
混合液を用いることを特徴とする請求項１、請求項２、
請求項３、請求項４、請求項５又は請求項６記載の半導
体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7146185A JP2792467B2 (ja) | 1995-06-13 | 1995-06-13 | 半導体装置の製造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7146185A JP2792467B2 (ja) | 1995-06-13 | 1995-06-13 | 半導体装置の製造方法 |
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|---|---|
| JPH08340109A true JPH08340109A (ja) | 1996-12-24 |
| JP2792467B2 JP2792467B2 (ja) | 1998-09-03 |
Family
ID=15402065
Family Applications (1)
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| JP7146185A Expired - Fee Related JP2792467B2 (ja) | 1995-06-13 | 1995-06-13 | 半導体装置の製造方法 |
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| JP (1) | JP2792467B2 (ja) |
| KR (1) | KR970003545A (ja) |
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| US6376348B1 (en) * | 1997-09-30 | 2002-04-23 | Siemens Aktiengesellschaft | Reliable polycide gate stack with reduced sheet resistance and thickness |
| US5953614A (en) * | 1997-10-09 | 1999-09-14 | Lsi Logic Corporation | Process for forming self-aligned metal silicide contacts for MOS structure using single silicide-forming step |
| JPH11135745A (ja) * | 1997-10-29 | 1999-05-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6040241A (en) * | 1998-02-11 | 2000-03-21 | United Microelectronics Corp. | Method of avoiding sidewall residue in forming connections |
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| JPH07249761A (ja) * | 1994-03-09 | 1995-09-26 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
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|---|---|---|---|---|
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| US5179034A (en) * | 1987-08-24 | 1993-01-12 | Hitachi, Ltd. | Method for fabricating insulated gate semiconductor device |
| US5089432A (en) * | 1990-08-17 | 1992-02-18 | Taiwan Semiconductor Manufacturing Company | Polycide gate MOSFET process for integrated circuits |
| US5130266A (en) * | 1990-08-28 | 1992-07-14 | United Microelectronics Corporation | Polycide gate MOSFET process for integrated circuits |
| US5340761A (en) * | 1991-10-31 | 1994-08-23 | Vlsi Technology, Inc. | Self-aligned contacts with gate overlapped lightly doped drain (goldd) structure |
| US5221833A (en) * | 1991-12-27 | 1993-06-22 | Xerox Corporation | Methods and means for reducing bit error rates in reading self-clocking glyph codes |
| JP3211377B2 (ja) * | 1992-06-17 | 2001-09-25 | ソニー株式会社 | 半導体装置の製造方法 |
| US5411907A (en) * | 1992-09-01 | 1995-05-02 | Taiwan Semiconductor Manufacturing Company | Capping free metal silicide integrated process |
| US5352631A (en) * | 1992-12-16 | 1994-10-04 | Motorola, Inc. | Method for forming a transistor having silicided regions |
| US5491099A (en) * | 1994-08-29 | 1996-02-13 | United Microelectronics Corporation | Method of making silicided LDD with recess in semiconductor substrate |
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| JP2663905B2 (ja) * | 1995-03-30 | 1997-10-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5605854A (en) * | 1996-02-20 | 1997-02-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Integrated Ti-W polycide for deep submicron processing |
-
1995
- 1995-06-13 JP JP7146185A patent/JP2792467B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-11 US US08/660,571 patent/US5723377A/en not_active Expired - Fee Related
- 1996-06-12 KR KR1019960020981A patent/KR970003545A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5723377A (en) | 1998-03-03 |
| JP2792467B2 (ja) | 1998-09-03 |
| KR970003545A (ko) | 1997-01-28 |
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