JP2785734B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2785734B2 JP2785734B2 JP7040229A JP4022995A JP2785734B2 JP 2785734 B2 JP2785734 B2 JP 2785734B2 JP 7040229 A JP7040229 A JP 7040229A JP 4022995 A JP4022995 A JP 4022995A JP 2785734 B2 JP2785734 B2 JP 2785734B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にサリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ−
Ｓｉｌｉｃｉｄｅ）プロセスに関する。
係わり、特にサリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ−
Ｓｉｌｉｃｉｄｅ）プロセスに関する。
【０００２】
【従来の技術】近年、絶縁ゲート型電界効果トランジス
タ（以下ＭＯＳＦＥＴと略す）の高集積微細化が進み、
ＭＯＳＦＥＴのゲート電極及びソース，ドレイン領域の
寄生抵抗が半導体装置の高速化を阻害する要因となって
きた。
タ（以下ＭＯＳＦＥＴと略す）の高集積微細化が進み、
ＭＯＳＦＥＴのゲート電極及びソース，ドレイン領域の
寄生抵抗が半導体装置の高速化を阻害する要因となって
きた。
【０００３】そこで、抵抗を低減するために自己整合的
に高融点金属シリサイドをゲート電極上及びソース，ド
レイン領域上に形成する技術（サリサイドプロセス）が
使用されるようになってきている。
に高融点金属シリサイドをゲート電極上及びソース，ド
レイン領域上に形成する技術（サリサイドプロセス）が
使用されるようになってきている。
【０００４】図７および図８は従来一般的に使用されて
いるサリサイドプロセスによって形成されたＭＯＳＦＥ
Ｔおよびその製造を工程順に示した縦断面図であり、図
８（Ａ）および（Ｂ）はそれぞれ図７（Ｄ）および
（Ｅ）を拡大した図である。
いるサリサイドプロセスによって形成されたＭＯＳＦＥ
Ｔおよびその製造を工程順に示した縦断面図であり、図
８（Ａ）および（Ｂ）はそれぞれ図７（Ｄ）および
（Ｅ）を拡大した図である。
【０００５】０．３５μｍルールのＮチャネル側のＭＯ
ＳＦＥＴの説明とすると、まず図７（Ａ）において、半
導体基板１に素子分離領域２を形成した後に熱酸化法に
よってゲート絶縁膜３を形成する。更にＣＶＤ法により
ポリシリコン膜４を膜厚１５０ｎｍ程度成膜した後に、
８５０℃程度の温度でＰＯＣｌ3 雰囲気中で２０分間熱
処理を加えリンを１０20ｃｍ-3程度ポリシリコン膜に拡
散させる。次にフォトリソグラフィー法及びドライエッ
チング法によりポリシリコン膜４の不要部を除去し、ゲ
ート電極構造４を得る。次にＬｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ（以下ＬＤＤと略す）構造を形成するた
め例えばリンを５０ｋｅＶのエネルギにてドーズ量３×
１０13ｃｍ-2程度イオン注入し、低濃度の浅い不純物拡
散領域５を形成する。
ＳＦＥＴの説明とすると、まず図７（Ａ）において、半
導体基板１に素子分離領域２を形成した後に熱酸化法に
よってゲート絶縁膜３を形成する。更にＣＶＤ法により
ポリシリコン膜４を膜厚１５０ｎｍ程度成膜した後に、
８５０℃程度の温度でＰＯＣｌ3 雰囲気中で２０分間熱
処理を加えリンを１０20ｃｍ-3程度ポリシリコン膜に拡
散させる。次にフォトリソグラフィー法及びドライエッ
チング法によりポリシリコン膜４の不要部を除去し、ゲ
ート電極構造４を得る。次にＬｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ（以下ＬＤＤと略す）構造を形成するた
め例えばリンを５０ｋｅＶのエネルギにてドーズ量３×
１０13ｃｍ-2程度イオン注入し、低濃度の浅い不純物拡
散領域５を形成する。
【０００６】次に図７（Ｂ）において、ＣＶＤ法により
膜厚が約１５０ｎｍのシリコン酸化膜を半導体基板１の
表面に成膜させ、反応性イオンエッチング法により異方
的にエッチングしてゲート電極４の側壁にのみサイドウ
ォール６となるシリコン酸化膜を残存させる。次に例え
ばヒ素を７０ｋｅＶのエネルギにてドーズ量２×１０15
ｃｍ-2イオン注入し、更に８５０℃程度の温度で窒素雰
囲気中にて活性化熱処理を加えることにより、自己整合
的にソース，ドレイン領域７を形成し、浅い拡散領域５
によりＬＤＤタイプとなる。
膜厚が約１５０ｎｍのシリコン酸化膜を半導体基板１の
表面に成膜させ、反応性イオンエッチング法により異方
的にエッチングしてゲート電極４の側壁にのみサイドウ
ォール６となるシリコン酸化膜を残存させる。次に例え
ばヒ素を７０ｋｅＶのエネルギにてドーズ量２×１０15
ｃｍ-2イオン注入し、更に８５０℃程度の温度で窒素雰
囲気中にて活性化熱処理を加えることにより、自己整合
的にソース，ドレイン領域７を形成し、浅い拡散領域５
によりＬＤＤタイプとなる。
【０００７】次に図７（Ｃ）において、ソース，ドレイ
ン領域７及びゲート電極（ポリシリコン膜）４の表面に
形成された自然酸化膜を除去するためフッ化水素酸を含
む、水溶液中にて処理を行い、続いてスパッタ法により
膜厚３５ｎｍ程度のチタン膜８を形成する。その後に６
５０℃程度の温度で３０秒間熱処理を加え、チタン膜８
とシリコンを反応させてＣ４９構造のＴｉＳｉ2 層９を
ソース，ドレイン領域７及びゲート電極のポリシリコン
膜４の上表面に形成する。同時に、シリコン酸化膜から
成るサイドウォール６とチタン膜８とが反応し、サイド
ウォールの表面にＴｉＳｉx 層１０が形成される。
ン領域７及びゲート電極（ポリシリコン膜）４の表面に
形成された自然酸化膜を除去するためフッ化水素酸を含
む、水溶液中にて処理を行い、続いてスパッタ法により
膜厚３５ｎｍ程度のチタン膜８を形成する。その後に６
５０℃程度の温度で３０秒間熱処理を加え、チタン膜８
とシリコンを反応させてＣ４９構造のＴｉＳｉ2 層９を
ソース，ドレイン領域７及びゲート電極のポリシリコン
膜４の上表面に形成する。同時に、シリコン酸化膜から
成るサイドウォール６とチタン膜８とが反応し、サイド
ウォールの表面にＴｉＳｉx 層１０が形成される。
【０００８】次に、図７（Ｄ）および図８（Ａ）におい
て、アンモニア，過酸化水素水の混合液または硫酸，過
酸化水素水の混合液に浸漬し未反応のチタン膜８を除去
する。但し、未反応のチタン膜８の最表面は前記熱処理
が窒素雰囲気である場合には窒化チタン層となっている
が前記混合液により同様にエッチングされる。一方、Ｔ
ｉＳｉ2 層９とＴｉＳｉx 層１０は硫酸，過酸化水素水
の混合液によりエッチングされないため、硫酸，過酸化
水素水混合液により処理された場合には図７（Ｄ）およ
び図８（Ａ）に示すような構造となり、ソース，ドレイ
ン領域とゲート電極４上に形成されたＣ４９構造のＴｉ
Ｓｉ2 層９は反応時の厚さをほぼ維持している。但し、
サイドウォール６上のＴｉＳｉx 層１０は残存する。
て、アンモニア，過酸化水素水の混合液または硫酸，過
酸化水素水の混合液に浸漬し未反応のチタン膜８を除去
する。但し、未反応のチタン膜８の最表面は前記熱処理
が窒素雰囲気である場合には窒化チタン層となっている
が前記混合液により同様にエッチングされる。一方、Ｔ
ｉＳｉ2 層９とＴｉＳｉx 層１０は硫酸，過酸化水素水
の混合液によりエッチングされないため、硫酸，過酸化
水素水混合液により処理された場合には図７（Ｄ）およ
び図８（Ａ）に示すような構造となり、ソース，ドレイ
ン領域とゲート電極４上に形成されたＣ４９構造のＴｉ
Ｓｉ2 層９は反応時の厚さをほぼ維持している。但し、
サイドウォール６上のＴｉＳｉx 層１０は残存する。
【０００９】次に図７（Ｅ）および図８（Ｂ）におい
て、このＴｉＳｉx 層１０は導電性であるためゲート電
極とソース，ドレイン領域７とが短絡するため除去する
必要があり、アンモニア，過酸化水素水混合液に浸漬
し、ＴｉＳｉx 層１０をエッチングする。同時にＴｉＳ
ｉ2 層及びシリコン酸化膜からなるサイドウォール６の
一部もエッチングされる。図８（Ｂ）にサイドウォール
の表面部分が削られた状態を示す。アンモニア，過酸化
水素水混合液のみの処理でも同様に図７（Ｅ）および図
８（Ｂ）に示す構造が得られる。
て、このＴｉＳｉx 層１０は導電性であるためゲート電
極とソース，ドレイン領域７とが短絡するため除去する
必要があり、アンモニア，過酸化水素水混合液に浸漬
し、ＴｉＳｉx 層１０をエッチングする。同時にＴｉＳ
ｉ2 層及びシリコン酸化膜からなるサイドウォール６の
一部もエッチングされる。図８（Ｂ）にサイドウォール
の表面部分が削られた状態を示す。アンモニア，過酸化
水素水混合液のみの処理でも同様に図７（Ｅ）および図
８（Ｂ）に示す構造が得られる。
【００１０】次に９００℃程度の温度で１０秒間熱処理
を加え、高抵抗のＣ４９構造のＴｉＳｉ2 層から低抵抗
のＣ５４構造のＴｉＳｉ2 層へ相移転させる。その後は
通常のＭＯＳＦＥＴの製造方法と同様に層間膜を形成
し、コンタクト孔を開孔し、配線を形成することによっ
てシリサイドを有するＮチャネルＭＯＳＦＥＴを得る。
を加え、高抵抗のＣ４９構造のＴｉＳｉ2 層から低抵抗
のＣ５４構造のＴｉＳｉ2 層へ相移転させる。その後は
通常のＭＯＳＦＥＴの製造方法と同様に層間膜を形成
し、コンタクト孔を開孔し、配線を形成することによっ
てシリサイドを有するＮチャネルＭＯＳＦＥＴを得る。
【００１１】
【発明が解決しようとする課題】上述した従来のＭＯＳ
ＦＥＴの製造方法ではソース，ドレイン領域７，ゲート
電極上のＴｉＳｉ2 層９の層抵抗を低く保ち且つ、ソー
ス，ドレイン領域７とゲート電極との短絡を防ぐことが
困難であるという問題がある。つまり、サイドウォール
６上に形成された不所望のＴｉＳｉx 層１０を除去する
際にソース，ドレイン領域７上、およびゲート電極のポ
リシリコン膜４上のＴｉＳｉ2 層９をもエッイングし、
薄膜化するためである。ＴｉＳｉx 層１０の形成は基本
的には温度により決定され低温ほど形成されにくい。
ＦＥＴの製造方法ではソース，ドレイン領域７，ゲート
電極上のＴｉＳｉ2 層９の層抵抗を低く保ち且つ、ソー
ス，ドレイン領域７とゲート電極との短絡を防ぐことが
困難であるという問題がある。つまり、サイドウォール
６上に形成された不所望のＴｉＳｉx 層１０を除去する
際にソース，ドレイン領域７上、およびゲート電極のポ
リシリコン膜４上のＴｉＳｉ2 層９をもエッイングし、
薄膜化するためである。ＴｉＳｉx 層１０の形成は基本
的には温度により決定され低温ほど形成されにくい。
【００１２】しかし、低温ではソース，ドレイン領域
７，ゲート電極のＴｉＳｉ2 層９の反応が抑制されにく
く、高抵抗のままである。つまり、ＴｉＳｉ2 層の抵抗
とソース，ドレイン領域，ゲート電極との短絡とはトレ
ードオフの関係にある。
７，ゲート電極のＴｉＳｉ2 層９の反応が抑制されにく
く、高抵抗のままである。つまり、ＴｉＳｉ2 層の抵抗
とソース，ドレイン領域，ゲート電極との短絡とはトレ
ードオフの関係にある。
【００１３】一方、ＴｉＳｉx 層の形成はサイドウォー
ル６の表面状態によっても影響し、イオン注入等による
ダメージが有るとＴｉＳｉx 層の形成が促進されるとし
て、特開平４−１９６４４２号公報ではシリサイド形成
工程の直前にサイドウォールの一定量を一旦除去し再度
形成するという技術を開示している。
ル６の表面状態によっても影響し、イオン注入等による
ダメージが有るとＴｉＳｉx 層の形成が促進されるとし
て、特開平４−１９６４４２号公報ではシリサイド形成
工程の直前にサイドウォールの一定量を一旦除去し再度
形成するという技術を開示している。
【００１４】しかしながら上記特開平４−１９６４４２
号公報の技術は、ソース，ドレイン形成時のイオン注入
によるダメージの影響を排除する効果を有するだけであ
り、ソース，ドレイン領域とゲート電極との短絡を完全
に抑制することは不可能である。
号公報の技術は、ソース，ドレイン形成時のイオン注入
によるダメージの影響を排除する効果を有するだけであ
り、ソース，ドレイン領域とゲート電極との短絡を完全
に抑制することは不可能である。
【００１５】すなわち、シリコン酸化膜とチタン膜とは
５００℃以上の熱処理を加えると反応しＴｉＳｉx が形
成される（Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．Ｄｅ
ｃ．１９８４．Ｖｏｌ１３１．Ｎｏ１２ ｐｐ２９３４
〜２９３８参照）。よってシリコン酸化膜をサイドウォ
ールスペーサとして適用する限りソース，ドレイン領域
とゲート電極との短絡は避けられない。
５００℃以上の熱処理を加えると反応しＴｉＳｉx が形
成される（Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．Ｄｅ
ｃ．１９８４．Ｖｏｌ１３１．Ｎｏ１２ ｐｐ２９３４
〜２９３８参照）。よってシリコン酸化膜をサイドウォ
ールスペーサとして適用する限りソース，ドレイン領域
とゲート電極との短絡は避けられない。
【００１６】またこの従来技術では煩雑な工程が増加
し、また、エッチバックを繰り返えすことによりソー
ス、ドレインを形成する領域の最表面のモホロジーの悪
化やダメージを誘発する可能性が高くなるという欠点を
有する。
し、また、エッチバックを繰り返えすことによりソー
ス、ドレインを形成する領域の最表面のモホロジーの悪
化やダメージを誘発する可能性が高くなるという欠点を
有する。
【００１７】したがって本発明の目的は、所定の値に低
抵抗化されたソース、ドレイン領域とゲート電極との短
絡を確実に防止し、かつソース、ドレイン領域表面にダ
メージを与えない半導体装置及の製造方法を提供するこ
とである。
抵抗化されたソース、ドレイン領域とゲート電極との短
絡を確実に防止し、かつソース、ドレイン領域表面にダ
メージを与えない半導体装置及の製造方法を提供するこ
とである。
【００１８】
【００１９】
【課題を解決するための手段】 本発明の特徴は、ゲート
電極の側面にサイドウォールを形成する工程と、前記ゲ
ート電極および前記サイドウォールをマスクにして自己
整合的にソース、ドレイン領域を形成する工程と、半導
体基板全面に高融点金属膜を形成する工程と、前記高融
点金属膜とシリコンを反応させ準安定状態のシリサイド
を形成する第１の熱処理工程と、前記高融点金属膜のう
ち未反応の箇所を選択的に除去する工程と、前記準安定
状態のシリサイドから安定状態のシリサイドへ相転移さ
せる第２の熱処理工程とを含む半導体装置の製造方法に
於いて、前記高融点金属膜を半導体基板全面に形成する
工程、前記第１の熱処理工程、前記未反応の高融点金属
膜を選択的に除去する工程および前記第２の熱処理工程
のうち、何れかの工程の後に低エネルギのアルゴン（Ａ
ｒ）イオンエッチング工程を行うことにより前記サイド
ウォールの上端部における該サイドウォールそのものを
選択的にエッチング除去する半導体装置の製造方法にあ
る。さらに前記Ａｒイオンエッチング工程におけるＡｒ
イオンの入射エネルギは１００ｅＶ以下であることが好
ましい。また、前記サイドウォールを形成する工程の前
に、前記ゲート電極をマスクとしてソース、ドレイン領
域のＬＤＤ構造を構成する不純物領域を形成する工程を
有することができる。
電極の側面にサイドウォールを形成する工程と、前記ゲ
ート電極および前記サイドウォールをマスクにして自己
整合的にソース、ドレイン領域を形成する工程と、半導
体基板全面に高融点金属膜を形成する工程と、前記高融
点金属膜とシリコンを反応させ準安定状態のシリサイド
を形成する第１の熱処理工程と、前記高融点金属膜のう
ち未反応の箇所を選択的に除去する工程と、前記準安定
状態のシリサイドから安定状態のシリサイドへ相転移さ
せる第２の熱処理工程とを含む半導体装置の製造方法に
於いて、前記高融点金属膜を半導体基板全面に形成する
工程、前記第１の熱処理工程、前記未反応の高融点金属
膜を選択的に除去する工程および前記第２の熱処理工程
のうち、何れかの工程の後に低エネルギのアルゴン（Ａ
ｒ）イオンエッチング工程を行うことにより前記サイド
ウォールの上端部における該サイドウォールそのものを
選択的にエッチング除去する半導体装置の製造方法にあ
る。さらに前記Ａｒイオンエッチング工程におけるＡｒ
イオンの入射エネルギは１００ｅＶ以下であることが好
ましい。また、前記サイドウォールを形成する工程の前
に、前記ゲート電極をマスクとしてソース、ドレイン領
域のＬＤＤ構造を構成する不純物領域を形成する工程を
有することができる。
【００２０】本発明の別の特徴は、ゲート電極をマスク
としてソース、ドレイン領域のＬＤＤ構造を構成する不
純物領域を形成する工程と、前記ゲート電極の側面にサ
イドウォールを形成する工程と、前記ゲート電極および
前記サイドウォールをマスクにして自己整合的にソー
ス、ドレイン領域を形成する工程と、半導体基板全面に
高融点金属膜を形成する工程と、前記高融点金属膜とシ
リコンを反応させ安定状態のシリサイドを形成する熱処
理工程と、低エネルギーのアルゴンイオンを基板の主面
に対して垂直方向から照射して、前記サイドウォールの
上端部における該サイドウォールそのものを選択的にエ
ッチング除去する工程とを含む半導体装置の製造方法に
ある。
としてソース、ドレイン領域のＬＤＤ構造を構成する不
純物領域を形成する工程と、前記ゲート電極の側面にサ
イドウォールを形成する工程と、前記ゲート電極および
前記サイドウォールをマスクにして自己整合的にソー
ス、ドレイン領域を形成する工程と、半導体基板全面に
高融点金属膜を形成する工程と、前記高融点金属膜とシ
リコンを反応させ安定状態のシリサイドを形成する熱処
理工程と、低エネルギーのアルゴンイオンを基板の主面
に対して垂直方向から照射して、前記サイドウォールの
上端部における該サイドウォールそのものを選択的にエ
ッチング除去する工程とを含む半導体装置の製造方法に
ある。
【００２１】
【作用】上記構成によればサイドウォールの上端部がエ
ッチング除去された構造を有し、またそのために有効な
Ａｒイオンエッチング工程を有しているから、サイドウ
ォール上に形成された化合物によるソース、ドレイン領
域とゲート電極との短絡を防止することができ、かつこ
の短絡防止はソース、ドレイン領域やゲート電極の低抵
抗化を犠牲にすること無く、ソース、ドレイン領域表面
にダメージを与えること無く行なうことができる。
ッチング除去された構造を有し、またそのために有効な
Ａｒイオンエッチング工程を有しているから、サイドウ
ォール上に形成された化合物によるソース、ドレイン領
域とゲート電極との短絡を防止することができ、かつこ
の短絡防止はソース、ドレイン領域やゲート電極の低抵
抗化を犠牲にすること無く、ソース、ドレイン領域表面
にダメージを与えること無く行なうことができる。
【００２２】
【実施例】以下、図面を参照して本発明を説明する。
【００２３】図１は本発明の第１の実施例の半導体装置
を示す要部縦断面図である。半導体基板１としてのＰ型
単結晶シリコン領域１の主面１１から一部内部に埋設し
て選択的に形成されたシリコン酸化膜からなる素子分離
領域２により素子領域が区画されている。素子領域に低
濃度で浅いＮ型不純物領域５を有するＬＤＤタイプのＮ
型ソースおよびドレイン領域７，７がそれぞれ形成さ
れ、その上に高融点金属のシリサイドであるＴｉＳｉ2
層９がそれぞれ形成されてこれら領域を低抵抗にしてい
る。また、チャネル領域１２上にゲート酸化膜３が形成
され、ゲート酸化膜３上にポリシリコン膜４とＴｉＳｉ
2 層９による低抵抗のゲート電極が形成され、このゲー
ト電極の側面にシリコン酸化膜からなるサイドウォール
６が形成されている。このＮチャネルＭＯＳＦＥＴにお
いて、サイドウォール６の外側面に導電体のＴｉＳｉx
層１０が形成されているがサイドウォール６の上端部は
主面１１に対して約４５°直線状に傾斜した面６Ａにエ
ッチングカットされた構造となっているからＴｉＳｉx
層１０によりソース、ドレイン領域７，７とゲート電極
とが電気的に短絡されることはない。
を示す要部縦断面図である。半導体基板１としてのＰ型
単結晶シリコン領域１の主面１１から一部内部に埋設し
て選択的に形成されたシリコン酸化膜からなる素子分離
領域２により素子領域が区画されている。素子領域に低
濃度で浅いＮ型不純物領域５を有するＬＤＤタイプのＮ
型ソースおよびドレイン領域７，７がそれぞれ形成さ
れ、その上に高融点金属のシリサイドであるＴｉＳｉ2
層９がそれぞれ形成されてこれら領域を低抵抗にしてい
る。また、チャネル領域１２上にゲート酸化膜３が形成
され、ゲート酸化膜３上にポリシリコン膜４とＴｉＳｉ
2 層９による低抵抗のゲート電極が形成され、このゲー
ト電極の側面にシリコン酸化膜からなるサイドウォール
６が形成されている。このＮチャネルＭＯＳＦＥＴにお
いて、サイドウォール６の外側面に導電体のＴｉＳｉx
層１０が形成されているがサイドウォール６の上端部は
主面１１に対して約４５°直線状に傾斜した面６Ａにエ
ッチングカットされた構造となっているからＴｉＳｉx
層１０によりソース、ドレイン領域７，７とゲート電極
とが電気的に短絡されることはない。
【００２４】図２（Ａ）〜（Ｄ）は第１の実施例の半導
体装置の製造方法を工程順に示す縦断面図である。
体装置の製造方法を工程順に示す縦断面図である。
【００２５】まず図２（Ａ）において、単結晶シリコン
の半導体基板１のＰ型単結晶シリコン領域１に例えば厚
さ５００ｎｍ程度の素子分離領域２を形成した後に膜厚
８ｎｍ程度のゲート絶縁膜（ゲート酸化膜）３を形成す
る。更にＣＶＤ法によりポリシリコン膜４を膜厚１５０
ｎｍ程度成膜し、ＰＯＣｌ3 雰囲気中で熱処理を加えて
Ｎ型不純物のリンを１０20ｃｍ-3程度導入する。次にフ
ォトリソグラフィー法及びドライエッチング法によりポ
リシリコン膜４の不要部を除去し、ゲート電極構造４を
得る。次にＬＤＤ構造を形成するため例えばリンを５０
ｋｅＶのエネルギにてドーズ量３×１０13ｃｍ-2イオン
注入し、低濃度の浅い不純物拡散領域５を形成する。次
に、ＣＶＤ法により膜厚１５０ｎｍ程度のシリコン酸化
膜を半導体基板１の表面に成膜させ、反応性イオンエッ
チング法により異方性を持ったエッチングで行いゲート
電極の側面にサイドウォール６となるシリコン酸化膜を
残存させる。次に例えばヒ素を７０ｋｅＶのエネルギに
てドーズ量２×１０15ｃｍ-2イオン注入し、更に８５０
℃程度の温度で窒素雰囲気中にて活性化熱処理を加える
ことにより自己整合的にソース、ドレイン領域７を形成
する。
の半導体基板１のＰ型単結晶シリコン領域１に例えば厚
さ５００ｎｍ程度の素子分離領域２を形成した後に膜厚
８ｎｍ程度のゲート絶縁膜（ゲート酸化膜）３を形成す
る。更にＣＶＤ法によりポリシリコン膜４を膜厚１５０
ｎｍ程度成膜し、ＰＯＣｌ3 雰囲気中で熱処理を加えて
Ｎ型不純物のリンを１０20ｃｍ-3程度導入する。次にフ
ォトリソグラフィー法及びドライエッチング法によりポ
リシリコン膜４の不要部を除去し、ゲート電極構造４を
得る。次にＬＤＤ構造を形成するため例えばリンを５０
ｋｅＶのエネルギにてドーズ量３×１０13ｃｍ-2イオン
注入し、低濃度の浅い不純物拡散領域５を形成する。次
に、ＣＶＤ法により膜厚１５０ｎｍ程度のシリコン酸化
膜を半導体基板１の表面に成膜させ、反応性イオンエッ
チング法により異方性を持ったエッチングで行いゲート
電極の側面にサイドウォール６となるシリコン酸化膜を
残存させる。次に例えばヒ素を７０ｋｅＶのエネルギに
てドーズ量２×１０15ｃｍ-2イオン注入し、更に８５０
℃程度の温度で窒素雰囲気中にて活性化熱処理を加える
ことにより自己整合的にソース、ドレイン領域７を形成
する。
【００２６】次に図２（Ｂ）において、ソース，ドレイ
ン領域７及びゲート電極のポリシリコン膜４の表面に形
成された自然酸化膜を除去するためフッ化水素酸を含む
水溶液中にて処理を行い、続いてスパッタ法により膜厚
３５ｎｍ程度のチタン膜８を形成する。その後に第１の
熱処理として６５０℃程度の温度で３０秒間熱処理を加
え、Ｃ４９構造のＴｉＳｉ2 層９をソース、ドレイン領
域７及びゲートのポリシリコン４の表面に形成する。サ
イドウォール６の表面にはＴｉＳｉx 層１０が形成さ
れ、最表面には未反応チタン膜８または窒素雰囲気にて
熱処理を加えた場合には窒化チタン層が形成されてい
る。
ン領域７及びゲート電極のポリシリコン膜４の表面に形
成された自然酸化膜を除去するためフッ化水素酸を含む
水溶液中にて処理を行い、続いてスパッタ法により膜厚
３５ｎｍ程度のチタン膜８を形成する。その後に第１の
熱処理として６５０℃程度の温度で３０秒間熱処理を加
え、Ｃ４９構造のＴｉＳｉ2 層９をソース、ドレイン領
域７及びゲートのポリシリコン４の表面に形成する。サ
イドウォール６の表面にはＴｉＳｉx 層１０が形成さ
れ、最表面には未反応チタン膜８または窒素雰囲気にて
熱処理を加えた場合には窒化チタン層が形成されてい
る。
【００２７】次に図２（Ｃ）において、１３０℃程度の
硫酸、過酸化水素水が例えば４：１に混合された水溶液
中に１０分浸漬することにより未反応チタン膜８，窒化
チタン層を除去する。ＴｉＳｉ2 ９，ＴｉＳｉx 層１０
は硫酸、過酸化水素水混合溶液によりエッチングされな
いため、形成時の膜厚がほぼ維持される。
硫酸、過酸化水素水が例えば４：１に混合された水溶液
中に１０分浸漬することにより未反応チタン膜８，窒化
チタン層を除去する。ＴｉＳｉ2 ９，ＴｉＳｉx 層１０
は硫酸、過酸化水素水混合溶液によりエッチングされな
いため、形成時の膜厚がほぼ維持される。
【００２８】次に図２（Ｄ）において、アルゴン（Ａ
ｒ）イオンを半導体基板１の表面に垂直に入射させる。
尚アルゴンイオンの入射エネルギは１０2 ｅＶ以下とす
る。
ｒ）イオンを半導体基板１の表面に垂直に入射させる。
尚アルゴンイオンの入射エネルギは１０2 ｅＶ以下とす
る。
【００２９】このアルゴンイオンの入射により、サイド
ウォール６の上端部のＴｉＳｉx 層１０及びサイドウォ
ールの上端部の一部がエッチングされ、サイドウォール
の下端部側に堆積し、ＴｉＳｉ2 層９はエッチングされ
ない。これによりサイドウォール６の上端部はエッチン
グされ、主面１１に対して約４５°に直線状に傾斜した
面６Ａとなる。
ウォール６の上端部のＴｉＳｉx 層１０及びサイドウォ
ールの上端部の一部がエッチングされ、サイドウォール
の下端部側に堆積し、ＴｉＳｉ2 層９はエッチングされ
ない。これによりサイドウォール６の上端部はエッチン
グされ、主面１１に対して約４５°に直線状に傾斜した
面６Ａとなる。
【００３０】このような選択性を持ったエッチング特性
は図４に示すように、スパッタリングが入射角度に依存
することによってもたらされる。
は図４に示すように、スパッタリングが入射角度に依存
することによってもたらされる。
【００３１】すなわちスパッタリング率の入射イオンエ
ネルギ依存性を示す図４において、アルゴンイオンを半
導体基板１の表面に垂直に入射した場合、アルゴンイオ
ンによるシリコン酸化膜のスパッタリング率は、入射イ
オンエネルギが１０2 ｅＶ以上では入射イオンエネルギ
の１時関数となり、入射イオンエネルギが１０2 ｅＶ未
満では入射イオンエネルギの２次関数となっている。
ネルギ依存性を示す図４において、アルゴンイオンを半
導体基板１の表面に垂直に入射した場合、アルゴンイオ
ンによるシリコン酸化膜のスパッタリング率は、入射イ
オンエネルギが１０2 ｅＶ以上では入射イオンエネルギ
の１時関数となり、入射イオンエネルギが１０2 ｅＶ未
満では入射イオンエネルギの２次関数となっている。
【００３２】例えば４５°入射のスパッタリング率に注
目すると、垂直入射の場合のスパッタリング率より高く
なっている。すなわちサイドウォール６上端部には傾斜
面が形成されているため、アルゴンイオンを半導体基板
１に垂直に入射させると、傾斜面が選択的にエッチング
される。例えば入射エネルギが７５ｅＶであればサイド
ウォール６上端部の傾斜面のエッチングレートは水平面
でのエッチングレートの約４倍となる。更に入射イオン
エネルギを４０ｅＶにまで下げると、サイドウォール６
上端部の傾斜面のエッチングレートは水平面のエッチン
グレートの数十倍以上となる。このエッチングレートは
４５°近傍にて最も高くなり最終的にエッチングされた
面はほぼ４５°の傾斜面が形成される。
目すると、垂直入射の場合のスパッタリング率より高く
なっている。すなわちサイドウォール６上端部には傾斜
面が形成されているため、アルゴンイオンを半導体基板
１に垂直に入射させると、傾斜面が選択的にエッチング
される。例えば入射エネルギが７５ｅＶであればサイド
ウォール６上端部の傾斜面のエッチングレートは水平面
でのエッチングレートの約４倍となる。更に入射イオン
エネルギを４０ｅＶにまで下げると、サイドウォール６
上端部の傾斜面のエッチングレートは水平面のエッチン
グレートの数十倍以上となる。このエッチングレートは
４５°近傍にて最も高くなり最終的にエッチングされた
面はほぼ４５°の傾斜面が形成される。
【００３３】以上のようにサイドウォール６上端部の傾
斜面に選択的にエッチング作用が働くため、ゲート電極
のポリシリコン膜４の上表面或はソース、ドレイン領域
７の上表面のＴｉＳｉ2 層９をエッチング除去すること
なしにサイドウォール６の表面のＴｉＳｉx 層１０の一
部を切断することができる。
斜面に選択的にエッチング作用が働くため、ゲート電極
のポリシリコン膜４の上表面或はソース、ドレイン領域
７の上表面のＴｉＳｉ2 層９をエッチング除去すること
なしにサイドウォール６の表面のＴｉＳｉx 層１０の一
部を切断することができる。
【００３４】次に高抵抗のＣ４９構造のＴｉＳｉ2 層９
から低抵抗のＣ５４構造のＴｉＳｉ2 層９へ相転移させ
るため９００℃程度の温度で１０秒面間熱処理を加え
る。
から低抵抗のＣ５４構造のＴｉＳｉ2 層９へ相転移させ
るため９００℃程度の温度で１０秒面間熱処理を加え
る。
【００３５】その後は層間膜を形成し、コンタクト孔を
開孔し、配線を形成することによってシリサイドを有す
るＮチャンネルＭＯＳＦＥＴを得る。
開孔し、配線を形成することによってシリサイドを有す
るＮチャンネルＭＯＳＦＥＴを得る。
【００３６】図５および図６にそれぞれ、本発明の実施
例により製造したＭＯＳＦＥＴの電気特性（Ａ）と従来
方法により製造したＭＯＳＦＥＴの電気特性（Ｂ）の比
較結果を示す。
例により製造したＭＯＳＦＥＴの電気特性（Ａ）と従来
方法により製造したＭＯＳＦＥＴの電気特性（Ｂ）の比
較結果を示す。
【００３７】図５にはゲート電極とソース、ドレイン間
に４Ｖ印加した時のリーク電流を示している。
に４Ｖ印加した時のリーク電流を示している。
【００３８】従来方法の結果（Ｂ）では１０-8［Ａ］以
上の領域にも分布し、ゲート電極とソース、ドレイン間
に短絡が生じている。それに対し、本発明の実施例の結
果（Ａ）に於いては、１０-10 ［Ａ］近傍に集中し、短
絡のない状態が得られている。
上の領域にも分布し、ゲート電極とソース、ドレイン間
に短絡が生じている。それに対し、本発明の実施例の結
果（Ａ）に於いては、１０-10 ［Ａ］近傍に集中し、短
絡のない状態が得られている。
【００３９】また図６にソース、ドレイン領域の層抵抗
の比較結果を示す。
の比較結果を示す。
【００４０】本発明の実施例の結果（Ａ）では従来方法
の結果（Ｂ）より低く安定した層抵抗が得られているこ
とが判る。
の結果（Ｂ）より低く安定した層抵抗が得られているこ
とが判る。
【００４１】以上のように本発明の実施例によればゲー
ト電極とソース、ドレイン領域との間の短絡を抑制し、
且つ、ＴｉＳｉ2 層抵抗を低く保持できる。また、高融
点金属をスパッタする前にエッチバック等の処理を加え
ないため、拡散層表面にダメージを誘発したり、表面モ
ホロジーを悪化させるといった悪影響はないという利点
を有する。
ト電極とソース、ドレイン領域との間の短絡を抑制し、
且つ、ＴｉＳｉ2 層抵抗を低く保持できる。また、高融
点金属をスパッタする前にエッチバック等の処理を加え
ないため、拡散層表面にダメージを誘発したり、表面モ
ホロジーを悪化させるといった悪影響はないという利点
を有する。
【００４２】次に本発明の第２の実施例について説明す
る。図３は本発明の第２の実施例の半導体装置の製造方
法を工程順に示す縦断面図である。
る。図３は本発明の第２の実施例の半導体装置の製造方
法を工程順に示す縦断面図である。
【００４３】第１の実施例と同様にＬＤＤ構造を形成す
る。チタン膜８を全面に成膜した後に、第１の実施例と
は異なり高温の熱処理を加え、最初からＣ５４構造の安
定状態の低抵抗のＴｉＳｉ2 層９を形成する。この熱処
理温度は９００℃程度，時間は１０秒程度とする（図３
（Ａ））。
る。チタン膜８を全面に成膜した後に、第１の実施例と
は異なり高温の熱処理を加え、最初からＣ５４構造の安
定状態の低抵抗のＴｉＳｉ2 層９を形成する。この熱処
理温度は９００℃程度，時間は１０秒程度とする（図３
（Ａ））。
【００４４】次にＡｒイオンを垂直方向から入射しサイ
ドウォール６の上端部を選択的にスパッタ除去し、酸化
膜を露出させる。尚、スパッタされたチタン膜８の一部
８′はソース、ドレイン領域７上に堆積する。このスパ
ッタ工程により、サイドウォール表面のチタン層及びＴ
ｉＳｉx 層を選択的に除去しゲート電極とソース，ドレ
イン領域とを分離する（図３（Ｂ））。
ドウォール６の上端部を選択的にスパッタ除去し、酸化
膜を露出させる。尚、スパッタされたチタン膜８の一部
８′はソース、ドレイン領域７上に堆積する。このスパ
ッタ工程により、サイドウォール表面のチタン層及びＴ
ｉＳｉx 層を選択的に除去しゲート電極とソース，ドレ
イン領域とを分離する（図３（Ｂ））。
【００４５】次に硫酸、過酸化水素水溶液またはアンモ
ニア、過酸化水素水溶液に浸漬することにより未反応チ
タン層８を除去する。これにより凹部状の傾斜面６Ｂと
なる（図３（Ｃ））。
ニア、過酸化水素水溶液に浸漬することにより未反応チ
タン層８を除去する。これにより凹部状の傾斜面６Ｂと
なる（図３（Ｃ））。
【００４６】本実施例によればシリサイド化の熱処理を
２回から１回へ削減できるという利点を有する。
２回から１回へ削減できるという利点を有する。
【００４７】
【発明の効果】以上説明したように本発明は、サイドウ
ォールの上端部がエッチング除去された構造を有し、そ
のために有効なＡｒイオンエッチング工程を有してい
る。具体的には、半導体基板全面に高融点金属膜を形成
する工程或いは高融点金属とシリコンを反応させ準安定
状態のシリサイドを形成する第１の熱処理工程或いは未
反応の高融点金属膜を選択的にエッチング除去する工程
或いは準安定状態のシリサイドから安定状態のシリサイ
ドへ相転移させる第２の熱処理工程の何れかの工程の後
に低エネルギのＡｒイオンエッチングを行う工程を有し
ている。したがってサイドウォール上に残存するＴｉＳ
ｉx 層の一部を除去するためのソース、ドレイン領域と
ゲート電極との短絡を防ぎ、且つ、未反応チタン膜を除
去する際に過度のオーバーエッチを行う必要性がないた
め、ソース，ドレイン領域やゲート電極のＴｉＳｉ2 層
の層抵抗の低く保つことが可能となり、信頼性の高い半
導体装置を提供することができるという利点を有する。
ォールの上端部がエッチング除去された構造を有し、そ
のために有効なＡｒイオンエッチング工程を有してい
る。具体的には、半導体基板全面に高融点金属膜を形成
する工程或いは高融点金属とシリコンを反応させ準安定
状態のシリサイドを形成する第１の熱処理工程或いは未
反応の高融点金属膜を選択的にエッチング除去する工程
或いは準安定状態のシリサイドから安定状態のシリサイ
ドへ相転移させる第２の熱処理工程の何れかの工程の後
に低エネルギのＡｒイオンエッチングを行う工程を有し
ている。したがってサイドウォール上に残存するＴｉＳ
ｉx 層の一部を除去するためのソース、ドレイン領域と
ゲート電極との短絡を防ぎ、且つ、未反応チタン膜を除
去する際に過度のオーバーエッチを行う必要性がないた
め、ソース，ドレイン領域やゲート電極のＴｉＳｉ2 層
の層抵抗の低く保つことが可能となり、信頼性の高い半
導体装置を提供することができるという利点を有する。
【図１】本発明の第１の実施例による半導体装置を示す
縦断面図である。
縦断面図である。
【図２】本発明の第１の実施例の半導体装置の製造方法
を工程順に示す縦断面図である。
を工程順に示す縦断面図である。
【図３】本発明の第２の実施例の半導体装置の製造方法
を工程順に示す縦断面図である。
を工程順に示す縦断面図である。
【図４】スパッタリング率のアルゴンイオン入射エネル
ギー依存率を示す図である。
ギー依存率を示す図である。
【図５】本発明の実施例による半導体装置のリーク電流
特性を従来技術と比較して示した図であり、（Ａ）が本
発明、（Ｂ）が従来技術である。
特性を従来技術と比較して示した図であり、（Ａ）が本
発明、（Ｂ）が従来技術である。
【図６】本発明の実施例による半導体装置の層抵抗特性
を従来技術と比較して示した図であり、（Ａ）が本発
明、（Ｂ）が従来技術である。
を従来技術と比較して示した図であり、（Ａ）が本発
明、（Ｂ）が従来技術である。
【図７】従来技術の半導体装置の製造方法を工程順に示
す縦断面図である。
す縦断面図である。
【図８】図７の一部の工程を拡大して示した縦断面図で
あり、（Ａ）が図７（Ｄ）に対応し、（Ｂ）が図７
（Ｅ）に対応している。
あり、（Ａ）が図７（Ｄ）に対応し、（Ｂ）が図７
（Ｅ）に対応している。
１ 半導体基板（シリコン基板） ２ 素子分離領域 ３ ゲート絶縁膜（ゲート酸化膜） ４ ポリシリコン膜（ゲート電極構造） ５ 低濃度の浅い不純物 ６ サイドウォール ６Ａ エッチングカットされたサイドウォールの上端
部の直線状傾斜面 ６Ｂ エッチングカットされたサイドウォールの上端
部の凹部状傾斜面 ７ ソース、ドレイン領域 ８ チタン膜 ８′ スパッタ堆積されたチタン膜 ９ ＴｉＳｉ2 層 １０ ＴｉＳｉx 層 １１ 基板の主面 １２ チャネル領域
部の直線状傾斜面 ６Ｂ エッチングカットされたサイドウォールの上端
部の凹部状傾斜面 ７ ソース、ドレイン領域 ８ チタン膜 ８′ スパッタ堆積されたチタン膜 ９ ＴｉＳｉ2 層 １０ ＴｉＳｉx 層 １１ 基板の主面 １２ チャネル領域
Claims (4)
- 【請求項１】 ゲート電極の側面にサイドウォールを形成
する工程と、前記ゲート電極および前記サイドウォール
をマスクにして自己整合的にソース、ドレイン領域を形
成する工程と、半導体基板全面に高融点金属膜を形成す
る工程と、前記高融点金属膜とシリコンを反応させ準安
定状態のシリサイドを形成する第１の熱処理工程と、前
記高融点金属膜のうち未反応の箇所を選択的に除去する
工程と、前記準安定状態のシリサイドから安定状態のシ
リサイドへ相転移させる第２の熱処理工程とを含む半導
体装置の製造方法に於いて、前記高融点金属膜を半導体
基板全面に形成する工程、前記第１の熱処理工程、前記
未反応の高融点金属膜を選択的に除去する工程および前
記第２の熱処理工程のうち、何れかの工程の後に低エネ
ルギのアルゴンイオンエッチング工程を行うことにより
前記サイドウォールの上端部における該サイドウォール
そのものを選択的にエッチング除去することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記アルゴンイオンエッチング工程にお
けるアルゴンイオンの入射エネルギは１００ｅＶ以下で
あることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記サイドウォールを形成する工程の前
に、前記ゲート電極をマスクとしてソース、ドレイン領
域のＬＤＤ構造を構成する不純物領域を形成する工程を
有することを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項４】 ゲート電極をマスクとしてソース、ドレ
イン領域のＬＤＤ構造を構成する不純物領域を形成する
工程と、前記ゲート電極の側面にサイドウォールを形成
する工程と、前記ゲート電極および前記サイドウォール
をマスクにして自己整合的にソース、ドレイン領域を形
成する工程と、半導体基板全面に高融点金属膜を形成す
る工程と、前記高融点金属膜とシリコンを反応させ安定
状態のシリサイドを形成する熱処理工程と、低エネルギ
ーのアルゴンイオンを基板の主面に対して垂直方向から
照射して、前記サイドウォールの上端部における該サイ
ドウォールそのものを選択的にエッチング除去する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7040229A JP2785734B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7040229A JP2785734B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236763A JPH08236763A (ja) | 1996-09-13 |
| JP2785734B2 true JP2785734B2 (ja) | 1998-08-13 |
Family
ID=12574916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7040229A Expired - Fee Related JP2785734B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785734B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4653949B2 (ja) * | 2003-12-10 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547785A (ja) * | 1991-08-16 | 1993-02-26 | Sony Corp | 半導体装置及びその製法 |
-
1995
- 1995-02-28 JP JP7040229A patent/JP2785734B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08236763A (ja) | 1996-09-13 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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