JP3287621B2

JP3287621B2 - 半導体装置の製造方法

Info

Publication number: JP3287621B2
Application number: JP34368392A
Authority: JP
Inventors: 浩小瀧
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-12-24
Filing date: 1992-12-24
Publication date: 2002-06-04
Anticipated expiration: 2017-06-04
Also published as: JPH06196694A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＭＯＳＦＥＴの製造方法に関するもので
ある。

【０００２】

【従来の技術】従来のシリサイドトランジスタに関する
製造方法は、図８（ａ）〜（ｄ）に示すような製造方法
がある。図８（ａ）に示すように、所定の領域にフィ
ールド酸化膜２０２を形成した半導体基板２０１上に多
結晶シリコン膜２０３を堆積する行程と、図８（ｂ）に
示すように、上記多結晶シリコン膜２０３上に酸化膜２
０４を形成した後、トランジスタのチャンネル領域とな
る領域の上記酸化膜２０４及び多結晶シリコン膜２０３
をＲＩＥにより、シリコン基板が露出するまでエッチン
グする行程と、図８（ｃ）に示すように、ゲート酸化膜
２０５、ゲート電極２０６を形成し、半導体基板と逆導
電型の高濃度の不純物イオンをイオン注入法によりドー
ピングする行程と、図８（ｄ）に示すように、Ｔｉ金属
をスパッタし、急速加熱処理（ＲＴＡ）により自己整合
的に上記ソース、ドレイン領域２０８及びゲート電極２
０６表面をシリサイド化し、チタンシリサイド層２０７
を形成した後、未反応のＴｉを選択的に除去する行程を
備えている。（例えば、M.Shimizu et al., Symposium
on VLSI Technology Digest of Tchnical Papers, p11
(1988)）

【０００３】

【発明が解決しようとする課題】従来のＭＯＳＦＥＴ
の製造方法では、前記トランジスタのチャンネル領域と
なる領域の酸化膜、及び多結晶シリコン膜を、ＲＩＥに
よりシリコン基板が露出するまでエッチンングする工程
に於いて、ＲＩＥにより、シリコン基板がダメージを受
けると共に、図８（ｄ）Ａ部、Ｂ部が、急峻な鋭角形状
となるため、電解集中が起こりトランジスタ特性を劣化
させるという問題点がある。また、ゲート電極がＴ型形
状と成るため、ソース、ドレイン領域形成のための不純
物イオン注入時にゲート電極がマスクとなりオフセット
が発生する。さらに、シリサイド化反応を行う前に（Ｔ
ｉ金属を堆積する前に）不純物拡散層を形成しているた
め、不純物の影響、及び多結晶シリコンのグレインの影
響によりシリサイド化反応の制御が困難となり、ＴｉＳ
ｉ２Ｃ５４結晶が安定的に形成できず抵抗が高くなる
という問題点が有る。

【０００４】

【０００５】

【０００６】また、上記構造のトランジスタの製造方法
として、半導体基板上に、多結晶シリコン膜を堆積する
工程と、フィールド領域の上記多結晶シリコン膜を酸化
しフィールド酸化膜を形成する工程と、その上に第１の
シリコン酸化膜を堆積する工程と、その上に第１のシリ
コン窒化膜を堆積する工程と、ワード線と成る領域の該
第１のシリコン窒化膜及び第１のシリコン酸化膜をエッ
チング除去しワード線パターンの溝を形成する工程と、
上記シリコン窒化膜をマスクとして、活性領域上の多結
晶シリコン膜をエッチングする工程と、酸化工程によ
り、チャンネル領域のシリコン基板表面及び、上記多結
晶シリコン膜側壁に第２のシリコン酸化膜を形成する工
程と、第２のシリコン窒化膜を堆積する工程と、該第２
のシリコン窒化膜を上記第２のシリコン酸化膜が露出す
るまでエッチバックする工程と、トランジスタのチャン
ネル部の上記第２のシリコン酸化膜をエッチング除去す
る工程と、上記チャンネル領域に酸化工程により第３の
酸化膜を形成する工程と、上記第２のシリコン窒化膜を
エッチング除去する工程と、トランジスタのしきい値電
圧を調節するための不純物イオンをイオン注入法により
上記第３のシリコン酸化膜を透して上記チャンネル部に
注入する工程と、上記第３の酸化膜をエッチング除去す
る工程と、上記チャンネル領域にゲート酸化膜を形成す
る工程と、上記ワード線パターンの溝に第１の導電性膜
を埋め込みゲート電極を形成する工程と、上記第１のシ
リコン窒化膜をエッチング除去する工程と、半導体基板
と逆導電型の不純物を上記多結晶シリコン膜中にイオン
注入法により注入し、熱処理により上記半導体基板と逆
導電型の不純物を活性化し、上記半導体基板まで達する
ソース、ドレイン領域を形成する工程を備えている。

【０００７】もしくは、上記構造のトランジスタの製造
方法として、半導体基板上に、多結晶シリコン膜を堆積
する工程と、フィールド領域の上記多結晶シリコン膜を
酸化しフィールド酸化膜を形成する工程と、その上に第
１のシリコン酸化膜を堆積する工程と、その上に第１の
シリコン窒化膜を堆積する工程と、ワード線と成る領域
の該第１のシリコン窒化膜及び第１のシリコン酸化膜を
エッチング除去し、ワード線パターンの溝を形成する工
程と、上記シリコン窒化膜をマスクとして、活性領域上
の多結晶シリコン膜をエッチングする工程と、酸化工程
により、チャンネル領域のシリコン基板表面及び、上記
多結晶シリコン膜側壁に第２のシリコン酸化膜を形成す
る工程と、第２のシリコン窒化膜を堆積する工程と、該
第２のシリコン窒化膜を上記第２のシリコン酸化膜が露
出するまでエッチバックする工程と、トランジスタのチ
ャンネル部の上記第２のシリコン酸化膜をエッチング除
去する工程と、上記チャンネル領域に酸化工程により第
３の酸化膜を形成する工程と、上記第２のシリコン窒化
膜をエッチング除去する工程と、トランジスタのしきい
値電圧を調節するための不純物イオンをイオン注入法に
より上記第３のシリコン酸化膜を透して上記チャンネル
部に注入する工程と、上記第３の酸化膜をエッチング除
去する工程と、上記チャンネル領域にゲート酸化膜を形
成する工程と、上記ワード線パターンの溝に第２の多結
晶シリコン膜を埋め込む工程と、上記第１のシリコン窒
化膜をエッチング除去する工程と、上記第２の多結晶シ
リコン膜をマスクとして上記第１のシリコン酸化膜をエ
ッチングする工程と、上記第１、２の多結晶シリコン膜
表面に自己整合的に高融点金属シリサイド層が形成され
た半導体基板まで達するソース、ドレイン領域、及び、
ゲート電極を形成する工程を備えている。

【０００８】また、上記半導体装置の高融点金属シリサ
イド層の形成方法として、上記第１及び第２の多結晶シ
リコン膜上部に、高融点金属膜を堆積する工程と、第１
の急速加熱処理により上記高融点金属膜を上記多結晶シ
リコン膜と反応させ高融点金属シリサイド膜を形成する
工程と、未反応の上記高融点金属膜をエッチング除去す
る工程と、イオン注入法により半導体基板と逆導電型の
不純物を上記高融点金属シリサイド膜中に注入する工程
と、第２の急速加熱処理により上記高融点金属シリサイ
ド膜を安定な結晶構造に変化させる工程と、その上に層
間絶縁膜を堆積した後、熱処理を行ない上記半導体基板
と逆導電型の不純物を活性化させると供に、ソース、ド
レイン領域に於て、半導体基板まで不純物を拡散させる
工程を備えている。

【０００９】もしくは、上記高融点金属シリサイド層の
形成方法として、高融点金属をイオン注入法により上記
第１及び第２の多結晶シリコン膜表面に注入し、該多結
晶シリコン膜表面を非晶質化する工程と、該多結晶シリ
コン膜上部に、上記高融点金属から成る高融点金属膜を
堆積する工程と、第１の急速加熱処理により多結晶シリ
コン膜中の上記高融点金属及び、上記高融点金属膜を上
記多結晶シリコン膜中のシリコン原子と反応させ高融点
金属シリサイド膜を形成する工程と、シリコン原子と未
反応の上記高融点金属膜をエッチング除去する工程と、
イオン注入法により半導体基板と逆導電型の不純物を注
入する工程と、第２の急速加熱処理により上記高融点金
属シリサイド膜を安定な結晶構造に変化させる工程と、
その上に層間絶縁膜を堆積した後、熱処理を行ない上記
半導体基板と逆導電型の不純物を活性化させると供に、
ソース、ドレイン領域に於て、半導体基板まで不純物を
拡散させる工程を備えている。

【００１０】また、上記高融点金属は、Ｔｉ、Ｃｏ、Ｎ
ｉ、Ｚｒ、Ｖ、Ｈｆである事を特徴とする。

【００１１】或は、上記半導体装置の製造方法に於て、
上記第１及び第２の多結晶シリコン膜の替りに第１及び
第２の非晶質シリコン膜を用いることを特徴とする。

【００１２】

【実施例】以下、本発明の半導体装置の製造方法を実施
例により詳細に説明する。

【００１３】図１（ａ）〜（ｃ）及び図２（ｄ）〜
（ｅ）及び図３（ｆ）〜（ｇ）及び図４（ｈ）〜（ｉ）
及び図５（ｊ）〜（ｋ）及び図６（ｌ）〜（ｍ）及び図
７（ｎ）〜（ｏ）は本発明の第１の実施例のトランジス
タ形成方法の工程順断面図である。

【００１４】まず図１（ａ）に示すように、半導体基板
（本実施例ではＰ型半導体基板）１０１上に膜厚１００
ｎｍ程度の多結晶シリコン膜１０２を堆積する。

【００１５】次に、図１（ｂ）に示すように、上記多結
晶シリコン膜１０２を周知の方法で選択的に酸化しフィ
ールド酸化膜１０３を形成した後、約４０ｎｍ程度の酸
化膜１０４を堆積する。

【００１６】次に、図１（ｃ）に示すように、約５００
ｎｍ程度の窒化膜１０５を堆積する。

【００１７】次に、図２（ｄ）に示すように、フォトリ
ソグラフィー工程及びエッチング工程により、フォトレ
ジストをマスクとして上記窒化膜１０５及び酸化膜１０
４をエッチングし、ワード線パターンの溝を形成した
後、該窒化膜１０５をマスクとして、上記多結晶シリコ
ン膜１０２をエッチングする。ここで、多結晶シリコン
膜１０２のエッチングは、なるべく半導体基板にダメー
ジを与えないように１０ｎｍ程度残すようなエッチング
条件が良い。

【００１８】次に、図２（ｅ）に示すように、酸化工程
により、半導体基板表面上のエッチング残りの多結晶シ
リコン膜及びチャンネル領域上の半導体基板表面及び多
結晶シリコン膜１０２側壁部を酸化し、約５０ｎｍ程度
の酸化膜１０７を形成する。この酸化工程により、仮に
上記多結晶シリコン膜１０２のエッチングによりチャン
ネル領域の半導体基板にダメージが残っても除去するこ
とができる次に、図３（ｆ）に示すように、約７ｎｍ
程度の窒化膜１０８を堆積する。次に、図３（ｇ）に
示すように、エッチバック工程により、窒化膜１０８、
酸化膜１０７を順次エッチングする。ここでエッチバッ
クは、半導体基板がダメージを受けない様にチャンネル
領域上の酸化膜１０７を１０ｎｍ程度残す様なエッチン
グ条件がよい。

【００１９】次に、図４（ｈ）に示すように、フッ酸系
溶液により、上記チャンネル領域上の酸化膜残りをエッ
チング除去する。

【００２０】次に、図４（ｉ）に示すように、酸化雰囲
気中で約１０ｎｍ程度酸化し、酸化膜１０９を形成した
後、トランジスタのしきい値電圧調整のための不純物を
注入する。

【００２１】次に、図５（ｊ）に示すように、溝１０６
側壁の窒化膜１０８を燐酸系のウェットエッチングによ
りエッチング除去した後（この工程により、窒化膜１０
５は若干エッチングされ、溝１０６は、若干広がる）、
酸化膜１０９をフッ酸系溶液によりエッチング除去す
る。この時に、多結晶シリコン１０２側壁の酸化膜１０
７も若干エッチングされ、３０ｎｍ程度の膜厚と成る。

【００２２】次に、図５（ｋ）に示すように、多結晶シ
リコン膜１１１を周知の方法で溝１０６に埋め込む。

【００２３】次に、図６（ｌ）に示すように、窒化膜１
０５を燐酸系のウェットエッチングによりエッチング除
去した後、酸化膜１０４を多結晶シリコン膜１１１をマ
スクとして多結晶シリコン膜１０２表面が露出するまで
ＲＩＥによりエッチングする。

【００２４】次に、図６（ｍ）に示すように、高融点金
属膜（本実施例では、５０ｎｍ程度のチタン膜）を堆積
する。

【００２５】次に、図７（ｎ）に示すように、第１のＲ
ＴＡ処理を、例えば窒素雰囲気中で、６２５℃、２０秒
程度行ない準安定なチタンシリサイド層１１３を形成
し、未反応のチタン金属を硫酸と過酸化水素水の混合液
でエッチング除去し、次に、基板と逆導電型の不純物イ
オン（本実施例では、砒素イオン）をドーズ量の９５％
以上が、上記チタンシリサイド膜１１３中に注入される
ようなエネルギーで、例えば、本実施例では、３５Ｋｅ
ｖ程度の注入エネルギーで、５Ｅ１５／ｃｍ２程度のド
ーズ量を上記チタンシリサイド膜１１３中に注入した
後、第２のＲＴＡ処理を例えば、窒素雰囲気中で、９０
０℃、２０秒程度行ない上記チタンシリサイド膜１１３
を安定な、ＴｉＳｉ２Ｃ５４結晶構造に変化させる。
次に、図７（ｏ）に示すように、層間絶縁膜１１４を
堆積した後９００℃、１５分程度の熱処理により、半導
体基板１０１まで達するソース、ドレイン領域１１５を
形成すると供に、ゲート電極中のＡｓイオンを十分活性
化する。

【００２６】後は、周知の工程を経て、所望の半導体装
置を得る。

【００２７】本実施例で形成されたトランジスタは、チ
ャンネル領域上の多結晶シリコン膜をエッチングした後
犠牲酸化を２回行なっているため半導体基板表面のエッ
チングによりダメージを受けた層を除去するする事がで
きる。また、シリサイド層を形成した後でｎ＋拡散層領
域を形成しているため、ｎ＋拡散層領域上のシリサイド
化におけるＡｓイオンの影響が無くなり、非常に低層抵
抗のシリサイド層を形成することが可能となった。更に
半導体基板へのチタン金属の拡散を極力抑えることが可
能となり、かつ、ｎ＋拡散層領域形成のためのＡｓイオ
ン注入のＲｐをチタンシリサイド層中に抑えているた
め、半導体基板はイオン注入によるダメージを受けない
事により、ソース、ドレイン領域から半導体基板へのリ
ーク電流を減少させることが可能となった。更に、チャ
ンネル部より上部に形成されたシリサイド層より不純物
を拡散するため、非常に浅いジャンクションを形成する
ことが可能となり、トランジスタの短チャンネル効果を
抑制することが可能となった。また、従来例のようにゲ
ート電極はＴ字型にならない為、ソース、ドレイン領域
形成のための不純物イオン注入時に図８（ｄ）の様なゲ
ート電極によるオフセットが発生しない。

【００２８】（実施例２）本発明の半導体装置の形成方
法は、第１の実施例に限るものではない。

【００２９】図６（ｌ）に示すように、窒化膜１０５を
燐酸系のウェットエッチングによりエッチング除去した
後、酸化膜１０４を多結晶シリコン膜１１１をマスクと
して多結晶シリコン膜１０２表面が露出するまでＲＩＥ
によりエッチングする迄の工程を第１の実施例と同様に
経た後、基板と逆導電型の不純物イオン（例えば、砒素
イオン）を３５Ｋｅｖ程度の注入エネルギーで、５Ｅ１
５／ｃｍ２程度のドーズ量を上記多結晶シリコン膜１０
２、１１１中に注入し、層間絶縁膜を堆積した後、９０
０℃、１５分程度の熱処理により、半導体基板１０１ま
で達するソース、ドレイン領域１１５を形成すると供
に、ゲート電極１１１中のＡｓイオンを十分活性化す
る。後は、周知の工程を経て、所望の半導体装置を得
る。

【００３０】（実施例３）本発明のシリサイド層の形成
方法は、第１の実施例に限るものではない。多結晶シリ
コン膜のシリサイド化として、多結晶シリコン膜１０
２、１１１中に高融点金属イオン、例えばＴｉイオンを
イオン注入法により注入し、多結晶シリコン膜１０２、
１１１表面を非晶質化する。次に上記高融点金属と同じ
金属から成る高融点金属膜、例えば本実施例ではＴｉ膜
を堆積する。次に第１のＲＴＡ処理を、例えば窒素雰囲
気中で、６２５℃、２０秒程度行ない上記多結晶シリコ
ン膜２０４、２１１中のＴｉ及び上記Ｔｉ膜と多結晶シ
リコン膜中のシリコンを反応させ、準安定なチタンシリ
サイド層１１３、を形成し、未反応のチタン金属を硫酸
と過酸化水素水の混合液でエッチング除去する。後は、
第１の実施例と同様の工程を経て所望のトランジスタ素
子を形成する。

【００３１】なお、本発明の実施例１〜３の多結晶シリ
コン膜１０２、１１１の替りに、非晶質シリコン膜を使
用してもよい。非晶質シリコン膜を使用した場合、多結
晶シリコン膜のようなグレインが存在しないため、シリ
サイド化反応が均一に起こるという利点が有る。

【００３２】また、本発明のシリサイド層の形成の為の
高融点金属材料は、チタン金属に限るものではない。Ｃ
ｏ、Ｎｉ、Ｚｒ、Ｖ、Ｈｆ金属を使用してもよい。

【００３３】

【発明の効果】以上より明らかなように、この発明は、
半導体基板表面に多結晶シリコン膜を堆積し、トランジ
スタのチャンネル領域部の多結晶シリコン膜をエッチン
グした後、犠牲酸化を２回行なうため、チャンネル領域
上のダメージ層を完全に除去することが可能となる。

【００３４】また、半導体基板表面に多結晶シリコン膜
を設けてシリサイド化を行なっているため、半導体基板
へのチタン金属の拡散を極力抑えることが可能となり、
また、Ｒｐがチタンシリサイド層内に納まるようにイオ
ン注入を行うため、半導体基板への欠陥の発生を抑制
し、更に、図８（ｄ）Ａ部、Ｂ部、のような電解集中が
発生し易い鋭角部は犠牲酸化により酸化膜が厚く形成さ
れないため、リーク電流を低減させることが可能とな
る。

【００３５】また、シリサイド層を形成した後でｎ＋拡
散層領域を形成できるため、ｎ＋拡散層領域上のシリサ
イド化におけるＡｓイオンの影響が無くなり、完全なTi
Si2Ｃ５４結晶構造を形成することができ、非常に低抵
抗のシリサイド層を形成することが可能となる。

【００３６】更に、トランジスタのチャンネル領域部の
多結晶シリコン膜をエッチングした後の犠牲酸化は、上
記イオン注入前に行なうため、また、チャンネル部より
上部に形成されたシリサイド層より不純物を拡散するた
め、非常に浅い接合を形成することが可能となり、トラ
ンジスタの短チャンネル効果を抑制することが可能とな
る。

【００３７】また、従来例のようにゲート電極はＴ字型
にならず、ソース、ドレイン領域形成のための不純物イ
オン注入時にゲート電極によるオフセットが発生しない
ため、トランジスタスピードを高速化することが可能と
なる。

【図面の簡単な説明】

【図１】本発明における実施例の工程順断面図（ａ）〜
（ｃ）である。

【図２】本発明における実施例の工程順断面図（ｄ）〜
（ｅ）である。

【図３】本発明における実施例の工程順断面図（ｆ）〜
（ｇ）である。

【図４】本発明における実施例の工程順断面図（ｈ）〜
（ｉ）である。

【図５】本発明における実施例の工程順断面図（ｊ）〜
（ｋ）である。

【図６】本発明における実施例の工程順断面図（ｌ）〜
（ｍ）である。

【図７】本発明における実施例の工程順断面図（ｎ）〜
（ｏ）である。

【図８】従来例における行程順断面図（ａ）〜（ｄ）で
ある。

【符号の説明】

１０１、２０１半導体基板２０２フィールド酸化膜１０２、２０３多結晶シリコン膜１０３フィールド酸化膜１０４、２０４酸化膜１０５窒化膜１０６溝１０７酸化膜１０８窒化膜１０９酸化膜１１０、２０５ゲート酸化膜２０６ゲート電極１１１多結晶シリコン膜１１２、高融点金属膜（Ｔｉ金属膜）１１３、２０７チタンシリサイド膜１１４層間絶縁膜１１５、２０８ソース、ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】トランジスタのソース、ドレイン領域の
一部は、多結晶シリコン膜よりなり、該ソース、ドレイ
ン領域は多結晶シリコン膜下の半導体基板まで達してお
り、ゲート電極は上記多結晶シリコン膜上部までオーバ
ーラップしていないことを特徴とする電界効果トランジ
スタの製造方法であって、上記ゲート電極を形成する工
程と上記多結晶シリコン膜を形成する工程の間に、ゲー
ト酸化膜よりも厚く、かつ、上記多結晶シリコン膜より
も上方まで存在する、ゲート電極側壁と上記多結晶シリ
コン膜を分離するための絶縁膜を形成する工程とを含
み、新たに上記ゲート電極と上記多結晶シリコン膜とを
分離する絶縁膜を設けることなく、上記ゲート電極と上
記多結晶シリコン膜上に高融点金属を堆積する工程と、
熱処理を行うことにより、自己整合的に上記多結晶シリ
コン膜と上記ゲート電極に高融点金属シリサイドを形成
する工程とを有することを特徴とする半導体装置の製造
方法。
【請求項２】半導体装置のトランジスタ形成工程に於
いて、半導体基板上に、多結晶シリコン膜を堆積する工
程と、フィールド領域の上記多結晶シリコン膜を酸化し
フィールド酸化膜を形成する工程と、その上に第１のシ
リコン酸化膜を堆積する工程と、その上に第１のシリコ
ン窒化膜を堆積する工程と、ワード線と成る領域の該第
１のシリコン窒化膜及び第１のシリコン酸化膜をエッチ
ング除去しワード線パターンの溝を形成する工程と、上
記シリコン窒化膜をマスクとして、活性領域上の多結晶
シリコン膜をエッチングする工程と、酸化工程により、
チャンネル領域のシリコン基板表面及び、上記多結晶シ
リコン膜側壁に第２のシリコン酸化膜を形成する工程
と、第２のシリコン窒化膜を堆積する工程と、該第２の
シリコン窒化膜を上記第２のシリコン酸化膜が露出する
までエッチバックする工程と、トランジスタのチャンネ
ル部の上記第２のシリコン酸化膜をエッチング除去する
工程と、上記チャンネル領域に酸化工程により第３の酸
化膜を形成する工程と、上記第２のシリコン窒化膜をエ
ッチング除去する工程と、トランジスタのしきい値電圧
を調節するための不純物イオンをイオン注入法により上
記第３のシリコン酸化膜を透して上記チャンネル部に注
入する工程と、上記第３の酸化膜をエッチング除去する
工程と、上記チャンネル領域にゲート酸化膜を形成する
工程と、上記ワード線パターンの溝に第１の導電性膜を
埋め込みゲート電極を形成する工程と、上記第１のシリ
コン窒化膜をエッチング除去する工程と、半導体基板と
逆導電型の不純物を上記多結晶シリコン膜中にイオン注
入法により注入し、熱処理により上記半導体基板と逆導
電型の不純物を活性化し上記半導体基板まで達するソー
ス、ドレイン領域を形成する工程を含むことを特徴とす
る半導体装置の製造方法。
【請求項３】半導体装置のトランジスタ形成工程に於
いて、半導体基板上に、多結晶シリコン膜を堆積する工
程と、フィールド領域の上記多結晶シリコン膜を酸化し
フィールド酸化膜を形成する工程と、その上に第１のシ
リコン酸化膜を堆積する工程と、その上に第１のシリコ
ン窒化膜を堆積する工程と、ワード線と成る領域の該第
１のシリコン窒化膜及び第１のシリコン酸化膜をエッチ
ング除去しワード線パターンの溝を形成する工程と、上
記シリコン窒化膜をマスクとして、活性領域上の多結晶
シリコン膜をエッチングする工程と、酸化工程により、
チャンネル領域のシリコン基板表面及び、上記多結晶シ
リコン膜側壁に第２のシリコン酸化膜を形成する工程
と、第２のシリコン窒化膜を堆積する工程と、該第２の
シリコン窒化膜を上記第２のシリコン酸化膜が露出する
までエッチバックする工程と、トランジスタのチャンネ
ル部の上記第２のシリコン酸化膜をエッチング除去する
工程と、上記チャンネル領域に酸化工程により第３の酸
化膜を形成する工程と、上記第２のシリコン窒化膜をエ
ッチング除去する工程と、トランジスタのしきい値電圧
を調節するための不純物イオンをイオン注入法により上
記第３のシリコン酸化膜を透して上記チャンネル部に注
入する工程と、上記第３の酸化膜をエッチング除去する
工程と、上記チャンネル領域にゲート酸化膜を形成する
工程と、上記ワード線パターンの溝に第２の多結晶シリ
コン膜を埋め込む工程と、上記第１のシリコン窒化膜を
エッチング除去する工程と、上記第２の多結晶シリコン
膜をマスクとして上記第１のシリコン酸化膜をエッチン
グする工程と、上記第１、２の多結晶シリコン膜表面に
自己整合的に高融点金属シリサイド層が形成された半導
体基板まで達するソース、ドレイン領域、及び、ゲート
電極を形成する工程を含むことを特徴とする半導体装置
の製造方法。
【請求項４】上記特許請求の範囲第３項記載の半導体
装置の高融点金属シリサイド層の形成方法は、上記第１
及び第２の多結晶シリコン膜上部に、高融点金属膜を堆
積する工程と、第１の急速加熱処理により上記高融点金
属膜を上記多結晶シリコン膜と反応させ高融点金属シリ
サイド膜を形成する工程と、未反応の上記高融点金属膜
をエッチング除去する工程と、イオン注入法により半導
体基板と逆導電型の不純物を上記高融点金属シリサイド
膜中に注入する工程と、第２の急速加熱処理により上記
高融点金属シリサイド膜を安定な結晶構造に変化させる
工程と、その上に層間絶縁膜を堆積した後、熱処理を行
ない上記半導体基板と逆導電型の不純物を活性化させる
と供に、ソース、ドレイン領域に於て、半導体基板まで
不純物を拡散させる工程を含むことを特徴とする半導体
装置の製造方法。
【請求項５】上記特許請求の範囲第３項記載の半導体
装置の高融点金属シリサイド層の形成方法は、高融点金
属をイオン注入法により上記第１及び第２の多結晶シリ
コン膜表面に注入し、該多結晶シリコン膜表面を非晶質
化する工程と、該多結晶シリコン膜上部に、上記高融点
金属から成る高融点金属膜を堆積する工程と、第１の急
速加熱処理により多結晶シリコン膜中の上記高融点金属
及び、上記高融点金属膜を上記多結晶シリコン膜中のシ
リコン原子と反応させ高融点金属シリサイド膜を形成す
る工程と、シリコン原子と未反応の上記高融点金属膜を
エッチング除去する工程と、イオン注入法により半導体
基板と逆導電型の不純物を注入する工程と、第２の急速
加熱処理により上記高融点金属シリサイド膜を安定な結
晶構造に変化させる工程と、その上に層間絶縁膜を堆積
した後、熱処理を行ない上記半導体基板と逆導電型の不
純物を活性化させると供に、ソースドレイン領域に於
て、半導体基板まで不純物を拡散させる工程を含むこと
を特徴とする半導体装置の製造方法。
【請求項６】特許請求の範囲第４、５項記載の高融点
金属は、Ｔｉ、Ｃｏ、Ｎｉ、Ｚｒ、Ｖ、Ｈｆである事を
特徴とする半導体装置の製造方法。
【請求項７】上記特許請求の範囲第６項記載の半導体
装置の製造方法に於て、上記第１及び第２の多結晶シリ
コン膜の替りに第１及び第２の非晶質シリコン膜を用い
ることを特徴とする半導体装置の製造方法。