JPH07263682A

JPH07263682A - サリサイド構造を有するｍｏｓｆｅｔの製造方法

Info

Publication number: JPH07263682A
Application number: JP5416694A
Authority: JP
Inventors: Hidetoshi Wakamatsu; 秀利若松
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-03-24
Filing date: 1994-03-24
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】リーク電流を低減できかつ寄生抵抗を低減す
ることができる、サリサイド構造を有するＭＯＳＦＥＴ
の製造方法の提供。【構成】下地１２に第１の拡散層２２を形成、加熱処
理後、次に、ゲート電極１８の側壁にサイドウォール２
６形成し、このサイドウォールをマスクとして用いて、
イオン注入を行なって、第１の拡散層２２よりも接合の
深い第２の拡散層２８を形成する。次に、１０５０℃の
温度下で１０秒間、高温短時間熱処理を行なう。この、
高温短時間熱処理によって、不純物濃度を高濃度に維持
したまま不純物を活性化し、かつ、イオン注入によって
生じた結晶欠陥を消滅させることができる。次にサリサ
イド工程によりシリサイド層３２を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、サリサイド構造を有
するＭＯＳＦＥＴの製造方法に関する。

【０００２】

【従来の技術】従来のサリサイド構造を有するＭＯＳＦ
ＥＴの一例が、文献：「アイイーイーイー・トランスア
クションズ・オン・エレクトロン・デバイセズ（IEEE T
RANSACTIONS ON ELECTRON DEVICES ），ｖｏｌ．ＥＤ−
３４，Ｎｏ．３，ｐｐ．５６２−５７４（１９８７）」
に開示されている。特に、この文献の５７０頁〜５７２
頁のＶＩ章に開示の半導体素子においては、ソース及び
ドレイン領域のＮ型拡散層の不純物のドーズ量を通常の
５×１０¹⁵イオン／ｃｍ² よりも一桁低い４×１０¹⁴イ
オン／ｃｍ² とし、かつ、拡散層の接合を浅くしてい
る。そして、その拡散層にサリサイド工程によってシリ
サイドの電極を形成した例が開示されている。

【０００３】

【発明が解決しようとする課題】しかしながら、拡散層
の不純物濃度を低くすると、拡散層にシリサイド層を形
成した際に、シリサイド層と拡散層との界面（特に、シ
リサイド層のゲート電極側の側面部分）にショットキー
バリアコンタクトが形成され、ＭＯＳＦＥＴの寄生抵抗
が増大してしまう。その結果、ＭＯＳＦＥＴのドレイン
電圧−ドレイン電流特性のリニア領域で示されるコンダ
クタンスが低下して、ＭＯＳＦＥＴの特性が劣化してし
まうという問題点があった。

【０００４】これは、以下の理由によると考えられる。
従来のＭＯＳＦＥＴの製造工程においては、不純物をイ
オン注入した拡散層を通常電気炉で加熱処理して不純物
を電気的に活性化させていた。電気炉で加熱処理した場
合、拡散層中の深さ方向の活性した不純物の濃度勾配が
緩やかになり、拡散層の表面の不純物濃度に対して、シ
リサイド層の底面が形成される深さの不純物濃度が低く
なってしまう。このため、サリサイド工程によって拡散
層にシリサイド層を形成すると、拡散層とシリサイド層
との界面付近の不純物がシリサイド中に吸い上げられて
しまう。その結果、界面付近に不純物が低濃度化された
領域が形成されてしまうため、上述したように寄生抵抗
が増大すると考えられる。

【０００５】一方、また、拡散層の接合を浅くすると、
シリサイド層の底面と拡散層の底面との距離が近くな
り、接合リーク電流が増大してしまう。さらに、シリサ
イド層の底面の凹凸が大きくなると、接合リーク電流が
より増大してしまうという問題点があった。

【０００６】このため、リーク電流を低減できかつ寄生
抵抗を低減することができる、サリサイド構造を有する
ＭＯＳＦＥＴの製造方法の実現が望まれていた。

【０００７】

【課題を解決するための手段】この発明のサリサイド構
造を有するＭＯＳＦＥＯの製造方法によれば、（ａ）第
１導電型の下地上に、第１絶縁膜を形成する工程と、
（ｂ）第１絶縁膜上にゲート電極を形成する工程と、
（ｃ）第１絶縁膜およびゲート電極を覆う第２絶縁膜を
形成する工程と、（ｄ）ゲート電極および第２絶縁膜の
ゲート電極の側壁を覆っている部分をマスクとして用い
て、下地に対して第２導電型の不純物の１回目のイオン
注入を行なうことにより、第１の拡散層を形成する工程
と、（ｅ）第２絶縁膜上全面に、第３絶縁膜を形成する
工程と、（ｆ）第１の拡散層に対して加熱処理を行なう
工程と、（ｇ）第２および第３絶縁膜に対して異方性エ
ッチングを行なって、ゲート電極の側壁に、第２および
第３絶縁膜の残存部分からなるサイドウォールを形成す
る工程と、（ｈ）サイドウォールをマスクとして用い
て、下地に対して第２導電型の不純物の２回目のイオン
注入を行なうことにより、第１の拡散層よりも接合の深
い第２の拡散層を形成する工程と、（ｉ）第２の拡散層
に対して、高温短時間熱処理を行なう工程と、（ｊ）高
温短時間熱処理を行なった後、サリサイド工程により、
拡散層およびゲート電極にシリサイド層を形成する工程
と、（ｋ）シリサイド層を形成した構造体上に、層間絶
縁膜を形成した後、メタル配線を形成する工程とを含
む。

【０００８】尚、ここで、下地とは、例えば、Ｎ型また
はＰ型の半導体基板、若しくは、半導体基板に形成され
たＰ型またはＮ型のウエルを含む。また、尚、（ｅ）の
工程と（ｆ）の工程とは、実施する順序が前後しても良
い。

【０００９】また、好ましくは、（ｉ）の工程におい
て、高温短時間熱処理は、１０００℃〜１０５０℃の温
度下で１秒〜３０秒間の条件で行うことが望ましい。

【００１０】また、好ましくは、（ｉ）の工程の後、
（ｊ）の工程の前に、ゲート電極および拡第２の散層に
対して第１導電型の不純物を、５×１０¹³〜１×１０¹⁵
イオン／ｃｍ² のドーズ量で、かつ、１０〜４０ｋｅＶ
の加速エネルギーでイオン注入することにより、ゲート
電極の上面および第２の拡散層の表面をアモルファス化
する工程を含むことが望ましい。

【００１１】また、好ましくは、（ｋ）の工程におい
て、層間絶縁膜を形成した後、メタル配線を形成する前
に、加熱処理を行なう工程を含むことが望ましい。

【００１２】また、好ましくは、（ｊ）の工程におい
て、シリサイド化に必要な最終温度まで加熱処理をする
にあたり、加熱処理を２段階加熱処理とし、２段階加熱
処理の１段階目の加熱処理において、昇温速度を１００
〜１２５℃／秒として、室温と最終温度との間の中間温
度まで昇温し、２段階加熱処理の２段階目の加熱処理に
おいて、昇温速度を５０〜１００℃／秒として、中間温
度から最終加熱温度まで昇温することにより、シリサイ
ド層を形成する工程を含むことが望ましい。

【００１３】

【作用】この発明によれば、まず、第２絶縁膜をマスク
として用いたイオン注入および加熱処理を行なって第１
の拡散層を形成した後、第２および第３絶縁膜の残存部
分をマスクとして用いたイオン注入を行なって第２の拡
散層（以下、単に拡散層とも称する）を形成する。そし
て、高温短時間熱処理法（ＲＴＡ）を用いて第２の拡散
層の不純物を活性化する。このため、従来の電気炉を用
いて拡散層に熱処理を行なった場合に比べて、拡散層の
表面から底面に至るまで拡散層中の活性化した不純物濃
度を高めることができる。その結果、シリサイド層と拡
散層との界面付近の不純物濃度を、コンタクト抵抗をオ
ーミックコンタクトをとることができる程度まで低くす
るために必要な不純物濃度である１×１０²⁰イオン／ｃ
ｍ³以上に保つことができる。

【００１４】また、高温短時間熱処理法を行なうことに
よって、イオン注入によって生じた、拡散層中の結晶欠
陥を消滅させることができる。このため、シリサイド層
と拡散層との界面の凹凸を小さくして滑らかな界面とす
ることができる。

【００１５】従って、高温短時間熱処理法を用いて、不
純物濃度を高め、かつ界面を滑らかにすることにより、
界面付近に低不純物濃度層を発生させることなく寄生抵
抗を低減するとともに、接合リーク電流を低減すること
ができる。

【００１６】尚、高温短時間熱処理は、１０００℃〜１
０５０℃の温度下で１秒〜３０秒間の条件で行なうこと
が望ましい。経験的にこの条件の範囲内ならば、上述し
た効果が得られるからである。

【００１７】また、この発明では、高温短時間熱処理を
行なった拡散層に対して第１導電型の不純物をイオン注
入し、拡散層をアモルファス化してからシリサイド層を
形成しても良い。その場合、Ｔｉといった高融点金属膜
をスパッタリングで形成する段階で、シリサイド化反応
が生じる。このため、スパッタリング後の加熱処理にお
いて、より低温でシリサイド化を行なうことが可能とな
るだけでなく、拡散層表面からシリサイド化が均一に進
む。このため、シリサイド層の底面の凹凸をより小さく
することができる。その結果、拡散層をアモルファス化
しない場合よりも薄いシリサイド層を形成することがで
きる。従って、シリサイド層の底面と拡散層の底面（接
合）との距離を保ったまま（従って、接合リーク電流を
増大させることなく）、拡散層の厚さを薄くすることが
できる。その結果、ＭＯＳＦＥＴの短チャネル効果をよ
り抑制することが可能となり、また、パンチスルー耐性
の向上を図ることができる。

【００１８】ところで、活性化された不純物は、例えば
シリコン結晶の格子位置に存在する。しかし、シリサイ
ド層や拡散層にストレスが生じると、不純物が格子位置
でなく格子間に位置するために電気的に不活性となる。
この点、拡散層の表面をアモルファス化してからサリサ
イド工程を行なうと、シリサイド層中に第２導電型の不
純物およびＳｉ原子を過剰にとり込むことがないため、
ストレスの低減されたシリサイド層を形成することがで
きる。

【００１９】従って、アモルファス化の工程を経れば、
シリサイド層を薄くできるだけでなく活性層中の不純物
活性化率の低減を抑制することができる。

【００２０】尚、アモルファス化にあたり、第１導電型
の不純物の注入条件を、５×１０¹³〜１×１０¹⁵イオン
／ｃｍ² のドーズ量で、かつ、１０〜４０ｋｅＶの加速
エネルギーとしたのは、この条件の範囲内ならば、シリ
サイド層中に、第２導電型の不純物を過剰にとり込むこ
とがなく、かつ、上述した、オーミックコンタクトをと
るために必要な第２導電型の不純物濃度である１×１０
²⁰イオン／ｃｍ³ を維持することができるからである。

【００２１】また、従来、サリサイド構造のＭＯＳＦＥ
Ｔを製造する場合、層間膜形成後に、層間膜の平坦化の
ための加熱処理を行なうと、リーク電流が増大してしま
うことが知られていた。このため、従来は、サリサイド
構造のＭＯＳＨＥＴを製造する場合には、層間絶縁膜膜
の平坦化のための加熱処理は行なわない方が好ましいと
されていた。ところが、この出願にかかる発明者は、高
温短時間熱処理を用いて形成したサリサイド構造のＭＯ
ＳＦＥＴに、層間膜形成後に加熱処理（以下、後加熱と
も称する）を行なったところ、リーク電流が低減するこ
とを見出した。これは、高温短時間熱処理の際に発生し
た点欠陥が、後加熱により消滅するためと考えられる。

【００２２】また、サリサイド工程において、シリサイ
ド層を形成するために、拡散層をシリサイド化するため
の最終温度にまで加熱するにあたり、従来は、一定の昇
温速度で加熱処理を行なっていた。ところが、この出願
にかかる発明者は、加熱処理を２段階加熱処理として、
１段階目の熱処理において、昇温速度を１００〜１２５
℃／秒とし、室温と最終温度との間の中間温度まで昇温
させ、２段階目の熱処理において、昇温速度を５０〜１
００℃／秒とし、中間温度から最終加熱温度まで昇温さ
せてシリサイド層を形成したところ、シリサイド層がよ
り均一に形成されることを見出した。

【００２３】

【実施例】以下、図面を参照して、この発明のサリサイ
ド構造を有するＭＯＳＦＥＴの製造方法の一例について
説明する。尚、以下に参照する図面は、この発明が理解
できる程度に各構成成分の大きさ、形状及び配置関係を
概略的に示してあるにすぎない。従って、この発明はこ
の図示例にのみ限定されるものではないことは明らかで
ある。また、図では断面を表すハッチングを一部省略し
て示してある。

【００２４】＜第１実施例＞第１実施例では、サリサイ
ド構造を有するＰＭＯＳＦＥＴ（以下、素子とも略称す
る）の製造方法の一例について説明する。図１の（Ａ）
〜（Ｃ）は、第１実施例の説明に供する工程図である。
また、図２の（Ａ）〜（Ｃ）は、図１の（Ｃ）に続く工
程図である。また、図３の（Ａ）〜（Ｃ）は、図２の
（Ｃ）に続く工程図である。また、図４は、図３の
（Ｃ）に続く工程図である。各図は、ゲート長方向に沿
った切り口での縦断面部分を示している。

【００２５】第１実施例では、Ｐ型で面方位（１００）
の半導体基板１０に形成したＮ型のウエル層１２を下地
１２とし、この下地１２に先ずＬＯＣＯＳ法を用いて素
子分離領域としてのフィールド酸化膜１４を４０００Å
程度の厚さで形成する。以下に説明する工程は、このフ
ィールド酸化膜１４で素子分離された素子形成領域にて
行なうものである。

【００２６】次に、下地１２上に第１絶縁膜１６とし
て、ウエット酸化雰囲気中で、膜厚５０〜１００Å程度
の酸化膜１６を形成する（図１の（Ａ））。尚、この酸
化膜の一部分が後にゲート酸化膜１６ａとなる。

【００２７】次に、ゲート電極１８を形成するため、先
ず、第１絶縁膜上にＬＰＣＶＤ（減圧化学的気相成長）
法を用いて、膜厚２５００Å程度のポリシリコン（多結
晶シリコン）膜（図示せず）を形成する。次に、このポ
リシリコン膜中に、イオン注入法あるいはＰＯＣｌ₃ 液
体ソースを用いた熱拡散法により、Ｎ型不純物を導入し
て、導電性のポリシリコン膜（図示せず）とする。次
に、通常のホトリソグラフィおよびエッチング技術によ
り、ゲート電極１８を所定のパターンで形成する（図１
の（Ｂ））。

【００２８】次に、第１絶縁膜１６およびゲート電極１
８を覆う第２絶縁膜２０として、厚さ７００Å程度のシ
リコン酸化膜２０をＬＰＣＶＤ法を用いて形成する（図
１の（Ｃ））。

【００２９】次に、ゲート電極１８および第２絶縁膜２
０のゲート電極１８の側壁を覆っている部分をマスクと
して用いて、下地１２に対してＰ型の不純物の１回目の
イオン注入を行なう。この実施例では、ＢＦ₂ をドーズ
量４×１０¹⁴〜１×１０¹⁵イオン／ｃｍ² 、加速エネル
ギー６０ｋｅＶの条件でイオン注入する。イオン注入に
より、第１の拡散層２２として、浅いｐ⁺ 拡散層２２が
形成される（図２の（Ａ））。尚、１回目のイオン中に
際に、第２絶縁膜２０はイオン注入装置からの金属汚染
を防止する役割も果たす。また、第２絶縁膜２２の一部
をマスクとして第１の拡散層２２を形成するため、エッ
チングにより形成されたサイドウォールをマスクとして
拡散層を形成する場合に比べて実効ゲートチャネル長の
バラツキを小さくすることができる。また、図２の
（Ａ）に示すように、第１の拡散層２２をゲート電極１
８と僅かにオーバーラップさせることにより、バンド間
トンネルによるドレインリーク電流（ゲート電極の両側
の拡散層のうち、設計に応じて、どちらか一方をソース
領域とし、もう一方をドレイン領域とすれば良い。）の
発生やゲートオーバーラップ容量の増大を回避すること
が可能である。また、上述のドーズ量ならば、第１の拡
散層２２の接合深さを浅くし、短チャネル効果を抑制す
ることができる。

【００３０】次に、第２絶縁膜２０上全面に第３絶縁膜
２４として、厚さ２０００Åのシリコン酸化膜２４をＬ
ＰＣＶＤ法を用いて形成する（図２の（Ｂ））。

【００３１】次に、第１の拡散層２２に対して、通常の
電気炉を用い、窒素ガス（Ｎ₂ ）雰囲気中、８００℃の
温度で２０分間加熱処理を行なう。この加熱処理によ
り、第１の拡散層２２中の不純物を活性化させる。

【００３２】次に、第２および第３絶縁膜２０および２
４に対して異方性の反応性イオンエッチング（ＲＩＥ）
によりエッチングを行ない、ゲート電極１８の側壁に、
第２および第３絶縁膜の残存部分２０ａおよび２４ａか
らなるサイドウォール２６を形成する。このエッチング
により、第２絶縁層２０は、Ｌ字形状（逆Ｌ字形状）の
断面形状部分２２ａとしてゲート電極１８の側壁部に残
り、サイドウォール２６の一部分となる（図２の
（Ｃ））。

【００３３】次に、このサイドウォール２６をマスクと
して用いて、下地１２に対してＰ型の不純物の２回目の
イオン注入を行なう。この実施例では、ＢＦ₂ をドーズ
量２×１０¹⁵〜１×１０¹⁶イオン／ｃｍ² 、加速エネル
ギー４０ｋｅＶの条件でイオン注入する。イオン注入に
より、第２の拡散層２８として、第１の拡散層２２より
も接合の深いｐ⁺ 拡散層２８が形成される（図３の
（Ａ））。尚、シリサイド層３２が形成される第２の拡
散層２８の接合深さを深くすることにより、接合リーク
電流の増大の抑制を図ることができる。

【００３４】次に、第２の拡散層２８に対して、１０５
０℃の温度下で１０秒間、高温短時間熱処理を行なう。
この、高温短時間熱処理によって、高濃度部分の不純物
を全て活性化し、かつ、イオン注入によって生じた結晶
欠陥を回復させることができる。

【００３５】尚、従来の製造方法においては、第２の拡
散層に対しても通常電気炉を用いて加熱処理を行なって
不純物を活性化させていた。しかし電気炉で加熱処理し
た場合は、拡散層の深さ方向に、不純物濃度の緩やかな
濃度勾配が形成される。また、拡散層の表面近く部分の
不純物濃度の活性化率は低下していた。従って、次工程
で形成されるシリサイド層の底面となる深さの不純物濃
度も充分高くなっていなかった。この点、高温短時間熱
処理によって不純物を活性化した場合は、拡散層２８の
表面から底面近くまで活性化された不純物濃度を再現性
良く高濃度とすることができる。従って、拡散層の深さ
方向の不純物の濃度分布は、拡散層の底面近くまでは、
不純物高濃度が維持され、底面の直上で不純物濃度の急
勾配で減少することになる。このため、シリサイド層の
底面となる深さの活性化された不純物濃度は充分高く
（例えば、１×１０²⁰イオン／ｃｍ³ 以上に）なってい
る。

【００３６】次に、高温短時間熱処理を行なった構造体
に、サリサイド工程により、第２の拡散層２８およびゲ
ート電極１８にシリサイド層３２を形成する。この実施
例では、先ず、構造体上全面に高融点金属であるチタン
（Ｔｉ）膜３０を、ＤＣマグネトロンスパッタリング法
により、膜厚１００〜５００Å程度に形成する（図３の
（Ｂ））。

【００３７】次に、この実施例では、２段階短時間熱処
理方法によりシリサイド（ＴｉＳｉ₂ ）層３２を形成す
る。先ず、第１段階目の短時間熱処理では、Ｎ₂ 雰囲気
中で６００〜７００℃の温度範囲で１０〜６０秒間加熱
処理をする。次に、サイドウォール上およびフィールド
酸化膜上１４の未反応のＴｉ膜３０部分（図示せず）お
よびＴｉＮ膜部分（図示せず）を、ウエットエッチング
法（例えば、アンモニア水、過酸化水素水および水の混
合液）により、室温で選択的にエッチング除去する。次
に、第２段階目の短時間熱処理では、Ｎ₂ 雰囲気中ある
いはアルゴン（Ａｒ）雰囲気中で７００〜９００℃の温
度範囲で１０〜６０秒間加熱処理をする。第１実施例で
は、第１および第２段階目いずれの短時間熱処理は、そ
れぞれ昇温速度を１２５℃／秒と５０℃／秒として熱処
理を行なった。このときゲート電極１８上および第２の
拡散層２８に形成されるシリサイド層３２は、化学量論
的に安定で、低抵抗な結晶構造（Ｃ５４）のＴｉＳｉ₂
を形成する。一般に、上述したような工程でシリサイド
層３２を形成して得られた形状をサリサイド構造とい
う。このサリサイド構造では、第２の拡散層２８の形成
時にマスクとなったサイドウォール２６が、第２の拡散
層２８のシリサイド化に対するマスクとして働くので、
第２拡散層２８の露出部分に自己整合的にシリサイド層
３２を形成することができる（図３の（Ｃ））。尚、ゲ
ート電極１８のポリシリコンと高融点金属とを反応させ
るシリサイド化工程では、シリサイド化の前に高温短時
間熱処理を行なうことで、ゲート電極１８のポリシリコ
ン中に含まれるＮ型不純物がポリシリコンの粒界および
粒内に均一に分布する。このため、ゲート電極１８での
シリサイド化反応が均一に起こり、低抵抗のゲート電極
配線（ゲート電極上のシリサイド層）を再現性良く安定
形成することができる。

【００３８】次に、シリサイド層３２を形成した構造体
上に、層間絶縁膜３４として膜厚５０００〜１００００
Å程度のシリコン酸化膜３４を常圧ＣＶＤ法により形成
する。

【００３９】次に、ドライＮ₂ 雰囲気中で、７００〜９
００℃の温度範囲で２０〜６０分間加熱処理（以下、後
加熱処理とも称する）を行なうことにより、シリコン酸
化膜３４を平滑化する。尚、従来、シリサイド層３２を
有するＭＯＳＦＥＴを形成する場合には後加熱処理を行
なうと、接合リーク電流が増大することが知られていた
が、高温短時間熱処理を用いてシリサイド層を有するＭ
ＯＳＦＥＴを形成する場合には、後加熱処理を行なうこ
とによって、後述の比較例で説明するように、接合リー
ク電流を低減させることができる。

【００４０】次に、通常のホトリソグラフィおよびエッ
チング技術を用いて、ゲート電極１８上および第２の拡
散層２８に形成したシリサイド層３２上にコンタクトホ
ール３６を形成する。

【００４１】次に、層間絶縁膜３４上およびコンタクト
ホール３６に、ＣＤマグネトロンスパッタリング法によ
り金属膜（図示せず）を形成し、通常のホトリソグラフ
ィおよびエッチング技術を用いてメタル配線３８を画成
する。ここでは、４層構造（ＴｉＮ／Ａｌ／ＴｉＮ／Ｔ
ｉ）のメタル配線３８を形成する。

【００４２】次に、外部からの水分の透過によるメタル
配線の腐食を抑制するため、パッシベーション膜として
膜厚５０００〜９０００Å程度のプラズマ窒化膜をプラ
ズマＣＶＤ法を用いて形成する（図４）。

【００４３】＜第２実施例＞第２実施例では、第２の拡
散層の高温短時間熱処理後、ゲート電極の上面および第
２の拡散層の表面をアモルファス化してからシリサイド
層を形成する製造方法の例について説明する。

【００４４】第２実施例では、図３の（Ｂ）に示され
た、高温短時間熱処理法により第２の拡散層の不純物を
活性化する工程までの材料、構成および形成条件は、第
１実施例と同一である。従って、ここでは、高温短時間
可熱処理を行なう工程までの説明を省略し、高温短時間
熱処理後に、ゲート電極の上面第２の拡散層の表面をプ
ラズマ化する工程から説明する。図５の（Ａ）〜（Ｃ）
は、第２実施例の製造方法の説明に供する工程図であ
り、図３の（Ｂ）に続く工程図である。尚、各図は、ゲ
ート長方向に沿った切り口での縦断面部分を示してい
る。

【００４５】第２実施例では、高温短時間熱処理を行な
った後、シリサイド層４２を形成する前に、ゲート電極
１８および第２の拡散層２８に対してＮ型の不純物であ
るヒ素（Ａｓ）をドーズ量５×１０¹³〜１×１０¹⁵イオ
ン／ｃｍ² 、加速エネルギー４０ｋｅＶの条件でイオン
注入する。このイオン注入により、ゲート電極１８の上
面および第２の拡散層２８の表面がアモルファス化する
（図５の（Ａ）中、アモルファス化した部分を４０で示
す）。

【００４６】次に、アモルファス化を行なった構造体
に、サリサイド工程により、第２の拡散層２８およびゲ
ート電極１８にシリサイド層４２を形成する。第２実施
例では第１実施例と同様にして、構造体上全面に高融点
金属であるチタン（Ｔｉ）膜３０を、ＤＣマグネトロン
スパッタリング法により、膜厚１００〜５００Å程度に
形成する（図５の（Ｂ））。

【００４７】次に、第２実施例では、第１実施例と同一
の工程により、２段階短時間熱処理方法によりシリサイ
ド層３２を形成する（図５の（Ｃ））。

【００４８】尚、アモルファス化した部分４０は、２段
階加熱処理によるシリサイド化の工程において、シリサ
イド層３２中に全てとり込まれる。従って、シリサイド
層４２以外の第２の拡散層２８中にＮ型の拡散層が形成
されることはない。

【００４９】以下、第１実施例と同様の工程により、層
間絶縁膜、メタル配線およびパッシベーション膜を形成
することにより、図４に示された構造と同様の構造を有
する素子を得ることができる。

【００５０】＜電気特性の比較＞以下、第１および第２
実施例で製造した素子の電気特性の測定結果について説
明する。

【００５１】電気特性の試験結果にあたっては、第１お
よび第２比較例についても同一の測定を行なった。第１
比較例は、シリサイド電極を設けていないＭＯＳＦＥＴ
であり、第１の拡散層がゲート電極に対してオフセット
状態になっていない（ズレていない）ことを示すために
用いている。第１比較例は、第１実施例で述べた製造方
法において、第２の拡散層を形成した段階のものである
（高温短時間熱処理は行なっていない）。

【００５２】一方、第２比較例は、高温短時間熱処理を
行なわず、通常の電気炉による加熱処理によって、不純
物を活性化した拡散層にシリサイド層を形成した後、シ
リサイド層に不純物をイオン注入し、固相拡散させたＭ
ＯＳＦＥＴである。しかし、第２比較例では固相拡散が
不純分なため、シリサイド層と拡散層との界面付近に低
濃度層が生じてしまっている。このため、素子特性が第
１および第２実施例に比べて劣化している。

【００５３】以下、図６の（Ａ）〜（Ｃ）を参照して、
第２比較例の素子の製造方法について簡単に説明する。
第２比較例の製造にあっては、ゲート電極の側壁にサイ
ドウォールを形成する工程迄は、第１実施例と同一であ
る。従って、図６の（Ａ）は、図２の（Ｃ）に続く工程
図となる。

【００５４】第２比較例では、サイドウォール２６を形
成した後、第２の拡散層を形成せずにサリサイド工程を
行なう。先ず、サイドウォール２６を形成した構造体上
全面に、高融点金属であるチタン（Ｔｉ）膜３０を、Ｄ
Ｃマグネトロンスパッタリング法により、膜厚１００〜
５００Å程度に形成する（図６の（Ａ））。

【００５５】次に、２段階短時間熱処理方法により、第
１実施例と同一の条件で、ゲート電極１８および第１の
拡散層にシリサイド層４４を形成する（図６の
（Ｂ））。

【００５６】次に、シリサイド層４４に対して、Ｐ型の
不純物であるＢＦ₂ を、ドーズ量５×１０¹⁵イオン／ｃ
ｍ² 、加速エネルギー４０ｋｅＶの条件でイオン注入す
る。そして、熱拡散により、イオン注入した不純物を、
シリサイド層４４と第１の拡散層２２との界面付近へ固
相拡散させる（図６の（Ｃ））。

【００５７】次に、層間絶縁膜、メタル配線およびパッ
シベーション膜（いずれも図示せず）を第１実施例と同
様に形成してＰＭＯＳＦＥＴを得る。

【００５８】以下、図７〜図１０のグラフに、第１およ
び第２実施例、第１および第２比較例のドレイン電圧
（Ｖ_d ）−ドレイン電流（Ｉ_d ）特性の測定結果を示
す。各図のグラフの横軸は、ドレイン電圧（Ｖ）を表
し、縦軸は、ドレイン電流（ｍＡ）をそれぞれ表してい
る。また、各グラフ中では、ゲート電圧（Ｖ_G ）を１、
２、３、４、５Ｖとしたときの特性を、第１実施例につ
いては、曲線Ｉ₁ 、Ｉ₂ 、Ｉ₃ 、Ｉ₄ 、Ｉ₅ で表し、第
２実施例については、曲線II₁ 、II₂ 、II₃ 、II₄ 、II
₅ で表し、第３実施例については、曲線III₁、III₂、II
I₃、III₄、III₅で表し、第４実施例については、曲線IV
₁ 、IV₂ 、IV₃ 、IV₄ 、IV₅ で表している。

【００５９】各グラフから、第１および第２実施例で
は、第２比較例の曲線IV₁ 〜IV₅ に見られる低ドレイン
電圧領域（リニア領域）での立上がり不良は見らず、良
好な立上がりとなっている。また、図７のグラフ中の曲
線から、第１実施例ではリニア領域のコンダクタンス
が、第１および第２比較例よりも改善していることが分
かる。

【００６０】次に、素子の電気特性の測定結果を下記の
表１に示す。

【００６１】

【表１】

【００６２】表１に測定結果を示すシート抵抗の測定に
あたっては、長さＬ＝１５０μｍ、幅Ｗ＝１５μｍの領
域で測定した。また、接合リーク電流の測定にあたって
は、測定面積を１．１２５ｍｍ² とし、逆バイアス電圧
として−５Ｖを印加して測定した。また、ドレイン飽和
電流の測定にあたっては、各素子のゲート長を０．４５
μｍ、ゲート幅を１０μｍに揃え、第１比較例を基準
（０）として測定した。また、ｎ値は、拡散層のＰ／Ｎ
接合の順方向バイアスを印加したときの電流−電圧特性
の傾きを示している。そしてｎ値が１であるとき理想的
な拡散電流が流れていることを示す。

【００６３】表１で示すように、第１実施例の素子の電
気特性は、測定したいずれのパラメータにおいても第１
および第２比較例の素子より優れいてることが分かる。
また、第２実施例の素子の電気特性については、ｎ値で
は、第１実施例よりも僅かに劣っているが、ほかの測定
パラメータにおいては、第１および第２実施例の素子よ
りも優れていることが分かる。

【００６４】また、層間絶縁膜を形成する工程までは第
１実施例と同一の工程で製造し、層間絶縁膜形成後の後
加熱処理を行なわなかった素子の接合リーク電流を測定
したところ、３．５６×１０^-10 Ａ／ｃｍ² であった。
この値は、表１に示す、後加熱処理を行なった場合の接
合リーク電流値の８．８９×１０^-11 Ａ／ｃｍ² に比べ
て大きな値である。従って、層間絶縁膜形成後の後加熱
処理を行なうことにより、接合リーク電流をより低減す
ることができることが分かった。

【００６５】また、シリサイド層を形成するための熱処
理においては、２段階の昇温速度で加熱処理をすると良
い。例えば室温から４５０℃まで１２５℃／秒の昇温速
度で加熱し、引き続き、４５０℃から６５０℃まで５０
℃／秒の昇温速度で加熱処理をすれば、シリサイド層を
より均一に形成することができ、シート抵抗のバラツキ
を小さくすることができる。この場合シート抵抗の平均
値は、８．９４Ω／□、バラツキはσ＝３．５１％であ
る。一方、例えば、室温から６５０℃まで５０℃／秒で
昇温して加熱処理をした場合のシート抵抗の平均値は
８．９６Ω／□、バラツキσ＝４．３６％であった。従
って、２段階の昇温速度で加熱処理を行なってシリサイ
ド層を形成した場合は、１段階の昇温速度で加熱処理を
行なった場合よりもシリサイド層を均一に形成すること
ができることが分かる。

【００６６】上述した実施例では、この発明を特定の材
料を使用し、特定の条件で形成した例について説明した
が、この発明は多くの変更及び変形を行なうことができ
る。例えば、上述した実施例では、第１導電型をＮ型、
第２導電型をＰ型としたＰ−ＭＯＳＦＥＴの例について
説明したが、この発明では、第１導電型をＰ型、第２導
電型をＮ型として、Ｎ−ＭＯＳＦＥＴを製造しても良
い。

【００６７】また、上述した実施例では、サイドウォー
ルを形成する第２および第３絶縁膜の材料として、シリ
コン酸化膜を形成したが、この実施例では、例えば、シ
リコン窒化膜を形成しても良い。

【００６８】また、上述した実施例では、サリサイド工
程において、高融点金属として、チタン（Ｔｉ）を用い
たが、この発明では、例えば、コバルト（Ｃｏ）、タン
グステン（Ｗ）、タンタル（Ｔａ）またはニッケル（Ｎ
ｉ）といった高融点金属を用いても良い。

【００６９】また、上述した実施例では、層間絶縁膜と
して、シリコン酸化膜を一層のみ形成しているが、この
発明では、層間絶縁膜を一層に限定する必要はなく、例
えば不純物を含むシリコン酸化膜とシリコン酸化膜から
なる２層構造の層間絶縁膜を形成しても良い。

【００７０】また、上述した実施例では、Ｐ型の不純物
として、ＢＦ₂ をイオン注入したが、この発明では、例
えば、Ｐ型の不純物として、Ｂ（ホウ素）をイオン注入
しても良い。

【００７１】

【発明の効果】この発明のサリサイド構造を有するＭＯ
ＳＦＥＴの製造方法によれば、高温短時間熱処理を行な
うことにより、リーク電流を低減でき、かつ、寄生抵抗
を低減することができる、サリサイド構造を有するＭＯ
ＳＦＥＴを得ることができる。

【００７２】

【図面の簡単な説明】

【図１】（Ａ）〜（Ｃ）は、第１実施例の説明に供する
工程図である。

【図２】（Ａ）〜（Ｃ）は、図１の（Ｃ）に続く工程図
である。

【図３】（Ａ）〜（Ｃ）は、図２の（Ｃ）に続く工程図
である。

【図４】図３の（Ｃ）に続く工程図である。

【図５】（Ａ）〜（Ｃ）は、第２実施例の説明に供する
工程図である。

【図６】（Ａ）〜（Ｃ）は、第２比較例の説明に供する
工程図である。

【図７】第１実施例で製造した素子のドレイン電圧−ド
レイン電流特性の測定結果を示すグラフである。

【図８】第２実施例で製造した素子のドレイン電圧−ド
レイン電流特性の測定結果を示すグラフである。

【図９】第１比較例の素子のドレイン電圧−ドレイン電
流特性の測定結果を示すグラフである。

【図１０】第２比較例の素子のドレイン電圧−ドレイン
電流特性の測定結果を示すグラフである。

【符号の説明】

１０：Ｐ型半導体基板１２：Ｎ型ウエル、下地１４：フィールド酸化膜１６：第１絶縁膜１６ａ：ゲート酸化膜１８：ゲート電極２０：第２絶縁膜２０ａ：第２絶縁膜の残存部分２２：第１の拡散層２４：第３絶縁膜２４ａ：第３絶縁膜の残存部分２６：サイドウォール２８：第２の拡散層３０：Ｔｉ膜３２：シリサイド層３４：層間絶縁膜３６：コンタクトホール３８：メタル配線４０：アモルファス化した部
分４２：シリサイド層４４：シリサイド層４６：拡散部分

Claims

【特許請求の範囲】

【請求項１】（ａ）第１導電型の下地上に、第１絶縁
膜を形成する工程と、（ｂ）前記第１絶縁膜上にゲート電極を形成する工程
と、（ｃ）前記第１絶縁膜およびゲート電極を覆う第２絶縁
膜を形成する工程と、（ｄ）前記ゲート電極および前記第２絶縁膜の前記ゲー
ト電極の側壁を覆っている部分をマスクとして用いて、
前記下地に対して第２導電型の不純物の１回目のイオン
注入を行なうことにより、第１の拡散層を形成する工程
と、（ｅ）前記第２絶縁膜上全面に、第３絶縁膜を形成する
工程と、（ｆ）前記第１の拡散層に対して加熱処理を行なう工程
と、（ｇ）前記第２および第３絶縁膜に対して異方性エッチ
ングを行なって、前記ゲート電極の側壁に、前記第２お
よび第３絶縁膜の残存部分からなるサイドウォールを形
成する工程と、（ｈ）前記サイドウォールをマスクとして用いて、前記
下地に対して第２導電型の不純物の２回目のイオン注入
を行なうことにより、前記第１の拡散層よりも接合の深
い第２の拡散層を形成する工程と、（ｉ）前記第２の拡散層に対して、高温短時間熱処理を
行なう工程と、（ｊ）前記高温短時間熱処理を行なった後、サリサイド
工程により、前記拡散層および前記ゲート電極にシリサ
イド層を形成する工程と、（ｋ）前記シリサイド層を形成した構造体上に、層間絶
縁膜を形成した後、メタル配線を形成する工程とを含む
ことを特徴とするサリサイド構造を有するＭＯＳＦＥＴ
の製造方法。
【請求項２】請求項１に記載のサリサイド構造を有す
るＭＯＳＦＥＴの製造方法において、前記（ｉ）の工
程において、前記高温短時間熱処理を１０００℃〜１０
５０℃の温度下で１秒〜３０秒間の条件で行うことを特
徴とするサリサイド構造を有するＭＯＳＦＥＴの製造方
法。
【請求項３】請求項１に記載のサリサイド構造を有す
るＭＯＳＦＥＴの製造方法において、前記（ｉ）の工
程の後、（ｊ）の工程の前に、前記ゲート電極および前
記拡第２の散層に対して第１導電型の不純物を、５×１
０¹³〜１×１０¹⁵ｉｏｎｓ／ｃｍ² のドーズ量で、か
つ、１０〜４０ｋｅＶの加速エネルギーでイオン注入す
ることにより、前記ゲート電極の上面および前記第２の
拡散層の表面をアモルファス化する工程を含むことを特
徴とするサリサイド構造を有するＭＯＳＦＥＴの製造方
法。
【請求項４】請求項１に記載のサリサイド構造を有す
るＭＯＳＦＥＴの製造方法において、前記（ｋ）の工程において、前記層間絶縁膜を形成した
後、前記メタル配線を形成する前に、加熱処理を行なう
工程を含むことを特徴とするサリサイド構造を有するＭ
ＯＳＦＥＴの製造方法。
【請求項５】請求項１に記載のサリサイド構造を有す
るＭＯＳＦＥＴの製造方法において、前記（ｊ）の工程において、シリサイド化に必要な最終
温度まで加熱処理をするにあたり、加熱処理を２段階加
熱処理とし、前記２段階加熱処理の１段階目の加熱処理において、昇
温速度を１００〜１２５℃／秒として、室温と前記最終
温度との間の中間温度まで昇温し、前記２段階加熱処理の２段階目の加熱処理において、昇
温速度を５０〜１００℃／秒として、前記中間温度から
前記最終加熱温度まで昇温することにより、シリサイド
層を形成する工程を含むことを特徴とするサリサイド構
造を有するＭＯＳＦＥＴの製造方法。