KR100530401B1 - 저저항 게이트 전극을 구비하는 반도체 장치 - Google Patents

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Abstract

본 발명의 반도체 장치의 게이트 전극 구조는 기판에서 봤을 때, 도핑된 폴리실리콘(DOPOS)막, 제 1의 내화 금속을 포함하는 실리사이드막, 상기 제 1의 내화 금속을 포함하는 질화물 실리사이드막, 및 제 2의 내화 금속을 포함하는 금속막을 연속적으로 포함한다. 텅스텐 실리사이드 질화막은 다수의 열처리에 의해 텅스텐 실리사이드막과 텅스텐 질화막 사이에 형성된다. 텅스텐 실리사이드 질화막의 두께는 2 내지 5㎚이고, 저저항 게이트 전극을 달성하기 위하여, 반도체 장치의 고속 동작에 적합한 낮은 계면 저항을 갖는다.

Description

저저항 게이트 전극을 구비하는 반도체 장치{SEMICONDUCTOR DEVICE HAVING A LOW-RESISTANCE GATE ELECTRODE}
발명의 배경
발명의 분야
본 발명은 저저항 게이트 전극을 구비한 반도체 장치 및 이러한 반도체 장치 제조 방법에 관한 것이다.
관련 기술의 설명
대규모 집적 회로(LSI)에 있어서, 고속 동작을 실현하기 위한 저저항을 갖는 게이트 전극을 실현하기 위해 여러 가지 게이트 구조가 개발되었다. 예를 들면, 게이트 산화막상에 퇴적된 알루미늄(Al)으로 이루어진 금속 게이트 전극은 저저항의 이점을 갖는다. 그러나, 이 금속 게이트 전극은 고온의 범위에서 내열성이 낮다는 단점을 갖는다. 따라서, 이러한 게이트 전극은 고온에서의 열처리 이전에 게이트 전극이 형성되어야만 하는 자기정합 구조(self-alignment structure)에 적합하지 않다.
게이트 산화막 상에 형성된 도핑된 폴리실리콘(doped polysilicon; DOPOS)으로 이루어진 실리콘 게이트 전극도 저저항 게이트 전극으로 공지되어 있다. 이러한 DOPOS 게이트 전극은, 예를 들면, 게이트 산화막의 형성 직후에 반도체 장치용 제조 공정의 초기 단계에서 게이트 산화막 상에 형성될 수 있는 데, 이에 의해 자기정합 공정에 적합하다. DOPOS 게이트 전극은 티끌에 의한 게이트 산화물의 오염이 방지될 수 있다는 이점이 있지만, 시트 저항이 높다는 단점이 있어서 저저항 게이트 전극을 달성하는 데 불가피한 한계가 존재하게 된다.
저저항 게이트 전극을 달성하기 위해, 게이트 산화막 상에 형성된 얇은 DOPOS막 상에 고융점의 금속(내화 금속) 실리사이드 층이 퇴적되는 폴리사이드 구조를 갖는 저저항 게이트 전극도 공지되어 있다. 폴리사이드 게이트 전극은 자기정합 공정에 적합한 고내열성, 게이트 산화막과의 폴리사이드 게이트의 비반응 특성 등의 이점을 갖는다. 그러나, 폴리사이드 게이트 구조도 높은 시트 저항의 단점을 가지며, 따라서 저저항 게이트 전극의 달성에 한계가 존재하게 된다.
저저항 게이트 전극을 달성하기 위한 다른 게이트 전극 구조가 또한 공지되어 있는데, 여기서는 텅스텐과 같은 내화 금속층이 얇은 DOPOS막 상에 형성된다. 이 게이트 전극 구조는 실리콘 게이트 전극과 비교하여 낮은 시트 저항을 가지며, 이에 의해 MOS 장치의 응답 속도를 향상시키게 된다. 그러나, 이 구조에 있어서는, 폴리사이드 게이트 구조와 유사하게, 내화 금속층은 DOPOS막과 반응하여 WSi2 와 같은 내화 금속의 실리사이드를 형성하고, 따라서, 게이트 전극의 저항을 더 감소시키는데 한계가 존재하게 된다. 또한, DOPOS막의 불순물 농도의 감소 및 내화 금속층으로부터 금속 원자의 확산의 다른 단점도 있다.
일본 특허 공개 공보 JP-A-11-233451호는 내화 금속층과 DOPOS막 사이에 내화 금속 질화물층을 삽입함으로써 고온의 범위에서 이들 층 사이의 반응을 억제하기 위한 기술을 개시하고 있다. 상술된 기술에 있어서, DOPOS막 상에 내화 금속 질화물층이 형성된 후 열처리가 수행되고, 이에 의해 내화 금속 질화물층에서 과도한 질소 성분을 제거하여 전체적인 내화 금속 질화물층을 내화 금속 실리사이드 질화물층으로 변환한다.
상기 공보에 설명된 기술에 있어서, DOPOS막 상에 형성된 내화 금속 질화물층에 행해지는 열처리는 내화 금속 질화물층과 DOPOS막 사이에 강한 반응을 유발하여, 두꺼운 내화 금속 실리사이드 질화물층이 형성된다. 일반적으로 내화 금속 실리사이드 질화물층이 높은 배리어 기능(barrier function)을 갖지만, 내화 금속 실리사이드 질화물층의 두께가 두꺼울수록 게이트 전극 구조의 저항 감소를 억제하는 경향이 있는 데, 이는 내화 금속 실리사이드 질화물층의 조성 및 막 구조에 따라 높은 계면 저항을 갖기 때문이다. 따라서, 게이트 전극의 저항을 감소하는 데 한계가 존재하게 된다.
종래 기술에서의 상기 문제점을 감안하여, DOPOS막과 내화 금속 실리사이드 질화물층을 포함하는 저저항 게이트 전극 구조를 갖는 반도체 장치 제조 방법을 제공하는 것이 본 발명의 목적이다.
이러한 반도체 장치를 제공하는 것이 본 발명의 또 다른 목적이다.
본 발명은 반도체 장치의 게이트 전극 제조 방법을 제공하는데, 도핑된 폴리실리콘(DOPOS)막, 제 1의 내화 금속을 포함하는 실리사이드막, 상기 제 1의 내화 금속을 포함하는 질화막, 및 제 2의 내화 금속을 포함하는 금속막(metallic film)을 포함하는 층 구조를 기판에서 봤을 때 연속적으로 형성하는 단계, 및 상기 층 구조를 전체적으로 열처리하는 단계를 포함한다.
또한, 본 발명은 기판, 및 상기 기판 위에 놓인 게이트 전극 구조를 포함하는 반도체 장치를 제공하는데, 상기 게이트 전극 구조는, 기판에서 봤을 때, 도핑된 폴리실리콘(DOPOS)막, 제 1의 내화 금속을 포함하는 실리사이드막, 상기 제 1의 내화 금속을 포함하는 질화막, 및 제 2의 내화 금속을 포함하는 금속막을 연속적으로 포함한다.
본 발명의 방법에 의해 제조된 반도체 장치 및 본 발명의 반도체 장치에 따르면, 게이트 전극 구조에 전체적으로 행해지는 열처리에 의해 게이트 전극 구조에 형성되는 내화 금속 실리사이드 질화막은 종래 기술의 내화 금속 실리사이드 질화막과 비교하여 두께가 얇고, 그에 따라 계면 저항이 작으며, 그 결과 반도체 장치의 고속 동작을 실현할 수 있다.
이제, 첨부된 도면을 참조하여 본 발명이 상세히 설명될 것이다.
도 1a 내지 도 1f를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 제조 공정의 연속적인 단계가 도시되어 있다. 도 1a에 도시된 바와 같이, 실리콘 기판(10)의 영역을 다수의 분리된 영역으로 분리하기 위해 실리콘 기판(10)의 표면 영역 상에 LOCOS층(또는 소자 분리 산화막)(11)이 선택적으로 형성되고, 그 후 실리콘 기판(10)을 수증기 및 산소 분위기의 챔버에서 850℃의 온도로 4시간 동안 열처리하여 실리콘 기판(10)의 표면의 각 분리된 영역에 4㎚ 두께의 게이트 산화막(12)을 형성한다.
계속해서, 한 시간 동안의 열처리에 의해 게이트 산화막(12) 상에 100㎚ 두께의 DOPOS막(13)이 형성된다. 상기 열처리는 챔버 압력을 100㎩로 유지하면서, 모노실란(Sih4)과 포스핀(PH3)이 각각 3000sccm과 70sccm의 유속으로 주입된 혼합 가스 분위기에서 580℃로 유지된 실리콘 웨이퍼 상에 DOPOS막(13)이 형성되도록 수행된다. 이 처리에 의해, DOPOS막(13)은 2E20 원자/㎤의 인 농도를 갖는다.
DOPOS막(13)은, 도 1a의 점선으로 도시된 바와 같이, 결정 구조가 세 개의 상이한 배향을 갖는 3층 구조를 갖는데, 상기 구조는 폴리실리콘의 세 단계 퇴적에 의해 얻어진다. 이러한 결정 구조를 갖는 DOPOS막(13)은 나중에 형성될 텅스텐층의 텅스텐 원자가 실리콘 기판(10)으로 확산하는 것을 방지하는 확산 스토퍼로서의 기능을 한다.
그 다음 DOPOS막(13)은 그 표면 상에 형성된 자연 산화막 등을 제거하기 위해 불화수소산(HF)과 과산화수소수(H2O2)의 혼합액에 의해 세척된다. 그 후, 도 1b에 도시된 바와 같이, CVD 기술에 의해 DOPOS막(13) 상에 텅스텐 실리사이드(WSi2)막(14)이 형성된다.
DOPOS막(13) 상에 WSi2를 퇴적함에 있어서, CVD 기술 대신 스퍼터링 기술이 사용될 수도 있다. 퇴적 단계에서, 실리콘 기판(10)은 퇴적 챔버 내에서 450℃까지 가열되고, 디클로로실란(SiH2Cl2)과 6불화텅스텐(WF6)이 각각 200sccm과 2sccm으로 주입된 혼합 가스 분위기 내에서 30초동안 열반응한다.
WSi2막(14) 상에 나중에 형성될 텅스텐 질화물(WN)과 DOPOS막(13) 사이의 바람직한 계면 저항을 얻기 위한 WSi2막(14)의 두께는 3 내지 20㎚인 것이 바람직하다. WSi2막의 두께가 20㎚보다 더 두꺼우면 게이트 전극 구조를 전체적으로 패턴화하는 것이 어렵게 되어 WSi2막(14) 위에 형성될 금속막을 박리시키게 된다. 한편, WSi2막의 두께가 3㎚보다 더 얇으면 고온 열처리중 WSi2의 응집 등으로 인해 게이트 산화막(1)에 큰 기계적 스트레스가 작용하게 되어, 게이트 산화막(12)의 신뢰성을 저하시키게 되는 데, 이러한 경향은 일반적으로 게이트 산화막(12)의 두께가 얇을수록 더 쉽게 나타난다.
WSi2막 내의 불순물의 확산 계수는 실리콘 내의 불순물의 확산 계수보다 3 내지 6의 자릿수만큼 더 크다. 따라서, WSi2막의 두께와 고온 열처리의 처리 조건에 따라, DOPOS막(13)내의 불순물은 WSi2막(14)에 의해 흡수되어 WSi2막(14)과 DOPOS막(13) 사이의 계면의 불순물 농도를 저하시켜 계면 저항을 증가시키게 된다. 이러한 계면 저항의 감소를 방지하기 위해서, 인(P) 및 비소(As)와 같은 불순물이 WSi2막(14)의 퇴적 후에 WSi2막(14)을 관통하여 DOPOS막(13)에 부가적으로 주입되거나, 또는 DOPOS막(13)이 퇴적동안 높은 불순물 농도를 가져야만 한다.
본 실시예에 있어서, 불순물, 즉 인의 추가적인 도입은 WSi2막(14)의 퇴적 후에 DOPOS막(13)에 대해서 10keV의 가속 에너지와 5E15원자/㎠의 선량(dosage)으로 수행된다. 이 주입에 의해 WSi2막(14)의 열저항이 향상되고 게이트 전극 구조 형성 과정에서 열처리동안 상부층의 박리를 방지한다.
계속해서, WSi2막(14)에 대해서 탈가스 처리를 수행하여 WSi2막(14) 내의 잔류 가스를 제거한다. 여기서, CVD 기술에 의해 형성된 WSi2막(14)의 두께가 두꺼울수록 게이트 전극 구조가 형성된 후 수행되는 열처리동안 WSi2막(14)의 상부 계면 근처에 잔류 가스가 축적되기 쉽다는 점을 유념해야 한다. 잔류 가스의 축적은 WSi2막(14)과 상부막 사이의 접착력을 저하시켜 상부막의 박리를 유발하거나 또는 계면 저항을 증가시키게 된다.
본 실시예에서, 탈가스 처리로서는 아르곤(Ar)과 질소(N2) 또는 암모늄(NH3)의 혼합 가스를 주입하면서 60초 동안의 급속 열 어닐링(RTA) 처리가 사용된다. 탈가스 효율면에서 RTA 처리는 700℃ 이상의 온도에서 수행되는 것이 바람직하고, 850℃ 이상에서 수행되는 것이 더 바람직하다.
RTA 처리의 가열 온도가 1000℃를 초과하거나 열처리 시간이 60초를 넘으면 DOPOS막(13)으로부터 불순물이 추가적으로 확산하는데, 이것은 DOPOS막(13)과 WSi2막(14)의 계면 저항을 증가시키거나 또는 DOPOS막(13)의 불순물 농도의 변화로 인해 결과적으로 생성되는 MOSFET의 임계 전압을 변화시키게 된다. 또한, 탈가스 열처리는 그 시점까지 형성된 막의 안정화, 즉 DOPOS막(13) 내의 불순물의 활성화와, DOPOS막(13)의 결정 구조의 복원 및 WSi2막(14)의 결정화를 달성한다. 이렇게 형성된 WSi2막(14)과 DOPOS막(13) 사이의 계면은 인가 전압과 유도 전류 사이의 관계에서 계면 저항의 오믹 특성을 갖는다. 샘플의 계면 저항은 200Ω-㎛2 이하의 시트 저항을 갖는데, 하기에 설명될 것이다.
계속해서, 텅스텐과 텅스텐 질화물의 스퍼터링 이전에 전처리가 수행된다. 전처리는 WSi2막(14)의 표면이 불화수소산(HF)을 사용하여 30초 동안 세척되어 WSi2막(14) 상의 자연 산화막을 에칭하는 것이다. 상기 전처리는 약 1㎚의 두께를 갖는 열산화막의 제거에 대응하는 시간동안 수행되는 것이 바람직하다. 에칭 시간이 적으면 산연 산화막을 효과적으로 제거하지 못하게 되어, WSi2막(14) 상에 성막하는 전극 재료의 접착성이 저하된다. 한편, 에칭 시간이 길면 WSi2막(14)의 표면의 형태가 손상되어, 나중에 상부에 형성되는 전극 재료의 특성에 영향을 끼쳐 선저항의 증가와 같은 결함을 유발하게 된다.
계속해서, 도 1c에 도시된 바와 같이, 불화수소산을 사용한 WSi2막(14)의 세척 후에 10㎚ 두께의 텅스텐 질화막(WN)(16)과 80㎚ 두께의 텅스텐(W)막(17)이 WSi2막(14)의 표면상에 연속적으로 스퍼터링된다. 텅스텐 질화막(16)과 텅스텐막(17)의 퇴적에 CVD 기술이 대신 사용될 수도 있다.
텅스텐 질화물(WNx)막(16)은 다른 질화물보다 낮은 결합 에너지를 갖는 질화물로서, WSiN을 생성하기 쉬우며, 텅스텐 원자가 텅스텐막(17)으로부터 DOPOS막(13)으로 확산하여 생기는 불필요한 반응과, 인 등의 불순물이 DOPOS막(13)으로부터 텅스텐막(17)으로 확산되어 생기는 불필요한 반응을 방지하는 확산 배리어층으로서의 기능을 한다. 텅스텐막(17)은 두께가 얇으며, 게이트 전극 구조에 대해 낮은 저항을 제공한다.
텅스텐 질화막(16)과 텅스텐막(17)의 퇴적을 위해, 실리콘 기판(10)은 내부에 텅스텐 타겟을 수용하는 진공 챔버 내에서 200℃까지 가열되고, 그 후 아르곤 가스와 질소 가스가 각각 40sccm과 60sccm의 유속으로 주입된 혼합 가스를 진공 챔버로 주입한다. 진공 챔버의 내부 압력을 1330㎩로 유지하면서, DC 전기장을 800㎽의 전력으로 인가하여 텅스텐 타겟을 스퍼터링하기 위한 플라즈마를 생성한다. 텅스텐 타겟으로부터 스퍼터링된 텅스텐 원자는 플라즈마의 활성 질소와 반응하여 텅스텐 질화물(WN)막(16)으로서 WSi2막(14) 상에 퇴적된다. WN막(16)은 5 내지 200㎚의 두께를 갖는 것이 바람직하며, WN막(16)의 10㎚의 두께는 20초 동안의 스퍼터링에 의해 얻어진다. WN막(16)의 두께가 5㎚보다 얇으면 WN막(16)의 배리어 특성을 저하시키고 20㎚보다 두꺼우면 패턴화하기가 어렵다. 여기서, WN막(16) 하부의 WSi2막(14)은 우수한 전류 경로를 달성하기 위한 낮은 시트 저항을 갖도록 적절한 농도의 인 이온을 포함함을 유념해야 한다.
텅스텐 질화막(16)의 열저항이 그 조성에 의해 영향을 받는다는 점에서, 텅스텐 질화물(WxN)막(16)에서의 질소에 대한 텅스텐의 원자비(x)는 0.8 내지 2.0인 것이 바람직하고 1.4 내지 1.9인 것이 더 바람직하다. 만약 x가 1.7 근처에서 선택되면, 1000℃/60초의 고온의 RTA 처리에 있어서도, 질소 원자의 이탈을 억제할 수 있다.
예를 들면, 상기 실시예와는 달리 DOPOS막(13)상에 WN층(16)을 직접 성막하면, 높은 배리어성을 가지며 질소와 실리콘을 포함하는 비정질 화합물(amorphous compound; WSiN)층이 필요 이상의 막두께로 형성된다. 그러나, 과도한 막두께는 WN막(16)과 DOPOS막(13) 사이의 계면 저항을 상승시킨다. 한편, 본 실시예에 있어서는, WSi2막(14)을 사이에 두고 WN막(16)이 DOPOS막(13) 상에 형성되기 때문에, 텅스텐과 실리사이드 사이의 결합의 안정화로 인해 비정질 화합물막의 막두께가 얇게 된다. 따라서, 텅스텐 질화막(16)과 WSi2막(14) 사이의 비정질 화합물층에 의한 계면 저항의 상승은 억제될 수 있다.
텅스텐 질화막(16)의 퇴적에 후속하여, 상부에 텅스텐막(17)이 퇴적된다. 이 단계에서, 챔버로의 질소 가스의 유입은 중지되고, Ar 가스만으로 플라즈마를 발생시키면서, DC 전력을 1500W로 상승시킨다. 여기서는, 퇴적 시간을 40초간으로 하여, 막두께 80㎚의 텅스텐 질화막(17)을 형성한다.
계속해서, 상기 상술된 게이트 전극 구조에 패터닝을 수행한다. 우선, 도 1d에 도시한 바와 같이, CVD 기술에 의해, 텅스텐막(17)상에 200㎚ 두께의 실리콘 질화물(SiN)막(18)을 퇴적한다. 그 다음, 레지스트막(도시하지 않음)을 코팅에 의해 형성하고, 그 후 게이트 전극 패턴을 갖도록 패터닝하고, 계속해서 SiN막(18)을 드라이 에칭하여 에칭 마스크 패턴(18)을 형성한다.
뒤이어, 레지스트막의 제거 및 세척 처리의 후에, 에칭 마스크 패턴(18)을 마스크로 이용하는 드라이 에칭 기술에 의해, 텅스텐막(17), 텅스텐 질화막(16), WSi2막(14) 및 DOPOS막(13)을 선택적으로 에칭하여, 도 1e에 도시한 바와 같이, 게이트 전극 구조(22)를 형성한다. 이 단계에서, 게이트 전극 구조(점선의 원으로 도시됨)(22)의 단부와 접촉하는 게이트 산화막(12)의 부분이 드라이 에칭에 의해 손상을 받기 때문에, 프로파일을 개선하기 위해 열처리를 행한다.
프로파일 개선의 열처리에서는, 수소 가스, 수증기 및 질소 가스로 채워진 챔버 내에 수용된 실리콘 기판(10)을 750 내지 900℃로 가열하고, 선택적으로 실리콘 및 게이트 산화막(12)을 산화하여, 드라이 에칭에 의한 손상 부분을 복원한다. 이와 같은 열산화를 1시간 이상 행하고, 도 1f에 도시한 바와 같이, DOPOS층(13)의 양 측면에, 막두께 5㎚의 측면 산화막(20)을 형성한다. 또한, 이 열산화에 의해, WSi2막(14)과 텅스텐 질화막(16) 사이에는, 막두께 5㎚ 이하의 텅스텐 질화물 실리사이드(WSiN)막(15)이 형성된다. WSiN막(15)의 막두께가 5㎚를 초과하면, WSiN막(15)의 전기 저항을 증가시켜, 텅스텐 질화막(16)과 DOPOS막(13) 사이의 계면 저항을 증가시킨다.
계속해서, 게이트 전극 구조(22)의 전체 영역에 막두께 40㎚의 실리콘 질화막을 성막한 후, 에치백에 의해 게이트 전극 구조(22) 상에 측벽 산화막(21)을 형성한다. 또한, 실리콘 기판(10)의 NMOS 영역 또는 PMOS 영역을 레지스트막(도시하지 않음)으로 피복하고, 측벽(21)을 포함하는 게이트 전극 구조(22)를 마스크로 사용하는 자기정합 기술에 의해 실리콘 기판(10)으로의 불순물 주입을 행한다.
불순물 주입 단계에 있어서, 실리콘 기판(10)의 NMOS 영역에는 게이트 산화막(12)을 통해 비소(As)가 주입되고, PMOS 영역에는 게이트 산화막(12)을 통해 ２불화붕소(BF2)가 주입되며, 이에 의해, 게이트 전극 구조(22)와 자기정합하는 강하게 도핑된 소스/드레인 확산 영역(19a 및 19b)이 형성된다.
계속해서, RTA 기술에 의해, 900 내지 1100℃의 열처리를 행하여, 소스/드레인 확산 영역(19a 및 19b) 내의 불순물을 활성화시킨다. 이 열처리의 온도에 의해, WSi2막(14)과 텅스텐 질화막(16) 사이에 형성된 WSiN막(15)의 두께가 더욱 성장한다.
본 실시예에 있어서, 게이트 전극 구조(22)의 양측면 산화 및 소스/드레인 확산 영역(19a 및 19b) 내의 불순물 활성화를 위한 열처리는 WSiN막(15)에 대한 전용의 열처리를 사용하지 않고도 얇은 두께를 갖는 WSiN막(15)이 형성되도록 한다. 이것은 반도체 장치의 게이트 전극 구조(22)를 형성하는 프로세스를 단순하게 한다.
측벽 구조의 열산화 및 소스/드레인 확산 영역에서의 불순물 활성화를 위한 열처리뿐만 아니라 WSi2막(14) 상에 텅스텐 질화막(16)의 형성 후에 수행되는 다른 열처리의 결과로서 WSiN막(15)의 전체 두께가 얻어지는데, WSiN막(15)의 전체 두께는 2 내지 5㎚ 사이에 있는 것이 바람직하다. 두께가 2㎚ 미만이면 배리어 기능이 불충분하게 되고 5㎚를 초과하면 텅스텐 질화막(16)과 DOPOS막(13) 사이의 계면 저항이 높아진다.
본 실시예에 있어서, WSiN막(14)의 존재는 텅스텐막(17)과 DOPOS막(13) 사이의 반응과 텅스텐 질화막(16)과 DOPOS막(13) 사이의 반응을 방지하여, 종래 기술과 비교하여 두께가 얇은 WSiN막(15)이 얻어질 수 있게 된다. 이에 의해, 텅스텐 질화막(16)과 WSiN막(15)은 효율적으로 확산 배리어층으로서의 기능을 하게 되고, 그 결과, 열처리에 의해 야기되는 DOPOS막(13)의 불순물 농도의 감소를 방지하고 텅스텐막(17)으로부터 텅스텐 원자가 확산하는 것을 억제하게 된다.
또한, WSiN막(15)의 두께가 얇다는 것과 WSiN막(15)과 DOPOS막(13) 사이에 WSi2막(14)이 존재한다는 것에 의해 텅스텐막(17)과 DOPOS막(13) 사이의 계면 저항이 확산 배리어층을 구비하는 게이트 전극 구조(22)에서 감소하게 된다. 열처리 시간과 온도에 따라 텅스텐 질화막(16) 전체가 WSiN막(15)으로 변환할 수도 있다.
본 실시예에 있어서는, 모든 퇴적막은 전체적으로 패턴화되어 적층 단계와 열처리 단계 사이에서 게이트 전극 구조를 형성한다. 그러나, 게이트 전극 구조에 대한 패턴화는 WSiN막을 형성하기 위한 열처리 후에 수행될 수도 있다. 이 경우, 예를 들면, 열처리는 텅스텐 질화막(16)과 텅스텐막(17)의 스퍼터링 직후에 RTA 기술에 의해 750 내지 1000℃의 온도에서 10초 동안 수행된 후, 게이트 전극 구조(22)를 패턴화한다. WSiN막(15)의 두께는 그 두께가 2 내지 5㎚ 사이에 있도록 텅스텐 질화막(16)의 형성 후에 산화 및 불순물 활성화를 위한 열처리와 다른 열처리를 제어함으로써 제어되는 것이 바람직하다.
본 실시예에 있어서, 내화 금속 실리사이드막(SWi2막)(14)과 내화 금속 질화막(텅스텐 질화막)(16)의 내화 금속으로 텅스텐이 사용된다. 텅스텐은 티타늄(Ti)으로 대체될 수도 있는데, 이 경우 WSi2막과 WN막(16) 대신 TiSi2막과 TiN막이 각각 형성된다.
내화 금속으로서 텅스텐을 사용하는 상기 실시예에 있어서, 측벽을 형성하기 위한 것과 같은 열처리에 의해 WSiN막(15)이 형성된다. 내화 금속으로서 Ti를 사용하는 경우, 일본 특허 공개 공보 JP-A-2000-36593호에 개시된 바와 같이, 열처리를 사용하는 것에 의해 WSiN막(15)에 대응하는 TiSiN막을 형성하는 것은 어렵다. 상기 공보에는, 연속적으로 형성된 Ti막, TiN막 및 텅스텐막을 포함하는 게이트 전극 구조에 의해, 효율적인 확산 배리어 기능을 갖는 TiSiN막을 형성할 수 없다는 것이 언급되어 있다.
따라서 본 실시예에서, TiSiN막을 형성하기 위해서는, DOPOS막의 성막 공정에 후속하여, TiSi2 또는 TiSiX를 타켓으로 이용하는 스퍼터링 기술, 또는, 4염화티탄(TiCl4)과 모노실란(SiH4)을 포함하는 혼합 가스 분위기하에서 행한 CVD법으로 TiSi2막을 성막하고, 또한, Ar 가스, N2 가스를 포함하는 혼합 가스 분위기에서 Ti를 타겟으로 사용하는 스퍼터링 기술로 TiN을 성막하고, 그 후, 열처리 공정에 의해 TiSiN막을 형성한다. 후자의 기술에 있어서, TiSiN막은 결정 구조를 가지며 비정질 구조를 갖지 않기 때문에, WSiN막(15)의 확산 배리어 기능보다는 약간 떨어지지만, 효과적인 확산 배리어 기능을 갖는다.
WSi2막(14)과 같은 내화 실리사이드막과 WN막(16)과 같은 내화 질화막의 제 1의 내화 금속 및 텅스텐막(17)과 같은 금속막의 제 2의 내화 금속은 텅스텐, 몰리브덴, 티타늄, 및 탄탈로 이루어진 그룹에서 독립적으로 선택될 수 있다. 배리어 기능과 내산화 특성의 관점에서 다른 금속보다 텅스텐이 가장 적합하지만, 본원에서 언급된 다른 금속도 본 발명의 이점을 달성할 수 있으며 저저항 게이트 전극 구조를 제공한다.
도 2에 도시된 바와 같이, 계면 저항에 대한 측정 테스트에서, 본 실시예의 방법에 의해 얻어진 게이트 전극 구조가 텅스텐 질화막(16)과 WSi2막(14) 사이에서 낮은 계면 저항을 나타내는 것이 확인되었다. 측정 이전에, 상기 실시예의 방법에 의해 얻어진 게이트 전극 구조(22)의 W/WxN/WSi2막(14, 16 및 17)을 포함한 상부 금속 전극을 제거함으로써 1㎛×1㎛의 면적을 갖는 DOPOS막(13)의 계면 부분의 측정면(24)이 노출된다.
측정에 있어서, 접지 단자(28)에 대한 전압 단자(25)에 양의 전압 및 음의 전압이 인가되었는데, 상기 단자는 플러그(27)를 통해 게이트 전극 구조(22)의 상부 텅스텐막(17)의 영역에 전기적으로 연결되며, 상기 영역은 관통 전류를 도통하는 DOPOS막(13)의 계면 부분의 노출된 측정면(24)을 사이에 개재시킨다. 플러그(27)를 통해 노출된 측정면(24)에 연결된 측정 단자(26)와 접지 단자(28) 사이의 전압은 전압계(30)로 측정하고, DOPOS막(13)의 계면 부분을 통해 흐르는 관통 전류는 전류계(31)로 측정하였다.
도 3은 본 실시예의 방법에 의해 제조된 게이트 전극 구조(22)에서 얻어지는 측정 전압-관통 전류 특성의 결과를 도시하고, 도 4는 WSi2막이 내부에 형성되지 않은 종래 구조를 갖는 비교예의 측정 전압-전류 특성의 결과를 도시한다. 이들 그래프에 있어서, 관통 전류(㎂)는 측정 전압(volt)에 대해서 곡선 a1 및 a2로 도시되었고, 계면 저항은 측정 전압에 대해서 곡선 b1 및 b2로 도시되었다.
도 4에 도시된 바와 같이, 종래 기술의 게이트 전극 구조는 측정 전압의 0볼트 근처에서 거의 400Ω-㎛2의 계면 저항(b2)과 관통 전류(a2)의 비선형 특성을 나타낸다. 한편, 본 실시예의 게이트 전극 구조는 측정 전압에 대한 의존성이 낮은 200Ω-㎛2 이하의 계면 저항(b1)과 관통 전류(a1)의 선형 특성을 나타낸다.
상기 실시예는 예시를 위한 것으로, 본 발명은 상기 실시예에 제한되지 않으며, 본 발명의 영역을 벗어나지 않는 범위 내에서 당업자에 의해 여러 가지 수정 및 변형이 가해질 수 있다.
본 발명의 방법에 의해 제조된 반도체 장치 및 본 발명의 반도체 장치에 따르면, 게이트 전극 구조에 전체적으로 행해지는 열처리에 의해 게이트 전극 구조에 형성되는 내화 금속 실리사이드 질화막은 종래 기술의 내화 금속 실리사이드 질화막과 비교하여 두께가 얇고, 그에 따라 계면 저항이 작으며, 그 결과 반도체 장치의 고속 동작을 실현할 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치를 그 제조 공정에 따라 연속적으로 도시한 단면도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 시트 저항의 측정 동안의 단면도.
도 3은 인가 전압에 대한 본 발명의 실시예의 반도체 장치의 게이트 전극 구조에서의 계면의 관통 전류 특성을 도시하는 그래프.
도 4는 인가 전압에 대한 종래의 반도체 장치의 게이트 전극 구조에서의 계면의 관통 전류 특성을 도시하는 그래프.
♠도면의 주요 부분에 대한 부호의 설명♠
10 : 기판 13 : 도핑된 폴리실리콘(DOPOS)막
14 : 실리사이드막 15 : 질화물 실리사이드막
16 : 질화막 17 : 금속막
20 : 측벽 산화막

Claims (19)

  1. 반도체 장치의 게이트 전극 제조 방법에 있어서,
    기판(10)상에 연속적으로 퇴적 도핑된 폴리실리콘(DOPOS)막(13), 제 1의 내화 금속을 포함하는 실리사이드막(14), 상기 제 1의 내화 금속을 포함하는 질화막(16) 및 제 2의 내화 금속을 포함하는 금속막(17)을 포함하는 층 구조를 형성하는 단계; 및
    상기 층 구조를 전체적으로 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1 및 제 2의 내화 금속 각각은 텅스텐, 몰리브덴, 및 탄탈로 이루어진 그룹에서 독립적으로 선택되는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  3. 제 1항에 있어서,
    상기 제 1 및 제 2의 내화 금속 각각은 텅스텐인 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  4. 제 1 항에 있어서,
    상기 열처리 단계는 비정질 구조(amorphous structure)를 갖는 상기 제 1의 내화 금속의 질화물 실리사이드(nitride silicide)를 형성하는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  5. 제 4항에 있어서,
    상기 제 1의 내화 금속의 상기 질화물 실리사이드는 2 내지 5㎚의 두께를 갖는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  6. 제 1 항에 있어서,
    상기 층 구조 형성 단계와 상기 열처리 단계 사이에 상기 층 구조를 전체적으로 단일 단계로 패턴화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  7. 제 1 항에 있어서,
    상기 층 구조를 전체적으로 단일 단계로 패턴화하는 단계를 더 포함하고, 상기 열처리 단계는 상기 패턴화 단계 이전에 상기 제 1의 내화 금속의 질화물 실리사이드를 형성하는 제 1의 열처리 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  8. 제 7항에 있어서,
    상기 열처리 단계는 상기 DOPOS막(13) 상에 측벽 산화막(20)을 형성하는 제 2의 열처리 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  9. 제 8항에 있어서,
    상기 열처리 단계는 상기 기판(10)의 소스/드레인 확산 영역(19a, 19b)의 불순물을 활성화하는 제 3의 열처리 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  10. 제 1항에 있어서,
    상기 열처리 단계는 상기 DOPOS막(13) 상에 측벽 산화막(20)을 형성하는 제 1의 열처리 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  11. 제 10항에 있어서,
    상기 열처리 단계는 상기 기판(10)의 소스/드레인 영역(19a, 19b)의 불순물을 활성화하는 제 2의 열처리 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  12. 제 1항에 있어서,
    상기 층 구조 형성 단계는 상기 DOPOS막(13), 상기 실리사이드막(14), 상기 질화막(16), 및 상기 금속막(17)을 퇴적하는 단계, 및 상기 실리사이드막(14) 퇴적 후에 상기 실리사이드막(14)을 통해 상기 DOPOS막(13)으로 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  13. 제 1항에 있어서,
    상기 실리사이드막(14)은 퇴적 후에 3 내지 20㎚의 두께를 갖는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
  14. 제 1항에 있어서,
    상기 질화막(16)은 퇴적 후에 5 내지 20㎚의 두께를 갖는 것을 특징으로 하는 반도체 장치의 게이트 전극 제조 방법.
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