KR20020016312A - 텅스텐 게이트 형성방법 - Google Patents

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Abstract

텅스텐 게이트 형성방법은 반도체소자의 선간폭이 감소함에 따라 면저항이 증가되는 현상을 방지하기 위해, 그레인사이즈를 증가시켜 게이트를 형성하는 반도체소자의 제조방법에 관한 것이다.
본 발명은 실리콘기판에 절연층, 폴리실리콘층, WNx층, 텅스텐층을 차례로 형성한 다음, 소정의 급속열처리(RTP)공정으로 WNx층의 성질을 변화시켜 WSiN층을 형성시킨다. 이후 텅스텐층의 상부에 하드마스크막을 증착하고 이후 선택적 산화공정에 의한 식각을 실시하여 텅스텐게이트를 형성하는 다단계의 공정들을 포함하고 있다.
따라서 본 발명은 게이트전극에 포함되는 확산방지막 형성시 텅스텐의 그레인 사이즈를 증가시키도록 공정함으로써, WNx와 W박막을 연속적으로 증착하는 과정에서 발생하는 면저항(Rs) 증가현상을 방지하여 반도체소자의 특성을 향상시키는 효과가 있다.

Description

텅스텐 게이트 형성방법{THE METHOD OF FABRICATING TUNGSTEN-GATE}
본 발명은 반도체소자의 제조공정에 관한 것으로, 자세하게는 반도체공정에서 선간폭이 감소함에 따라 면저항이 증가되는 현상을 방지하기 위해, 게이트전극에 포함되는 확산방지막을 위해 WNx막과 W박막을 연속적으로 형성한 다음, 후속 급속열처리(Rapid Thermal Processing; 이하 'RTP'라 함)공정으로 그레인사이즈를 증가시킴으로써 면저항을 감소시키는, 텅스텐 게이트 형성방법에 관한 것이다.
반도체공정에 있어서 텅스텐-폴리 게이트 전극을 형성하기 위한 종래 기술은, 텅스텐(W)과 실리콘(Si)사이의 반응을 억제하는 확산방지막(diffusion barrier)의 형성방법에 따라 다음 3가지로 크게 구분할 수 있다.
먼저 W/WN 또는 질화티타늄(TiN) 적층 공법은, 도핑된 폴리실리콘 상부에 확산을 방지하는 확산방지막을 형성하기 위해, WNx이나 TiN을 100Å두께로 증착시킨다. 이 후 텅스텐(W) 박막을 약 800Å 두께로 증착하여 게이트전극을 구현하는 방법이다.
두 번째 방법인 노출텅스텐(denuded W) 공법은, 폴리실리콘 상부에 약 800Å 정도의 두께로 WNx층을 증착시킨다. 이 후, 질소(N2) 분위기에서 고온 RTP 공정을 실시하여, WNx내의 질소를 박막 외부로 확산시키고, 이 확산된 질소를 텅스텐(W) 및 실리콘과 반응시켜 확산방지를 위한 WSiN층을 형성한다.
마지막으로 저온텅스텐(low temp W) 공법은 먼저 도핑된 폴리실리콘층 상부에 텅스텐을 약 800Å 이상 증착시킨다. 이 후, 암모니아(NH3) 분위기에서 RTP공정을 실시하여 텅스텐(W)과 폴리실리콘층 계면으로 질소를 확산시킴으로써, 확산방지를 위한 WSiN층을 형성한다.
그러나, 텅스텐-폴리 게이트 전극을 형성하기 위한 종래의 기술은 다음과 같은 문제점이 있다.
W/WN 또는 질화티타늄(TiN) 적층 공법은, 텅스텐(W)을 증착한 다음 후속 공정시 텅스텐(W)의 그레인사이즈를 증가시키기 어려운 문제점이 있다. 이는 면저항(sheet resistance; Rs)을 높이고 후속하는 각종 매립(filling)공정을 어렵게 하는 문제점을 야기한다. 또한 식각공정의 플라즈마 손상을 보상하기 위해, 게이트 산화막과 폴리실리콘에 실시해야 하는 선택적 산화공정을 어렵게 한다.
두 번째 방법인 노출텅스텐(denuded W) 공법은, 면저항을 감소시키고 WNx박막에서 질소를 노출시키기 위해 약 1000℃이상의 고온에서 RTP 공정을 실시해야 하는 문제점이 있다. 이렇게 높은 온도로 RTP공정을 실시할 경우, 중간공정 과정에서 형성된 각종 웰(well)이 변형되어 원하는 Tr특성을 얻기 힘들다. 또한 각 그레인간의 경계가 명확하게 분리되어 후속 식각공정에 영향을 줌으로써, 게이트 산화막과 기판에 손상을 주는 문제점이 있다.
마지막으로 저온텅스텐(low temp W) 공법도 통상적인 공법보다 낮은 온도, 약 800℃에서 공정을 실시하지만, 공정효율이 좋은 암모니아(NH3) 분위기에서 RTP공정을 실시한다고 하더라도 약 750℃까지 면저항이 증가하는 문제점을 피할 수 없다. 이는 텅스텐(W)박막과 질소의 확산차이에 의한 것이며, 결국 분위기 기체인 암모니아(NH3)의 N-N과 N-H의 결합에너지(bonding energy) 차이에 의한 것이다. 여기서, 각각의 결합에너지는 N-N이 946Kj/mole이고 N-H가 389Kj/mole이다. 아울러 이 공법은 하지막인 실리콘층의 구조와 후속 열처리공정에 민감한 의존성을 갖기 때문에, 후속 열처리공정시 성장하지 말아야 할 WSix그레인이 계속 성장하는 문제점이 있다.
전술한 바와 같이, 종래의 기술은 공통적으로 면저항 Rs가 증가되는 문제점이 있으므로, 고집적 반도체 소자, 일례로 게이트폭(gate width 또는 gate length) 0.10㎛ 이하의 소자에서 면저항 Rs를 약 4Ω/sq.(단위정방면적 당 4Ω)이하로 감소시키기 위해서는 새로운 공법이 요구된다.
따라서 전술한 문제점을 해결하기 위한 본 발명의 목적은, 반도체공정에서 선간폭이 감소함에 따라 면저항이 증가되는 현상을 방지하기 위해, 게이트전극에 포함되는 확산방지막 형성시 WNx막과 W막을 연속적으로 증착한 다음, 후속하는 급속열처리(Rapid Thermal Processing; 이하 'RTP'라 함)공정으로 그레인사이즈를 증가시킴으로써 면저항을 감소시키는, 텅스텐 게이트 형성방법을 제공하는 데 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체소자의 금속배선방법을 설명하기 위한 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 실리콘기판 2 : 절연층
3 : 폴리실리콘층 4 : WNx층
5 : 텅스텐층 6 : WSiN층
7 : 하드마스크막
본 발명에 따른 텅스텐 게이트 형성방법은, 반도체 소자의 제작에 있어서,
실리콘기판에 절연체를 증착하여 절연층을 형성하는 제1단계; 상기 절연층의 상부에 게이트전극을 위한 폴리실리콘층을 형성하는 제2단계; 상기 반도체소자에 포함되는 텅스텐의 확산을 방지하기 위해 WNx층을 형성하는 제3단계; 상기 WNx층 상부에 텅스텐층을 형성하는 제4단계; 소정의 분위기에서 열처리를 실시하여 상기 WNx층의 성질을 변화시켜 WSiN층을 형성하는 제5단계; 상기 텅스텐층의 상부에 식각공정을 위한 하드마스크막을 형성하는 제6단계; 및, 소정 패턴에 따른 선택적산화공정으로 상기 기판상부까지 식각하여 면저항이 감소된 텅스텐 게이트를 형성하는 제7단계를 포함한다.
통상적으로 금속의 전기전도성은 크게, ① 박막표면에 의한 전자의 스캐터링(scattering), ② 그레인 경계 스캐터링(scattering) 그리고 ③ 박막내의 불순물 및 포논(phonon) 스캐터링(scattering) 등의 3가지로 구분하여 설명할 수 있다.
이중 게이트폭, 즉 선간폭의 감소에 따른 면저항의 증가는 두 번째의 그레인 경계 스캐터링(scattering)이 가장 크게 작용하는 것으로 알려져 있다. 이러한 근거는 0.13㎛폭을 갖는 텅스텐 게이트는 통상적으로 대략 0.07㎛ 두께를 갖는데, 이것은 텅스텐게이트에 있어서 두께(T)와 저항(R)이 R∝1/T의 관계를 만족하기 때문에, 첫 번째 서술한 박막표면에서 전자의 스캐터링(scattering)에 의한 저항은 약 700Å 두께의 텅스텐(W)게이트에서는 영향이 작은 것으로 판단된다.
아울러 세 번째 박막내의 불순물 및 포논(phonon) 스캐터링(scattering)에 의한 저항은 극저온에 밀접한 사항이므로, 벌크(bulk)와 박막(thin film)에서 큰 차이가 없다.
따라서 전술한 바와 같이, 본 발명은 면저항을 감소시키기 위해 그레인의 사이즈를 증가시키도록 공정하는 특징이 있다.
이하 도면들을 참조하여 본 발명의 바람직한 실시예를 자세히 설명한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체소자의 금속배선방법을 설명하기 위한 공정도이다.
도 1a에 도시한 바와 같이, 본 실시예에서는 먼저 실리콘기판(1) 상부에 절연체를 증착하여 절연층(2)을 형성한다. 이때 절연체로는 산화막(SiO2)이나, 고유전율을 갖는 질화계열의 Si3N4나 SiON, 또는 탄탈계열의 TaO5나 TaON을 사용한다.
그리고 이 절연층(2)의 상부에 노(furnace)에서 열화학기상증착(T-CVD) 또는 플라즈마화학기상증착(PECVD) 방식에 의해 약 300∼1000Å 두께로 게이트전극을 위한 폴리실리콘층(3)을 형성한다. 이러한 폴리실리콘층(3)은 다결정(polycrystalline) 또는 EPI를 사용해도 되고, 비정질(amophous) 실리콘을 증착한 후 후속 열처리공정으로 구조를 변경시켜 형성하여도 된다. 그리고 형성된 폴리실리콘층(3)에 p형이나 n형의 도펀트를 도핑시킨다.
이 후 텅스텐(W)의 확산을 방지하기 위해 WNx층(4)을 증착하고 그 상부에 텅스텐(W)을 증착하여 텅스텐층(5)을 형성한다. 이 텅스텐(5)층은 물리기상증착(PVD)이나 화학기상증착(CVD) 방식으로 약 400∼1000Å두께로 형성한다.
이 후 도 1b와 같이, 질소(N2)가스 분위기에서 RTP에 의한 어닐링(annealing)을 실시하여 WNx층(4)을 WSiN층(6)으로 변화시킴과 동시에 텅스텐층(5)의 그레인(grain) 확대를 이용한다. 또한 RTP 어닐링은 질소가스 유량을 약 1∼20 SLM으로 하여 10 ∼ 50초 동안 약 600∼900℃의 온도범위에서, 보다 정확히는 약 750℃의 온도로 실시한다.
다음 텅스텐층(5)의 상부에 노(furnace) 또는 챔버(chamber)내에서 화학기상증착(CVD)방식에 의해 약 500∼1000Å 정도로 증착하여 하드마스크막(7)을 형성한다.
이 후 도 1c와 같이, 하드마스크막(7)의 소정 패터닝에 따라 H2O와 O2의 분위기나 또는 H2와 O2의 분위기에서 각각의 비율을 고려하여 선택적산화공정으로 실리콘기판(1) 상부의 절연층(2) 및 폴리실리콘층(3)을 식각하여, 본 발명의 텅스텐 게이트를 형성한다.
전술한 바와 같이, 본 발명은 게이트전극에 포함되는 확산방지막 형성시 텅스텐의 그레인 사이즈를 증가시키도록 공정함으로써, WNx와 W박막을 연속적으로 증착하는 과정에서 발생하는 면저항(Rs) 증가현상을 방지하여 반도체소자의 특성을 향상시키는 효과가 있다.

Claims (21)

  1. 반도체 소자의 제작에 있어서,
    실리콘기판에 절연체를 증착하여 절연층을 형성하는 제1단계;
    상기 절연층의 상부에 게이트전극을 위한 폴리실리콘층을 형성하는 제2단계;
    상기 반도체소자에 포함되는 텅스텐의 확산을 방지하기 위해 WNx층을 형성하는 제3단계;
    상기 WNx층 상부에 텅스텐층을 형성하는 제4단계;
    소정의 분위기에서 열처리를 실시하여 상기 WNx층의 성질을 변화시켜 WSiN층을 형성하는 제5단계;
    상기 텅스텐층의 상부에 식각공정을 위한 하드마스크막을 형성하는 제6단계; 및,
    소정 패턴에 따른 선택적산화공정으로 상기 기판상부까지 식각하여 면저항이 감소된 텅스텐 게이트를 형성하는 제7단계를 포함하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  2. 제 1항에 있어서, 상기 제1단계는
    상기 절연층은 산화막으로 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  3. 제 1항에 있어서, 상기 제1단계는
    상기 절연층은 질화계열의 물질을 이용하여 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  4. 제 1항 또는 제 3항에 있어서, 상기 제1단계는
    상기 절연층은 Si3N4를 이용하여 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  5. 제 1항 또는 제 3항에 있어서, 상기 제1단계는
    상기 절연층은 SiON를 이용하여 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  6. 제 1항에 있어서, 상기 제1단계는
    상기 절연층은 탄탈계열의 물질을 이용하여 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  7. 제 1항 또는 제 6항에 있어서, 상기 제1단계는
    상기 절연층은 TaO5를 이용하여 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  8. 제 1항 또는 제 6항에 있어서, 상기 제1단계는
    상기 절연층은 TaON를 이용하여 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  9. 제 1항에 있어서, 상기 제2단계는
    300∼1000Å 두께로 상기 폴리실리콘층을 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  10. 제 1항 또는 제9항에 있어서, 상기 제2단계는
    열화학기상증착(T-CVD) 방식으로 상기 폴리실리콘층을 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  11. 제 1항 또는 제9항에 있어서, 상기 제2단계는
    플라즈마화학기상증착(PECVD) 방식으로 상기 폴리실리콘층을 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  12. 제 1항에 있어서, 상기 제2단계는
    비정질(amophous) 실리콘을 증착한 후 그 구조가 변화되도록 열처리공정을실시하여 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  13. 제 1항에 있어서, 상기 제2단계는
    형성된 상기 폴리실리콘층에 도핑을 실시하는 단계를 더 포함하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  14. 제 1항에 있어서, 상기 제4단계는
    400∼1000Å 두께로 상기 텅스텐층을 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  15. 제 1항 또는 제 14항에 있어서, 상기 제4단계는
    물리기상증착(PVD) 방식으로 상기 텅스텐층을 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  16. 제 1항 또는 제 14항에 있어서, 상기 제4단계는
    화학기상증착(CVD) 방식으로 상기 텅스텐층을 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  17. 제 1항에 있어서, 상기 제5단계는
    약 1∼20 SLM 유량의 질소(N2)가스 분위기에서 10 ∼ 50초 동안 약 600∼900℃의 온도범위로 열처리하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  18. 제 1항에 있어서, 상기 제6단계는
    상기 하드마스크막을 약 500∼1000Å 두께로 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  19. 제 1항 또는 제 18항에 있어서, 상기 제6단계는
    화학기상증착(CVD)방식에 의해 상기 하드마스크막을 형성하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  20. 제 1항에 있어서, 상기 제7단계는
    비율이 고려된 H2O 및 O2의 분위기에서 실시하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
  21. 제 1항에 있어서, 상기 제7단계는
    비율이 고려된 H2및 O2의 분위기에서 실시하는 것을 특징으로 하는, 텅스텐 게이트 형성방법.
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